WO2023015584A1 - 半导体结构的制备方法及半导体结构 - Google Patents

半导体结构的制备方法及半导体结构 Download PDF

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WO2023015584A1
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layer
substrate
semiconductor structure
active
top surface
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PCT/CN2021/113289
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English (en)
French (fr)
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王晓玲
洪海涵
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to but is not limited to a method for preparing a semiconductor structure and the semiconductor structure.
  • Dynamic Random Access Memory is small in size, highly integrated, low in power consumption, and faster than all read-only memories (ROM, Read Only Memory).
  • ROM Read Only Memory
  • optimizing integration is one of the main goals of circuit design.
  • the size of transistors is getting smaller and smaller, and its gate control ability is weakened. become more and more apparent, thereby degrading the performance of the semiconductor structure.
  • the disclosure provides a method for preparing a semiconductor structure and the semiconductor structure.
  • the first aspect of the embodiments of the present disclosure provides a method for preparing a semiconductor structure, the method for preparing the semiconductor structure includes:
  • a plurality of active pillars are formed on the substrate, and the plurality of active pillars are arranged in an array, wherein the outer layer of each active pillar has a concave-convex surface;
  • Capacitive structures are formed on the contact layer.
  • the second aspect of the embodiments of the present disclosure provides a semiconductor structure prepared by the above semiconductor structure preparation method, the semiconductor structure comprising:
  • a plurality of active pillars are arranged in an array on the substrate, wherein the outer layer of each active pillar has a concave-convex surface.
  • the concave-convex surface includes a plurality of sequentially connected annular arc-shaped protrusions.
  • the specific surface area of the gate oxide layer is increased by forming a concave-convex surface on the outer layer of the active column, and the control ability of the gate is improved, thereby improving the Properties of semiconductor structures.
  • Fig. 1 is a flowchart showing a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 2 is a schematic diagram of forming a first groove in a substrate in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 3 is a schematic diagram of forming an insulating dielectric layer in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 4 is a schematic diagram of forming a bit line in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 5 is a schematic diagram of forming an etching sacrificial layer in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 6 is a schematic diagram of forming a third groove and a depression in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 7 is a schematic diagram of forming a barrier layer in a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 8 is a schematic diagram of forming a first opening in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 9 is a schematic diagram of forming a second opening in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 10 is a schematic diagram of forming a second groove in a method of manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 11 is a schematic diagram of forming an active pillar in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 12 is a schematic diagram of an active pillar in a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • Fig. 13 is a schematic diagram of forming a gate oxide layer in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 14 is a schematic diagram of forming a word line in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 15 is a schematic diagram of forming a first dielectric layer in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 16 is a schematic diagram of removing a part of the gate oxide layer and a part of the first dielectric layer in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 17 is a schematic diagram of forming an initial metal layer in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 18 is a schematic diagram of forming a metal layer in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 19 is a schematic diagram of forming a contact layer and a capacitor structure in a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • Fig. 20 is a schematic diagram of a semiconductor structure according to an exemplary embodiment.
  • Fig. 21 is a flowchart showing a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • the size of the transistor is getting smaller and smaller, its gate control ability is weakened, and the short channel effect is becoming more and more obvious, which leads to a significant decrease in the performance of the semiconductor structure.
  • the semiconductor structure preparation method and the semiconductor structure provided by the embodiments of the present disclosure increase the specific surface area of the gate oxide layer by forming a concave-convex surface on the outer layer of the active pillar, and improve the control ability of the gate. , thereby improving the performance of the semiconductor structure.
  • FIG. 1 shows a flowchart of a method for fabricating a semiconductor structure according to an exemplary embodiment of the present disclosure
  • FIGS. 2-20 are schematic views of various stages of the method for fabricating the semiconductor structure. The method for preparing the semiconductor structure will be introduced below with reference to FIGS. 2-20 .
  • This embodiment does not limit the semiconductor structure.
  • the semiconductor structure will be described below as an example of a dynamic random access memory (DRAM). However, this embodiment is not limited to this.
  • the semiconductor structure in this embodiment can also be other structures. .
  • a method for preparing a semiconductor structure includes the following steps:
  • Step S100 providing a substrate.
  • Step S110 forming a plurality of active pillars on the substrate, the plurality of active pillars are arranged in an array, wherein the outer layer of each active pillar has a concave-convex surface.
  • Step S120 forming a gate oxide layer covering the top surface of the substrate and the sidewalls and top surfaces of the active pillars on the substrate, wherein filling regions are formed between adjacent active pillars in the same row.
  • Step S130 sequentially forming a word line and a first dielectric layer in the filling area.
  • Step S140 removing part of the first dielectric layer and part of the gate oxide layer to expose the top surface of the active pillar.
  • Step S150 forming a contact layer on the top surface of the active pillar.
  • Step S160 forming a capacitor structure on the contact layer.
  • the substrate 10 is used as a supporting component of the reservoir for supporting other components disposed thereon.
  • the substrate 10 can be made of semiconductor material, and the semiconductor material can be one or more of silicon, germanium, silicon-germanium compound and silicon-carbon compound.
  • an etching sacrificial layer 40 and a photoresist layer 50 stacked on the substrate 10 may first be formed sequentially.
  • the etch sacrificial layer 40 and the photoresist layer 50 stacked on the substrate 10 may be formed by an atomic layer deposition process, a chemical vapor deposition process or a physical vapor deposition process.
  • the material of the etching sacrificial layer 40 includes materials such as silicon oxide.
  • part of the photoresist layer 50 is removed first, and the remaining photoresist layer 50 forms a plurality of third grooves 501 arranged at intervals, and each third groove 501 exposes the etching sacrificial layer 40 top surface.
  • a plurality of third grooves 501 are arranged in an array, so as to facilitate subsequent formation of active pillars.
  • the etching sacrificial layer 40 exposed in the third groove 501 is repeatedly and repeatedly removed with the remaining photoresist layer 50 as a mask, wherein, each time the etching sacrificial layer 40 with a predetermined height in the third groove 501 is removed, the remaining etching sacrificial layer 40 forms the second groove 401, and each second groove 401 exposes the top of the substrate 10. surface, so that the inner wall of the second groove 401 forms a concave-convex inner wall.
  • the formation process of the second groove 401 is as follows:
  • the etching sacrificial layer 40 exposed to a predetermined height in the third groove 501 is firstly removed to form a recess 402 on the top surface of the etching sacrificial layer 40 .
  • the shape of the depression 402 on a longitudinal section perpendicular to the top surface of the substrate 10 is a semi-elliptical groove shape.
  • Barrier layer 60 is formed within recess 402 .
  • the etching sacrificial layer 40 on the surface layer of the depression 402 can be oxidized to form an oxide layer by injecting oxygen into the third groove 501 , or a layer of oxide can be deposited on the surface layer of the depression 402 silicon nitride layer.
  • the oxide layer or silicon nitride layer constitutes the barrier layer 60 .
  • the barrier layer 60 at the bottom of the recess 402 is removed, and the remaining barrier layer 60 forms a first opening 601 , the bottom of the first opening 601 exposes the etching sacrificial layer 40 .
  • the barrier layer 60 at the bottom of the recess 402 can be anisotropically etched by plasma etching gas containing chlorofluoro compounds to form the first opening 601, and the bottom of the first opening 601 stays on the etched surface. etch the upper surface of the sacrificial layer 40, as shown in FIG. 8 .
  • the etching sacrificial layer 40 exposed to a predetermined height in the first opening 601 is removed to form a second opening 602 .
  • the depths of the first opening 601 and the second opening 602 may be the same or different, and the top surface of the etching sacrificial layer 40 located in the second opening 602 is higher than the bottom surface of the substrate 10 .
  • the etching sacrificial layer 40 in the first opening 601 can be etched by using plasma etching gas of chlorine compound and bromine compound, so that the etching sacrificial layer 40 in the first opening 601 can be etched.
  • the upper surface of the sacrificial layer 40 is etched as the starting point of etching, and the sidewall and bottom of the sacrificial layer 40 are etched anisotropically along the direction toward the substrate 10 , thereby forming the second opening 602 .
  • the process of removing the etching sacrificial layer 40 of a predetermined height in the above embodiment is repeated, wherein, it should be noted that the etching sacrificial layer 40 of a predetermined height is removed each time to remain
  • the top surface of the etching sacrificial layer 40 forms a depression 402 as a starting point until the top surface of the substrate 10 is exposed, and the remaining etching sacrificial layer 40 forms a plurality of second grooves 401 arranged in an array, and The remaining etching sacrificial layer 40 forms a concave-convex inner wall on the inside of the second groove 401 .
  • the active pillar 70 is formed in the second groove 401 .
  • the top surface of the active pillar 70 is flush with the top surface of the etching sacrificial layer 40 .
  • the active pillar 70 may be formed by silicon epitaxial growth along the concave-convex inner wall of the second groove 401 , and the outer layer of the active pillar 70 has a concave-convex surface along the concave-convex inner wall of the second groove 401 .
  • the concave-convex surface includes a plurality of ring-shaped arc-shaped protrusions 71 sequentially connected.
  • a silicon dioxide layer may be formed on the sidewall and top surface of the active pillar 70 and the surface of the substrate 10, wherein the silicon dioxide layer may be deposited by chemical vapor deposition craft formation. Then a part of the silicon dioxide layer is removed by wet etching, and finally the top surface and sidewall of the active pillar 70 are oxidized by dry method to form a gate oxide layer 80 . At the same time, filling regions 701 are formed between adjacent active pillars 70 in the same row.
  • a word line 90 is formed on the surface of the gate oxide layer 80, that is, in the filling region 701, wherein the word line 90 is a metal layer, and the metal layer includes At least one of a tungsten layer, a copper layer or a titanium nitride layer.
  • the top surface of word line 90 is formed lower than the top surface of active pillar 70 .
  • a first dielectric layer 100 is formed on the word line 90 , wherein the first dielectric layer 100 covers the top surface of the word line 90 and the top surface and sidewalls of the gate oxide layer 80 .
  • the material of the first dielectric layer 100 includes materials such as silicon dioxide.
  • step S140 as shown in FIG. 16 , part of the first dielectric layer 100 and part of the gate oxide layer 80 are removed by chemical mechanical polishing, and the top surface of the active pillar 70 is exposed.
  • step S150 as shown in FIG. 17 and FIG. 18 , a physical vapor deposition process is used to form an initial metal layer on the top surface of the remaining first dielectric layer 100 and the top surface of the active pillar 70 111.
  • Part of the initial metal layer 111 is removed, and the corresponding initial metal layer 111 on the top surface of the active pillar 70 remains, so as to form the metal layer 110 .
  • the metal layer 110 includes at least one of a cobalt layer, a nickel layer or a platinum layer.
  • the contact layer 120 includes at least one of cobalt compound, nickel compound, or platinum compound.
  • a capacitive structure 130 is formed on the contact layer 120 , wherein the capacitive structure may include a columnar capacitive structure, a cup capacitive structure or a trench capacitive structure.
  • the specific surface area of the gate oxide layer is increased by forming a concave-convex surface on the outer layer of the active column, thereby improving the control ability of the gate, and further improving the reliability of the semiconductor structure. performance.
  • a method for preparing a semiconductor structure includes the following steps:
  • Step S200 providing a substrate.
  • Step S210 forming a plurality of bit lines in the substrate.
  • Step S220 forming a plurality of active pillars on the substrate, the plurality of active pillars are arranged in an array, wherein the outer layer of each active pillar has a concave-convex surface.
  • Step S230 forming a gate oxide layer covering the top surface of the substrate and the sidewalls and top surfaces of the active pillars on the substrate, wherein filling regions are formed between adjacent active pillars in the same row.
  • Step S240 sequentially forming a word line and a first dielectric layer in the filling area.
  • Step S250 removing part of the first dielectric layer and part of the gate oxide layer to expose the top surface of the active pillar.
  • Step S260 forming a contact layer on the top surface of the active pillar.
  • Step S270 forming a capacitor structure on the contact layer.
  • a mask layer may be formed on the substrate 10 through a deposition process, and then the mask layer may be patterned to form a plurality of edges along the mask layer.
  • Mask openings arranged at intervals in the row direction of the source pillars 70 .
  • a first photoresist layer can be formed on the mask layer, and a mask pattern is formed on the first photoresist layer by exposure or development etching, and the first photoresist layer with the mask pattern is used as a mask plate, removing part of the mask layer to form a plurality of mask openings arranged at intervals.
  • the mask pattern can be transferred to the mask layer, and then the mask layer can be used as a mask to etch the substrate 10, which can improve the precision of pattern transfer and improve the performance of the semiconductor structure.
  • the substrate 10 exposed in each mask opening is removed by using etching solution or etching gas, so as to form a plurality of first grooves 101 on the substrate 10 .
  • the remaining mask layer on the top surface of the substrate 10 is removed.
  • the insulating dielectric layer 30 is then formed in the first groove 101 by physical vapor deposition, chemical vapor deposition, spin coating or a combination thereof, wherein the top surface of the insulating dielectric layer 30 is flush with the top surface of the substrate 10 .
  • the material forming the insulating dielectric layer 30 can be, for example, silicon oxide, silicon oxynitride, or other suitable insulating substances (such as organic polymer compounds) or a combination of the above materials.
  • the area between adjacent insulating dielectric layers 30 constitutes an active area.
  • dopant ions may be implanted into the active region by ion implantation technology, and the dopant ions include one of nitrogen ions, phosphorus ions, boron ions, or germanium ions, so as to form the bit line 20 .
  • the subsequently formed active pillar 70 is formed on the top surface of the bit line 20 , that is, the bottom of the active pillar 70 is connected to the top of the bit line 20 .
  • step S200 in this embodiment is the same as step S100 in the above-mentioned embodiment
  • step S220 to step S270 in this embodiment are the same as step S110 to step S160 in the above-mentioned embodiment, and this implementation is here No more elaboration.
  • a gate oxide layer with a large specific surface area is formed by forming a concave-convex surface on the outer layer of the active pillar, thereby improving the control capability of the gate, and further improving the performance of the semiconductor structure.
  • an embodiment of the present disclosure also provides a semiconductor structure.
  • the semiconductor structure includes a substrate 10 and a plurality of active pillars 70, and the plurality of active pillars 70 are arranged in an array on the substrate 10, wherein the outer layer of each active pillar 70 has a concave-convex surface, referring to FIG. 20
  • the concave-convex surface includes a plurality of ring-shaped arc-shaped protrusions 71 connected in sequence.
  • the annular arc-shaped protrusion 71 includes a raised portion 711 and a first connecting portion 712 and a second connecting portion 713 disposed on both sides of the raised portion 711, and the projected area of the raised portion 711 on the substrate 10 is larger than the projected area of the first connecting portion 712 and the second connecting portion 713 on the substrate 10, wherein the first connecting portion 712 of one annular arc-shaped protrusion 71 is connected to the second connecting portion 713 of the adjacent annular arc-shaped protrusion 71 .
  • the projection of the first connecting portion 712 on the substrate 10 coincides with the projection of the second connecting portion 713 on the substrate 10 .
  • a plurality of annular arc-shaped protrusions 71 are sequentially connected, thereby effectively increasing the specific surface area of the outer surface of the active column 70, increasing the specific surface area of the subsequently formed gate oxide layer 80, thereby improving the control of the gate of the semiconductor structure ability, thereby improving the performance of semiconductor structures.
  • the semiconductor structure further includes a plurality of bit lines 20 in the substrate 10, and the plurality of bit lines 20 are arranged at intervals along the row direction of the active pillars 70, that is, the X direction shown in FIG. 20 , wherein, The top surface of the bit line 20 is connected to the bottom surface of the active pillar 70 .
  • the row direction of the active columns 70 may be the X direction shown in FIG. 20
  • the first direction may be the Y direction shown in FIG. 20 .
  • the semiconductor structure further includes a plurality of word lines 90 arranged at intervals along the column direction of the active pillars 70 , and each word line 90 is connected to a plurality of active pillars 70 in the same row.
  • a gate oxide layer 80 is disposed between the word line 90 and the active pillar 70
  • an insulating dielectric layer 30 is disposed between the gate oxide layer 80 and the substrate 10 .
  • a contact layer 120 is disposed on the top surface of the active pillar 70 , and the capacitor structure 130 is connected to the contact layer 120 .
  • the outer layer of the active pillar has a concave-convex surface to increase the specific surface area of the subsequently formed gate oxide layer to improve the gate control capability and short channel control performance of the semiconductor structure, thereby improving performance of semiconductors.
  • the specific surface area of the gate oxide layer is increased by forming a concave-convex surface on the outer layer of the active column, and the control ability of the gate is improved, thereby improving the Properties of semiconductor structures.

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Abstract

本公开提供了一种半导体结构的制备方法及半导体结构，涉及半导体技术领域，该半导体结构的制备方法包括提供衬底；在衬底上形成多个成阵列排布的有源柱，每个有源柱的外表层具有凹凸表面；在衬底上形成栅氧化层，同一行中相邻的有源柱之间形成填充区；在填充区内形成字线和第一介质层；暴露出有源柱的顶面；在有源柱的顶面上形成接触层；在接触层上形成电容结构。

Description

半导体结构的制备方法及半导体结构
本公开基于申请号为202110926631.6，申请日为2021年08月12日，申请名称为“半导体结构的制备方法及半导体结构”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及但不限于一种半导体结构的制备方法及半导体结构。
背景技术
动态随机存取存储器(DRAM，Dynamic Random Access Memory)体积小、集成度高、功耗低，同时速度比所有只读存储器(ROM，Read Only Memory)快。随着半导体行业的发展，优化集成度是电路设计的主要目标之一，但伴随着DRAM等器件特征尺寸不断缩放，晶体管的尺寸也越来越小，其栅极控制能力减弱，短沟道效应越来越明显，进而降低了半导体结构的性能。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供了一种半导体结构的制备方法及半导体结构。
本公开实施例的第一方面提供了一种半导体结构的制备方法，所述半导体结构的制备方法包括：
提供衬底；
在所述衬底上形成多个有源柱，多个所述有源柱成阵列排布，其中，每个所述有源柱的外表层具有凹凸表面；
在所述衬底上形成覆盖所述衬底的顶面和所述有源柱的侧壁和顶面的栅氧化层，其中同一行中相邻的所述有源柱之间形成填充区；
在所述填充区内依次形成字线和第一介质层；
去除部分所述第一介质层和部分所述栅氧化层，暴露出所述有源柱的顶面；
在所述有源柱的顶面上形成接触层；
在所述接触层上形成电容结构。
本公开实施例的第二方面提供了一种半导体结构，通过上述半导体结构制备方法制备得到，所述半导体结构包括：
衬底；
多个有源柱，多个所述有源柱成阵列排布在所述衬底上，其中，每个所述有源柱的的外表层具有凹凸表面。
根据本公开的一些实施例，沿第一方向，所述凹凸表面包括多个依次连接的环形弧状凸起。
本公开实施例所提供的半导体结构的制备方法及半导体结构中，通过在有源柱的外表层形成凹凸表面，增大了栅氧化层的比表面积，提高了栅极的控制能力，进而提高了半导体结构的性能。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的一种半导体结构的制备方法的流程图。
图2是根据一示例性实施例示出的半导体结构的制备方法中在衬底中形成第一凹槽的示意图。
图3是根据一示例性实施例示出的半导体结构的制备方法中形成绝缘介质层的示意图。
图4是根据一示例性实施例示出的半导体结构的制备方法中形成位线的 示意图。
图5是根据一示例性实施例示出的半导体结构的制备方法中形成刻蚀牺牲层的示意图。
图6是根据一示例性实施例示出的半导体结构的制备方法中形成第三凹槽和凹陷的示意图。
图7是根据一示例性实施例示出的半导体结构的制备方法中形成阻挡层的示意图。
图8是根据一示例性实施例示出的半导体结构的制备方法中形成第一开口的示意图。
图9是根据一示例性实施例示出的半导体结构的制备方法中形成第二开口的示意图。
图10是根据一示例性实施例示出的半导体结构的制备方法中形成第二凹槽的示意图。
图11是根据一示例性实施例示出的半导体结构的制备方法中形成有源柱的示意图。
图12是根据一示例性实施例示出的半导体结构的制备方法中有源柱的示意图。
图13是根据一示例性实施例示出的半导体结构的制备方法中形成栅氧化层的示意图。
图14是根据一示例性实施例示出的半导体结构的制备方法中形成字线的示意图。
图15是根据一示例性实施例示出的半导体结构的制备方法中形成第一介质层的示意图。
图16是根据一示例性实施例示出的半导体结构的制备方法中去除部分栅氧化层和部分第一介质层的示意图。
图17是根据一示例性实施例示出的半导体结构的制备方法中形成初始金属层的示意图。
图18是根据一示例性实施例示出的半导体结构的制备方法中形成金属层的示意图。
图19是根据一示例性实施例示出的半导体结构的制备方法中形成接触 层以及电容结构的示意图。
图20是根据一示例性实施例示出的半导体结构示意图。
图21是根据一示例性实施例示出的一种半导体结构的制备方法的流程图。
附图标记：
10、衬底；                20、位线；
30、绝缘介质层；          40、刻蚀牺牲层；
50、光刻胶层；            60、阻挡层；
70、有源柱；              71、环形弧状凸起；
80、栅氧化层；            90、字线；
100、第一介质层；         101、第一凹槽；
110、金属层；             111、初始金属层；
120、接触层；             130、电容结构；
401、第二凹槽；           402、凹陷；
501、第三凹槽；           601、第一开口；
602、第二开口；           701、填充区；
711、凸起部；             712、第一连接部；
713、第二连接部。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在半导体结构中，伴随着DRAM等器件特征尺寸不断减放，晶体管的尺寸也越来越小，其栅极控制能力减弱，短沟道效应越来越明显，进而导致半导体结构的性能大大降低。
针对上述的技术问题，本公开实施例提供的半导体结构的制备方法及半导体结构，通过在有源柱的外表层形成凹凸表面，增大了栅氧化层的比表面积，提高了栅极的控制能力，进而提高了半导体结构的性能。
本公开示例性的实施例中提供一种半导体结构的制备方法，如图1所示。图1示出了根据本公开一示例性的实施例提供的半导体结构的制备方法的流程图，图2-图20为半导体结构的制备方法的各个阶段的示意图。下面结合图2-图20对半导体结构的制备方法进行介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图1所示，本公开一实施例提供的一种半导体结构的制备方法，包括如下的步骤：
步骤S100：提供衬底。
步骤S110：在衬底上形成多个有源柱，多个有源柱成阵列排布，其中，每个有源柱的外表层具有凹凸表面。
步骤S120：在衬底上形成覆盖衬底的顶面和有源柱的侧壁和顶面的栅氧化层，其中同一行中相邻的有源柱之间形成填充区。
步骤S130：在填充区内依次形成字线和第一介质层。
步骤S140：去除部分第一介质层和部分栅氧化层，暴露出有源柱的顶面。
步骤S150：在有源柱的顶面上形成接触层。
步骤S160：在接触层上形成电容结构。
示例性地，在步骤S100中，如图2所示，衬底10作为储存器的支撑部件，用于支撑设在其上的其他部件。衬底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。
在步骤S110中，如图5和图6所示，可先在衬底10上依次形成层叠设置的刻蚀牺牲层40和光刻胶层50。在一些实施例中，可以通过原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺在衬底10上形成层叠设置的刻蚀牺牲层40和光刻胶层50。其中，刻蚀牺牲层40的材质包括氧化硅等材质。
参照图6所示，先去除部分光刻胶层50，被保留下来的光刻胶层50形成多个间隔设置的第三凹槽501，每个第三凹槽501暴露出刻蚀牺牲层40的 顶面。其中，多个第三凹槽501成阵列排布，以便于后续形成有源柱。
如图10所示，待第三凹槽501形成之后，以被保留下来的光刻胶层50为掩膜版，多次并重复去除暴露在第三凹槽501中的刻蚀牺牲层40，其中，每次去除第三凹槽501内预定高度的刻蚀牺牲层40，被保留下来的刻蚀牺牲层40形成第二凹槽401，每个第二凹槽401暴露出衬底10的顶面，从而使第二凹槽401的内壁形成凹凸内壁。
其中，在一些实施例中，如图7至图10所示，第二凹槽401的形成过程如下：
先去除暴露在第三凹槽501内预定高度的刻蚀牺牲层40，以在刻蚀牺牲层40的顶面上形成凹陷402。在一些实施例中，凹陷402在沿垂直于衬底10顶面的纵截面上的形状呈半椭圆状的凹槽形状。
在凹陷402内形成阻挡层60。示例性地，如图7所示，可通过对第三凹槽501通入氧气，使处于凹陷402表层的刻蚀牺牲层40氧化形成一层氧化层，或者，在凹陷402的表层沉积一层氮化硅层。其中，氧化层或者氮化硅层构成阻挡层60。
去除凹陷402底部的阻挡层60，被保留下来的阻挡层60形成第一开口601，第一开口601的底面暴露出刻蚀牺牲层40。在一些实施例中，可以通过含有氯氟化合物的等离子体刻蚀气体对凹陷402底部的阻挡层60进行各向异性刻蚀，以形成第一开口601，且第一开口601的底部停留在刻蚀牺牲层40的上表面，如图8所示。
去除暴露在第一开口601内预定高度的刻蚀牺牲层40，以形成第二开口602。其中，第一开口601与第二开口602的深度可以相同，也可以不相同，且位于第二开口602内的刻蚀牺牲层40的顶面高于衬底10的底面。
在一些实施例中，如图9所示，可以使用氯化合物和溴化合物的等离子体刻蚀气体对第一开口601内的刻蚀牺牲层40进行刻蚀，以位于第一开口601内的刻蚀牺牲层40的上表面为刻蚀起点，继续沿朝向衬底10的方向对刻蚀牺牲层40的侧壁和底部进行各向异性刻蚀，从而形成第二开口602。
示例性地，如图10所示，重复上述实施例中去除预定高度的刻蚀牺牲层40过程，其中，需要说明的是，每次去除预定高度的刻蚀牺牲层40以在上一次保留下来的刻蚀牺牲层40的顶面形成凹陷402为起点，直至暴露出衬底 10的顶面为止，被保留下来的刻蚀牺牲层40形成多个成阵列排布的第二凹槽401，且被保留下来的刻蚀牺牲层40在第二凹槽401的内部上形成凹凸内壁。
待多次重复去除第二开口602内预定高度的刻蚀牺牲层40，直至暴露出衬底10的顶面后，再在第二开口602内通入氢氟酸或磷酸进行湿法刻蚀去除第一开口601中表面被保留下来的阻挡层60。
如图11所示，在第二凹槽401内形成有源柱70。其中，有源柱70的顶面与刻蚀牺牲层40的顶面平齐。在一些实施例中，可以沿第二凹槽401的凹凸内壁通过硅外延生长形成有源柱70，有源柱70的外表层顺着第二凹槽401的凹凸内壁形成有凹凸表面。有源柱70在垂直于衬底10顶面的纵截面上的投影中，沿有源柱70的高度延伸方向，凹凸表面包括多个依次连接的环形弧状凸起71。
而后，去除被保留下来的光刻胶层50和刻蚀牺牲层，从而使得有源柱70的外表层形成凹凸表面，如图12所示，通过在有源柱70的外表层形成凹凸表面，增大后续形成的栅氧化层的比表面积，以提高半导体结构的栅控能力以及短沟道控制性能，从而提高半导体的性能。
示例性地，在步骤S120中，如图13所示，可以在有源柱70的侧壁和顶面和衬底10的表面形成二氧化硅层，其中，二氧化硅层可通过化学气相沉积工艺形成。然后通过湿法刻蚀去除部分二氧化硅层，最后干法氧化有源柱70的顶面和侧壁，以形成栅氧化层80。同时，处于同一行中相邻的有源柱70之间形成填充区701。
示例性地，在步骤S130中，如图14和图15所示，在栅氧化层80的表面即填充区701内形成字线90，其中，字线90为一层金属层，该金属层包括钨层、铜层或氮化钛层中的至少一种。形成的字线90的顶面低于有源柱70的顶面。
在字线90上形成第一介质层100，其中第一介质层100覆盖在字线90的顶面以及栅氧化层80的顶面和侧壁上。第一介质层100的材质包括二氧化硅等材质。
示例性地，在步骤S140中，如图16所示，通过化学机械研磨去除部分第一介质层100和部分栅氧化层80，并暴露出有源柱70的顶面。
示例性地，在步骤S150中，如图17和图18所示，采用物理气相沉积工艺在被保留下来的第一介质层100的顶面上和有源柱70的顶面上形成初始金属层111。
去除部分初始金属层111，保留位于有源柱70顶面上对应的初始金属层111，以形成金属层110。
如图19所示，对金属层110进行高温回火，以形成金属硅化物，即接触层120。其中，金属层110包括钴层、镍层或铂层中的至少一种。接触层120包括钴化物、镍化物或铂化合物中的至少一种。
示例性地，在步骤S160中，如图19所示，在接触层120上形成电容结构130，其中，电容结构可以包括柱状电容结构、杯状电容结构或沟槽式电容结构。
本公开实施例提供的半导体结构的制备方法中，通过在有源柱的外表层形成凹凸表面，以增大栅氧化层的比表面积，从而提高了栅极的控制能力，进而提高了半导体结构的性能。
如图21所示，本公开一实施例提供的一种半导体结构的制备方法，包括以下步骤：
步骤S200：提供衬底。
步骤S210：在衬底内形成多个位线。
步骤S220：在衬底上形成多个有源柱，多个有源柱成阵列排布，其中，每个有源柱的外表层具有凹凸表面。
步骤S230：在衬底上形成覆盖衬底的顶面和有源柱的侧壁和顶面的栅氧化层，其中，同一行中相邻的有源柱之间形成填充区。
步骤S240：在填充区内依次形成字线和第一介质层。
步骤S250：去除部分第一介质层和部分栅氧化层，暴露出有源柱的顶面。
步骤S260：在有源柱的顶面上形成接触层。
步骤S270：在接触层上形成电容结构。
示例性地，在步骤S210中，如图2至图4所示，可以通过沉积工艺在衬底10上形成掩膜层，然后图形化掩膜层，以在掩膜层上形成多个沿有源柱70的行方向间隔排布的掩膜开口。
可以在掩膜层上形成第一光刻胶层，通过曝光或显影刻蚀的方式在第一 光刻胶层上形成掩膜图案，以具有掩膜图案的第一光刻胶层为掩膜版，去除部分掩膜层，以形成多个间隔设置的掩膜开口。
本实施例中可通过将掩膜图案转移到掩膜层，再以掩膜层作为掩膜版，刻蚀衬底10，可以提高图案化转移的精度，提高半导体结构的性能。
待形成掩膜开口之后，采用刻蚀液或者刻蚀气体，去除暴露在每个掩膜开口内的衬底10，以在衬底10上形成多个第一凹槽101。
形成多个第一凹槽101之后，去除衬底10顶面上被保留下来的掩膜层。
再通过物理气相沉积、化学气相沉积、旋涂法或其组合在第一凹槽101内形成绝缘介质层30，其中，绝缘介质层30的顶面与衬底10的顶面平齐。形成绝缘介质层30的材料例如可为：氧化硅、氮氧化硅或者其他适合的绝缘物质(例如有机高分子化合物)或上述材料的组合。相邻的绝缘介质层30之间的区域构成有源区。
而后，可通过离子注入技术将掺杂离子注入到有源区中，掺杂离子包括氮离子、磷离子、硼离子或锗离子等其中的一种，从而形成位线20。
其中，本实施例中，后续形成的有源柱70是在位线20的顶面上形成的，即，有源柱70的底部与位线20的顶部相连接。
需要说明的是，在本实施例中的步骤S200与上述实施例中的步骤S100相同，本实施例中的步骤S220至步骤S270与上述实施例中的步骤S110至步骤S160相同，本实施在此不再阐述。
本公开实施例提供的半导体结构的制备方法中，通过在有源柱的外表层形成凹凸表面，形成比表面积大的栅氧化层，提高了栅极的控制能力，进而提高了半导体结构的性能。
如图20所示，本公开实施例还提供了一种半导体结构。该半导体结构包括衬底10和多个有源柱70，多个有源柱70成阵列排布在衬底10上，其中，每个有源柱70的的外表层具有凹凸表面，参照图20所示，沿第一方向即图20中示出的Y方向，凹凸表面包括多个依次连接的环形弧状凸起71。
在一些实施例中，环形弧状凸起71包括凸起部711以及设在凸起部711两侧的第一连接部712和第二连接部713，凸起部711在衬底10上的投影面积大于第一连接部712和第二连接部713在衬底10上的投影面积，其中一个环形弧状凸起71的第一连接部712与其相邻的环形弧状凸起71 的第二连接部713连接。其中，第一连接部712在衬底10上的投影与第二连接部713在衬底10上的投影重合。通过多个环形弧状凸起71依次顺序连接，从而有效增加了有源柱70的外表面的比表面积，使后续所形成的栅氧化层80的比表面积增大，从而提高半导体结构栅极的控制能力，进而提高半导体结构的性能。
在一些实施例中，半导体结构还包括在衬底10中的多条位线20，多条位线20沿有源柱70的行方向间隔设置，即图20中所示的X方向，其中，位线20的顶面与有源柱70的底面连接。
需要说明的是，本实施例中，有源柱70的行方向可以为图20中所示的X方向，第一方向可以为图20中所示的Y方向。
在一些实施例中，半导体结构还包括沿有源柱70的列方向间隔设置的多条字线90，每条字线90连接同一行中的多个有源柱70。在字线90与有源柱70之间设置有栅氧化层80，在栅氧化层80与衬底10之间设有绝缘介质层30。
在一些实施例中，有源柱70的顶面上设有接触层120，接触层120上连接有电容结构130。
本公开实施例提供的半导体结构中，有源柱的外表层具有凹凸表面，以增大后续形成的栅氧化层的比表面积，以提高半导体结构的栅控能力以及短沟道控制性能，从而提高半导体的性能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对 其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
工业实用性
本公开实施例所提供的半导体结构的制备方法及半导体结构中，通过在有源柱的外表层形成凹凸表面，增大了栅氧化层的比表面积，提高了栅极的控制能力，进而提高了半导体结构的性能。

Claims (17)

  1. 一种半导体结构的制备方法，包括：
    提供衬底；
    在所述衬底上形成多个有源柱，多个所述有源柱成阵列排布，其中，每个所述有源柱的外表层具有凹凸表面；
    在所述衬底上形成覆盖所述衬底的顶面和所述有源柱的侧壁和顶面的栅氧化层，其中同一行中相邻的所述有源柱之间形成填充区；
    在所述填充区内依次形成字线和第一介质层；
    去除部分所述第一介质层和部分所述栅氧化层，暴露出所述有源柱的顶面；
    在所述有源柱的顶面上形成接触层；
    在所述接触层上形成电容结构。
  2. 根据权利要求1所述的半导体结构的制备方法，沿第一方向，所述凹凸表面包括多个依次连接的环形弧状凸起。
  3. 根据权利要求2所述的半导体结构的制备方法，所述在提供衬底的步骤之后，在所述衬底上形成多个有源柱的步骤之前，所述制备方法还包括：
    在所述衬底内形成多条位线，多条所述位线在所述衬底内沿所述有源柱的行方向间隔排布，其中所述位线的顶面与所述衬底的顶面平齐。
  4. 根据权利要求3所述的半导体结构的制备方法，所述在所述衬底内形成多条位线的步骤中，包括：
    在所述衬底内形成多个沿所述有源柱的行方向间隔排布的第一凹槽；
    在所述第一凹槽内形成绝缘介质层，所述绝缘介质层的顶面与所述衬底的顶面平齐，其中，相邻的所述绝缘介质层之间的区域构成有源区；
    通过离子注入技术对所述有源区进行离子掺杂，以形成所述位线。
  5. 根据权利要求4所述的半导体结构的制备方法，所述在所述衬底 上形成多个有源柱的步骤中，包括：
    在所述衬底上依次形成层叠设置的刻蚀牺牲层和光刻胶层；
    去除部分所述光刻胶层和部分所述刻蚀牺牲层，被保留下来的所述光刻胶层和所述刻蚀牺牲层形成多个间隔设置的第二凹槽，每个所述第二凹槽暴露出所述位线的顶面；
    在所述第二凹槽内形成有源柱，其中，所述有源柱的顶面与所述刻蚀牺牲层的顶面平齐。
  6. 根据权利要求5所述的半导体结构的制备方法，所述在去除部分所述光刻胶层和部分所述刻蚀牺牲层，以形成多个间隔设置的第二凹槽，每个所述第二凹槽暴露出所述位线的顶面的步骤中，包括：
    去除部分所述光刻胶层，被保留下来的所述光刻胶层形成多个间隔设置的第三凹槽，其中，每个所述第三凹槽暴露出所述刻蚀牺牲层的顶面；
    去除暴露在所述第三凹槽中的所述刻蚀牺牲层，被保留下来的所述刻蚀牺牲层形成所述第二凹槽。
  7. 根据权利要求6所述的半导体结构的制备方法，所述去除暴露在所述第三凹槽中的所述刻蚀牺牲层，以形成所述第二凹槽的步骤中，包括：
    去除暴露在所述第三凹槽内预定高度的所述刻蚀牺牲层，以形成凹陷，其中，所述凹陷呈半椭圆型凹槽形状；
    在所述凹陷内形成阻挡层；
    去除所述凹陷底部的所述阻挡层，被保留下来的阻挡层形成第一开口，其中，所述第一开口的底面暴露出所述刻蚀牺牲层；
    去除暴露在所述第一开口内预定高度的所述刻蚀牺牲层，以形成第二开口，所述第二开口内所述刻蚀牺牲层的顶面高于所述衬底的顶面；
    多次重复去除所述第二开口内预定高度的所述刻蚀牺牲层，直至暴露出所述位线的顶面为止，被保留下来的所述刻蚀牺牲层在所述第二凹槽的内壁上形成凹凸内壁。
  8. 根据权利要求7所述的半导体结构的制备方法，所述在所述第二凹槽内形成有源柱的步骤中，包括：
    沿所述凹凸内壁通过硅外延生长形成有源柱；
    去除被保留下来的所述光刻胶层和所述刻蚀牺牲层，使所述有源柱的外表层形成所述凹凸表面。
  9. 根据权利要求1所述的半导体结构的制备方法，所述在去除部分所述第一介质层和部分所述栅氧化层，以暴露出所述有源柱的顶面的步骤之后，在所述有源柱的顶面上形成接触层的步骤之前，所述制备方法还包括：
    在被保留下来的所述第一介质层的顶面上和所述有源柱的顶面上形成初始金属层；
    去除部分所述初始金属层，保留位于所述有源柱顶面上对应的所述初始金属层，以形成金属层；
    对所述金属层进行高温回火处理，以形成所述接触层。
  10. 根据权利要求9所述的半导体结构的制备方法，所述金属层包括钴层、镍层或铂层中的至少一种；
    所述接触层包括钴化物、镍化物或铂化合物中的至少一种。
  11. 一种半导体结构，通过权利要求1-10任一项所述制备方法得到，其包括：
    衬底；
    多个有源柱，多个所述有源柱成阵列排布在所述衬底上，其中，每个所述有源柱的的外表层具有凹凸表面。
  12. 根据权利要求11所述的半导体结构，沿第一方向，所述凹凸表面包括多个依次连接的环形弧状凸起。
  13. 根据权利要求12所述的半导体结构，所述环形弧状凸起包括凸起部以及设在所述凸起部两侧的第一连接部和第二连接部，所述凸起部在所述衬底上的投影面积大于所述第一连接部和所述第二连接部在所述衬底上的投影面积，其中一个所述环形弧状凸起的所述第一连接部与其相邻的所述环形弧状凸起的所述第二连接部连接。
  14. 根据权利要求13所述的半导体结构，所述第一连接部在所述衬底上的投影与所述第二连接部在所述衬底上的投影重合。
  15. 根据权利要求11所述的半导体结构，所述半导体结构还包括在 所述衬底中的多条位线，所述多条位线沿所述有源柱的行方向间隔设置，所述位线的顶面与所述有源柱的底面连接。
  16. 根据权利要求11所述的半导体结构，所述半导体结构还包括沿所述有源柱的列方向间隔设置的多条字线，每条所述字线连接同一行中的多个所述有源柱。
  17. 根据权利要求11-16任一项所述的半导体结构，所述有源柱的顶面上设有接触层，所述接触层上连接有电容结构。
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