KR20140072615A

KR20140072615A - 반도체 소자의 제조 방법

Info

Publication number: KR20140072615A
Application number: KR1020120140329A
Authority: KR
Inventors: 김대익; 유호인; 손낙진; 황유상
Original assignee: 삼성전자주식회사
Priority date: 2012-12-05
Filing date: 2012-12-05
Publication date: 2014-06-13
Also published as: US9159730B2; US20140154882A1; KR101979901B1

Abstract

반도체 소자의 제조 방법으로, 기판에 고립된 형상을 갖고 중심 부위의 상부면에 제1 콘택 형성 영역과 양 가장자리의 상부면에 각각 제2 및 제3 콘택 형성 영역을 포함하는 액티브 영역들을 형성한다. 상기 기판 상에 절연막 및 제1 도전막을 형성한다. 상기 제1 콘택 형성 영역의 액티브 영역이 노출되도록 상기 제1 도전막 및 절연막을 식각하여, 상기 제1 예비 도전막 패턴 및 절연막 패턴을 포함하고 상기 제2 콘택 형성 영역을 덮는 기둥 형상의 구조물과, 상기 구조물들 사이의 개구부를 형성한다. 상기 개구부 내부를 채우면서 상기 제1 예비 도전막 패턴들 상에 제2 도전막을 형성한다. 상기 제2 도전막 및 제1 예비 도전막 패턴들을 패터닝하여, 상기 제1 콘택 형성 영역과 접촉하면서 연장되는 라인 형상의 배선 구조물을 형성한다. 상기 방법에 의하면, 미세한 선폭의 배선 구조물을 갖는 반도체 소자를 제조할 수 있다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 고집적화된 디램 소자의 제조 방법에 관한 것이다.

최근의 디램 등의 반도체 소자가 고집적화되고 있다. 이러한 집적도의 증가로 인해, 콘택의 접촉 면적이 감소되어 콘택 저항이 증가되고 있다. 또한, 상기 콘택과 이웃하는 패턴 간의 브릿지 또는 상기 콘택과 이웃하는 액티브 영역과의 브릿지 불량이 증가되고 있다. 따라서, 최대의 하부 접촉 면적을 가지면서 이웃하는 브릿지 불량이 감소되고, 용이한 공정으로 형성 가능한 미세 배선 구조를 포함하는 반도체 소자의 제조 방법이 요구되고 있다.

본 발명의 목적은 미세 배선 구조를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판에 소자 분리막 패턴을 형성하여, 고립된 형상을 갖고 중심 부위의 상부면에 제1 콘택 형성 영역과 양 가장자리의 상부면에 각각 제2 및 제3 콘택 형성 영역을 포함하는 액티브 영역들을 형성한다. 상기 기판 상에 절연막을 형성한다. 상기 절연막 상에 제1 도전막을 형성한다. 상기 제1 도전막 상에 상기 제2 및 제3 콘택 형성 영역 상부 및 이와 인접하는 부위의 소자 분리막 패턴의 상부만을 한정하여 덮는 고립된 형상의 마스크 패턴들을 형성한다. 상기 마스크 패턴을 이용하여 상기 제1 콘택 형성 영역의 액티브 영역이 노출되도록 상기 제1 도전막 및 절연막을 식각하여, 상기 제1 예비 도전막 패턴 및 절연막 패턴을 포함하고 상기 제2 콘택 형성 영역을 덮는 기둥 형상의 구조물과, 상기 구조물들 사이의 개구부를 형성한다. 상기 개구부 내부를 채우면서 상기 제1 예비 도전막 패턴들 상에 제2 도전막을 형성한다. 상기 제2 도전막 및 제1 예비 도전막 패턴들을 패터닝하여, 상기 제1 콘택 형성 영역과 접촉하면서 연장되는 라인 형상의 배선 구조물을 형성한다.

본 발명의 일 실시예에서, 상기 마스크 패턴은 하나의 액티브 영역의 제2 콘택 형성 영역과, 이와 인접하게 배치되는 다른 하나의 액티브 영역의 제3 콘택 형성 영역을 함께 덮는 형상을 갖도록 형성될 수 있다.

본 발명의 일 실시예에서, 상기 제1 콘택 형성 영역을 노출하는 부위의 개구부의 최소폭은 상기 제1 콘택 형성 영역의 최대폭보다 넓게 되도록 상기 제1 예비 도전막 패턴들을 형성할 수 있다.

본 발명의 일 실시예에서, 상기 개구부 내에 형성되는 제2 도전막은 고립된 형상을 갖지 않으며 상기 제1 콘택 형성 영역을 덮으면서 서로 연결되는 형상을 갖도록 형성될 수 있다.

본 발명의 일 실시예에서, 상기 배선 구조물의 선폭은 상기 제1 콘택 형성 영역을 노출하는 부위의 개구부의 최소폭보다 좁게 되도록 형성될 수 있다.

본 발명의 일 실시예에서, 상기 제1 콘택 형성 영역의 액티브 영역이 노출되도록 상기 제1 도전막 및 절연막을 식각하는 공정에서, 상기 개구부 저면의 액티브 영역이 다른 액티브 영역에 비해 상대적으로 낮은 상부면을 갖도록 상기 노출되는 액티브 영역의 기판을 추가적으로 식각할 수 있다.

본 발명의 일 실시예에서, 상기 마스크 패턴은 사진 공정을 통해 형성되는 포토레지스트 패턴으로 형성될 수 있다.

본 발명의 일 실시예에서, 상기 마스크 패턴을 형성하기 위하여, 상기 제1 도전막 상에 마스크막을 형성한다. 상기 마스크막 상에, 상기 제1 콘택 형성 영역의 상부를 선택적으로 노출하는 제1 예비 개구부를 포함하는 제1 예비 마스크 패턴을 형성한다. 상기 제1 예비 마스크 패턴의 제1 예비 개구부를 매립하는 매립막을 형성한다. 상기 매립막 사이의 제1 예비 마스크 패턴을 제거하여 제2 예비 개구부를 포함하는 제2 예비 마스크 패턴을 형성한다. 또한, 상기 제2 예비 마스크 패턴을 식각 마스크로 사용하여 상기 마스크막을 식각하여 마스크 패턴을 형성한다.

본 발명의 일 실시예에서, 상기 액티브 영역의 기판 및 소자 분리막 패턴 내부에 상기 배선 구조물과 수직한 방향으로 연장되는 라인 형상의 매립 게이트 구조물을 형성할 수 있다.

본 발명의 일 실시예에서, 상기 배선 구조물을 형성한 다음에, 상기 배선 구조물을 덮는 층간 절연막을 형성한다. 또한, 상기 층간 절연막을 관통하여 상기 제2 및 제3 콘택 형성 영역의 액티브 영역과 접촉하는 제2 및 제3 콘택을 형성한다.

본 발명의 일 실시예에서, 상기 액티브 영역들은 상기 배선 구조물의 연장 방향과 수직하지 않은 사선 방향인 제1 방향을 길이 방향으로 배치되고, 상기 배선 구조물의 연장 방향과 수직한 방향으로 이웃하는 액티브 영역들은 각각 제2 콘택 형성 영역 및 제3 콘택 형성 영역이 서로 인접하게 배치되도록 형성될 수 있다.

본 발명의 일 실시예에서, 상기 제2 도전막을 형성하기 위하여, 상기 개구부 내부를 채우면서 상기 제1 예비 도전막 패턴 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 평탄화하여 상기 개구부 내부에 예비 폴리실리콘 패턴을 형성한다. 또한 상기 예비 폴리실리콘 패턴 및 상기 제1 예비 도전막 패턴 상에 베리어 금속막 및 금속막을 형성한다.

상기 제2 도전막 및 제1 예비 도전막 패턴을 패터닝하여 상기 배선 구조물을 형성하기 위하여, 상기 금속막 상에 라인 형상의 하드 마스크 패턴을 형성한다. 또한, 상기 하드 마스크 패턴을 이용하여 상기 금속막, 베리어 금속막, 폴리실리콘막을 식각한다.

상기 제1 도전막은 폴리실리콘을 포함할 수 있다.

상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법으로, 기판 내에 소자 분리막 패턴을 형성하여, 고립된 형상을 갖고 중심 부위의 상부면에 제1 콘택 형성 영역과 양 가장자리의 상부면에 각각 제2 및 제3 콘택 형성 영역을 포함하는 액티브 영역들을 형성한다. 상기 액티브 영역 상에 절연막을 형성한다. 상기 절연막 상에 상기 제2 및 제3 콘택 형성 영역 상부 및 이와 인접하는 부위의 소자 분리막 패턴의 상부만을 한정하여 덮는 고립된 형상의 마스크 패턴들을 형성한다. 상기 마스크 패턴을 이용하여 상기 제1 콘택 형성 영역의 액티브 영역이 노출되도록 상기 절연막을 식각하여, 상기 제2 콘택 형성 영역을 덮는 기둥 형상의 절연막 패턴 및 그 사이의 개구부를 형성한다. 상기 개구부 내부를 채우면서 상기 절연막 패턴 상에 도전막을 형성한다. 또한, 상기 도전막을 패터닝하여, 상기 제1 콘택 형성 영역과 접촉하면서 연장되는 라인 형상의 배선 구조물을 형성한다.

본 발명에 따른 반도체 소자의 제조 방법에 의하면, 콘택 형성하기 위한 패터닝 공정에서 발생되는 불량이 감소된다. 따라서, 미세 배선 구조를 포함하는 고집적화된 반도체 소자를 제조할 수 있다.

도 1a 내지 도 1j는 본 발명의 실시예 1에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 2a 내지 도 2g는 각 단면도에 대응하는 평면도들이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 4a 내지 도 4g는 본 발명의 실시예 3에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 5는 도 4b의 단면도에 대응하는 평면도이다.
도 6a 내지 도 6c는 본 발명의 실시예 1에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 7은 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.

본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.

즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

실시예 1

도 1a 내지 도 1j는 본 발명의 실시예 1에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 2a 내지 도 2g는 각 단면도에 대응하는 평면도들이다.

도 1a 내지 도 1i에서 좌측 단면도는 도 2a의 I-I'부위를 절단한 것이고, 우측 단면도는 도 2a의 II-II'부위를 절단한 것이다. 이하의 설명에서, 액티브 영역들의 길이 방향을 제1 방향이라 하고, 매립 게이트 구조물이 연장되는 방향을 제2 방향이라 하고, 상기 제2 방향과 수직한 방향을 제3 방향이라 하면서 설명한다.

도 1a 및 도 2a를 참조하면, 단결정 실리콘을 포함하는 기판(100)에 소자 분리용 트렌치를 형성하기 위한 하드 마스크 패턴(도시안됨)을 형성한다. 상기 하드 마스크 패턴은 실리콘 질화물을 포함할 수 있다.

상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하여 소자 분리용 트렌치(106)를 형성한다. 상기 소자 분리용 트렌치(106)가 형성되어 있지 않은 부위의 기판(100)은 상대적으로 돌출되는 형상을 가질 수 있다. 따라서, 상기 돌출된 부위의 기판(100)의 표면은 액티브 영역(100a)으로 제공된다.

도시된 것과 같이, 상기 액티브 영역(100a)은 제1 방향을 길이 방향으로 하는 고립된 섬 형상을 가질 수 있다. 또한, 상기 각 액티브 영역들(100a)은 상기 제1 방향으로 나란하게 일렬 배치될 수 있다. 상기 제1 방향은 매립 게이트 구조물의 연장 방향인 제2 방향과 수직하지 않는 방향일 수 있다. 또한, 상기 제1 방향은 비트 라인 구조물의 연장 방향인 제3 방향과수직하지 않는 방향일 수 있다. 즉, 상기 제1 방향은 상기 제2 방향 및 제3 방향에 대해 사선 방향일 수 있다.

상기 각 액티브 영역들은 중심 부위의 상부면에 제1 콘택 형성 영역(도 2b, 110a)과 양 가장자리의 상부면에 각각 제2 및 제3 콘택 형성 영역(도 2b, 110b, 110c)을 포함한다. 즉, 상기 제1 콘택 형성 영역(110a)은 비트 라인 구조물과 전기적으로 연결하기 위한 영역이 되고, 상기 제2 및 제3 콘택 형성 영역(110b, 110c)은 커패시터와 전기적으로 연결하기 위한 영역이 된다. 상기 제2 방향으로 서로 이웃하는 각 액티브 패턴들(100a)은 각각 제2 콘택 형성 영역(110b) 및 제3 콘택 형성 영역(110c)이 서로 인접하게 배치되도록 형성될 수 있다. 상기 각 액티브 영역들 내에서 상기 제1 내지 제3 콘택 형성 영역들(110a~110c)은 서로 오버랩되는 부위를 갖지 않으며 각각 분리된 영역을 갖는다.

상기 소자 분리용 트렌치(106) 내부를 채우도록 소자 분리용 절연막을 형성한다. 상기 소자 분리용 절연막은 실리콘 산화물을 포함할 수 있다. 또는, 상기 소자 분리용 절연막은 실리콘 산화물 및 실리콘 질화물이 각각 1층 이상 적층된 구조를 가질 수 있다. 상기 소자 분리용 트렌치(106)가 형성되는 부위에 따라 상기 소자 분리용 트렌치(106)의 내부폭이 달라질 수 있다. 또한, 상기 소자 분리용 트렌치의 내부폭에 따라 상기 소자 분리용 트렌치 내부에 채워지는 소자 분리용 절연막의 적층 구조가 달라질 수 있다.

이 후, 상기 소자 분리용 절연막을 평탄화하여 소자 분리막 패턴(108)을 형성한다. 상기 평탄화 공정을 수행하면, 상기 액티브 영역의 기판 상에는 제1 하드 마스크 패턴은 대부분 제거될 수 있다.

도시하지는 않았지만, 상기 기판(100)에 불순물을 도핑하여 상기 기판 표면 아래에 불순물 영역을 형성한다. 상기 불순물 영역은 매립 트랜지스터의 소오스 및 드레인 영역으로 제공될 수 있다.

도 1b 및 도 2b를 참조하면, 상기 액티브 영역(100a)의 기판(100) 및 소자 분리막 패턴(108)의 일부를 식각하여 상기 제2 방향으로 연장되는 라인 형상의 게이트용 트렌치들(112)을 형성한다.

상기 하나의 고립된 액티브 영역(100a) 내에는 2개의 게이트용 트렌치들(112)이 서로 이격되면서 나란하게 배치될 수 있다. 또한, 상기 고립된 액티브 영역(100a)의 양 측 가장자리 부위와 이격되어 각각 하나씩의 게이트용 트렌치가 배치될 수 있다.

상기 게이트용 트렌치(112)의 측벽 및 저면을 따라 게이트 절연막(114)을 형성한다. 상기 게이트 절연막(114)은 열산화 공정 또는 화학기상 증착 공정을 통해 형성할 수 있다. 상기 게이트 절연막(114) 상에 상기 게이트용 트렌치(112)를 채우도록 도전막(도시안됨)을 형성한다. 상기 도전막은 베리어 금속막 및 금속막을 순차적으로 증착하여 형성할 수 있다. 상기 베리어 금속막으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2이상 적층하여 사용할 수 있다. 또한, 상기 금속막으로 사용될 수 있는 물질의 예로는 텅스텐을 들 수 있다. 상기 도전막을 화학 기계적 연마 공정을 통해 평탄화한 다음, 에치백 공정을 수행하여 상기 게이트용 트렌치(112)의 일부를 매립하는 매립 게이트 전극(119)을 형성한다.

상기 게이트용 트렌치(112) 내부를 채우면서 상기 매립 게이트 전극(119) 상에 절연막을 형성한다. 이 후, 상기 절연막을 평탄화시켜 절연막 패턴(118)을 형성한다. 상기 절연막 패턴(118)은 실리콘 질화막을 포함할 수 있다.

상기 공정을 수행함으로써, 상기 액티브 영역(100a)의 기판 및 소자 분리막 패턴(108) 내부에 상기 제2 방향으로 연장되는 라인 형상의 매립 게이트 구조물이 형성된다. 상기 액티브 영역에서, 상기 매립 게이트 구조물이 형성된 부위에는 절연막 패턴(118) 상부면이 노출된다. 그러므로, 상기 매립 게이트 구조물들 사이의 상기 액티브 영역에 기판(100)의 상부면이 노출되며, 상기 기판(100) 상부면 부위가 실질적인 콘택 영역으로 제공된다.

도 1c를 참조하면, 상기 기판(100) 상에 패드 절연막(120a) 및 식각 저지막(120b)을 형성한다. 상기 패드 절연막(120a)은 실리콘 산화물을 포함할 수 있다. 상기 식각 저지막(120b)은 실리콘 산화물과의 식각 선택비가 높은 절연 물질로 형성될 수 있다. 상기 식각 저지막(120b)은 실리콘 질화물을 포함할 수 있다.

상기 식각 저지막(120b) 상에 제1 도전막(122)을 형성한다. 상기 제1 도전막(122)은 건식 식각 공정을 통해 용이하게 식각될 수 있는 물질로 형성되어야 한다. 예를들어, 상기 제1 도전막(122)은 폴리실리콘 물질을 포함할 수 있다. 상기 제1 도전막(122)은 후속 공정을 통해 비트 라인의 일부로 제공될 수 있다. 따라서, 상기 식각 저지막(120b) 상에 형성되는 비트 라인 구조물의 높이에 따라 상기 제1 도전막(122)의 두께를 조절할 수 있다.

상기 제1 도전막(122) 상에 희생막(124)을 형성한다. 상기 희생막(124)은 후속의 식각 공정에서 상기 제1 도전막(122)을 보호하기 위하여 형성된다. 예를들어, 상기 희생막(124)은 실리콘 산화물을 포함할 수 있다.

도 1d를 참조하면, 상기 희생막(124) 상에 포토레지스트막을 코팅한다. 상기 포토레지스트막을 사진 공정을 통해 패터닝하여 포토레지스트 패턴(126)을 형성한다. 상기 포토레지스트 패턴(126)은 상기 제2 및 제3 콘택 형성 영역(110b, 110c)의 상부와, 상기 제2 및 제3 콘택 형성 영역(110b, 110c)과 인접하는 부위의 소자 분리막 패턴(108)의 상부를 한정하여 덮는 고립된 형상을 갖도록 형성한다.

도시된 것과 같이, 하나의 액티브 영역(100a) 내에 구비되는 제2 및 제3 콘택 형성 영역(110b, 110c)은 서로 다른 고립된 포토레지스트 패턴(126)에 의해 덮혀지게 된다. 또한, 하나의 고립된 포토레지스트 패턴(126)은 서로 다른 액티브 영역들(100a)에 포함되는 각각의 제2 및 제3 콘택 형성 영역(110b, 110c)의 상부를 함께 덮는 형상을 갖는다. 즉, 하나의 고립된 포토레지스트 패턴(126)은 하나의 액티브 영역(100a)의 제2 콘택 형성 영역(110b)과, 상기 제2 방향으로 인접하게 배치되는 다른 하나의 액티브 영역(100a)의 제3 콘택 형성 영역(110c)을 함께 덮는 형상을 갖도록 형성될 수 있다.

이와같이, 상기 포토레지스트 패턴(126)은 상기 제1 콘택 형성 영역(110a) 뿐 아니라, 상기 제1 콘택 형성 영역(110a) 주변의 인접 영역들도 덮지 않는다. 그러므로, 상기 포토레지스트 패턴의 노출 부위가 크게 증가된다.

도 1e 도 2c를 참조하면, 상기 포토레지스트 패턴(126)을 식각 마스크로 사용하여 상기 희생막(124), 제1 도전막(122), 식각 저지막(120b), 패드 절연막(120a) 및 그 하부의 기판(100) 표면 부위를 식각하여 제1 개구부(128)를 형성한다.

상기 식각 공정을 수행하면, 상기 기판(100) 상에 패드 절연막(120a), 식각 저지막(120b), 제1 예비 도전막 패턴(122a) 및 희생막 패턴(124a)이 적층된 구조물(130)이 형성된다. 상기 구조물(130)은 상기 제2 및 제3 콘택 형성 영역(110b, 110c) 부위를 덮는 고립된 기둥 형상을 가질 수 있다. 예를들어, 상기 구조물(130)은 원기둥 또는 타원기둥 형상을 가질 수 있다. 또한, 상기 제1 개구부(128)는 상기 구조물들(130) 사이에 생성된다.

상기 제1 개구부(128)의 저면에는 상기 제1 콘택 형성 영역(110a) 뿐 아니라 상기 제1 콘택 형성 영역(110a) 주변의 영역들까지 노출된다. 또한, 상기 제1 개구부(128)는 상기 제1 콘택 형성 영역을 한정하여 노출하는 고립된 콘택홀의 형상을 갖지 않는다. 상기 제1 개구부(128)는 상기 구조물들(130) 사이의 영역이 노출되는 오픈된 형상을 갖는다.

상기 제1 개구부(128)의 내부폭은 서로 마주하는 구조물들 사이의 거리(d1, d2)에 의해 결정된다. 상기 제1 콘택 형성 영역(110a)을 노출하는 부위의 제1 개구부(128)의 내부폭은 상기 제1 콘택 형성 영역(110a)의 중심부 부위(d1 부위)에서 가장 좁으며, 상기 제1 콘택 형성 영역(110a)의 중심부로부터 멀어질수록(d2 부위) 상기 제1 개구부(128)의 내부폭이 증가될 수 있다. 따라서, 상기 제1 콘택 형성 영역(110a)을 노출하는 부위의 제1 개구부(128)의 최소폭(d1)은 상기 제1 콘택 형성 영역(110a)의 폭보다 넓을 수 있다.

상기 식각 공정에서 기판(100) 표면 부위도 일부 식각하여 제1 개구부(128)를 형성한다. 때문에, 상기 제1 개구부(128)의 저면에 위치하는 액티브 영역은 다른 부위의 액티브 영역에 비해 낮게 위치하게 된다. 이와같이, 상기 액티브 영역(100a) 간의 단차가 발생되도록 함으로써, 후속 공정에서 형성되는 비트 라인 콘택과 스토리지 노드 콘택 간의 브릿지 불량을 감소시킬 수 있다.

도 1f 및 도 2d를 참조하면, 상기 제1 개구부(128) 내부를 채우면서 상기 희생막 패턴(124a) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 비트 라인 콘택을 형성하기 위한 도전막으로써 제공된다.

상기 제2 도전막은 상기 제1 도전막(122)과 동일한 도전 물질을 포함할 수 있다. 예를들어, 상기 제2 도전막은 폴리실리콘막을 포함할 수 있다. 이와는 다른 예로, 상기 제2 도전막은 상기 제1 도전막(122)과 다른 물질을 포함할 수도 있다. 이 경우, 상기 제2 도전막은 금속 물질을 포함할 수도 있다.

상기 제2 도전막을 에치백하여 상기 제1 개구부(128) 내부에 제2 예비 도전막 패턴(132)을 형성한다. 상기 제2 예비 도전막 패턴(132)의 상부면은 상기 제1 예비 도전막 패턴(122a)의 상부면과 동일한 평면 상에 위치하도록 에치백 공정을 수행하는 것이 바람직하다. 따라서, 상기 제2 예비 도전막 패턴(132) 및 제1 예비 도전막 패턴(122a)의 상부면은 평탄면을 가질 수 있다. 또한, 상기 제1 예비 도전막 패턴(122a) 상에는 희생막 패턴(124a)이 형성되어 있기 때문에 상기 에치백 공정 시에 상기 제1 예비 도전막 패턴(122a)의 손상이 방지된다.

도 1g 및 도 2e를 참조하면, 상기 희생막 패턴(124a)을 제거한다. 상기 제1 예비 도전막 패턴(122a) 및 제2 예비 도전막 패턴(132) 상에 제3 도전막(134)을 형성한다. 상기 제3 도전막(134)은 상기 제1 및 제2 예비 도전막 패턴(122a, 132)보다 낮은 저항을 갖는 금속 물질을 포함할 수 있다. 도시된 것과 같이, 상기 제3 도전막(134)은 베리어 금속막(134a) 및 금속막(134b)을 차례로 적층하여 형성할 수 있다.

상기 베리어 금속막(134a)으로 사용할 수 있는 물질의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 이들은 단독으로 사용하거나 또는 2 이상 적층하여 형성할 수 있다. 또한, 상기 금속막(134b)은 텅스텐을 포함할 수 있다.

본 실시예에서는, 비트 라인용 구조물에 사용되는 도전막은 폴리실리콘, 베리어 금속 및 금속이 적층되는 구조로써 설명하였다. 그러나, 상기 비트 라인용 구조물에 사용되는 도전막의 적층 구조는 도전막의 증착 순서를 변경함으로써 다양하게 변경될 수 있다.

상기 제3 도전막(134) 상에 하드 마스크막을 형성한다. 상기 하드 마스크막은 실리콘 질화물을 포함할 수 있다. 상기 하드 마스크막을 패터닝하여 비트 라인 구조물을 형성하기 위한 라인 형상의 하드 마스크 패턴(136)을 형성한다. 상기 하드 마스크 패턴은 상기 제1 콘택 형성 영역(110a)의 상부를 덮으면서 제3 방향으로 연장되는 라인 형상을 가질 수 있다.

도 1h 및 도 2f를 참조하면, 상기 하드 마스크 패턴(136)을 식각 마스크로 사용하여, 상기 제3 도전막(134), 제2 예비 도전막 패턴(132), 제1 도전막 패턴(122a)을 이방성 식각하여 비트 라인 구조물(141)을 형성한다.

상기 비트 라인 구조물(141)은 상기 제1 콘택 형성 영역(110a)의 기판 표면(도 2g의 A 부분)과 직접 접촉하면서 상기 제3 방향으로 연장되는 라인 형상을 갖는다.

상기 비트 라인 구조물(141) 선폭은 상기 제1 콘택 형성 영역(110a)에 위치하는 제1 개구부(128)의 폭 보다 작게 되도록 한다. 따라서, 상기 비트 라인 구조물(141)은 상기 제1 개구부(128) 내부에 위치하게 되며 상기 비트 라인 구조물(141)의 양 측벽과 상기 제1 개구부(128)의 측벽은 서로 이격된다. 특히, 상기 제1 개구부(128)가 고립된 내부폭을 갖는 콘택홀 형상이 아니라 서로 측방이 오픈되는 형상을 갖기 때문에, 상기 비트 라인 구조물(141)의 양 측벽과 상기 제1 개구부(128)의 측벽 간의 간격은 상기 제1 개구구(128)가 고립된 콘택홀 형상을 갖는 경우보다 더 넓어지게 된다.

일반적인 경우와 같이, 상기 제1 개구부(128)가 고립된 내부폭을 갖는 콘택홀 형상을 갖는 경우, 상기 제1 개구부(128)의 측벽과 상기 비트 라인 구조물의 측벽 간의 이격 거리가 매우 좁다. 특히, 상기 제1 콘택 형성 영역(110a)의 중심부위로부터 벗어날수록 상기 제1 개구부(128)의 측벽과 상기 비트 라인 구조물의 측벽 간의 이격 거리가 점점 감소된다.

그러나, 본 실시예에 따른 제1 개구부(128)는 고립된 형상을 갖지 않기 때문에, 도 2f의 화살표로 표시된 것과 같이, 상기 제1 콘택 형성 영역(110a)의 중심부위로부터 벗어날수록 상기 제1 개구부(128)의 측벽과 상기 비트 라인 구조물(141)과의 이격 거리가 점점 증가된다.

이와같이, 상기 제1 개구부(128)의 측벽과 상기 비트 라인 구조물(141)과의 이격 거리가 넓기 때문에, 상기 제3 도전막(134), 제2 예비 도전막 패턴(132), 제1 예비 도전막 패턴(122a)을 식각하는 공정에서 상기 제1 개구부(128) 내부로 식각 가스들이 유입되기가 용이하다. 따라서, 상기 비트 라인 구조물(141)을 형성하기 위한 식각 공정에서 상기 제1 개구부(128)의 저면부까지 충분하게 식각되지 않는 언에치 불량을 감소시킬 수 있다.

도 1i 및 도 2g를 참조하면, 상기 비트 라인 구조물(141)의 양 측벽에 절연 스페이서(142)를 형성한다. 상기 절연 스페이서(142)는 에어 스페이서를 포함할 수 있다.

상기 비트 라인 구조물(141)을 덮도록 층간 절연막(144)을 형성한다. 상기 층간 절연막(144)을 형성한 다음, 상기 비트 라인 구조물(141)의 상부면이 노출되도록 상기 층간 절연막을 평탄화하는 공정이 더 수행할 수도 있다. 상기 층간 절연막(144) 상에 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴은 상기 제2 및 제3 콘택 형성 영역(110b, 110c)의 상부를 각각 노출하는 형상을 갖는다. 따라서, 상기 식각 마스크 패턴은 스토리지 노드 콘택들이 형성될 부위의 상부를 노출한다.

상기 식각 마스크 패턴을 식각 마스크로 이용하여 상기 층간 절연막(144)을 식각하고, 그 하부의 식각 저지막(120b) 및 패드 절연막(120a)을 식각한다. 상기 공정에 의해, 상기 제2 및 제3 콘택 형성 영역(110b, 110a)의 표면을 노출하는 스토리지 노드 콘택홀들(148)이 형성된다. 다음에, 도시하지는 않았지만, 상기 스토리지 노드 콘택홀들(148)의 양 측벽에 추가적으로 절연 스페이서를 더 형성할 수 있다.

상기 스토리지 노드 콘택홀들(148)을 내부에 도전막을 형성하고, 상기 도전막을 연마하여 스토리지 노드 콘택들(150)을 형성한다. 상기 도전막은 폴리실리콘을 포함할 수 있다. 이와는 다른 예로, 상기 도전막은 금속 물질을 포함할 수도 있다.

도 1j를 참조하면, 상기 스토리지 노드 콘택(150) 상부면에 커패시터(158)를 형성한다. 상기 커패시터(158)는 실린더형 커패시터로 형성할 수도 있고, 스택형 커패시터로 형성할 수도 있다.

상기 공정들을 수행함으로써, 디램 소자를 완성한다.

실시예 2

도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.

먼저, 도 1a 및 도 1b를 참조로 설명한 공정들을 수행하여 기판 상에 1b에 도시된 구조를 형성한다.

도 3a를 참조하면, 상기 매립 게이트 전극이 형성된 기판(100) 상에 층간 절연막(160)을 형성한다. 상기 층간 절연막(160)은 실리콘 산화물을 포함할 수 있다.

도 3b를 참조하면, 상기 층간 절연막(160) 상에 포토레지스트막을 형성한다. 상기 포토레지스트막을 사진 공정을 통해 패터닝하여 포토레지스트 패턴(126)을 형성한다. 상기 포토레지스트 패턴(126)은 상기 제2 및 제3 콘택 형성 영역(도 2, 110b, 110c)의 상부 및 이와 인접하는 부위의 소자 분리막 패턴(108) 상부를 한정하여 덮는 고립된 형상을 갖도록 형성한다. 상기 포토레지스트 패턴(126)의 형상은 도 1d를 참조로 설명한 것과 동일할 수 있다.

도 3c를 참조하면, 상기 포토레지스트 패턴(126)을 식각 마스크로 사용하여 상기 층간 절연막(160) 및 하부의 기판(100) 표면 부위를 식각하여 제1 개구부(128)를 형성한다.

상기 식각 공정을 수행하면, 상기 기판(100) 상에 상기 제2 및 제3 콘택 형성 영역(110b, 110c) 부위를 덮는 고립된 원기둥 또는 타원기둥 형상의 절연막 패턴(160a)이 형성된다. 상기 제1 개구부(128)는 상기 절연막 패턴들(160a) 사이에 생성된다.

상기 제1 개구부(128)의 저면에는 상기 제1 콘택 형성 영역(110a) 뿐 아니라 상기 제1 콘택 형성 영역(110a) 주변의 영역들까지 노출된다. 상기 제1 개구부(128)는 상기 제1 콘택 형성 영역(110a)을 한정하여 노출하는 고립된 콘택홀의 형상을 갖지 않는다. 상기 제1 개구부(128)는 상기 절연막 패턴들(160a) 사이를 통해 서로 측방으로 관통하는 형상을 가진다. 상기 제1 개구부(128)에서 노출되는 부위는 도 1e를 참조로 설명한 것과 동일하다.

도 3d를 참조하면, 상기 제1 개구부(128) 내부를 채우면서 상기 절연막 패턴(160a) 상에 비트 라인 형성을 위한 제1 도전막(162)을 형성한다.

상기 제1 도전막(162)을 형성하는 하나의 방법으로, 상기 제1 개구부(128)를 채우면서 상기 절연막 패턴(160a) 상부면을 덮는 도전막을 형성할 수 있다. 상기 도전막은 폴리실리콘을 포함할 수 있다.

상기 제1 도전막(162)을 형성하는 다른 방법으로, 상기 제1 개구부(128)를 채우는 도전막을 형성하고, 이를 연마하여 상기 제1 개구부(128) 내부를 채우는 예비 도전막 패턴을 형성한다. 이 후, 상기 예비 도전막 패턴 상에 도전막을 추가적으로 형성한다. 상기 도전막은 폴리실리콘을 포함할 수 있다.

상기 제1 도전막(162) 상에 제2 도전막(164)을 형성한다. 상기 제2 도전막(164)은 상기 제1 도전막(162)보다 낮은 저항을 갖는 금속 물질을 포함할 수 있다. 상기 제2 도전막(164)은 베리어 금속막(164a) 및 금속막(164b)을 적층하여 형성할 수 있다.

상기 제2 도전막(164) 상에 하드 마스크막을 형성한다. 이 후, 상기 하드 마스크막을 패터닝하여 비트 라인 구조물을 형성하기 위한 라인 형상의 하드 마스크 패턴(166)을 형성한다.

도 3e를 참조하면, 상기 하드 마스크 패턴(166)을 식각 마스크로 사용하여 상기 제1 및 제2 도전막(162, 164)을 이방성 식각하여 비트 라인 구조물(172)을 형성한다.

상기 비트 라인 구조물(172)의 선폭은 상기 제1 콘택 형성 영역(110a)에 위치하는 제1 개구부(128)의 내부 폭보다는 작게 되도록 한다. 따라서, 상기 비트 라인 구조물(172)은 상기 제1 개구부(128) 내에 위치하게 되며, 상기 비트 라인 구조물(172)의 양 측벽과 상기 제1 개구부(128)의 측벽 간에는 서로 이격된다. 특히, 상기 제1 개구부(128)가 고립된 내부폭을 갖는 콘택홀 형상이 아니라 서로 측방이 통하는 형상을 갖기 때문에, 상기 비트 라인 구조물(172)의 양 측벽과 상기 제1 개구부(128)의 측벽 간의 간격은 상기 제1 개구부(128)가 고립된 콘택홀 형상을 갖는 경우보다 더 넓어지게 된다.

계속하여, 도 1i 및 도 1j를 참조로 설명한 공정을 동일하게 수행하여 한다. 상기 공정을 수행하면, 도 3f에 도시된 디램 소자가 완성된다.

실시예 3

도 4a 내지 도 4g는 본 발명의 실시예 3에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 5는 도 4b의 단면도에 대응하는 평면도이다.

먼저, 도 1a 내지 도 1c를 참조로 설명한 공정들을 동일하게 수행한다. 따라서, 상기 매립 게이트 전극이 형성된 상기 기판 상에 패드 절연막, 식각 저지막, 제1 도전막 및 희생막이 적층된 도 1c의 구조를 형성한다.

도 4a를 참조하면, 상기 희생막(124) 상에 제1 마스크막(204)을 형성한다. 상기 제1 마스크막(204)은 비정질 카본막(ACL, Amorphous Carbon Layer)을 포함할 수 있다.

상기 제1 마스크막(204) 상에 제1 반사 방지막(206)을 형성한다. 상기 제1 반사 방지막(206)은 예를들어 실리콘 산 질화물을 포함할 수 있다. 상기 제1 반사 방지막(206)은 상, 하부막의 접착 특성을 향상시키기 위한 접착막으로 제공될 수 있다. 상기 제1 반사 방지막(206)을 상에 제2 마스크막(208)을 형성한다. 상기 제2 마스크막(208)은 예를들어 스핀 온 하드마스크막을 포함할 수 있다. 상기 스핀 온 하드 마스크막은 실리콘계 스핀온 하드 마스크일 수 있다. 상기 제2 마스크막(208) 상에 제2 반사 방지막(210)을 형성한다. 상기 제2 반사 방지막(210)은 예를들어 실리콘 산 질화물을 포함할 수 있다.

상기 제2 반사 방지막(210) 상에 포토레지스트막(212)을 형성한다.

도 4b 및 도 5를 참조하면, 상기 포토레지스트막(212)을 사진 공정을 통해 패터닝하여 포토레지스트 패턴(212a)을 형성한다. 상기 포토레지스트 패턴(212a)은 상기 제2 및 제3 콘택 형성 영역(110b, 110c)의 상부와 이와 인접하는 부위의 소자 분리막 패턴(108) 상부를 한정하여 노출하는 형상을 갖도록 형성한다.

도시된 것과 같이, 하나의 액티브 영역(100a) 내에 구비되는 제2 및 제3 콘택 형성 영역(110b, 110c)의 상부가 상기 포토레지스트 패턴(212a)에 의해 노출된다.

도 4c를 참조하면, 상기 포토레지스트 패턴(212a)을 식각 마스크로 사용하여 상기 제2 반사 방지막(210) 및 제2 마스크막(208)을 식각한다. 상기 공정을 수행하면, 상기 제2 및 제3 콘택 형성 영역(110b, 110c)과 대응하는 부위가 노출되는 제1 예비 개구부(214)가 형성된다. 상기 식각 공정 시에 상기 제1 반사 방지막(206)을 식각 저지막으로 사용할 수 있다. 따라서, 상기 제1 예비 개구부(214)의 저면에는 상기 제1 반사 방지막(206)이 노출될 수 있다.

도 4d를 참조하면, 상기 제1 예비 개구부(214) 내부를 완전하게 채우면서 상기 제2 반사 방지막(210)의 상부면을 덮는 제3 마스크막(216)을 형성한다. 상기 제3 마스크막(216)은 상기 제2 마스크막(208)과의 식각 선택비가 높은 물질로 형성할 수 있다. 또한, 상기 제3 마스크막(216)은 상기 제1 반사 방지막(206)과의 식각 선택비가 높은 물질로 형성할 수 있다. 일 예로, 상기 제3 마스크막(216)은 실리콘 산화물을 포함할 수 있다.

도 4e를 참조하면, 상기 제3 마스크막(216)을 평탄화하여 상기 제1 예비 개구부(214) 내부를 채우는 제3 마스크 패턴(216a)을 형성한다. 상기 평탄화 공정은 전면 에치백 공정 또는 화학 기계적 연마 공정을 포함할 수 있다. 상기 평탄화 공정에서 상기 제2 반사 방지막(210)은 대부분 제거될 수 있다.

상기 평탄화 공정에 의해 형성된 제3 마스크 패턴(216a)은 상기 제2 및 제3 콘택 형성 영역(110b, 110c)과 대응하는 부위에 위치하고, 원기둥 또는 타원 기둥 형상을 가질 수 있다.

상기 제3 마스크 패턴들(216a) 사이의 제2 마스크막(208)을 제거하여 제2 예비 개구부(218)를 형성한다. 상기 제2 예비 개구부(218)는 상기 제3 마스크 패턴들(216a) 사이 부위에 해당한다.

상기 제2 예비 개구부(218)는 상기 제1 콘택 형성 영역(110a)의 상부 뿐 아니라 상기 제1 콘택 형성 영역(110a) 주변의 영역들의 상부를 노출하는 형상을 갖는다. 또한, 상기 제2 예비 개구부(218)는 상기 제1 콘택 형성 영역(110a)을 한정하여 노출하는 고립된 콘택홀의 형상을 갖지 않는다. 상기 제2 예비 개구부(218)는 상기 제3 마스크 패턴들(216a) 사이를 통해 서로 측방으로 오픈되는 형상을 가진다.

도 4f를 참조하면, 상기 제3 마스크 패턴(216a)을 식각 마스크로 사용하여 상기 제1 반사 방지막(206), 제1 마스크막(204) 및 희생막(124)을 식각한다. 상기 공정을 통해, 희생막 패턴(124a), 제1 마스크 패턴(204a) 및 제1 반사 방지막 패턴(206a)이 적층된 식각 마스크 패턴(220)을 형성한다.

도 4g를 참조하면, 상기 식각 마스크 패턴(220)을 이용하여 제1 도전막(122), 식각 저지막(120b), 패드 절연막(120a) 및 그 하부의 기판(100) 표면 부위를 식각하여 제1 개구부(128)를 형성한다. 상기 공정을 수행하면, 도 1e에 도시된 것과 동일한 하부 구조가 형성된다.

상기에서 설명한 것과 같이, 최종적으로 덮혀지는 패턴 부위를 식각하여 제1 예비 개구부(도 4c, 214)를 형성하고, 상기 제1 예비 개구부(214)를 채우고 난 후 나머지 부위를 모두 제거하는 방법으로 제3 마스크 패턴(을 형성할 수 있다. 또한, 상기 제3 마스크 패턴을 이용하여 하부 마스크막을 식각함으로써 최종적인 식각 마스크 패턴(220)을 형성할 수 있다. 즉, 음각 방식으로 먼저 예비 마스크 패턴을 형성한 다음, 이를 이용하여 양각의 마스크 패턴을 형성할 수 있다.

이 후, 도시하지는 않았지만, 상기 희생막 상에 남아있는 막들을 제거할 수 있다. 또한, 도 1f 내지 1j에 설명한 공정들을 동일하게 수행함으로써, 도 1j에 도시된 디램 소자를 완성할 수 있다.

실시예 4

도 6a 내지 도 6c는 본 발명의 실시예 1에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.

먼저, 도 3a를 참조로 설명한 것과 동일한 공정을 수행하여 도 3a에 도시된 구조를 형성한다.

도 6a를 참조하면, 상기 층간 절연막(160) 상에 제1 마스크막(204)을 형성한다. 상기 제1 마스크막(204)은 비정질 카본막을 포함할 수 있다.

상기 제1 마스크막(204) 상에 제1 반사 방지막(206)을 형성한다. 상기 제1 반사 방지막(206)은 실리콘 산 질화막을 포함할 수 있다. 상기 제1 반사 방지막(206) 상에 제2 마스크막(208)을 형성한다. 상기 제2 마스크막(208)은 스핀 온 하드마스크막을 포함할 수 있다. 상기 스핀 온 하드 마스크막은 실리콘계 스핀온 하드 마스크일 수 있다. 상기 제2 마스크막(208) 상에 제2 반사 방지막(210)을 형성한다. 상기 제2 반사 방지막(210)은 실리콘 산 질화막을 포함할 수 있다. 상기 제2 반사 방지막(210) 상에 포토레지스트막을 형성한다.

상기 포토레지스트막을 사진 공정을 통해 패터닝하여 포토레지스트 패턴(212a)을 형성한다. 상기 포토레지스트 패턴(212a)은 상기 제2 및 제3 콘택 형성 영역(110b, 110c)과 대응하는 부위를 노출하는 형상을 가질 수 있다.

도 6b를 참조하면, 상기 포토레지스트 패턴(212a)을 식각 마스크로 사용하여, 상기 제2 반사 방지막(210) 및 제2 마스크막(208)을 식각하여 상기 제2 및 제3 콘택 형성 영역(110b, 110c)과 대응하는 부위가 노출되는 제1 예비 개구부를 형성한다.

상기 제1 예비 개구부 내부를 완전하게 채우면서 상기 제1 실리콘 산 질화막 상부면을 덮는 제3 마스크막을 형성한다. 상기 제3 마스크막을 평탄화하여 상기 제1 예비 개구부 내부를 채우는 제3 마스크 패턴(216a)을 형성한다. 상기 평탄화 공정은 전면 에치백 공정 또는 화학 기계적 연마 공정을 포함할 수 있다.

상기 제3 마스크 패턴(216a) 사이의 제2 마스크막(208)을 제거하여 제2 예비 개구부(218)를 형성한다. 상기 제2 예비 개구부(218)는 상기 제3 마스크 패턴들(216a) 사이 부위에 해당한다. 상기 제2 예비 개구부(218)는 상기 제1 콘택 형성 영역(110a)의 상부 뿐 아니라 상기 제1 콘택 형성 영역(110a) 주변의 영역들의 상부를 노출하는 형상을 갖는다. 또한, 상기 제2 예비 개구부(218)는 상기 제1 콘택 형성 영역(110a)을 한정하여 노출하는 고립된 콘택홀의 형상을 갖지 않는다. 상기 제2 예비 개구부(218)는 상기 제3 마스크 패턴들(216a) 사이를 통해 서로 측방으로 오픈된 형상을 가진다.

상기 공정들은 4c 내지 4e를 참조로 설명한 것과 실질적으로 동일할 수 있다.

도 6c를 참조하면, 상기 제3 마스크 패턴(216a)을 식각 마스크로 사용하여 상기 제1 반사 방지막 및 제1 비정질 탄소막을 식각하여 식각 마스크 패턴을 형성한다.

다음에, 상기 식각 마스크 패턴을 이용하여 상기 층간 절연막 및 그 하부의 기판 표면 부위를 식각하여 제1 개구부(128)를 형성한다. 상기 공정을 수행하면, 도 3c의 하부 구조와 동일한 구조가 형성된다.

이 후, 도시하지는 않았지만, 상기 층간 절연막 상에 남아있는 막들을 제거할 수 있다.

계속하여, 도 3d 내지 3f에 설명한 공정들을 동일하게 수행함으로써, 도 3f에 도시된 디램 소자를 완성할 수 있다.

상술한 본 발명의 예시적인 실시예들에 따른 반도체 소자는 다양한 형태의 반도체 패키지에 실장될 수 있다. 또한 예시적인 실시예들에 따른 반도체 소자 또는 이를 포함하는 반도체 패키지는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.

도 7은 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.

도 7을 참조하면, 컴퓨팅 시스템(300)은 시스템 버스에 전기적으로 연결된 마이크로프로세서(CPU)(420), 램(RAM)(430), 사용자 인터페이스(USER INTERFACE)(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(450) 및 메모리 시스템(410)을 포함할 수 있다. 메모리 시스템(410)은 메모리 소자(412)와 메모리 컨트롤러(411)를 포함할 수 있다. 메모리 소자(412)는 상술한 예시적인 실시예들에 따른 반도체 소자 또는 디램 소자를 포함할 수 있다. 메모리 컨트롤러(411)는 메모리 소자(412)를 제어할 수 있도록 구성된다. 메모리 소자(412)와 메모리 컨트롤러(411)의 결합에 의해 메모리 시스템(410)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. 컴퓨팅 시스템(400)이 모바일 장치인 경우, 컴퓨팅 시스템(400)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 컴퓨팅 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.

상기 설명한 것과 같이, 본 발명에 의하면 콘택 저항이 감소되는 반도체 소자가 제공된다. 상기 반도체 소자는 디램 소자와 같은 메모리 소자에 사용될 수 있다.

100 : 기판 100a : 액티브 영역
106 : 소자 분리용 트렌치 108 : 소자 분리막 패턴
110a ~ 110c : 제1 ~ 제3 콘택 형성 영역
112 : 게이트용 트렌치114 : 게이트 절연막
122 : 제1 도전막 124 : 희생막

Claims

기판에 소자 분리막 패턴을 형성하여, 고립된 형상을 갖고 중심 부위의 상부면에 제1 콘택 형성 영역과 양 가장자리의 상부면에 각각 제2 및 제3 콘택 형성 영역을 포함하는 액티브 영역들을 형성하는 단계;
상기 기판 상에 절연막을 형성하는 단계;
상기 절연막 상에 제1 도전막을 형성하는 단계;
상기 제1 도전막 상에 상기 제2 및 제3 콘택 형성 영역 상부 및 이와 인접하는 부위의 소자 분리막 패턴의 상부만을 한정하여 덮는 고립된 형상의 마스크 패턴들을 형성하는 단계;
상기 마스크 패턴을 이용하여 상기 제1 콘택 형성 영역의 액티브 영역이 노출되도록 상기 제1 도전막 및 절연막을 식각하여, 상기 제1 예비 도전막 패턴 및 절연막 패턴을 포함하고 상기 제2 콘택 형성 영역을 덮는 기둥 형상의 구조물과, 상기 구조물들 사이의 개구부를 형성하는 단계;
상기 개구부 내부를 채우면서 상기 제1 예비 도전막 패턴들 상에 제2 도전막을 형성하는 단계; 및
상기 제2 도전막 및 제1 예비 도전막 패턴들을 패터닝하여, 상기 제1 콘택 형성 영역과 접촉하면서 연장되는 라인 형상의 배선 구조물들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
제1항에 있어서, 상기 마스크 패턴은 하나의 액티브 영역의 제2 콘택 형성 영역과, 이와 인접하게 배치되는 다른 하나의 액티브 영역의 제3 콘택 형성 영역을 함께 덮는 형상을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서, 상기 제1 콘택 형성 영역을 노출하는 부위의 개구부의 최소폭은 상기 제1 콘택 형성 영역의 최대폭보다 넓게 되도록 상기 제1 예비 도전막 패턴들을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서, 상기 개구부 내에 형성되는 제2 도전막은 고립된 형상을 갖지 않으며 상기 제1 콘택 형성 영역을 덮으면서 서로 연결되는 형상을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서, 상기 배선 구조물의 선폭은 상기 제1 콘택 형성 영역을 노출하는 부위의 개구부의 최소폭보다 좁게 되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서, 상기 제1 콘택 형성 영역의 액티브 영역이 노출되도록 상기 제1 도전막 및 절연막을 식각하는 공정에서, 상기 개구부 저면의 액티브 영역이 다른 액티브 영역에 비해 상대적으로 낮은 상부면을 갖도록 상기 노출되는 액티브 영역의 기판을 추가적으로 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서, 상기 마스크 패턴은 사진 공정을 통해 형성되는 포토레지스트 패턴으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서, 상기 마스크 패턴을 형성하는 단계는,
상기 제1 도전막 상에 마스크막을 형성하는 단계;
상기 마스크막 상에, 상기 제1 콘택 형성 영역의 상부를 선택적으로 노출하는 제1 예비 개구부를 포함하는 제1 예비 마스크 패턴을 형성하는 단계;
상기 제1 예비 마스크 패턴의 제1 예비 개구부를 매립하는 매립막을 형성하는 단계;
상기 매립막 사이의 제1 예비 마스크 패턴을 제거하여 제2 예비 개구부를 포함하는 제2 예비 마스크 패턴을 형성하는 단계; 및
상기 제2 예비 마스크 패턴을 식각 마스크로 사용하여 상기 마스크막을 식각하여 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서, 상기 액티브 영역의 기판 및 소자 분리막 패턴 내부에 상기 배선 구조물과 수직한 방향으로 연장되는 라인 형상의 매립 게이트 구조물을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
제1항에 있어서, 상기 배선 구조물을 형성한 다음에,
상기 배선 구조물을 덮는 층간 절연막을 형성하는 단계; 및
상기 층간 절연막을 관통하여 상기 제2 및 제3 콘택 형성 영역의 액티브 영역과 접촉하는 제2 및 제3 콘택을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.