KR20000067767A - 디램 셀 캐패시터 및 제조 방법 - Google Patents

디램 셀 캐패시터 및 제조 방법 Download PDF

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Abstract

본 발명은 디램 셀 캐패시터 및 제조 방법에 관한 것으로, 캐패시터의 상부 전극을 먼저 형성한 후 하부 전극을 형성하고, 하부 전극용 트렌치와 하부 전극 및 상부 전극을 일회의 사진 공정에 의해 형성한다.
본 발명은 하부 전극과 상부 전극을 일회의 사진 공정으로 형성하기 위하여, 하부 전극 콘택 패드 상에 형성된 제1 절연막 상에 상부 전극용 도전막 및 제2 절연막이 차례로 증착한다. 사진 공정을 통해 상기 제2 절연막과 상기 상부 전극용 도전막이 식각되어 하부 전극용 트렌치 형태의 제1 개구부 및 이를 둘러싼 상부 전극용 도전막 패턴이 동시에 형성된다. 상기 제1 개구부 측벽에 캐패시터 유전막과 하부 전극용 1차 도전막이 증착된다.
상기 1차 도전막과 상기 캐패시터 유전막을 식각하여 제1 개구부 측벽에 스페이서를 형성하고, 이를 마스크로 하여 제1 절연막에 제2 개구부를 생성한다. 이어서, 1차 도전막과 하부의 저장 노드 콘택 패드를 2차 도전막을 이용하여 접속함으로써 하부 전극을 완성한다. 이 때에, 2차 도전막 상부에 캐패시터 유전막을 다시 한번 증착시킴으로써 실린더 내외벽을 사용한 캐패시터를 제조할 수도 있다.
본 발명은 사진 공정 단계를 줄일 수 있는 장점과 함께, 종래 기술이 지녔던 오정렬 및 브릿지 문제, 희생 산화막 리프트 오프 문제 등을 해결한다.

Description

디램 셀 캐패시터 및 제조 방법{DRAM CELL CAPACITOR AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 디램(DRAM; dynamic random access memory) 셀 캐패시터(cell capacitor) 및 그 제조 방법에 관한 것이다.
반도체 기판 상에 제조되는 소자의 집적도가 증가함에 따라서, 디램에 있어서 데이터 저장을 위한 셀 캐패시터가 점유할 수 있는 면적도 축소하고 있다. 따라서, 반도체 웨이퍼 상에 형성되는 캐패시터의 정전 용량은 디자인 룰(design rule)이 축소됨에 따라 감소하게 된다.
그러나, 디램 셀 캐패시터에 있어서 알파 입자(alpha particle)에 의한 소프트 에러(soft error)에 강한 저항성을 확보하고, 또한 잡음(noise)에 의한 오동작을 방지하기 위해서는 충분한 정전 용량(capacitance)을 지니는 셀 캐패시터를 구비하는 것이 필요하다.
즉, 디자인 룰이 딥 서브 해프 마이크론(deep-sub-half-micron) 급인 기가 비트급 고집적 디램의 셀 캐패시터의 경우에도, 적어도 30 펨토 패럿(fF) 이상의 정전 용량의 확보가 필요한 것으로 당업계는 인식하고 있다.
반도체 기판 위의 허용된 좁은 면적에서 고용량의 캐패시터를 구현하기 위한 하나의 방법으로 적층형(stacked) 구조 또는 원통형(cylindrical) 구조에 반구형 결정립(HSG; hemispherical grain)을 성장시켜 캐패시터의 유효 표면적을 증대시키는 캐패시터 구조가 연구 개발되고 있다.
그러나, 집적도가 기가 비트 이상이 되고 최소 선폭이 딥 서브 해프 마이크론 이하로 축소함에 따라 리소그래피 공정 단계에서 발생하는 미스얼라인먼트 (misalignment) 문제와 인접 저장 노드(storage node) 사이의 브릿지(bridge)의 발생 가능성이 증대되고 있다.
그런데, 이와 같은 인접 노드 사이의 브릿지 현상은 투인 비트(twin bit) 불량과 멀티 비트(multi bit) 불량을 야기하기 때문에, 고집적 디램을 구현하는 걸림돌이 되고 있다.
박스(box)형 스택 셀(stacked cell) 구조에 있어서 전술한 브릿지 문제는 저장 노드의 간격을 증가시킬 경우 완화시킬 수 있으나, 저장 노드 간격을 증대시킬 경우 가용 저장 노드의 표면적이 감소하므로 결과적으로 셀 캐패시터의 정전 용량을 감소시키는 결과를 초래한다.
최근 이와 같은 문제점을 해결하기 위하여, 희생 산화막(sacrificial oxide)을 이용하여 실린더 구조를 형성하는 기술이 제시되었으며, 이를 흔히 컨케이브 (concave) 구조라 부른다. 컨케이브 구조의 셀 캐패시터는 내부에 실리콘을 전부 채우는 방식과 콘택 측면에만 채우는 방법(실린더형 캐패시터)이 있다.
실린더 형태의 경우 실린더 내부에만 반구형 결정립(hemispherical grain; HSG)을 성장시켜 표면적을 증대시키는 방법이 제시되고 있으나, 실린더 내부에 유전체 막과 상부 전극을 채워야 하므로 고집적화에 적당하지 못하다. 한편, 콘택 내부를 채워서 박스형 하부 전극을 형성하는 경우에는 다수의 사진 공정이 필요하게 되는 단점이 있으며, 반구형 결정립을 형성할 경우 인접한 전극과의 브릿지(bridge) 문제가 여전히 발생하게 된다.
제1a도 내지 제1d도에 종래 기술에 따른 콘케이브 구조의 셀 캐패시터 제조 방법을 나타내었다. 제1a도 내지 제1d도에 나타낸 종래 기술은, 희생 산화막(50)을 사용하여 저장 노드 형태의 콘택(51)을 형성하고, 저장 노드 실리콘(57)을 증착한 후, 콘택 보호 산화막(59)을 매립하고, 셀 분리 공정을 거친 후 희생 산화막 (50) 및 콘택 보호 산화막(59)을 제거함으로써, 실린더(57)형 저장 노드를 제조한다.
이와 같은 희생 산화막을 이용한 실린더형 캐패시터 제조 기술은 에스 피 심(S. P. Sim) 등이 1996년도 IEDM 학회지(Technical Digest of International Electron Device Meeting) 제597쪽 내지 제600쪽에 발표한 논문 "A New Planar Stacked Technology (PST) for Scaled and Embedded DRAMs"에 상술되어 있다.
그런데, 제1a도 내지 제1d도에 기술한 종래 기술에 따른 저장 노드 제조 방법은 희생 산화막 제거 공정 단계에서 습식 식각에 의한 리프트 오프(lift off) 방식을 사용하기 때문에, 셀 분리를 위한 씨엠피 연마(CMP; chemical mechanical polishing) 또는 재식각(etch-back) 공정 후 단차 부위에 남아있는 폴리실리콘의 리프트 오프 문제가 발생하게 된다.
즉, 제2도에 도시한 바와 같이 희생 산화막(50)을 이용한 저장 노드 콘택(51) 형성 단계에서, 저장 노드 사이의 간격이 미세하여 콘택이 불완전하게 열린 경우(이를 당업계에서는 'NOT OPEN'이라 부른다), 저장 노드 폴리실리콘(57) 증착 후 셀 분리를 위한 씨엠피 식각 단계에서 형성된 폴리실리콘 조각(60)이 후속 습식 식각에 의한 희생 산화막(50) 제거 과정에서 박리되어 부유하다가 셀 영역에 부착 될 경우 불량을 유발할 수 있다. 이와 같이, 콘택이 불완전하게 열리는 문제는 하부막질의 구조에 의해 단차가 생기는 경우도 있다.
또한, 매몰 콘택(BC; buried contact) 형성 시에 사용되는 정렬자 (alignment key)를 패턴 식각하는 단계에서 전술한 저장 노드 형성을 위한 희생 산화막 식각 공정과 유사하게 단차를 발생시키므로, 디자인 룰이 축소되어 피치 크기가 미세하여지는 경우에 정렬자가 불완전하게 열릴 수 있다. 이 경우에도, 제2도에 도시한 바와 같은 폴리실리콘 조각(60)이 산화막 제거 과정에서 박리되어 셀 영역에 들러붙을 경우 소자의 불량을 초래할 수 있다.
따라서, 본 발명의 제1 목적은 셀 분리를 위한 식각 공정 후 단차 부위에 남아 있는 실리콘의 리프트 오프 문제를 해결한 셀 캐패시터 및 그 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 희생 산화막의 리프트 오프 단계가 없는 셀 캐패시터 및 그 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 상기 제1 목적에 부가하여, 사진 공정 단계의 횟수를 감소시킬 수 있는 셀 캐패시터 및 그 제조 방법을 제공하는데 있다.
본 발명의 제4 목적은 상기 제1 목적에 부가하여, 셀 캐패시터의 하부 전극과 하부 전극 콘택 사이의 오정렬 발생을 방지할 수 있는 셀 캐패시터 및 그 제조 방법을 제공하는데 있다.
제1a도 내지 제1d도는 종래 기술에 따른 실린터형 셀 캐패시터 제조 방법을 나타낸 공정 순서도.
제2a도 및 제2b도는 종래 기술에 따른 희생 산화막 제거 단계에서 발생하는 실리콘 리프트 오프 현상을 나타낸 도면.
제3도는 본 발명의 제1 및 제2 실시예에 따른 셀 캐패시터 형성에 있어서, 하부 전극 패드 형성 후의 반도체 기판을 개략적으로 나타낸 레이 아웃 평면도.
제4도는 본 발명의 제1 및 제2 실시예에 따른 셀 캐패시터 형성에 있어서, 상부 전극 패턴 및 하부 전극용 콘택 패드가 개구된 후의 반도체 기판을 개략적으로 나타낸 레이 아웃 평면도.
제5a도는 본 발명의 제1 및 제2 실시예에 공통적으로 적용되는 셀 캐패시터 형성 방법에 따라 비트 라인에 질화막 스페이서를 형성한 후의 공정 결과물을 제3도의 A-A′방향 (워드 라인 방향)으로 절단하여 나타낸 단면도.
제5b도는 본 발명의 제1 및 제2 실시예에 공통적으로 적용되는 셀 캐패시터 형성 방법에 따라 비트 라인 콘택을 형성한 후의 공정 결과물을 제3도의 B-B′방향(비트 라인 방향)으로 절단하여 나타낸 단면도.
제6a도와 제6b도는 본 발명의 제1 및 제2 실시예에 공통적으로 적용되는 셀 캐패시터 형성 방법에 따라 저장 노드 콘택 패드를 형성하고 그 위에 질화막과 산화막을 증착한 후의 공정 결과물을 각각 제3도의 A-A′방향(워드 라인 방향)과 B-B′방향(비트 라인 방향)으로 절단하여 나타낸 단면도.
제7도 내지 제10도는 본 발명의 제1 실시예에 따른 셀 캐패시터의 제조 방법을 제4도의 A-A′방향(워드 라인 방향)으로 절단한 단면도로서 제5도 및 제6도에 도시한 공정 이후의 단계를 나타낸 공정 순서도.
제11도 내지 제16도는 본 발명의 제2 실시예에 따른 셀 캐패시터의 제조 방법을 제4도의 A-A′방향(워드 라인 방향)으로 절단한 단면도로서 제5도 및 제6도에 도시한 공정 이후의 단계를 나타낸 공정 순서도.
〈도면의 주요 부분에 대한 부호의 설명〉
50 : 희생 산화막
51 : 콘택 홀
52 : 저장 노드 실리콘
54 : 층간 절연막
55, 104 : 소자 분리 영역
56, 102 : 활성 영역
57 : 저장 노드
58 : 콘택 패드
59 : 콘택 보호 산화막
60 : 저장 노드 실리콘 조각
100 : 반도체 기판
102 : 활성 영역
106 : 트랜지스터 게이트
110 : 제1 층간 절연막
112 : 비트 라인 패드
114 : 제2 층간 절연막
116 : 비트 라인 콘택
118 : 비트 라인
122 : 하부 전극 콘택 패드
126, 132 : 상부 전극용 도전막
130 : 포토레지스트 패턴
134, 240 : 하부 전극용 트렌치
136 : 유전막
138, 140 : 도전성 측벽 스페이서
142 : 하부 전극 콘택
144 : 하부 전극
201 : 제1 플레이트(제1 도전막)
202 : 제2 절연막
203 : 제1 캐패시터 유전막
204 : 제1 저장 노드 콘택(제2 도전막)
205 : 제2 저장 노드 콘택(제3 도전막)
206 : 제2 캐패시터 유전막
207 : 제2 플레이트(제4 도전막)
208 : 절연막
209 : 제1 플레이트 콘택
210 : 제1 절연막
본 발명은 상부 전극, 하부 전극 패턴 및 하부 전극 콘택을 동시에 하나의 사진 공정으로 형성할 수 있는 셀 캐패시터 형성 방법에 관한 것이다. 또한, 상부 전극이 하부 전극보다 먼저 형성되는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명에 따른 셀 캐패시터 형성 방법에 의하면, 먼저 반도체 기판 상에 소스/드레인 영역을 가지는 트랜지스터가 형성된다. 상기 트랜지스터의 일측의 소스/드레인 영역 상에 비트 라인 패드가 형성된다. 상기 비트 라인 패드 및 트랜지스터 사이에 제1 층간 절연막이 증착된다.
상기 제1 층간 절연막을 뚫고 비트 라인 패드에 전기적으로 연결되는 비트 라인 패턴이 형성된다. 상기 제1 층간 절연막 및 상기 비트 라인 패턴 상에 제2 층간 절연막이 형성된다. 상기 제2 및 제1 층간 절연막을 뚫고 상기 트랜지스터의 다른 측의 소스/드레인 영역에 전기적으로 연결되는 캐패시터 하부 전극 패드가 형성된다.
이어서, 하부 전극 패드 및 상기 제2 층간 절연막 상에 제3 층간 절연막이 형성된다. 또한, 제3 층간 절연막 상에 캐패시터 상부 전극용 제1 도전막 및 제4 층간 절연막이 차례로 증착된다. 제4 층간 절연막 상에 포토레지스트 막이 스핀 코팅되고 패턴 형성된다.
이어서, 패턴화된 포토레지스트 막을 사용하여 상기 제4 층간 절연막이 건식 식각되어 오프닝이 형성된다. 다음 상기 포토레지스트 막을 제거한 후 상기 제4 층간 절연막을 습식 식각하여 상기 오프닝 사이즈를 증가시킨다. 이는 캐패시터 하부 전극의 표면적을 증가시키기 위해서이다. 상기 캐패시터 상부 전극용 제1 도전막을 건식 식각하여 하부 전극용 트렌치를 형성한다. 이 때에, 식각되지 아니한 제1 도전막은 상부 전극으로 사용된다.
따라서, 하부 전극용 트렌치 패턴과 상부 전극이 동시에 하나의 사진 공정으로 형성된다. 상기 트렌치 내부에 캐패시터 유전막이 얇게 증착된다. 상기 트렌치 내부의 유전막 상에 스페이서 형성을 위한 제2 도전막이 형성된다. 제2 도전막은 티타늄 질화막으로 형성될 수 있다. 또는 티타늄 질화막/도핑된 폴리실리콘 막의 이중막으로 형성될 수도 있다. 상기 제2 도전막이 식각되어 트렌치 측벽에 스페이서가 형성된다.
상기 스페이서를 마스크로 사용하여 트렌치 하부의 유전막 및 제2 층간 절연막이 식각되어 상기 하부 전극 패드를 노출시키는 콘택 오프닝이 형성된다. 이 때에, 상기 콘택 오프닝은 자기 정렬 방식으로 형성된다. 상기 트렌치 및 상기 콘택 오프닝을 완전히 채우도록 하부 전극용 제3 도전막이 증착되고, 상기 제4 층간 절연막을 식각 저지층으로 하여 상기 제3 도전막이 식각되어 캐패시터가 완성된다. 여기서, 상기 제4 층간 절연막은 상부 전극 및 하부 전극의 단락을 방지한다.
상술한 방법에 있어서, 상기 제4 층간 절연막 상에 반사 방지막 (antireflection coating; ARC)으로 실리콘옥시나이트라이드(SiON)를 더 형성될 수 있다. 이 경우, 상기 하부 전극용 트렌치의 형성은 다음과 같다.
상기 제4 층간 절연막 상에 반사 방지막이 증착될 수 있다. 상기 반사 방지막 상에 포토레지스트 막 패턴이 형성되고, 이를 사용하여 상기 반사 방지막 및 상기 제4 절연막이 건식 식각되어 오프닝이 형성된다. 상기 포토레지스트 패턴이 제거된 후, 상기 반사 방지막을 마스크로 하여 상기 제4 절연막에 대한 습식 식각이 수행된다. 이때, 상기 제4 절연막은 상기 오프닝의 측면으로 일어나게 된다. 이어서, 상기 제1 도전막이 건식 식각되어 하부 전극용 트렌치 형태의 제1 개구부가 형성된다.
제7도 내지 제16도를 참조하여 본 발명의 일 실시에에 따른 신규한 스택형 캐패시터 형성 방법을 설명한다. 우선, 하부 전극 패드 상에 형성된 절연막 상에 상부 전극용 도전막 및 상, 하부 절연막의 절연을 극대화하기 위한 다른 절연막이 형성된다. 사진 식각 공정에 의해 상부 전극 패턴을 형성한다.
이 때에, 상부 전극 패턴 사이의 오픈된 제1 개구부(트렌치)가 생성되는데, 이는 후속 공정으로 캐패시터 하부 전극이 형성되는 영역이다. 즉, 하나의 사진 공정으로 상부 전극 패턴 및 하부 전극 형성용 트렌치가 동시에 형성된다. 따라서, 공정이 복잡하고 비용이 많이 소요되는 사진 공정 회수를 줄일 수 있다. 상기 트렌치 형태의 제1 개구부에 유전막이 형성되고 하부 전극용 도전막이 증착되고, 하부 전극을 셀 단위로 분리하기 위해 전면 식각 공정이 수행되어 하부 전극이 완성되는 동시에 제10도에 도시된 바와 같이 스택형 캐패시터가 완성된다.
또한, 본 발명의 제1 실시예는 반도체 기판 상에 형성된 콘택 패드 위에 제1 절연막(124)을 형성하는 단계; 상기 제1 절연막 상부에 제1 도전막(126) 및 제2 절연막(128)을 차례로 침적하는 단계; 상기 제1 도전막과 상기 제2 절연막을 식각하여 상기 콘택 패드에 정렬된 개구부(134)을 형성하는 단계; 상기 개구부에 제1 캐패시터 유전막(136)을 침적하는 단계; 상기 제1 캐패시터 유전막(136) 상부에 제2 도전막(138,140)을 침적하는 단계; 상기 제1 캐패시터 유전막과 상기 제2 도전막을 비등방성 식각하여 상기 개구부의 측벽에 스페이서를 형성하는 단계; 상기 개구부의 측벽에 형성된 스페이서를 마스크로 하여 상기 제1 절연막(124)을 식각하여 상기 콘택 패드(122)를 노출시키는 단계; 상기 제2 도전막 상부에 제3 도전막(144)을 침적하여 상기 노출된 콘택 패드(122)와 상기 제2 도전막(138,140) 및 상기 제3 도전막(144)을 전기적으로 접속하는 단계; 상기 제3 도전막(144)으로 도포된 개구부을 각각 인접한 개구부로부터 셀 단위로 분리하는 단계를 포함하는 셀 캐패시터 제조 방법을 제공한다.
이 때에, 본 발명의 제1 실시예에 따른 캐패시터 제조 방법은 상기 제3 도전막(144)을 상기 개구부에 충분히 매립하여 캐패시터의 하부 전극으로 이용하는 것을 특징으로 한다.
한편, 본 발명의 제2 실시예에 따른 캐패시터 제조 방법은 상기 제1 실시예를 마지막 제조 단계를 변형하여, 제3 도전막(144)으로 상기 개구부을 완전히 매립하는 대신에, 상기 제2 도전막(140) 및 노출된 상기 콘택 패드(122) 상부에 상기 제2 도전막과 상기 콘택 패드가 서로 접속되도록 상기 제3 도전막을 형성하고, 그 위에 제2 캐패시터 유전막(206) 및 제2 플레이트 노드(207)를 형성함으로써, 실린더의 내부 및 외부에 모두 유전막을 구비한 캐패시터를 형성하는 방법을 제공한다.
또한, 본 발명에 따른 새로운 캐패시터 장치로서, 반도체 기판에 형성된 콘택 패드와; 상기 반도체 기판 상의 제1 절연막 위에 패턴 형성된 제1 도전막과; 상기 제1 도전막 상부에 패턴 형성된 제2 절연막과; 상기 제1 도전막 및 상기 제2 절연막의 양 측벽에 형성된 제1 유전막과 상기 제1 유전막 상에 형성된 제2 도전막을 포함하는 스페이서와; 상기 스페이서 양 측벽에 형성되고 상기 콘택 패드와 접속되어 있는 제3 도전막을 포함하는 반도체 장치를 제공한다.
이하, 본 발명에 따른 셀 캐패시터 및 그 제조 방법의 실시예를 첨부 도면 제3도 내지 제19도를 참조하여 상세히 설명한다.
제5도 내지 제19도에 있어서 제3도 및 제4도에 도시된 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다. 본 발명은 셀 캐패시터 및 그 제조 방법에 관한 것으로서, 두꺼운 상부 전극 실리콘 막을 통하여 하부 전극 패턴이 트렌치형으로 형성되고, 상기 트렌치를 통해 유전체막과 하부 전극이 형성되는데 특징이 있다.
즉, 캐패시터의 하부 전극과 상부 전극 공정의 순서를 바꾸어 줌으로써 하부 전극 콘택, 하부 전극, 및 상부 전극이 일회의 사진 공정 패턴에 의해 형성된다. 또한, 하부 전극 콘택이 하부 전극에 대해 자기 정렬적(self-aligned manner)인 방법으로 형성되는 특징이 있다.
제3도는 본 발명의 제1 및 제2 실시예에 따른 셀 캐패시터 형성에 있어서, 하부 전극 패드 형성 후의 반도체 기판을 개략적으로 나타낸 레이 아웃 평면도이다. 도시된 바와 같이, 반도체 기판 상에 다수의 활성 영역(102)이 형성되어 있으며, 이들 각 활성 영역(102)은 소자 격리 영역에 의해 둘러싸여 전기적으로 절연되어 있다.
다수의 워드 라인(106)이 서로 평행하게 상기 활성 영역을 가로지르며 형성되어 있다. 인접한 워드 라인은 절연막(제1 층간 절연막)에 의해 전기적으로 절연되어 있다. 다수의 비트 라인(118)이 서로 평행하게 상기 워드 라인(106)과 교차하면서 상기 활성 영역(102) 사이에 형성되어 있다.
상기 비트 라인(118)은 상기 워드 라인(106)과 절연막(제2 층간 절연막)에 의해 절연되어 있으며 절연막의 소정의 부분(비트 라인 콘택) 및 비트 라인 콘택 패드(112)를 통해 상기 반도체 기판의 활성 영역(102)과 전기적으로 연결되어 있다. 상기 비트 라인(118) 상에 절연막(제3 층간 절연막)이 형성되며 상기 제3 층간 절연막, 제2 층간 절연막, 및 제1 층간 절연막의 소정의 부분을 통해 상기 반도체 기판의 활성 영역에 전기적으로 연결되는 하부 전극 콘택 패드(122)가 형성되어 있다.
제4도는 본 발명의 제1 및 제2 실시예에 따른 셀 캐패시터의 형성에 있어서, 상부 전극 패턴 및 하부 전극용 콘택 패드가 개구된 반도체 기판을 개략적으로 나타내는 레이 아웃 평면도이다. 도시된 바와 같이, 하부 전극 형성용 개구부가 상부 전극 패턴(132)에 의해 둘러싸여 있으며, 상기 상부 전극 패턴과 하부 전극 형성용 트렌치는 동시에 하나의 사진 공정으로 형성된다. 상기 상부 전극 패턴(132) 사이에 형성되어 있는 상기 하부 전극용 트렌치는 하부 전극 콘택 패드 상에 배열되며 장방향은 비트 라인과 나란한 방향이다.
제3도에 도시된 구조의 형성 방법을 제5도 및 제6도를 참조하여 설명한다. 제5a도 및 제6a도는 제3도 A-A′방향(워드 라인 방향)으로 절단된 단면을 개략적으로 나타내는 도면이고, 제5b도 및 제6b도는 제3도 B-B′방향(비트 라인 방향)으로 절단된 단면을 나타낸 도면이다. 발명의 보다 쉬운 이해를 위해 비트 라인 방향 및 워드 라인 방향으로 절단된 도면을 동시에 참고하여 설명한다.
먼저 제5a도 및 제5b도를 참조하면, 얕은 트렌치 분리(shallow trench isolation) 공정으로 소자 분리 영역(104)이 반도체 기판 내부에 소정의 깊이로 형성되고, 이에 따라 다수의 활성 영역(102)이 정의된다. 통상적인 방법으로 웰 (well) 및 트랜지스터 문턱 전압(threshold) 조절을 위한 이온 주입 공정이 수행된다.
다음, 통상적인 방법에 의해 서로 평행하게 달리는 워드 라인(즉, 트랜지스터 게이트; 106)이 상기 활성 영역을 가로지르면서 형성된다. 잘 알려진 바와 같이, 상기 트랜지스터(106)는 게이트 산화막(도시하지 않음), 게이트 전극(106a, 106b), 하드 마스크(106c) 및 소스/드레인 영역(도시하지 않음)을 포함한다. 상기 게이트 전극은 폴리실리콘(106a) 및 금속 실리사이드(106b)의 이중층으로 형성될 수 있다. 상기 하드 마스크(106c)는 통상적으로 실리콘 질화막으로 형성될 수 있으며 상기 트랜지스터를 보호한다.
이어서, 상기 트랜지스터(106) 사이의 공간을 완전히 채우도록 제1 층간 절연막(110)이 증착된다. 공정 마진을 증가시키기 위해 비트 라인용 랜딩 패드(112)가 형성된다. 상술하면, 상기 제1 층간 절연막(110) 상에 포토레지스트 막(도시하지 않음)이 증착되고 패터닝되며, 패턴화된 포토레지스트 막을 사용하여 상기 제1 층간 절연막의 소정의 부분이 식각되어 상기 트렌지스터의 소정의 소스/드레인 영역을 노출시킨다.
상기 노출된 부분이 도전 물질로 채워져 도전성 패드(112) 즉 비트 라인용 콘택 패드가 형성된다. 상기 결과물 상에 제2 층간 절연막(114)이 증착되고 상기 비트 라인 콘택 패드(112)를 노출시키는 비트 라인 콘택(116)이 형성된다. 또한, 상기 트랜지스터(106)와 교차하여 서로 평행하게 달리는 다수의 비트 라인 패턴 (118)이 상기 제2 층간 절연막(114) 상에 형성된다. 상기 비트 라인 패턴(118)은 상기 제2 층간 절연막(114) 내에 형성된 비트 라인 콘택(116)을 통해 하부의 패드(112)와 전기적으로 연결된다.
제6a도 및 제6b도를 참조하면, 비트 라인 패턴(118)은 도전층(118a) 및 이를 보호하는 절연막(118b)으로 형성되어 있는데, 상기 도전층(118a)은 예를 들면 티타늄 질화막, 텅스텐막 등으로 형성되며 상기 절연막(118b)은 실리콘 질화막으로 형성되는데, 이는 후속 공정으로 형성되는 제3 절연막(120)인 산화막과 식각 선택비가 우수하여, 하부 전극 패드 형성을 위한 자기 정렬 콘택(self align contact) 식각 시에 식각 마스크로서의 기능을 한다.
비트 라인 패턴(118)을 형성한 후, 산화막(도시하지 않음)을 전면 증착하고 물리 화학적 연마(chemical mechanical polishing)를 통해 평탄화한다. 이어서, 질화막(120a)과 산화막(120b)으로 이루어진 제3 층간 절연막(120)을 증착한 다음, 하부 전극 콘택 패드 형성을 위한 사진 및 식각 공정을 이용하여 상기 트랜지스터 (106) 양측의 활성 영역까지 상기 절연막들을 제거하여 개구한다.
상기 개구 영역 및 상기 제3 층간 절연막(120) 상에 도전 물질(예를 들면, 도핑된 폴리실리콘)을 증착한 후, 물리 화학적 연마 또는 에치 백(etch back) 공정을 이용하여 평탄화하면 하부 전극 콘택 패드(122)가 제5도 및 제6도에 도시한 바와 같이 형성된다.
이후 공정이 본 발명에서 가장 중요한 셀 캐패시터 형성 공정으로서, 제1 실시예는 첨부 도면 제7도 내지 제10도를 참조하여 설명하고, 제2 실시예는 첨부 도면 제11도 내지 제16도를 참조하여 설명한다.
본 발명에서는 캐패시터 상부 전극이 하부 전극보다 먼저 형성되는 것을 특징으로 하고, 이는 일회의 사진 공정으로 상부 전극 패턴, 하부 전극용 트렌치 및 하부 전극 콘택이 동시에 형성되는 것을 특징으로 한다.
제7도 내지 제10도는 본 발명의 제1 실시예에 따른 셀 캐패시터 제조 방법을 제4도의 A-A′방향(워드 라인 방향)으로 절단한 단면도로서 제5도 및 제6도에 도시한 공정 이후의 단계를 나타낸 공정 순서도이다. 먼저 제7도를 참조하면, 상기 하부 전극 콘택 패드(122) 및 상기 제3 층간 절연막(120) 상에 제4 층간 절연막(124)으로 산화막이 증착된다.
상기 산화막(124) 상에 캐패시터 상부 전극용 도전막(126)이 형성된다. 상기 상부 전극용 도전막(126)은 캐패시터 하부 전극의 높이를 결정하며, 이는 캐패시터의 용량과 직접적인 관계가 있다. 상부 전극용 도전막(126)으로서 통상 도핑된 폴리실리콘이 사용된다. 이어서, 상기 상부 전극용 도전막(126) 상에 하부 전극과의 절연을 위한 제5 층간 절연막(128)이 증착된다. 상부 전극 패턴을 형성하기 위한 포토레지스트 패턴(130)이 상기 제5 층간 절연막(128) 상에 형성된다.
상기 포토레지스트 패턴(130)을 마스크로 사용하여 상기 제5 층간 절연막 (128) 및 상기 상부 전극용 도전막(126)을 식각하여 상부 전극 패턴(132)을 형성하며, 이와 동시에 하부 전극 형성을 위한 트렌치(134)가 제8도에 나타난 바와 같이 상기 하부 전극 콘택 패드(122) 상에 정렬되어 형성된다.
또한, 본 발명에 따른 양호한 실시예로서, 캐패시터의 용량을 극대화 하기 위하여 상부 전극(132)을 형성한 후 반구형 결정립(hemispherical grain; HSG)를 표면에 형성할 수 있다.
캐패시터의 캐패시턴스는 하부 전극의 표면적에 비례하므로, 형성되는 트렌치의 사이즈가 크면 클수록 그만큼 캐패시턴스는 증가하게 된다. 이를 위해 먼저, 상기 포토레지스트 패턴(130)을 사용하여 산화막(128)을 이방성 식각하여 오프닝을 형성한 후, 상기 포토레지스트 패턴(130)을 제거한 후, 상기 산화막(128)에 대해 등방석 식각인 습식 식각을 수행하여 상기 오프닝 크기를 증가시킨다.
상기 증가된 오프닝을 마스크로 사용하여 상기 상부 전극용 도전막(126)을 이방성 식각하여 포토레지스트 패턴에 의해 정의된 오프닝에 비해 크기가 증가된 트렌치가 형성되며, 이는 사진 공정의 디자인 룰(design rule)을 완화시키는 효과가 있다. 또한, 상기 제5 층간 절연막(128)인 산화막 상에 반사 방지막(도시하지 않음)이 더 형성될 수 있다.
상기 반사 방지막으로 실리콘옥시나이트라이드(SiON)가 사용될 수 있으며, 이는 상술한 산화막(128)에 대한 습식 식각 공정 시 마스크 역할을 하여 식각이 상기 산화막(128)의 측면에서만 일어나도록 한다. 이어서, 형성된 상부 전극 패턴(132) 전면에 캐패시터를 형성하기 위한 유전막(136)을 증착하고 하부 전극을 형성하기 위해 전면에 하부 전극용 도전막(138, 140)을 얇게 증착하고 전면 건식 식각을 수행하여 상기 트렌치(134) 내부의 바닥에 증착된 유전막과 하부 전극용 도전막(138, 140)을 등방성 식각함으로써 상부 전극 패턴 측면에, 즉 트렌치 측면에 도전막 스페이서가 형성된다.
상기 도전막은 예를 들면 티타늄 질화막(138) 및 도핑된 폴리실리콘 막(140)으로 형성될 수 있다. 상기 티타늄 질화막(138)은 약 200Å 내지 500Å 두께를 가지며, 상기 폴리실리콘 막(140)은 약 50Å 내지 1,000Å두께를 가진다. 또한, 상기 폴리실리콘 막(140)은 생략하고 티타늄질화막(138)만으로 하부 전극용 도전막을 형성할 수도 있다.
다음 제9도를 참조하면, 상기 도전막 스페이서를 사용하여 상기 트렌치(134) 바닥을 이루는 상기 제4 층간 절연막(124)이 식각되어 하부 전극 패드(122)를 노출시키는 하부 전극 콘택(142)이 형성된다. 여기서, 상기 하부 전극 콘택(142)은 상기 트렌치(134)에 대해 자기 정렬적(self-aligned manner)으로 형성된다.
다음 공정은 하부 전극 형성 공정으로서, 제9도에 나타난 구조 전면에 하부 전극용 도전막이 상기 트렌치(134)를 완전히 채우도록 증착되고, 상기 상부 전극 패턴 상부의 제5 층간 절연막이 나타날 때까지 전면 등방성 식각 공정이 수행되어 하부 전극(144)을 셀(cell) 단위로 분리하며, 이로써 제10도에 나타난 바와 같이 스택형 캐패시터가 완성된다. 이 때에, 제5 층간 절연막(128)이 완전히 제거되도록 전면 등방성 식각 공정을 수행할 수도 있다. 또한, 상기 하부 전극용 도전막은 예를 들면 도핑된 폴리실리콘을 사용할 수 있다.
제10도에 도시된 바와 같이, 본 발명에 의한 스택형 캐패시터는 하부 전극 (144) 사이에 매몰된 상부 전극(132)을 가지며 이들 사이의 전기적 절연은 상기 상부 전극 상의 제5 층간 절연막에 의해 극대화된다. 후속 공정으로 통상적인 배선 공정이 수행된다. 상술한 바와 같이 본 발명의 제1 실시예에 의하면, 하부 전극 형성용 트렌치가 상부 전극 패턴 형성과 동시에 이루어지고, 상기의 트렌치를 통해 하부 전극 폴리실리콘이 하부 전극 콘택 패드에 연결되기 때문에 이와 관련된 사진 공정이 감소한다. 즉, 하부 전극 콘택, 하부 전극 및 상부 전극 등 통상 세 번의 사진 공정이 한 번의 사진 공정으로 이루어질 수 있다. 또한, 하부 전극 콘택과 하부 전극이 자기 정렬적으로 형성된다.
제11도 내지 제16도는 본 발명의 제2 실시예에 따른 셀 캐패시터의 제조 방법을 제4도의 A-A′(워드 라인 방향)으로 절단한 단면도로서 제5도 및 제6도에 도시한 공정 이후의 단계를 나타낸 공정 순서도이다.
제2 실시예의 완성도인 제16도를 먼저 참조하면, 반도체 기판(100) 상에 형성된 제4 층간 절연막(124) 상부에 두꺼운 두께의 제1 플레이트(201) 층과 제5 층간 절연막(202) 층이 패턴 형성되어 있으며, 상기 제1 플레이트(201)와 제1 절연막(202)의 양 측벽에 제1 캐패시터 유전막(203)과 제1 저장 노드 콘택(204)이 차례로 스페이서 형태로 형성되어 있다.
이어서, 제1 저장 노드 콘택(204)의 양 측벽에 형성된 제2 저장 노드 콘택 (205)는 하부의 콘택 패드(122)와 접속되어 있다. 또한, 제2 저장 노드 콘택(205)의 상부에는 제2 캐패시터 유전막(206)이 형성되고, 그 위에 제2 플레이트(207)가 형성되어 있다.
따라서, 서로 인접하고 있는 제1 저장 노드 콘택(204) 및 제2 저장 노드 콘택(205)으로 구성된 저장 노드의 내벽에는 제2 캐패시터 유전막(206)과 제2 플레이트(207), 외벽에는 제1 캐패시터 유전막(203)과 제1 플레이트(201)를 형성함으로써, 원통형 폴리실리콘 저장 노드의 내외 벽에 캐패시터 유전막을 형성하게 된다.
또한, 제1 플레이트(201)와 제2 플레이트(207)는 절연막(208)을 사이에 두고 서로 제1 플레이트 콘택(209)과 제2 플레이트 콘택(211)을 통하여 전기적으로 접속되어 있다.
제2 실시예의 완성도인 제16도에 나타낸 셀 캐패시터의 하부의 구조물을 설명하면 다음과 같다. 반도체 기판(100)에는 소자 분리 영역(104)이 형성되어 있고, 제1 층간 절연막(110)과 제2 층간 절연막(114) 상부에 비트 라인(118)이 형성되어 있다.
본 발명의 제2 실시예에 따른 셀 캐패시터는 제16도에 도시한 바와 같이, 두꺼운 플레이트 실리콘 층(201)을 통하여 제1 캐패시터 유전막(203)과 저장 노드(204, 205)를 형성한 후, 제2 캐패시터 유전막(206)을 증착하고 제2 플레이트(207)를 형성함으로써 실린더 형태의 캐패시터 구조를 구현하게 되므로, 종래 기술이 지녔던 희생 산화막 리프트 오프 문제를 해결한다.
즉, 본 발명에 따른 셀 캐패시터 제조 방법은 셀 분리를 위한 씨엠피 식각 단계에서, 제2 플레이트 노드 폴리실리콘이 서로 연결되어 웨이퍼 표면을 덮고 있으므로, 화학 용액(예를 들어, LAL500 용액)에 의한 희생 산화막 제거 단계에서 폴리실리콘의 리프트 오프 문제를 방지할 수 있다.
본 발명에 따른 셀 캐패시터의 제조 방법을 첨부 도면 제11도 내지 제16도를 참조하여 상세히 설명한다.
제11도는 본 발명에 따른 셀 캐패시터 제조를 위하여 저장 노드 콘택을 형성한 후의 공정 단면도이다. 제11도를 참조하면, 셀 어레이(cell array)를 형성하기 위하여 활성 영역과 비활성 영역을 소자 분리 영역(104)을 이용하여 분리하고, 웰(well) 및 트랜지스터 문턱 전압(threshold) 조절을 위한 이온 주입 공정을 진행한다.
이어서, 게이트와 게이트 스페이서를 형성하여 트랜지스터를 형성한 후(도시하지 않음), 전면에 절연막(110)을 증착하여 이를 분리시키고, 공정 마진 증가를 위해 비트 라인 콘택 패드를 형성한다.
또한, 상기 공정 결과물 상부에 절연막(114)을 전면 증착한 다음 비트 라인 콘택을 셀 랜딩 패드(landing pad) 위에 형성한다. 비트 라인(118)을 형성하기 위하여 도전층(예를 들어, 티타늄나이트라이드와 텅스텐의 적층)을 전면에 증착하고 저장 노드 콘택 패드를 형성하기 위하여 자기 정렬 콘택(self-aligned contact; SAC) 식각 시 식각 마스크로 사용하기 위한 질화막을 형성한다.
이어서, 비트 라인(118) 상부에 산화막을 전면 증착하고 씨엠피 공정 등을 이용하여 평탄화를 수행한 후, 질화막과 산화막을 순차적으로 증착한 다음 저장 노드 콘택 패드(122)를 형성하기 위해 리소그래피 공정과 식각 공정을 이용하여 활성 영역까지 산화막을 제거하여 오픈 한다.
전술한 공정 단계는 본 발명에 따른 셀 캐패시터 제조 방법의 제1 실시예를 구현하기 위하여 적용되었던 전 단계의 공정 기술을 그대로 적용할 수 있다.
이제, 본 발명에 따른 셀 캐패시터 제조 방법으로서, 종래 기술에 따라 형성된 저장 노드 콘택 패드(122)의 상부에 제1 절연막(124)를 도포한다. 제1 절연막 (124)의 양호한 실시예로서 실리콘 산화막을 사용할 수 있다.
이어서, 캐패시터의 상부 전극 형성을 위한 제1 플레이트(201)용 제1 도전막을 침적하고, 그 위에 제2 절연막 (202)을 도포한다. 제2 절연막의 바람직한 실시예로서 실리콘 질화막을 사용할 수 있다.
제1 플레이트 패턴(201)용 도전막의 양호한 실시예로서 도우핑된 폴리실리콘을 사용할 수 있으며, 적층된 제1 도전막과 제2 절연막을 저장 노드 콘택 패턴에 따라 식각하여 실린더형 제1 개구부(240)를 형성한다. 또한, 캐패시터의 캐패시턴스 용량을 증대시키기 위하여, 제1 플레이트 패턴(201) 표면에 반구형 결정립(hemispherical grain; HSG)를 형성할 수 있다.
제11도에 도시된 제1 절연막(124)는 제8도에 도시한 제4 층간 절연막과 동일한 것으로, 제2 실시예에서는 편의상 제1 절연막이라 부르기로 한다. 또한, 제11도에 도시한 제1 플레이트(201)과, 제2 절연막(202)과, 제1 개구부(240)은 제1 실시예를 설명하는 제8도에 있어서 각각 상부 전극 패턴(132), 제5 층간 절연막 (128), 하부 전극용 트렌치(134)에 대응한다.
본 발명의 제2 실시예의 경우에도 전술한 제1 실시예에서 상술한 바와 같이 캐패시터의 캐패시턴스를 증대시키기 위하여 개구된 제1 개구부(240)의 면적을 확대시키는 공정을 추가로 적용시킬 수 있다. 이를 위해 먼저, 상기 포토레지스트 패턴을 사용하여 제2 절연막(202)을 이방성 식각하여 오프닝을 형성한 후, 상기 포토레지스트 패턴을 제거한 후, 상기 제2 절연막(202)에 대해 등방석 식각인 습식 식각을 수행하여 상기 오프닝의 크기를 증가시킨다.
상기 증가된 오프닝를 마스크로 사용하여 상기 상부 전극용 제1 플레이트 도전막(201)을 이방성 식각하여 포토레지스트 패턴에 의해 정의된 오프닝에 비해 크기가 증가된 트렌치가 형성되며, 이는 사진 공정의 디자인 룰(design rule)을 완화시키는 효과가 있다. 또한, 상기 제2 절연막(202) 상부에 반사 방지막(도시하지 않음)이 더 형성될 수 있다.
상기 반사 방지막으로 실리콘옥시나이트라이드(SiON)가 사용될 수 있으며, 이는 상술한 제2 절연막(202)에 대한 식각 공정 시 마스크 역할을 하여 식각이 상기 제2 절연막(202)의 측면에서만 일어나도록 한다.
제12도는 제1 캐패시터 유전막(203)과 제1 저장 노드 콘택(204)을 형성한 후의 공정 단면도이다. 제12도를 참조하면, 제1 플레이트(201)와 제2 절연막(202)으로 구성된 실린더형 구조물 위에 제1 캐패시터 유전막(203)과 제2 도전막(204)을 증착하고 비등방성 식각 공정을 수행함으로써, 제1 플레이트(201)의 양 측벽에 제1 캐패시터 유전막(203)과 제2 도전막(204)으로 구성된 스페이서를 형성한다.
제2 도전막(204)의 양호한 실시예로서 도우핑된 폴리실리콘을 사용할 수 있으며, 제2 도전막(204)은 제1 저장 노드 콘택으로 작용한다. 또한, 제2 도전막(204)의 양호한 실시예로서, 티타늄 질화막 또는 티타늄 질화막과 폴리실리콘의 조합을 사용할 수 있다.
이어서, 제1 캐패시터 유전막(203)과 제1 저장 노드 콘택(204)으로 구성된 스페이서를 마스크 층으로 하여, 제1 절연층을 식각함으로써, 제2 개구부를 열어 저장 노드용 콘택 패드(200)를 노출시킨다.
제13도는 제2 저장 노드용 도전막을 증착한 후의 공정 단면도이다. 제13도를 참조하면, 노출된 콘택 패드(122) 및 제1 저장 노드 콘택(204) 상부에 제3 도전막(205)을 침적함으로써, 상기 콘택 패드(122)와 전기적으로 접속된 제2 저장 노드 콘택 (205)을 형성한다. 제3 도전막의 양호한 실시예로서, 도우핑된 폴리실리콘을 사용할 수 있으며, 전술한 제2 도전막(204)과 제3 도전막(205)은 함께 저장 노트 콘택을 구성하여, 하부의 콘택 패드(122)에 접속되게 된다.
제14도는 저장 노드 분리를 수행한 후의 공정 단면도이다. 제14도를 참조하면, 제2 저장 노드(205)의 상부에 제1 개구부가 충분히 채워지도록 제3 절연막 (230)을 침적한 후, 이를 씨엠피 연마 또는 재식각(etch-back) 방법으로 비등방성 식각을 수행함으로써 저장 노드 분리를 수행할 수 있다. 이 때에, 제3 절연막(230)은 스텝 커버리지(step coverage)가 우수한 산화막을 사용할 수 있으며, 비등방성 식각은 제2 절연막(202)이 노출되도록 식각 공정을 수행한다.
본 발명에 따른 양호한 실시예에 따라, 제2 절연막(202)는 셀 분리를 위한 전면 시각 단계에서 모두 제거되어질 수도 있다.
제15도는 제2 캐패시터 유전막 및 제2 플레이트를 형성한 후의 공정 단면도이다. 제15도를 참조하면, 제3 절연막(230)은 식각 공정을 통하여 제거되고, 제2 저장 노드 콘택(205) 상부에 제2 캐패시터 유전막(206)을 형성한다. 제3 절연막의 제거 방법의 양호한 실시예로서 LAL500 용액을 이용하여 습식 식각 제거할 수 있다.
이 때에, 저장 노드 콘택들은 제1 플레이트(201) 폴리실리콘으로 상호 연결되어 있으므로 종래 기술과는 달리 리프팅 문제가 발생하지 않는다. 이어서, 제2 캐패시터 유전막(206) 상부에 제2 플레이트(207) 형성을 위한 제4 도전막(207)을 증착한다. 제4 도전막의 양호한 실시예로서 도우핑된 폴리실리콘을 사용할 수 있다.
제16도는 본 발명에 따른 셀 캐패시터의 완성된 단면도이다. 제16도를 참조하면, 제2 플레이트(207) 상부에 절연막(208)을 도포하여 제1 플레이트 콘택(209)과 제2 플레이트 콘택(211)을 형성함으로써, 제1 플레이트(201)와 제2 플레이트 (207)를 전기적으로 접속한다.
결과적으로, 본 발명의 제2 실시예에 따른 셀 캐패시터 구조는 실린더 형태의 저장 노드 (204, 205)의 내벽과 외벽에 제1 유전막(203)과 제2 유전막(206)을 형성함으로써, 실린더의 안과 밖을 모두 캐패시터로 사용하게 된다.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
이상과 같이, 본 발명에 따른 셀 캐패시터 및 제조 방법은 플레이트 실리콘 층을 이용하여 저장 노드 패턴을 콘택형으로 형성하고, 이 콘택을 이용하여 저장 노드를 형성한 후 제2차 유전막을 형성함으로써, 종래 기술이 지녔던 희생 산화막 리프트 오프 문제를 해결한다.
또한, 본 발명에 따른 스택형 캐패시터 제조 방법은 일회의 사진 공정으로 상부 전극, 하부 전극 및 하부 전극 콘택을 형성할 수 있어, 공정상 용이하며 비용이 절감되는 효과가 있다. 또한, 하부 전극 콘택과 하부 전극이 자기 정렬적으로 형성되어 오정렬 문제가 발생하지 않아 신뢰성 있는 캐패시터를 제조할 수 있다.
본 발명에 따른 셀 캐패시터 및 제조 방법은 저장 노드 콘택과 저장 노드 하부 전극과의 미스얼라인먼트(misalignment) 문제, 비트 라인과 하부 저장 노드 사이의 단락 문제, 게이트와 하부 저장 노드 사이의 단락 문제 등을 개선하는 효과가 있다.
또한, 본 발명에 따르는 셀 캐패시터 및 제조 방법은 투인 비트 불량 문제를 해결하고, 실린더 내벽 및 외벽을 모두 사용함으로써 정전 용량을 증대시키는 효과가 있으며, 종래 기술에 비해 리소그래피 공정을 여러 단계 줄일 수 있는 효과가 있다.

Claims (24)

  1. 반도체 기판에 정의된 활성 영역과 전기적으로 연결된 캐패시터를 제조하는 방법에 있어서,
    상기 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상부에 제1 도전막 및 제2 절연막을 차례로 형성하는 단계;
    상기 제1 도전막과 상기 제2 절연막을 식각하여 상기 활성 영역과 정렬된 제1 개구부를 형성하는 단계;
    상기 제1 개구부의 내부에 제1 캐패시터 유전막을 형성하는 단계;
    상기 제1 캐패시터 유전막 상부에 제2 도전막을 형성하는 단계;
    상기 제1 캐패시터 유전막과 제2 도전막을 식각하여 상기 제1 개구부의 측벽에 스페이서를 형성하는 단계;
    상기 제1 개구부의 측벽에 형성된 스페이서를 마스크로 하여 상기 제1 개구부 하부에 형성된 제1 절연막을 식각하여 제2 개구부를 형성하는 단계;
    상기 제1 개구부와 상기 제2 개구부에 제3 도전막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 절연막은 산화막 및 실리콘옥시나이트라이드막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제2 절연막과 상기 제1 도전막을 식각하는 단계는,
    상기 제2 절연막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 사용하여 상기 제2 절연막을 식각하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 제2 절연막의 상기 실리콘옥시나이트라이드막을 마스크로 하여 상기 제2 절연막의 산화막을 식각하는 단계와;
    상기 제1 도전막을 건식 식각하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 제2 절연막의 산화막을 식각하는 단계는 제1 단계로 비등방성 식각 공정을 수행한 후에 제2 단계로 등방성 식각 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2 절연막은 산화막 및 실리콘옥시나이트라이드막 또는 실리콘질화막 단독 또는 이들의 조합으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제1 도전막은 상기 캐패시터의 플레이트 전극용으로서 도우핑된 폴리실리콘을 포함하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제2 도전막은 티타늄 질화막과 폴리실리콘 중 어느 하나 또는 이들의 조합을 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제3 도전막은 상기 캐패시터의 저장 노드용이며 도우핑된 폴리실리콘을 포함하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 반도체 장치의 제조 방법은,
    상기 제3 도전막을 상기 제1 개구부 및 상기 제2 개구부에 충분히 매립하여 상기 개구부를 채우는 단계;
    상기 제3 도전막을 전면 식각하여 셀 단위로 분리하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제2 절연막이 노출되도록 식각하는 단계는 씨엠피 연마 또는 재식각 공정을 수행하여 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 제1 개구부를 형성하는 단계는,
    상기 제1 개구부로 노출된 제1 도전막 표면에 반구형 결정립을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서, 상기 반도체 장치의 제조 방법은
    상기 제3 도전막 상부에 상기 제1 개구부가 충분히 매립되도록 제3 절연막을 형성하는 단계;
    상기 제3 절연막을 전면 식각하여 셀 단위로 분리하는 단계;
    상기 제3 절연막을 제거하는 단계;
    상기 제3 도전막 상부에 제2 캐패시터 유전막 및 제4 도전막을 차례로 형성하는 단계;
    를 더 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 셀 단위로 분리하는 단계는 상기 제3 절연막을 제2 절연막이 노출될 때까지 전면 식각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서, 상기 반도체 장치의 제조 방법은 상기 제1 도전막과 상기 제4 도전막을 전기적으로 접속하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  15. 반도체 기판에 형성된 콘택 패드와;
    상기 반도체 기판 상의 제1 절연막 위에 패턴 형성된 제1 도전막과;
    상기 제1 도전막 상부에 패턴 형성된 제2 절연막과;
    상기 제1 도전막 및 상기 제2 절연막의 양 측벽에 형성된 제1 유전막과 상기 제1 유전막 상에 형성된 제2 도전막을 포함하는 스페이서와;
    상기 스페이서 양 측벽에 형성되고 상기 콘택 패드와 접속되어 있는 제3 도전막
    을 포함하는 반도체 장치.
  16. 제15항에 있어서, 상기 반도체 장치는
    상기 제3 도전막 양 측벽에 형성된 제2 유전막과;
    상기 제2 유전막 측벽에 형성된 제4 도전막
    을 더 포함하는 반도체 장치.
  17. 제16항에 있어서, 상기 제1 도전막과 상기 제4 도전막은 서로 전기적으로 접속되어 플레이트 전극을 형성하는 것을 특징으로 하는 반도체 장치.
  18. 제15항에 있어서, 상기 제3 도전막은 실린더 형태인 것을 특징으로 하는 반도체 장치.
  19. 제15항에 있어서, 상기 제3 도전막은 티타늄 질화막, 폴리실리콘 중 어느 하나 또는 이들의 적층 구조를 포함하는 반도체 장치.
  20. 제15항에 있어서, 상기 제2 도전막과 상기 제3 도전막은 캐패시터의 저장 노드를 형성하는 반도체 장치.
  21. 반도체 기판 상에 캐패시터를 형성하는 방법에 있어서,
    상기 반도체 기판 위에 제1 도전막을 형성하는 단계;
    상기 반도체 기판의 일부가 노출되도록 상기 제1 도전막을 식각하여 개구부를 형성하는 단계;
    상기 개구부 내부에 절연막을 형성하는 단계;
    상기 절연막 상에 제2 도전막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서, 상기 제1 도전막은 상기 캐패시터의 상부 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제21항에 있어서, 상기 제2 도전막은 상기 캐패시터의 하부 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제21항에 있어서, 상기 제2 도전막은 상기 노출된 반도체 기판의 일부와 접속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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