KR20010039179A - 반도체 장치의 실린더형 커패시터 스토리지 전극 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 실린더형 커패시터 형성 방법에 관한 것으로서, 층간절연막 내에 형성된 스토리지 전극용 매몰형 콘택의 측벽 스페이서를 실린더형 오프닝 형성을 위한 식각 공정에서 보호할 수 있는 방법을 제공한다. 이를 위해 식각저지막을 측벽스페이서 물질과 다른 물질로 형성하거나, 식각저지막과 측벽스페이서 사이에 스페이서 보호막을 형성하여 상기 식각저지막 제거시 하부의 측벽스페이서가 식각되는 것을 방지한다.
Description
본 발명은 반도체 장치의 실린더형 커패시터 형성 방법에 관한 것으로서, 특히 스토리지 전극 콘택의 측벽에 형성된 스페이서가 스토리지 전극용 실린더형 오프닝 형성시 식각되는 것을 방지하는 방법에 관한 것이다.
최근 반도체 장치는 경제적 비용측면에서 고집적화 되고있다. 특히 디램(DRAM)과 같은 메모리 장치의 경우에는 집적도 증가가 중요한 자리를 차지하고 있다. 주지하는 바와 같이, 반도체 장치의 집적도 증가는 필연적으로 반도체 기판 상에 형성되는 여러 소자의 점유 면적을 그만큼 감소시킨다. 그러나 메모리 소자를 구성하는 커패시터는 신뢰성 있는 소자 동작을 위해서는 최소한의 일정한 커패시턴스를 필요로 한다. 알파-입자에 의한 소프트 에러나 노이즈에 의한 저장된 데이터의 에러를 방지할 수 있도록 셀당 약 25fF 이상은 유지되어야 한다.
따라서 동일 면적 또는 동일한 웨이퍼에 많은 수의 소자를 집적하는 초고집적화와 반도체 공정 기술의 발전에 따른 최소 선폭의 감소로 작은 단면적에 동일 커패시턴스를 가진 커패시터를 집적하는 방법이 디램에 있어서 중요한 문제 중 하나라 할 수 있다.
이를 구현하기 위해 많은 방법들이 제시되었으나 주로 적층형 구조와 원통형 구조에 커패시터 면적을 증가시키기 위해 반구형 실리콘 알갱이(hemispherical silicon grain:HSG)를 성장시켜 약 25fF의 동일 커패시턴스를 가지는 커패시터를 사용해오고 있다.
그러나 집적도가 1기가(giga) 비트(bit) 이상이 되고 최소선폭의 지속적인 감소에 따라 공정상의 오정렬과 커패시터 스토리지 전극 사이의 간격등 공정마진이 부족하여 인접한 셀의 커패시터 스토리지 전극간에 브리지(bridge)가 발생하게 된다. 이러한 브리지는 한 쌍의 비트 불량(twin bit fail) 또는 다중 비트 불량(multi bit fail)의 원인이 되기 때문에 고집적 디램을 구현하는데 큰 장애가 된다.
통상적인 단순 박스형 스택 셀 구조에서 상기 문제를 해결하기 위해 인접한 스토리지 전극과의 간격을 확대하시키면 가용할 수 있는 커패시터 스토리지 전극의 표면적이 줄어들고 결과적으로 커패시터 정전용략이 감소하게 된다.
최근에 이와 같은 문제를 해결하고 커패시터의 커패시턴스를 증대시키고자 스택 셀에서 희생산화막을 통하여 스토리지 전극 형태의 콘택(실린더형 오프닝)을 형성하고 스토리지 전극용 도전막을 콘택에 채우고 여기에 HSG를 성장시켜서 면적을 극대화 시키는 방법을 사용하고 있다.
그런데 이러한 실린더형 오프닝 형성 공정의 공정 마진을 위해 통상적으로 식각저지 질화막이 희생산화막과 스토리지 전극용 콘택 (층간절연막에 매몰되어 있음:일명 매몰형 콘택) 사이에 형성된다. 따라서 식각저지 질화막이 매몰형 콘택의 측벽에 형성되는 측벽 질화막 스페이서와 직접 접하게 된다. 따라서 실린더형 오프닝 완성을 위한 희생산화막 식각 및 식각저지 질화막 식각시 바로 접해있는 스토리지 전극용 콘택의 질화막 스페이서도 동시에 식각되어 층간절연막이 노출되게 된다(도 1의 원 내부 참조). 따라서 후속 습식 세정 공정등에 의하여 노출된 층간절연막이 더 식각되고 이로인해 보이드가 생성된며, 이는 반도체 장치의 페일(fail)을 야기한다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극 콘택의 측벽 스페이서를 보호할 수 있는 반도체 장치의 실린더형 스토리지 전극 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래 발명에 의한 실린더형 커패시터 형성시 발생하는 하부전극 플러그 측벽 스페이서가 식각되는 문제점을 나타내기 위한 단면도;
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 실린더형 커패시터 형성 방법의 공정 순서를 나타내는 반도체 기판의 단면도이다.
*도면의 주요 부분에 대한 부호의 설명.
100 : 반도체 기판 120 : 소자격리 트렌치
140 : 활성영역 160 : 트랜지스터
180, 220, 240 : 층간절연막 200 : 비트라인
260 : 콘택 오프닝 280 : 스페이서
300 : 매몰 플러그 320 : 스페이서 보호막
340 : 식각저지막 360 : 하부전극 형성용 절연막
380 : 오프닝 400 : 하부전극용 도전물질
상술한 바와 같은 본 발명의 목적을 달성하기 위한 바람직한 공정 구성에 따른 커패시터 스토리지 전극 형성 방법은, 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 상기 반도체 기판의 소정 부분에 이르는 콘택을 형성하는 단계와, 상기 콘택 측벽에 절연막 스페이서를 형성하는 단계와, 상기 콘택 내부를 도전물질로 채워 매장형 콘택을 형성하는 단계와, 상기 층간절연막 및 상기 매장형 콘택 상에 식각저지막을 형성하는 단계와, 상기 식각저지막 상에 희생산화막을 형성하는 단계와, 상기 희생산화막을 식각하고 상기 식각저지막을 식각하여 상기 매장형 콘택 및 양측의 층간절연막 일부를 노출시키는 스토리지 전극용 오프닝을 형성하는 단계와, 그리고 상기 오프닝 및 상기 희생산화막 상에 스토리지 전극용 도전막을 형성하는 단계를 포함하여 이루어진다.
본 발명의 일 특징에 의하면, 상기 식각저지막은 상기 측벽 스페이서와 다른 물질로 형성된다.
본 발명의 일 특징에 의하면, 상기 식각저지막 형성 전에 상기 층간절연막 및 상기 매장형 콘택 상에 상기 스페이서 보호막을 더 형성되며, 상기 층간절연막은 하부의 BPSG(borophosphosilicate glass)막 및 상부의 프라즈마 산화막으로 이루어지며, 상기 오프닝을 형성하는 단계는, 상기 식각저지막을 식각 종말점으로 하여 상기 희생산화막을 식각하는 단계와, 상기 스페이서 보호막을 식각 종말점으로 하여 상기 노출된 식각저지막을 식각하는 단계와, 상기 노출된 스페이서 보호막을 제거하는 단계를 포함한다.
이때, 상기 스페이서 보호막은 고온산화막이고, 상기 식각저지막 및 상기 스페이서는 질화막으로 형성되며, 상기 오프닝 형성후 상기 식각저지막에 대해 선택적으로 상기 희생산화막 및 상기 스페이서 보호막을 습식식각하여 상기 오프닝을 더 확장시킬 수 있다.
상술한 구성에 따르면, 하부전극 콘택 스페이서와 식각 저지막을 서로 다른 물질로 형성하거나, 그 사이에 식각특성이 다른 막질을 형성함으로써, 하부전극 콘택 스페이서를 보호하고 후속 세정 공정등에서 식각물질이 침투하는 것을 방지할 수 있다.
이하 첨부되는 도면을 참고하여 본 발명의 실시예를 상세히 설명한다. 도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 실린더형 커패시터 하부전극 형성 방법을 공정 순서에 따라 개략적으로 나타내는 반도체 기판의 단면도이다. 도면에는 단지 하나의 커패시터가 도시되어 있으나, 한 번에 다수의 커패시터가 동시에 형성된다.
도 2a는 본 발명의 바람직한 실시예에 따라 이미 다수의 공정이 진행된 반도체 기판을 개략적으로 나타내고 있다. 이를 살펴보면, 먼저 반도체 기판(100)이 준비된다. 상기 반도체 기판(100)은 소자가 형성되는 웨이퍼의 일부를 나타내며, 통상적으로 실리콘 기판이 사용된다. 다음 상기 반도체 기판(100)에 활성영역을 정의하기 위한 소자 분리 공정이 진행된다. 활성영역이란 전기적 연결이 형성되는 반도체 기판의 일부를 가리킨다. 소자 분리 공정으로 통상적인 얕은 트렌치 격리 방법이 사용되어 상기 반도체 기판(100)의 소정 부분을 식각하고 절연물질로 채워 트렌치 격리(120)가 형성되며 이러한 트렌치 격리(120)으로 둘러 싸인 반도체 기판은 활성영역이 된다.
다음 통상적인 이온 주입 공정들 예를 들면 웰 형성 및 트랜지스터 문턱전압 조절을 위한 이온 주입 공정이 진행된다. 웰 형성의 경우 주입도는 이온은 상기 반도체 기판(100)과 반대되는 이온이 주입된다. 예를 들어 상기 반도체 기판(100)이 p형인 경우 n형의 이온이 주입된다. 그리고 나서 게이트 산화막이 상기 반도체 기판(100) 전면에 형성되고 이후 게이트 전극 물질 및 캡핑 물질이 차례로 증착된다. 상기 게이트 전극 물질로 폴리실리콘/금속 실리사이드막이 사용되고 캡핑막으로 질화막이 형성된다. 다음 통상적인 포토리소그라피 및 에칭 공정에 의해 게이트 라인이 형성된다. 저농도 불순물이 주입되어 소스/드레인 영역이 형성되고 게이트 라인 측벽에 절연막 스페이서가 질화막으로 형성되어 트랜지스터(160)가 완성된다.
다음 상기 트랜지스터(160)를 절연시키기 위한 제1절연막(180)이 형성된다. 비록 도시되지 않았지만, 상기 트랜지스터의 소스/드레인에 전기적으로 연결되는 랜딩패드가 형성될 수 있다. 다음 상기 제1절연막 상에 비트라인(200)이 형성된다. 이를 절연시키기 위한 제2절연막(220)으로 BPSG막이 형성된다. 다음 상기 BPSG막(220) 상에 제3절연막(240)으로 플라즈마 산화막을 얇게 형성한다. 예를 들면 약 2,000 옹그스트롬 정도의 두께를 가지도록 형성된다. 상기 플라즈마 산화막(240) 후속 커패시터 하부전극용 오프닝 형성후 세정 공정 등에서 하부의 BPSG막(220)을 보호하는 작용을 한다.
다음 공정은 하부전극 콘택 형성 공정으로서, 먼저 상기 적층된 절연막들 (240,220,180)을 식각하여 상기 트랜지스터의 소스/드레인 영역을 노출시키는 콘택오프닝(260)을 도 2b에 나타난 바와 같이 형성한다. 다음 상기 콘택 오프닝(260) 측벽 스페이서(280)가 형성된다. 상기 측벽 스페이서(280)는 예를 들면 질화막으로 형성되며 상기 오프닝(260) 내부 및 상기 제3절연막(240) 상에 얇게 증착한 후 재식각(etch back) 공정을 진행하여 형성한다. 또한 상기 스페이서(280)로 MTO(middle temperature oxide)막이 사용될 수 있다. 측벽 스페이서로서 콘택 오프닝에 얇게 증착될 수 있는 절연막이면 상기 열거한 물질외에 어떠한 물질도 사용할 수 있다.
다음 도2c를 참조하면, 상기 측벽 스페이서(280)를 갖는 상기 오프닝(260)을 완전히 채우도록 도전물질 이를 테면 폴리실리콘을 증착하고 평탄화 공정을 진행하여 상기 오프닝 내부에만 도전물질을 남겨 매몰된 콘택 플러그(300)를 형성한다.
다음 도 2d를 참조하면, 상기 콘택 플러그(300) 및 상기 제3절연막(240) 상에 얇은 상기 스페이서(280) 보호용 제4절연막(320), 식각정지 제5절연막(340) 그리고 상부전극용 제6절연막(360)이 형성된다. 그리고 나서 상기 제6절연막(360), 제5절연막(340) 및 제 4절연막(320)이 차례로 식각되어 도 2g에 나타난 바와 같이 상기 제3절연막(240) 및 상기 콘택 플러그(300)를 노출시키는 하부전극용 오프닝(380)이 형성된다.
구체적으로 설명하면, 상기 제4절연막(320)은 상기 제5절연막(340)과 식각 선택비가 우수한 물질로 형성되며, 상기 제5절연막(340)은 상기 제6절연막(360)과 식각 선택비가 우수한 물질로 형성된다. 예를 들면 상기 제4절연막(320)은 고온 산화막(HTO:high temperature oxide)으로 형성되면 약 100 옹그스트롬 정도의 두께를 가지도록 형성된다. 상기 제5절연막(340)은 질화막, 반사방지막 등으로 형성되며, 바람직하게는 질화막으로 형성되며, 약 300 옹그스트롬의 두께를 가지도록 형성된다. 상기 제6절연막(360)은 커패시터 하부전극의 높이를 결정하며, 원하는 커패시턴스에 따라 높이가 좌우된다. 예를 들면 플라즈마 산화막으로 형성된다.
이제, 상기 오프닝(380) 형성을 좀 더 구체적으로 살펴보면, 먼저 상기 플라즈마 산화막(360)을 식각한다. 상기 플라즈마 산화막(360)에 대한 식각은 도 2e에 나타난 방와 같이 하부의 상기 식각저지막(340) 상에서 식각이 정지된다. 다음 상기 식각저지막(340)을 식각한다. 상기 식각저지막(340)에 대한 식각은 도 2f에 나타난 바와 같이 상기 고온 산화막(320) 상에서 정지된다. 그리고 나서 상기 드러난 고온 산화막(320)을 건식식각으로 제거하면 도 2g에 나타난 바와 같이 상기 오프닝(380)이 완성된다.
다음 형성된 오프닝(380)의 크기를 더 증가시키기 위해 산화막에 대한 습식식각이 진행되어 도 2h에 도시된 바와 같이 오프닝이 확장된다. 커패시터의 커패시턴스는 전극의 표면적에 비례하기 때문에, 상기 오프닝의 확장으로 인해 커패시턴스를 증가시킬 수 있다. 또한 디자인 룰에 의해 정해진 오프닝의 크기를 능가하는 오프닝의 형성이 가능하게 된다. 따라서 다소 완화된 사진식각 공정의 디자인룰을 적용할 수 있고, 인접한 오프닝과의 거리를 축소시킬 수 있다.
여기서 상기 식각저지막(340) 제거후(도 2f), 바로 산화막에 대한 습식식각을 적용하여 도 2h의 확장된 오프닝을 형성할 수 있다. 즉 습식식각으로 고온산화막(320) 및 플라즈마 산화막(360)을 동시에 일부 제거하여 오프닝을 확장시킬 수 있다.
오프닝 형성 공정에서, 상기 고온산화막(320)은 상기 식각저지막(340)과 상기 스페이서막(280)을 격리시켜, 상기 식각저지막(340) 제거 공정시 하부의 스페이서막(280)을 보호하는 작용을 한다.
공정에 따라서, 상기 스페이서막(280)과 상기 식각저지막(340)이 서로 다른 물질로 형성될 경우에는, 상기 식각저지막(340) 제거시 스페이서막(280)이 같이 제거되지 않기 때문에 별도로 스페이서 보호막(320)을 형성할 필요는 없다.
비록 스페이서 절연막으로 질화막 및 MTO막을, 식각저지막으로 질화막 및 반사방지막을 인용하였지만, 이들은 단지 예시적인 것에 지나지 않으며, 다른 절연물질도 사용이 가능한다.
상기 오프닝을 형성한 후, 커패시터 하부전극용 도전물질(400)이 도 2i에 도시된 바와 같이 형성된다. 이후 공정으로 비록 도시되지 않았지만 커패시터 유전막 및 상부전극용 도전물질에 형성되어 실린더형 커패시터가 완성된다.
후속 공정으로 통상적인 배선 공정이 진행된다.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 상기 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.
본 발명의 일 특징에의하면, 하부전극 플러그 측벽 스페이서와 하부전극용 오프닝 형성의 식각저지막으로 작용하는 막질을 서로 다른 물질로 형성함으로서, 식각저지막 제거 시 하부의 측벽 측벽 스페이서가 식각되는 것을 방지할 수 있다.
본 발명의 다른 특징에 의하면, 상기 측벽 스페이서와 식각저지막이 동일한 물질로 형성될 경우, 두 막질 사이에 상기 식각저지막과 식각특성이 다른 막질을 더 형성함으로써, 측벽 스페이서가 식각되는 것을 방지할 수 있다.
Claims (4)
- 반도체 장치의 실린더형 커패시터 스토리지 전극 형성 방법에 있어서,반도체 기판 상에 층간절연막을 형성하는 단계와;상기 층간절연막을 식각하여 상기 반도체 기판의 소정 부분에 이르는 콘택을 형성하는 단계와;상기 콘택 측벽에 절연막 스페이서를 형성하는 단계와;상기 콘택 내부를 도전물질로 채워 매장형 콘택을 형성하는 단계와;상기 층간절연막 및 상기 매장형 콘택 상에 식각저지막을 형성하는 단계와;상기 식각저지막 상에 희생산화막을 형성하는 단계와;상기 희생산화막을 식각하고 상기 식각저지막을 식각하여 상기 매장형 콘택 및 양측의 층간절연막 일부를 노출시키는 스토리지 전극용 오프닝을 형성하는 단계와; 그리고상기 오프닝 및 상기 희생산화막 상에 스토리지 전극용 도전막을 형성하는 단계를 포함하여 이루어지는 것을 특지으로 하는 반도체 장치의 스토리지 전극 형성 방법.
- 제 1 항에 있어서,상기 식각저지막은 상기 측벽 스페이서와 다른 물질로 형성되는 것을 특징으로 하는 반도체 장치의 스토리지 전극 형성 방법.
- 제 1 항에 있어서,상기 식각저지막 형성 전에 상기 층간절연막 및 상기 매장형 콘택 상에 상기 스페이서 보호막을 더 형성하는 것을 특징으로 하며, 상기 층간절연막은 하부의 BPSG(borophosphosilicate glass)막 및 상부의 플라즈마 산화막으로 이루어지며, 상기 오프닝을 형성하는 단계는, 상기 식각저지막을 식각 종말점으로 하여 상기 희생산화막을 식각하는 단계와, 상기 스페이서 보호막을 식각 종말점으로 하여 상기 노출된 식각저지막을 식각하는 단계와, 상기 노출된 스페이서 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 스토리지 전극 형성 방법.
- 제 3 항에 있어서,상기 스페이서 보호막은 고온산화막이고, 상기 식각저지막 및 상기 스페이서는 질화막으로 형성되며, 상기 오프닝 형성후 상기 식각저지막에 대해 선택적으로 상기 희생산화막 및 상기 스페이서 보호막을 습식식각하여 상기 오프닝을 더 확장시키는 것을 특징으로 하는 반도체 장치의 스토리지 전극 형성 방법.
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| KR1019990047470A KR20010039179A (ko) | 1999-10-29 | 1999-10-29 | 반도체 장치의 실린더형 커패시터 스토리지 전극 형성 방법 |
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| KR1019990047470A KR20010039179A (ko) | 1999-10-29 | 1999-10-29 | 반도체 장치의 실린더형 커패시터 스토리지 전극 형성 방법 |
Publications (1)
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| KR20010039179A true KR20010039179A (ko) | 2001-05-15 |
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Country Status (1)
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| KR (1) | KR20010039179A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100721548B1 (ko) * | 2004-12-20 | 2007-05-23 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 스토리지 노드 형성방법 |
| US7410866B2 (en) | 2004-12-20 | 2008-08-12 | Hynix Semiconductor Inc. | Method for forming storage node of capacitor in semiconductor device |
-
1999
- 1999-10-29 KR KR1019990047470A patent/KR20010039179A/ko not_active Application Discontinuation
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| US7790546B2 (en) | 2004-12-20 | 2010-09-07 | Hynix Semiconductor Inc. | Method for forming storage node of capacitor in semiconductor device |
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