KR20010047487A - 커패시터-언더-비트라인(씨유비)구조를 가지는 반도체장치 제조 방법 - Google Patents

커패시터-언더-비트라인(씨유비)구조를 가지는 반도체장치 제조 방법 Download PDF

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KR20010047487A
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우형수
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윤종용
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Abstract

본 발명은 CUB(capacitor under bit line) 구조 커패시터를 가지는 반도체 장치 제조에 관한 것으로서, 셀 영역에 커패시터 하부전극 및 유전막 형성후, 커패시터 상부전극용 도전막을 셀 영역 및 코아/주변 영역(또는 로직 영역)에 형성하여 셀 영역에서는 커패시터를 완성하는 한편 주변 영역에서는 이를 그대로 유지하여 두 영역 사이의 단차 발생을 방지한다. 이후 셀 영역과 주변 영역에 동시에 비트라인 콘택오프닝을 형성하고 도전물질을 콘택 오프닝 내에 형성함으로써 비트라인을 셀 영역과 코아/주변 영역(또는 로직 영역)에 동시에 형성한다.

Description

커패시터-언더-비트라인(씨유비)구조를 가지는 반도체 장치 제조 방법{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE WITH A CUB(CAPACITOR UNDER BIT LINE) STRUCTURE}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 CUB(capacitor over bit line) 구조의 커패시터의 형성 방법에 관한 것이다.
고속정보화가 발달함에 따라 고속 메모리의 필요성이 증대 되었다. 또한 이러한 필요성과 함께 전반적으로 향상된 성능의 시스템을 구축하기 위해 기존의 메모리 소자와 논리 소자를 같은 웨이퍼에 집적하는 MML(Memory-megred-Logic)의 필요성이 증대되었다. 이러한 MML중에서도 저비용의 고집적화를 가능하게 하는 디램(DRAM)과 논리 소자(logic(ASIC))를 함께 집적한 칩(Chip)이 많이 사용된다.
디램은 정보를 저장하는 셀(Cell)들의 집합체인 셀 어레이(Cell Array)와 정보를 외부에 정확하고 빠르게 전달하여 주는 주변 회로(Peripheral Circuit)로 구성되어 있는 반도체 메모리 장치이다. 따라서 반도체 메모리 장치인 디램에 있어서 중요한 요소가 되는 것은 정보를 저장하는 셀 커패시터의 정전용량이다. 이러한 디램의 각 세대별 설계규칙(design rule)과 셀 면적의 변화 추이를 보면, 집적도 증가에 따른 각 세대별 설계규칙은 약 0.7배, 셀 면적은 약 1/3 정도로 축소되는 경향을 보이고 있다. 즉 각 세대별 4배의 집적도 증가를 달성하기 위해 디램의 메모리 셀 면적은 1/3으로 축소됨에 따라 칩 면적은 약 1.5배 정도 밖에 증가되지 않는다.
이와 같이 디램의 셀 면적은 1/3으로 축소되고 있지만 데이터를 저장하는 커패시터의 정전요량은 미세화 하는 메모리 셀 중에 α-입자에 의한 소프트 에러(Soft Error)나 센스 앰플리파이어(SA)의 감도를 증가시키기 위해 노이즈(Noise)에 대한 충분한 여유(margin)를 확보할 수 있도록 셀 커패시터당 25fF 이상의 거의 일정한 값이 유지되어야 한다.
따라서 동일 면적에 많은 수의 소자를 집적하는 고집적화와 반도체 공정기술의 발전에 따른 최소 선폭의 감소로 작은 면적에 동일 정전용량을 갖는 커패시터를 집적하는 방법이 디램에 있어서 핵심 기술이 되었다. 그렇지만 이와 같은 반도체 소자의 고집적화와 동시에 커패시터의 고용량화는 새로운 문제점을 야기하게 된다. 즉, 셀이 형성되는 영역과 회로가 형성되는 영역사이에 높은 단차가 형성되어 이러한 단차는 최소 선폭이 지속적으로 감소하고 집적도가 높아지며 금속 배선의 층 수가 증가함에 따라 후속 사진공정 및 식각공정의 어려움을 증가시키게 된다. 이러한 문제는 디램과 로직이 복합되는 MDL(merged dram logic)에서 더욱 두드러지게 나타나며, 이러한 단차를 줄이는 것이 MDL 공정에서 가장 중요한 관건이 되었다.
따라서 이러한 단차를 줄이기 위해 COB(Capacitor Over Bit-line)구조보다는 CUB(Capacitor Undr Bit-line)구조의 디램 셀 커패시터를 주로 사용하는데 이 구조 역시 회로영역에 형성된 절연막이 셀 영역에 커패시터가 형성된 후, 제거되기 때문에 셀 영역과 회로영역에서 단차가 발생된다. 따라서 후속 비트라인 형성을 위해 다시 회로 영역에 절연막을 채우고 평탄화하는 공정이 중요 과제이다.
따라서 본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 디램 제조에 있어서, 셀 영역과 코아/주변 영역 사이의 단차 발생을 방지하는 반도체 장치의 커패시터 형성 방법을 제공하는 것을 그 목적으로 하고 있다.
본 발명의 다른 목적은, MDL 제조에 있어서, 셀 영역과 로직 영역 사이에서 단차 발생을 방지하는 반도체 장치의 커패시터 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 공정이 사진 공정이 감소된 CUB 커패시터 형성 방법을 제공하는데 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 장치의 CUB 구조 커패시터 형성 방법의 공정들을 순차적으로 나타내는 단면도이다.
*주요 도면의 부호에 대한 설명
100 : 반도체 기판 120 : 소자격리 영역
140 : 활성영역 160,180 : 게이트 전극
200 : 게이트 보호막 220 : 게이트 라인(트랜지스터)
240 : 제1절연막 260 : 식각저지 절연막(제2절연막)
280 : 몰드산화막(제3절연막) 300 : 하부전극용 오프닝
320 : 하부전극용 도전막 340 : 평탄화절연막
360 : 커패시터 하부전극 380 : 커패시터 유전막
400 : 커패시터 상부전극 420 : 커패시터
440 : 제4절연막 460a-c : 콘택 오프닝
480a-c : 콘택 스페이서 490a-c : 비트라인 플러그
500a-c : 비트라인 520 : 제5절연막
540 : 금속배선
(구성)
본 발명의 목적을 달성하기 위한 바람직한 공정 구성에 의한 CUB 커패시터 형성 방법은, 제1영역 및 제2영역으로 정의되는 반도체 기판 상에 제1게이트 라인 및 제2게이트 라인을 상기 제1영역과 제2영역에 형성하되, 상기 게이트 라인은 각각 게이트 산화막, 게이트 전극 그리고 게이트 전극 보호막으로 형성되는 단계와, 상기 제1 및 제2 게이트 라인을 포함하여 상기 반도체 기판 상에 제 1절연막, 제2절연막 그리고 제3절연막을 형성하되, 상기 제2절연막은 상기 제1절연막, 제3절연막과 각각 식각 선택비를 가지며, 상기 제3절연막은 커패시터 하부전극의 높이를 정의하는 단계와, 상기 제3절연막, 제2절연막 및 제1절연막을 식각하여 상기 제1영역의 상기 제1게이트 라인 일측의 반도체 기반을 노출시키는 커패시터 하부전극용 오프닝을 형성하는 단계와, 상기 오프닝 및 상기 제3절연막 상에 커패시터 하부전극용 제1도전막을 형성하는 단계와, 상기 오프닝 내부에만 상기 제1도전막이 남도록 상기 제3절연막 상의 제1도전막을 제거하는 단계와, 상기 제2절연막을 식각저지막으로 하여 상기 제3절연막을 제거하여 상기 제1영역에 커패시터 하부전극을 형성하는 단계와, 커패시터 유전막을 상기 커패시터 하부전극 및 상기 제2절연막 상에 형성하는 단계와, 상기 커패시터 하부전극을 완전히 덮도록 상기 유전막 상에 평탄한 상부표면을 가지는 커패시터 상부전극용 제2도전막을 상기 제1영역 및 제2영역에 형성하는 단계와, 상기 평탄한 상부전극용 제2도전막 상에 제4절연막을 형성하는 단계와, 상기 적층된 막질을 뚫고 상기 제1영역의 상기 제1게이트 라인 다른측의 반도체 기판, 상기 제2영역의 상기 제2게이트 라인 일측의 반도체 기판 및 상기 제2게이트 라인의 게이트 전극을 노출시키는 콘택용 오프닝을 동시에 형성하는 단계와, 상기 콘택용 오프닝 측벽에 절연 스페이서를 형성하는 단계와, 그리고 상기 콘택용 오프닝을 제3도전물질로 채워 상기 제1영역 및 제2영역에 각각 동시에 비트라인을 형성하는 단계를 포함하여 이루어 지는 것을 특징으로 한다.
상술한 방법에 있어서, 상기 제1영역은 셀 영역이고, 상기 제2영역은 코아/주변 영역 또는 로직 영역이다.
상술한 방법에 있어서, 상기 비트라인을 포함하여 상기 제4절연막 상에 제5절연막을 형성하는 단계와, 상기 제5절연막을 뚫고 비아 콘택을 형성하고 이를 제4도전물질로 채워 상기 상부전극용 제2도전물질 및 상기 비트라인에 전기적으로 연결되는 금속배선을 형성하는 단계를 더 포함하여 이루어 지는 것을 특징으로 한다.
(작용)
상술한 본 발명의 구성에 따르면, 커패시터 상부전극용 도전막이 코아/주변 영역(또는 로직 영역)에 그대로 유지되기 때문에, 후속 비트라인 공정 및 금속 공정에 양호한 표면 토롤로지를 제공하며, 또한 셀 영역뿐 아니라 코아/주변 영역(또는 로직 영역)의 n+/p+ 영역까지 비트라인으로 바로 연결할 수 있고 이를 동시에 형성하기 때문에 공정이 단순화 된다.
(실시예)
본 발명은 디램 제조 또는 MDL 제조에 있어서 셀 영역과 코아/주변 영역 또는 셀 영역과 로직 영역 사이의 단차 발생을 방지하는 CUB 커패시터 제조에 관한 것이다. 도면에서는 단지 디램 제조를 예시하고 있으나 제시된 도면의 코아/주변 영역은 MDL 제조에 있어서의 로직 영역에 대응하는 부분이다.
본 실시예에서 제안하는 디램 셀 구조는 CUB(capacitor under bit line) 셀 구조를 기본으로 하는 실린더형 커패시터 제작에 관한 것으로서 트랜지스터를 형성한 후 두꺼운 몰드 산화막(mould oxide layer) 패턴 및 폴리실리콘 증착을 통하여 커패시터 하부전극이 형성되고, 하부전극을 셀 단위로 분리하고, 커패시터 유전막 및 두꺼운 커패시터 상부전극용 폴리실리콘을 증착하여 커패시터를 완성한다. 이후 상부전극을 통해 비트라인 콘택을 형성하고 절연막 스페이서를 형성하여 비트라인 콘택을 상부전극 폴리실리콘으로부터 격리한 후 비트라인을 셀 영역과 코아/주변 영역에 동시에 형성하는 구조이다.
이하 도1 내지 도 7을 참조하여 본 발명의 실시예를 상세히 설명한다. 제시된 도면에서 증착되는 막질의 두께 및 형성되는 영역이 설명의 명확화 및 도의 간략화를 위해서 다소 과장되게 표시되어 있다.
먼저 도 1을 참조하면, 셀 어레이(Cell Array) 영역과 코아/주변(Core /Periphery) 영역(MDL의 경우 셀 어레이 영역 및 로직 영역)으로 구분된 반도체 기판상(100)에 활성영역 및 비활성영역을 정의하기 위해 STI(Shallow Trench Isolation)공정이 사용된다. 즉, 상기 셀 영역 및 코아/주변 영역의 반도체 기판(100)이 소정의 깊이로 식각되어 트렌치(Trench)가 형성되고 상기 트렌치에 트렌치 격리막(120)이 채워지면 트렌치 격리가 완성되며 상기 트렌치 격리막(120)에 의해 둘러싸인 반도체 기판은 활성영역(140)으로 정의된다.
다음 공정은 상기 반도체 기판(100)에 트랜지스터를 형성하는 공정으로 먼저 웰(Well) 및 트랜지스터 문턱전압(Threshold Voltage)의 조절을 위한 이온 주입 공정이 통상적인 방법으로 진행된다.
다음, 통상적인 방법으로 상기 반도체 기판(100)의 셀 영역 및 코아/주변 영역에 게이트 산화막(미도시), 게이트 전극(160,180) 및 게이트 보호막(200) 그리고 불순물 확산 영역(셀 영역의 경우 소스/드레인, 코아/주변 영역의 경우 n+ 및 p+ 영역)으로 구성된 트랜지스터(220)가 형성된다. 상기 게이트 전극막은 폴리실리콘 및 금속 실리사이드의 이중막으로 형성되며, 상기 게이트 보호막은 캡핑 질화막 및 질화막 스페이서로 구성된다.
이와 같이 형성된 트랜지스터를 셀 단위로 분리하기 위해서 상기 반도체 기판 전면에 제1절연막(240)이 증착된 후, 평탄화 식각된다. 상기 제1절연막은 산화막으로 형성된다. 바람직하게는 상기 제1절연막(240)의 상부가 트랜지스터(220) 상부 보다 높게 되도록 평탄화가 진행되는데, 이는 후속 하부전극용 오프닝 형성 및 비트라인 콘택 오프닝 식각을 위한 식각저지 질화막(260) 식각시 질화막 스페이서가 식각되는 것을 최소화 하기위함이다.
다음 제2절연막(260)이 형성된다. 상기 제2절연막은 후속 커패시터 하부전극 형성을 위한 몰드 산화막(280) 제거공정의 식각저지막으로 작용한다. 상기 제2절연막(260)은 실리콘 질화막으로 형성된다.
다음 제3절연막(280, 일명 몰드(mold) 산화막)이 상기 식각저지 질화막(260) 상에 형성된다. 상기 제3절연막(280)은 목적하는 커패시턴스를 얻기위한 커패시터 하부전극의 높이를 결정하도록 그 두께가 결정되어 진다.
다음 도 2를 참조하면, 상기 몰드 산화막(280), 상기 식각저지 질화막(260) 및 상기 제1절연막(240)이 식각되어 상기 셀 영역의 트랜지스터 일측의 반도체 기판(소스 영역)을 노출시키는 커패시터 하부전극용 오프닝(300)이 형성된다. 다음 상기 오프닝(300) 내부에 커패시터 하부전극용 제1도전막(320)을 형성한다. 상기 제1도전막(320)은 예를 들면 도핑된 폴리실리콘으로 형성된다. 다음 상기 오프닝(300)을 완전히 채우도록 상기 제1도전막(320) 상에 평탄화 절연막(340)을 형성한다. 상기 평탄화 절연막(340)으로 도핑되지 않은 산화막(USG:undoped silicate glass), 스핀-온-글래스(SOG:spin on glass)막 등의 산화막을 사용한다. 상기 평탄화 절연막(340)은 상기 오프닝 내부의 제1도전막을 평탄화 공정에서 보호하는 역할을 한다.
다음 셀 단위로 커패시터 하부전극을 분리하기 위한 평탄화 공정이 진행된다. 예를 들면 화학적기계적 연마(CMP:chemical mechanical polishing) 또는 재식각(etchback) 공정 등을 이용하며, 상기 제3절연막(280)이 나타날 때까지 진행하여 상기 오프닝 내부에만 제1도전막을 남기고 상기 제3절연막(280) 상부에 형성된 제1도전막은 모두 제거한다.
그리고 나서 상기 오프닝 내부에 잔존하는 평탄화 절연막(340) 및 오프닝을 형성하는 몰드 산화막(280)을 제거하여 도 3에 나타난 바와 같이 커패시터 하부전극(360)을 완성한다. 상기 평탄화 절연막(340) 및 몰드 산화막(280) 제거 공정에서 상기 제2절연막(260)인 질화막이 식각 저지막으로 작용한다.
다음 커패시터 유전막(380)이 형성된다. 상기 유전막(380)은 약 100 옹그스트롬 이내의 두께로 형성되며, 탄탈륨 옥사이드(Ta2O5), 알루미나(Al2O3) 등으로 형성된다.
다음 공정은 커패시터 상부전극 형성 공정으로서 본 발명에 따르면 코아/주변 영역에도 형성되어 셀 영역과 코아/주변 영역 사이의 단차 발생을 방지한다. 구체적으로 상기 도 3에 나타난 결과물 상에 커패시터 상부전극용 제2도전막(400)으로 도핑된 폴리실리콘이 형성되어 셀 영역에서 커패시터(420)를 완성하며, 코아/주변 영역에서는 두 영역 사이의 단차 발생을 방지한다(도 4 참조). 그리고 나서 후속 사진 식각 공정에 양호한 토폴로지를 제공하기 위해 평탄화 공정이 진행된된다. 이때 상기 제2도전막은 셀 영역과 코아/주변 영역과의 단차 개선을 위해 1 마이크로 미터 정도의 두께로 형성한다. 상기 커패시터 상부전극용 폴리실리콘 형성 전에 커패시턴스를 증가시키기 위해, 상기 유전막(380) 상에 약 200 옹그스트롬 내지 300 옹그스트롬의 두께를 가지는 금속 전극으로 티타늄 질화막이 더 형성될 수 있다. 다음 상기 제2도전막(420) 상에 상기 커패시터(420)를 절연시기키 위해, 제4절연막(440)이 형성된다.
다음 공정은 비트라인 형성 공정으로서 도 5 및도 6에 개략적으로 나타나 있다. 도시된 바와 같이 비트라인 콘택 오프닝(460)이 셀 영역 및 코아/주변 영역에 동시에 형성된다. 구체적으로, 상기 제4절연막(440), 상부전극용 제2도전막(420), 유전막(380), 제2절연막(260) 및 제1절연막(240)등을 뚫고 상기 셀 영역의 트랜지스터 다른 측의 반도체 기판(드레인 영역), 코아/주변 영역의 트랜지스터 일측의 반도체 기판(n+ 및 p+ 영역) 및 게이트 전극을 각각 노출시키는 비트라인 콘택 오프닝이 도 5에 도시된 바와 같이 형성된다. 다음 상기 비트라인 콘택홀을 절연하기 위해(상부전극(400)과 전기적으로 격리하기 위해) 측벽 스페이서(480a,480b,480c)가 각각 형성된다. 상기 절연막 측벽 스페이서는 산화막 또는 질화막을 약 200 옹그스트롬 내지 500 옹그스트롬 정도로 형성하고 건식식각을 통하여 재식각 함으로써 형성한다.
다음 상기 콘택 오프닝을 채우도록 상기 제4절연막(440) 상에 제3도전물질을 형성하고 재식각하여 비트라인용 플러그(490a,490b,490c)를 형성한다. 상기 플러그(490a,490b,490c)는 폴리실리콘 또는 텅스텐 등으로 형성된다. 다음 비트라인용 제4도전물질을 형성하고 패터닝 하여 비트라인(500a,500b,500c)을 도 6에 나타난 바와 같이 완성한다. 상기 비트라인은 예를 들면 TiN/W(티타늄 질화막/텅스텐막)막으로 형성된다.
또는 비트라인 플러그를 형성하지 아니하고 공정의 단순화를 위해 비트라인 콘택 오프닝에 바로 비트라인으로 사용할 티타늄 질화막/텅스텐막을 증착하여 플러그 및 비트라인을 동시에 형성할 수도 있다.
상술한 바와 같이 커패시터가 형성된 후, 비트라인을 형성하기 때문에 상기 셀 영역 및 n+/p+의 코아/주변 영역까지 비트라인을 바로 연결할 수 있어 공정의 단순화를 이룰 수 있다. 또한 텅스텐을 비트라인용 금속 금속으로 사용하는 경우 커패시터의 열처리과정에서 발생되는 산화문제등이 없어 공정의 안정성을 향상시킨다.
다음 도 7을 참조하면, 제5절연막(520)이 상기 비트라인 및 제4절연막(440) 상에 형성된다. 이후 사진 식각 공정으로 셀 영역과 코아/주변영역에 금속배선을 위한 비아 콘택이 형성되고 상기 비아 콘택 및 상기 제5절연막(520) 상에 배선물질이 형성되고 패터닝 되어 금속 배선(540)이 형성된다. 상기 금속 배선(540)은 상기 비트라인(500b) 및 상부전극(400)에 전기적으로 연결된다.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 상기 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.
본 발명의 일 특징에 따르면, 커패시터 상부전극용 도핑된 폴리실리콘을 셀 영역 및 코아/주변영역에 형성한 후, 상기 코아/주변 영역의 상기 도핑된 폴리실리콘의 제거 공정 없이 후속 공정이 진행되기 때문에 셀 영역과 코아/주변영역의 단차가 없어 후속 다층 배선공정이 용이해지는 효과가 있다.
본 발명의 또 다른 특징에 따르면, 커패시터가 형성된 후, 비트라인이 형성되기 때문에 셀 영역 및 코아/주변 영역에 비트라인을 동시에 연결할 수 있고 또한 비트라인을 텅스텐 등의 금속으로 형성하는 경우 커패시터의 열처리공정으로 발생되는 상기 텅스텐의 산화문제를 방지하는 효과가 있다.

Claims (3)

  1. CUB(capacitor under bit line) 구조의 커패시터를 가지는 반도체 장치의 제조 방법에 있어서,
    제1영역 및 제2영역으로 정의되는 반도체 기판 상에 제1게이트 라인 및 제2게이트 라인을 상기 제1영역과 제2영역에 형성하되, 상기 게이트 라인은 각각 게이트 산화막, 게이트 전극 그리고 게이트 전극 보호막으로 형성되는 단계와;
    상기 게이트 라인을 포함하여 상기 반도체 기판 상에 제 1절연막, 제2절연막 그리고 제3절연막을 형성하되, 상기 제2절연막은 상기 제1절연막, 제3절연막과 각각 식각 선택비를 가지며, 상기 제3절연막은 커패시터 하부전극의 높이를 정의하는 단계와;
    상기 제3절연막, 제2절연막 및 제1절연막을 식각하여 상기 제1영역의 상기 제1게이트 라인 일측의 반도체 기반을 노출시키는 커패시터 하부전극용 오프닝을 형성하는 단계와;
    상기 오프닝 및 상기 제3절연막 상에 커패시터 하부전극용 제1도전막을 형성하는 단계와;
    상기 오프닝 내부에만 상기 제1도전막이 남도록 상기 제3절연막 상의 제1도전막제거하는 단계와;
    상기 제2절연막을 식각저미막으로 하여 상기 제3절연막을 제거하여 커패시터 하부전극을 상기 제1영역에 형성하는 단계와;
    커패시터 유전막을 상기 커패시터 하부전극 및 상기 제2절연막 상에 형성하는 단계와;
    상기 커패시터 하부전극을 완전히 덮도록 상기 유전막 상에 평탄한 상부표면을 가지는 커패시터 상부전극용 제2도전막을 상기 제1영역 및 제2영역에 형성하는 단계와;
    상기 평탄한 상부전극용 제2도전막 상에 제4절연막을 형성하는 단계와;
    상기 적층된 막질을 뚫고 상기 제1영역의 상기 제1게이트 라인 다른측의 반도체 기판, 상기 제2영역의 상기 제2게이트 라인 일측의 반도체 기판 및 상기 제2게이트 라인의 게이트 전극을 노출시키는 콘택용 오프닝을 동시에 형성하는 단계와;
    상기 콘택용 오프닝 측벽에 절연 스페이서를 형성하는 단계와; 그리고
    상기 콘택용 오프닝을 제3도전물질로 채워 상기 제1영역 및 제2영역에 각각 동시에 비트라인을 형성하는 단계를 포함하여 이루어 지는 것을 특징으로 하는 CUB 구조 커패시터를 가지는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1영역은 셀 영역이고 상기 제2영역은 코아/주변 영역 및 로직 영역중 어느 하나인 것을 특징으로 하는 CUB 구조 커패시터를 가지는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 비트라인을 포함하여 상기 제4절연막 상에 제5절연막을 형성하는 단계와; 그리고
    상기 제5절연막을 뚫고 비아 콘택을 형성하고 이를 제4도전물질로 채워 상기 상부전극용 제2도전물질 및 상기 비트라인에 전기적으로 연결되는 금속배선을 형성하는 단계를 더 포함하여 이루어 지는 것을 특징으로 하는 CUB 구조 커패시터를 가지는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100731096B1 (ko) * 2005-12-28 2007-06-22 동부일렉트로닉스 주식회사 반도체 소자 및 이의 제조방법
KR100937989B1 (ko) * 2003-06-10 2010-01-21 주식회사 하이닉스반도체 금속-절연막-금속 캐패시터를 갖는 반도체 메모리 소자의제조방법
US9063379B2 (en) 2012-11-14 2015-06-23 Samsung Display Co., Ltd. Display panel and method of manufacturing the same

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