JP4572020B2 - Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法 - Google Patents
Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法 Download PDFInfo
- Publication number
- JP4572020B2 JP4572020B2 JP2000134807A JP2000134807A JP4572020B2 JP 4572020 B2 JP4572020 B2 JP 4572020B2 JP 2000134807 A JP2000134807 A JP 2000134807A JP 2000134807 A JP2000134807 A JP 2000134807A JP 4572020 B2 JP4572020 B2 JP 4572020B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- sacrificial oxide
- forming
- insulating film
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 title claims description 88
- 230000000903 blocking effect Effects 0.000 title claims description 74
- 238000004519 manufacturing process Methods 0.000 title claims description 50
- 238000000034 method Methods 0.000 claims description 107
- 239000011229 interlayer Substances 0.000 claims description 79
- 239000010410 layer Substances 0.000 claims description 53
- 238000005530 etching Methods 0.000 claims description 40
- 230000002093 peripheral effect Effects 0.000 claims description 27
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 22
- 239000010703 silicon Substances 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 229910052582 BN Inorganic materials 0.000 claims description 13
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 13
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 13
- 229910052799 carbon Inorganic materials 0.000 claims description 13
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 13
- 229910003460 diamond Inorganic materials 0.000 claims description 13
- 239000010432 diamond Substances 0.000 claims description 13
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 claims 2
- 239000005360 phosphosilicate glass Substances 0.000 description 11
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000003860 storage Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000003915 cell function Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子におけるキャパシタ製造方法に関するものであり、特にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を省略しうる集積回路素子のキャパシタ製造方法に関するものである。
【０００２】
【従来の技術】
一般的にＤＲＡＭ素子は多くのメモリセルを含み、メモリセルはＤＲＡＭ素子の情報が貯えられる１ビット分の作用をする。各メモリセルは一般に１つのストレージキャパシタと１つのトランジスタ（アクセストランジスタ）とで構成される。トランジスタのドレーン（又はソース）はストレージキャパシタの一方の電極と接続される。トランジスタのソース（又はドレーン）及びゲート電極はそれぞれビットラインと呼ばれる外部配線及びワードラインに接続される。キャパシタのもう一方の電極には基準電圧が加えられる。
【０００３】
ＤＲＡＭメモリセルの製造方法は、トランジスタ、キャパシタ及び外部回路と連結のためのコンタクトを形成する工程を含む。今までＤＲＡＭメモリセルに主に使用されてきたキャパシタは比較的簡単な工程で形成することが可能な平板型（ｐｌａｎｎｅｒ ｔｙｐｅ）のキャパシタであった。
【０００４】
しかし、高集積ＤＲＡＭ素子を製造するためにはメモリセルをサブミクロンのサイズに縮小しなければならない。これによりキャパシタが占める面積が縮小し、この場合に、平板キャパシタのキャパシタンスは大きく減少する。このようにセルキャパシタンスが減少すると、信号対雑音比率が減少してアルファ粒子（ａｌｐｈａ ｐａｒｔｉｃｌｅ）の干渉に起因するソフトエラーが増加する。このため、小さいメモリセルを平板キャパシタで製造する場合には信頼性が落ちる。
【０００５】
また、キャパシタンスが減少することにより、ストレージキャパシタに貯えられた電荷をより頻繁にリフレッシュしなければならないので、ＤＲＡＭ素子の機能はさらに劣化する。従って、ストレージキャパシタの誘電膜としてタンタル酸化膜（Ｔａ2Ｏ5）のような高誘電膜を使用しても、平板キャパシタは高性能ＤＲＡＭ素子に十分なキャパシタンスを提供できない。
【０００６】
このような問題点を解決するためにトレンチキャパシタ（米国特許第５３７４５８０号）及びスタックキャパシタ（米国特許第５０２１３５７号）の開発が行われてきた。しかし、トレンチキャパシタはよく知られるように誘電体膜のリーク電流の問題のため実用化は困難である。従って、最近はスタックキャパシタが広く用いられている。
【０００７】
例えば、米国特許第５７６３３０４号、米国特許第５６６８０３６号及び米国特許第５７１７２３６号はスタックキャパシタの下部に形成される層間絶縁膜に対してＣＭＰ工程を適用するスタックキャパシタを開示する。従来の方法では、ＣＭＰは層間絶縁膜を平坦化させる工程だけではなく、下部電極を相互に隔離するための工程においても使用される。
【０００８】
よく知られるように、ＣＭＰ工程は高コスト、低生産性、工程の複雑化及び高欠陥密度等の問題点がある。従って、ＣＭＰ工程の回数が少ないキャパシタ製造方法の開発が求められている。
【０００９】
【発明が解決しようとする課題】
上記問題点に鑑み、本発明は、ＣＭＰの使用を最低限にするスタックキャパシタの形成方法を提供することを目的とする。
【００１０】
また、層間絶縁膜に対するＣＭＰ工程を省略することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の上記目的を達成するための本発明の特徴１つは下部犠牲酸化膜上にＣＭＰ工程の終点検出のためのＣＭＰ阻止膜を成膜することにある。このＣＭＰ阻止膜により層間絶縁膜に対するＣＭＰ工程の省略が可能になる。
【００１２】
本発明は、まず活性領域及び非活性領域を限定する工程、トランジスタを形成する工程及びビットラインを形成する工程を経た集積回路基板上に層間絶縁膜を成膜する。セルアレイ領域にはトランジスタ及びビットラインが高密度で形成され、周辺回路領域にはトランジスタのみが低密度で形成されるため、セルアレイ領域及び周辺回路領域の間に層間絶縁膜の表面段差が発生する。層間絶縁膜はＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜及びＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜の少なくともいずれか１つで成膜することが望ましい。特に、層間絶縁膜をＢＰＳＧ膜で成膜する場合には、ＣＶＤ（化学蒸着法）工程でＢＰＳＧ膜を蒸着した後所定の温度でリフローすることによりＢＰＳＧ膜の表面トポロジーが緩和される。
【００１３】
セルアレイ領域のパターンは高密度なためセルアレイ領域上に成膜された層間絶縁膜は比較的平らな表面を有する反面、周辺回路領域のパターン密度は低いので周辺回路領域上に成膜された層間絶縁膜の表面は凹凸を有する。
【００１４】
次にコンタクトプラグが層間絶縁膜内に形成される。コンタクトプラグは集積回路基板と電気的に接続される。従来技術と異なり、層間絶縁膜に対してＣＭＰ工程は実施しない。
【００１５】
層間絶縁膜上に層間絶縁膜の表面トポロジーに沿って下部犠牲酸化膜を成膜する。下部犠牲酸化膜は少なくとも形成しようとする下部電極（ｓｔｏｒａｇｅ ｎｏｄｅ）の高さと同一の厚さに成膜する。この下部犠牲酸化膜にはＢＰＳＧ膜、ＵＳＧ膜、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜又はＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等が成膜される。その後、下部犠牲酸化膜上に下部犠牲酸化膜の表面トポロジーに沿ったＣＭＰ阻止膜を成膜する。ＣＭＰ阻止膜は窒化シリコン膜、酸化アルミニウム膜（Ａｌ2Ｏ3）、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１つの膜を成膜するのが望ましい。後工程のＣＭＰ工程に対して工程的に余裕を持たせるために、ＣＭＰ阻止膜上に上部犠牲酸化膜が成膜される。
【００１６】
フォトリソグラフィを利用して上部犠牲酸化膜、ＣＭＰ阻止膜及び下部犠牲酸化膜をエッチングしてコンタクトプラグを露出させるトレンチを形成する。トレンチ内部及び上部犠牲酸化膜上に下部電極を形成するための導電物質を蒸着する。そして、ＣＭＰ阻止膜が露出するまでＣＭＰ工程により導電物質を及び上部犠牲酸化膜平坦化してトレンチ内に下部電極を形成する。続いて、ＣＭＰ阻止膜及びＣＭＰ阻止膜の低い部位に残存する上部犠牲酸化膜を除去する。
【００１７】
前述した方法で、下部犠牲酸化膜を成膜する前にエッチング阻止膜を追加で成膜してもよい。より詳細には、コンタクトプラグを形成した後に層間絶縁膜及びコンタクトプラグ上に窒化膜より成るエッチング阻止膜を成膜する。エッチング阻止膜は下部犠牲酸化膜内にトレンチを形成する工程に余裕を持たせる、即ちエッチング余裕度を増加させる。また、このエッチング阻止膜はキャパシタの面積をさらに広げるために効果的に利用できる。
【００１８】
ＣＭＰ阻止膜及び上部犠牲酸化膜の残余物を除去した後に、下部電極の外部の下部犠牲酸化膜を除去して下部電極の外側壁を露出させる。層間絶縁膜上にエッチング阻止膜を成膜した場合には、下部犠牲酸化膜を除去した後に前記エッチング阻止膜を追加で除去することができる。
【００１９】
この方法はまた、下部電極の外側壁及び上部面上に半球形グレーン（ＨＳＧ；ｈｅｍｉｓｐｈｅｒｉｃａｌ ｇｒａｉｎ）のシリコン膜を成膜する工程を含んでもよい。これは下部電極の表面積を広げてキャパシタンスを増加させるためである。
【００２０】
他の方法で、シリンダ型スタックキャパシタを形成することもできる。これを詳しく説明する。下部犠牲酸化膜、ＣＭＰ阻止膜及び上部犠牲酸化膜より成る絶縁膜内に下部電極のためのトレンチを形成した後に、トレンチが形成された半導体基板の表面上にトレンチの表面段差に沿った導電物質を蒸着する。続いて、導電物質上にトレンチを完全に充填する平坦化絶縁膜を成膜する。この平坦化絶縁膜は後述するＣＭＰ工程を実施する際のトレンチ内部への損傷及び汚染を防止する。ＣＭＰ阻止膜が露出するまで平坦化絶縁膜、導電膜及び上部犠牲酸化膜をＣＭＰ工程で平坦化する。残存する上部犠牲酸化膜及びＣＭＰ阻止膜を除去した後、トレンチの内部に残存する平坦化絶縁膜を除去してシリンダ型の下部電極の内面を露出させる。これにより、トレンチの内部にシリンダ型下部電極が形成される。
【００２１】
この方法はまた、シリンダ型下部電極の露出した表面上に半球形グレーン（ＨＳＧ）のシリコン膜を成膜する工程を追加してもよい。これにより下部電極の表面積を広げ、キャパシタのキャパシタンスを増加させるためである。半球形グレーンのシリコン膜は導電膜を成膜した後、または平坦化絶縁膜を除去した後、のいずれで成膜してもよい。
【００２２】
すなわち本発明は、集積回路基板上に表面段差を有する層間絶縁膜を成膜する段階と、前記層間絶縁膜を貫通して前記集積回路基板と電気的に接続されたコンタクトプラグを形成する段階と、前記層間絶縁膜及び前記コンタクトプラグ上にＣＭＰ阻止膜を含むフレーム（ｆｒａｍｅ）絶縁膜を成膜する段階と、前記フレーム絶縁膜をエッチングして前記各コンタクトプラグを露出させるトレンチを形成する段階と、前記トレンチの内部及び前記フレーム絶縁膜上に導電膜を成膜する段階と、前記ＣＭＰ阻止膜の上部面が露出するまで前記導電膜及び前記フレーム絶縁膜をＣＭＰ工程によって平坦化して前記トレンチの内部に相互隔離した下部電極を形成する段階と、前記層間絶縁膜が露出するまで前記フレーム絶縁膜の残余物を除去する段階とを含み、前記ＣＭＰ阻止膜を含む前記フレーム絶縁膜を成膜する段階は、前記層間絶縁膜上に下部犠牲酸化膜を成膜する段階と、前記下部犠牲酸化膜上に前記ＣＭＰ阻止膜を成膜する段階と、前記ＣＭＰ阻止膜上に上部犠牲酸化膜を成膜する段階とを含み、前記層間絶縁膜が露出するまで前記フレーム絶縁膜の残余物を除去する段階は、前記ＣＭＰ阻止膜上に残存する上部犠牲酸化膜の残余物をエッチング除去する段階を含み、前記ＣＭＰ阻止膜は前記下部犠牲酸化膜及び前記上部犠牲酸化膜に対してエッチング選択比を有する物質で成膜することを特徴とする集積回路素子のキャパシタ製造方法である。
【００２３】
また本発明は、前記フレーム絶縁膜を成膜する前に前記層間絶縁膜上にエッチング阻止膜を成膜する段階と、前記フレーム絶縁膜を除去した後に前記エッチング阻止膜を除去する段階とをさらに含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００２４】
また本発明は、前記層間絶縁膜はＢＰＳＧ膜及びＵＳＧ膜のいずれかで成膜することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００２５】
また本発明は、前記エッチング阻止膜は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜を含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００２６】
また本発明は、前記ＣＭＰ阻止膜は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜を含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００２８】
また本発明は、前記下部犠牲酸化膜はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜で成膜することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００２９】
また本発明は、前記導電膜及び前記フレーム絶縁膜を平坦化する段階は前記ＣＭＰ阻止膜の上部面が露出するまで前記導電膜及び前記上部犠牲酸化膜を平坦化することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３０】
また本発明は、前記層間絶縁膜が露出するまで前記フレーム絶縁膜の残余物を除去する段階は、前記ＣＭＰ阻止膜を除去する段階と、前記下部犠牲酸化膜を除去する段階とを含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３１】
また本発明は、前記導電膜を成膜する段階は、前記フレーム絶縁膜及び前記トレンチの内壁上に表面段差に沿うコンフォーマル（ｃｏｎｆｏｒｍａｌ）な導電膜を成膜する段階と、前記導電膜に囲まれたトレンチを完全に充填する平坦化絶縁膜を成膜する段階であり、前記下部電極内側壁間に残存する前記平坦化絶縁膜は前記フレーム絶縁膜の残余物と共に除去するか、または前記フレーム絶縁膜の残余物を除去した後で除去することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３２】
また本発明は、前記フレーム絶縁膜の残余物を除去した後に前記下部電極の表面上に半球形グレーンシリコン膜を成膜する段階をさらに含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３４】
また本発明は、表面段差を有する集積回路基板上に層間絶縁膜を成膜する段階と、前記層間絶縁膜をパターニングして前記集積回路基板を露出させるコンタクトホールを形成する段階と、前記コンタクトホール内に導電物質より成るコンタクトプラグを形成する段階と、前記層間絶縁膜及び前記コンタクトプラグを覆う下部犠牲酸化膜を成膜する段階と、前記下部犠牲酸化膜上にＣＭＰ阻止膜及び上部犠牲酸化膜を順次成膜する段階と、前記下部犠牲酸化膜、前記ＣＭＰ阻止膜及び前記上部犠牲酸化膜をパターニングして前記コンタクトプラグを露出させるトレンチを形成する段階と、前記トレンチ内部及び前記上部犠牲酸化膜上に導電膜を成膜する段階と、前記ＣＭＰ阻止膜の上部面が露出するまで前記導電膜及び前記上部犠牲酸化膜をＣＭＰ工程によって平坦化させて前記トレンチ内に下部電極を形成する段階と、前記ＣＭＰ阻止膜の低い部位上に残存する前記上部犠牲酸化膜の残余物をエッチング除去する段階と、前記ＣＭＰ阻止膜及び前記下部犠牲酸化膜を除去して前記下部電極の外側壁を露出させる段階とを含み、前記ＣＭＰ阻止膜は前記下部犠牲酸化膜及び前記上部犠牲酸化膜に対してエッチング選択比を有する物質で成膜することを特徴とする集積回路素子のキャパシタ製造方法である。
【００３５】
また本発明は、前記下部犠牲酸化膜を成膜する前にエッチング阻止膜を成膜する段階をさらに含み、前記エッチング阻止膜は前記下部犠牲酸化膜に対してエッチング選択比を有する物質を含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３６】
また本発明は、前記下部犠牲酸化膜はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜で成膜することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３７】
また本発明は、前記エッチング阻止膜は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜を含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３９】
また本発明は、前記ＣＭＰ阻止膜は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜を含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００４０】
また本発明は、前記下部犠牲酸化膜及び前記上部犠牲酸化膜は別々に成膜し、各々はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜で成膜することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００４１】
また本発明は、前記層間絶縁膜はＢＰＳＧ膜又はＰＳＧ膜で成膜することを特徴とする前記記載の集積回路素子のキャパシタ製造方法。
【００４２】
また本発明は、前記下部電極の外側壁を露出させた後に前記下部電極の表面上に半球形グレーンシリコン膜を成膜する段階をさらに含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００４３】
また本発明は、セルアレイ領域及び周辺回路領域を有する集積回路基板を準備する段階と、前記セルアレイ領域内に複数の第１トランジスタを形成する段階と、前記周辺回路領域内に複数の第２トランジスタを形成する段階と、前記第１トランジスタの間にセルパッドを形成する段階と、前記第１トランジスタ、前記第２トランジスタ及び前記セルパッドが形成された前記集積回路基板の表面を覆う下部層間絶縁膜を成膜する段階と、前記セルアレイ領域内の前記下部層間絶縁膜上に複数のビットラインを形成する段階と、前記周辺回路領域内の前記下部層間絶縁膜上に前記ビットラインより低密度な複数のビットラインを形成する段階と、前記セルアレイ領域内のビットライン、前記周辺回路領域内のビットラインおよび前記下部層間絶縁膜上に前記セルアレイ領域内のビットライン及び前記周辺回路領域内のビットラインの表面段差に沿うコンフォーマルな上部層間絶縁膜を成膜する段階と、前記上部層間絶縁膜及び前記下部層間絶縁膜をパターニングして前記複数のセルパッドのうち所定のセルパッドを露出させるコンタクトホールを形成する段階と、前記コンタクトホール内に導電物質より成るコンタクトプラグを形成する段階と、前記上部層間絶縁膜及び前記コンタクトプラグを覆うエッチング阻止膜を成膜する段階と、前記エッチング阻止膜上に下部犠牲酸化膜、ＣＭＰ阻止膜及び上部犠牲酸化膜を順次成膜する段階と、前記上部犠牲酸化膜、前記ＣＭＰ阻止膜、前記下部犠牲酸化膜及び前記エッチング阻止膜をパターニングして前記コンタクトプラグを露出させる複数のトレンチを形成する段階と、前記トレンチ内部及び前記上部犠牲酸化膜上に導電膜を成膜する段階と、前記ＣＭＰ阻止膜の上部面が露出するまで前記導電膜及び前記上部犠牲酸化膜をＣＭＰ工程によって平坦化させて前記各トレンチ内に下部電極を形成する段階と、前記周辺回路領域内の前記ＣＭＰ阻止膜の低い部位上に残存する前記上部犠牲酸化膜の残余物をエッチング除去する段階と、前記ＣＭＰ阻止膜及び前記下部犠牲酸化膜を除去して前記下部電極の外側壁を露出させる段階とを含み、前記ＣＭＰ阻止膜は前記下部犠牲酸化膜及び前記上部犠牲酸化膜に対してエッチング選択比を有する物質で成膜することを特徴とする集積回路素子のキャパシタ製造方法である。
【００４４】
また本発明は、前記エッチング阻止膜及び前記ＣＭＰ阻止膜は別々に成膜し、各々は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜で成膜し、前記下部犠牲酸化膜及び上部犠牲酸化膜は別々に成膜し、各々はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜で成膜することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００４５】
また本発明は、前記下部電極の外側壁を露出させた後に前記下部電極の表面上に半球形グレーンシリコン膜を成膜する段階をさらに含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００４６】
【発明の実施の形態】
以下、添付した図面を参照して本発明の好ましい実施形態を詳細に説明する。
なお、素子分離膜及びトランジスタ形成法等、広く知られている工程は、簡単にまたは省略して説明する。
【００４７】
図１〜図８は本発明の一実施形態に係るスタックキャパシタの製造方法を説明するための断面図である。
【００４８】
まず、図１を参照して説明する。集積回路基板２００、望ましくはシリコン基板または半導体基板が提供される。ＤＲＡＭ素子作成に際して、半導体基板は情報を貯えるメモリセルが形成されるセルアレイ領域及びメモリセルを駆動させるための集積回路が形成される周辺回路領域から構成される。素子分離工程により半導体基板の所定領域に活性領域を限定するための素子分離膜を成膜する。素子分離工程としてはトレンチアイソレーション技術又はＬＯＣＯＳ技術が広く用いられている。
【００４９】
セルアレイ領域及び周辺回路領域に複数のトランジスタ２０２を形成する（発明の明瞭な説明のために図１〜図８の周辺回路領域にのみ複数のトランジスタを示した）。よく知られるように、セルアレイ領域に形成されるトランジスタの密度は高く、周辺回路領域に形成されるトランジスタの密度は低い。このため、セルアレイ領域内にコンタクトホールを形成する際には、精巧なフォトリソグラフィー工程が要求される。セルアレイ領域にポリシリコン膜のような導電物質膜でセルパッド２０３を形成する。トランジスタ２０２及びセルパッド２０３を形成する工程は既に広く知られているのでこれらに対する詳細な説明は省略する。
【００５０】
トランジスタ２０２及びセルパッド２０３を形成した後に、表面上に下部層間絶縁膜２０４を通常のＣＶＤ技術を使用して約７０００〜９０００Åの厚さに成膜する。下部層間絶縁膜２０４は、広く知られているＵＳＧ膜又はＢＰＳＧ膜のような絶縁膜で成膜するのが望ましい。
【００５１】
次に、下部層間絶縁膜２０４上に、選択されたセルパッド（図示せず）を通じてトランジスタのソース（又はドレーン）と電気的に連結されたビットラインパターン２０６を形成する。図面に示すように、セルアレイ領域に形成されるビットラインパターン２０６の密度は高く、周辺回路領域に形成されるビットラインパターン２０６の密度は低い。ここで、周辺回路領域に形成されるビットラインパターン２０６は局部配線の役割を果たす。
【００５２】
ビットラインパターン２０６を含む基板表面上に上部層間絶縁膜２０８を成膜する。上部層間絶縁膜２０８はビットラインパターン２０６の表面プロファイルに沿って形成されるため凹凸のある表面を有する。即ち、ビットラインパターン２０６の密度が低い周辺回路領域に形成される上部層間絶縁膜２０８の表面には段差「Ｈ1」ができる。上部層間絶縁膜２０８はＢＰＳＧ膜又はＰＳＧ膜のようなよく知られた酸化膜で成膜するのが望ましい。例えば、ＢＰＳＧ膜は約４００℃の温度でＢＰＳＧ物質を蒸着して、ＢＰＳＧ物質を８００〜８５０℃の温度でリフローさせて成膜する。
【００５３】
従来の技術と異なり、この実施形態においては後工程でＣＭＰ阻止膜が成膜されるので上部犠牲酸化膜２１８の低い部位上に残存するポリシリコン等の残余物に対するＣＭＰ工程を省略し得る。
【００５４】
以下、図２を参照して説明する。後工程で形成されるキャパシタの下部電極（下部電極）と接続されるセルパッド２０３を露出させるため、上部層間絶縁膜２０８及び下部層間絶縁膜２０４をパターニングしてコンタクトホールを形成する。上部層間絶縁膜２０８上にコンタクトホールを充填する導電膜、例えば、ポリシリコン膜を成膜し、上部層間絶縁膜２０８の上部面が露出するまで導電膜をエッチバックしてコンタクトホールの内部にコンタクトプラグ２１２を形成する。
【００５５】
コンタクトプラグ２１２を形成した後に、上部層間絶縁膜２０８及びコンタクトプラグ２１２上にトレンチエッチング阻止膜２１０を１０〜２０００Åの厚さに成膜する。トレンチエッチング阻止膜２１０は後工程で成膜される下部犠牲酸化膜に対してエッチング選択比を有する物質膜、例えば窒化シリコン膜で成膜するのが望ましい。なお、トレンチエッチング阻止膜２１０は成膜しなくてもよい。この窒化シリコン膜は下部犠牲酸化膜をエッチングしてトレンチを形成する時エッチング阻止膜の役割を果たす。しかし、トレンチエッチング阻止膜２１０は窒化シリコン膜以外の適切な物質膜、例えば酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜又は窒化ボロン膜等で成膜してもよい。
【００５６】
一方、上部層間絶縁膜２０８及び下部層間絶縁膜２０４を貫通するコンタクトホールを形成する前に上部層間絶縁膜２０８上にエッチング阻止膜２１０を成膜してもよい。この際、エッチング阻止膜２１０、上部層間絶縁膜２０８及び下部層間絶縁膜２０４をパターニングしてコンタクトホールを形成する。その後、コンタクトホール内にコンタクトプラグ２１２を形成する。
【００５７】
以下、図３を参照して説明する。エッチング阻止膜２１０及びコンタクトプラグ２１２が形成された基板上にフレーム絶縁膜を成膜する。そして、フレーム絶縁膜及びエッチング阻止膜２１０をパターニングしてコンタクトプラグ２１２を露出させるトレンチ２２０を形成する。
【００５８】
フレーム絶縁膜は下部犠牲酸化膜２１４、ＣＭＰ阻止膜２１６及び上部犠牲酸化膜２１８を順次積層させて成膜するのが望ましい。下部犠牲酸化膜２１４の厚さによりキャパシタの下部電極の高さが決定する。この実施形態では、下部犠牲酸化膜２１４は５０００〜２００００Åの厚さに成膜するのが好ましい。また、下部犠牲酸化膜２１４はＢＰＳＧ膜、ＵＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜又はＰＥ−ＴＥＯＳ膜で成膜するのが望ましい。このとき、下部犠牲酸化膜２１４の表面は図に示すような第２段差「Ｈ2」を有するプロファイルを示す。
【００５９】
ＣＭＰ阻止膜２１６は絶縁膜に対してエッチング選択比を有する物質膜で成膜することが望ましい。ＣＭＰ阻止膜２１６は窒化シリコン膜であることがより望ましい。しかし、ＣＭＰ阻止膜２１６は窒化シリコン膜以外に酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜又は窒化ボロン膜等で成膜してもよい。
【００６０】
ＣＭＰ阻止膜２１６は１０〜２０００Åの厚さに成膜するのが望ましい。後工程で形成されるキャパシタの下部電極を電気的に相互隔離するＣＭＰ工程を実施する際、ＣＭＰ阻止膜２１６はエッチング阻止膜の役割を果たす。また、これにより、全ての下部電極を均一な高さにすることができる。上部犠牲酸化膜２１８も下部犠牲酸化膜２１４と同じくＢＰＳＧ膜、ＵＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜又はＰＥ−ＴＥＯＳ膜で成膜するのが望ましい。
【００６１】
以下、図４を参照して説明する。上部犠牲酸化膜２１８上にトレンチ２２０を充填する導電膜２２２ａ、例えばポリシリコン膜を望ましくはＣＶＤを用いて成膜する。この際、ポリシリコン膜は２０００〜１００００Åの厚さに成膜するのが望ましい。
【００６２】
図５に示すように、ＣＭＰ工程によりＣＭＰ阻止膜２１６が露出するまで導電膜２２２ａ及び上部犠牲酸化膜２１８を平坦化させ、各トレンチ２２０内に導電膜パターン、即ち下部電極２２４ａを形成する。この際、周辺回路領域のＣＭＰ阻止膜２１６の低い部位上に上部犠牲酸化膜の残余物２１８ａが残存する。上部犠牲酸化膜の残余物２１８ａを通常の酸化膜エッチング工程で除去し、図６に示すように周辺回路領域のＣＭＰ阻止膜２１６の表面全体を露出させる。
【００６３】
ＣＭＰ阻止膜２１６を除去した後に、エッチング阻止膜２１０の上部面が露出するまで下部犠牲酸化膜２１４を除去して図７に示すように下部電極２２４ａの外側壁を露出させる。エッチング阻止膜２１０は下部犠牲酸化膜２１４を除去した後に除去してもよい。
【００６４】
しかし、従来方法のようにＣＭＰ阻止膜２１６を成膜しない場合には、２回のＣＭＰ工程が必要となる。すなわち、上部犠牲酸化膜２１８の上部面が露出するまでの第１ＣＭＰ工程と、上部犠牲酸化膜２１８の低い部位上に残存するポリシリコン等の残余物を完全に除去するまでの第２ＣＭＰ工程の実施をしなければならない。ここで、第２ＣＭＰ工程は余分なコストを発生させると同時に工程の複雑性を招く。
【００６５】
次いで、図８に示すように下部電極２２４ａの表面積を広げるために通常の方法で下部電極２２４ａの表面上に半球形グレーンのシリコン膜２２６ａを成膜する。続けて、下部電極２２４ａ上に表面段差に沿うコンフォーマルなキャパシタ誘電体膜（図示せず）を成膜する。この誘電体膜は窒化膜／酸化膜の二層膜、酸化膜／窒化膜／酸化膜の三層膜、又は酸化タンタル膜（Ｔａ2Ｏ5）のような高誘電体膜で成膜することができる。そして、誘電体膜上に望ましくは化学気相蒸着工程を使用して上部電極（図示せず）を形成する。上部電極が形成された基板上に配線を施し、パッシベーション工程を通常の方法で実施する。
【００６６】
前述したように本発明では、下部犠牲酸化膜上にＣＭＰ阻止膜を成膜することにより上部層間絶縁膜２０８に対するＣＭＰ工程が不必要なキャパシタ製造方法が提供される。その結果、製造工程のコストを低減させうるだけではなく、製造工程を単純化することもできる。
【００６７】
次に、図９〜図１２を参照して本発明に係る他の実施形態を説明する。本発明の第２実施形態は上記説明した第１実施形態と異なり、シリンダ型キャパシタの形成方法に関するものである。図９〜図１２において、図１〜図８に示したものと同一の機能を有する構成要素に対しては同じ参照番号で表示し、これらに対する説明は省略する。また、第２実施形態のトレンチを形成する方法は図１〜図３で説明した第１実施形態のトレンチを形成する方法と同一である。従って、これらに対する説明も省略する。
【００６８】
図３に示した第１実施形態と同一方法でトレンチを形成した後に、図９に示すように、上部犠牲酸化膜２１８の上部及びトレンチの内部に表面段差に沿うコンフォーマルな導電膜２２２ｂを成膜する。導電膜２２２ｂは１００〜１０００Åの厚さを有するポリシリコン膜で成膜するのが望ましい。しかし、導電膜２２２ｂの厚さは工程条件により変えてもよい。
【００６９】
図１０に示すように、導電膜２２２ｂ上にトレンチを完全に充填する平坦化絶縁膜２２８ａを成膜する。平坦化絶縁膜２２８ａは１００〜５０００Åの厚膜に成膜してトレンチの内部を完全に充填する。この平坦化絶縁膜２２８ａは後で平坦化工程が実施される際、トレンチ内部の導電膜２２２ｂを保護する役割を果たす。平坦化絶縁膜２２８ａはＢＰＳＧ膜、ＵＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜が成膜されることが望ましい。
【００７０】
ＣＭＰ阻止膜２１６の上部面が露出するまで平坦化絶縁膜２２８ａ、導電膜２２２ｂ及び上部犠牲酸化膜２１８をＣＭＰ工程で平坦化させ、周辺回路領域のＣＭＰ阻止膜２１６の低い部位上に残存する上部犠牲酸化膜の残余物及びＣＭＰ阻止膜２１６を第１実施形態と同一方法で除去する。
【００７１】
ＣＭＰ阻止膜２１６を除去した後に、トレンチの内部に残存する平坦化絶縁膜２２８ａ及び下部犠牲酸化膜２１４を除去して図１１に示すようにシリンダ型の下部電極２２４ｂの内面壁及び外側壁を露出させる。下部電極の表面積を広げるために、下部電極の露出した表面上に図１２に示すように半球形グレーンのシリコン膜２２６ｂを成膜する。
【００７２】
次に、下部電極２２４ｂ上に表面段差に沿うコンフォーマルな誘電体膜（図示せず）及び上部電極（図示せず）を順次に形成する。誘電体膜及び上部電極は本発明の第１実施形態と同一方法で形成する。
【００７３】
図１３及び図１４は本発明の第３実施形態に係るキャパシタ形成方法を説明するための断面図である。本発明の第３実施形態は第２実施形態と同じくシリンダ型のキャパシタ製造方法に関するものである。しかし、第３実施形態の半球形グレーンのシリコン膜を成膜する工程段階は、第２実施形態の半球形グレーンのシリコン膜を成膜する工程段階と異なる。図１３及び図１４において、図９〜図１１に示したものと同一の機能を有する構成要素については同一の参照番号で表示してこれらに対する説明は省略する。
【００７４】
図１３に示すように、図９の導電膜２２２ｂに該当する導電膜２２２ｃを成膜した後に、導電膜２２２ｃ上に半球形グレーンのシリコン膜２２６ｃを成膜し、半球形グレーンのシリコン膜２２６ｃ上にトレンチを完全に充填する平坦化絶縁膜２２８ｂを成膜する。ＣＭＰ阻止膜２１６の上部面が露出するまで平坦化絶縁膜２２８ｂ、半球形グレーンのシリコン膜２２６ｃ、導電膜２２２ｃ及び上部犠牲酸化膜２１８をＣＭＰ工程で平坦化させ、各トレンチ内にシリンダ型の下部電極２２４ｃを形成する。次に、周辺回路領域のＣＭＰ阻止膜２１６の低い部位上に残存する上部犠牲酸化膜及びＣＭＰ阻止膜２１６を第２実施形態と同一方法で除去する。続いて、図１４に示すように、シリンダ型の下部電極２２４ｃ内に残存する平坦化絶縁膜を除去して下部電極２２４ｃの内面、即ち下部電極２２４ｃの内面に形成された半球形グレーンのシリコン膜２２６ｃを露出させる。
【００７５】
第３実施形態においては、半球形グレーンのシリコン膜２２６ｃは図１４に示すようにシリンダ型の下部電極２２４ｃの内壁面にのみ形成される。下部電極２２４ｃ内に残存する平坦化絶縁膜２２８ｂを除去する際に、下部犠牲酸化膜２１４を共に除去してもよい。
【００７６】
【発明の効果】
前述したように、本発明によりＣＭＰ工程の回数を減少させることができ、キャパシタの製造コストを低減させるだけではなく、製造工程を単純化させることが可能になった。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、上部層間絶縁膜を成膜した後の断面図である。
【図２】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、エッチング阻止膜を成膜した後の断面図である。
【図３】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、コンタクトプラグを露出させた後の断面図である。
【図４】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、導電膜を成膜した後の断面図である。
【図５】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、ＣＭＰ阻止膜が露出するまでＣＭＰ工程を行った後の断面図である。
【図６】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、上部犠牲酸化膜の残余物を除去した後の断面図である。
【図７】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、下部電極を露出させた後の断面図である。
【図８】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、下部電極表面上に半球形グレーンのシリコン膜を成膜した後の断面図である。
【図９】 本発明の他の実施形態に係るキャパシタの下部電極形成方法で、コンフォーマルな導電膜を成膜した後の断面図である。
【図１０】 本発明の他の実施形態に係るキャパシタの下部電極形成方法で、平坦化絶縁膜を成膜した後の断面図である。
【図１１】 本発明の他の実施形態に係るキャパシタの下部電極形成方法で、シリンダ型の下部電極を露出させた後の断面図である。
【図１２】 本発明の他の実施形態に係るキャパシタの下部電極形成方法で、下部電極上に半球形グレーンのシリコン膜を成膜した後の断面図である。
【図１３】 本発明のさらに他の実施形態に係るキャパシタの下部電極形成方法で、平坦化絶縁膜を成膜した後の断面図である。
【図１４】 本発明のさらに他の実施形態に係るキャパシタの下部電極形成方法で、シリンダ型の下部電極内に残存する平坦化絶縁膜を除去した後の断面図である。
【符号の説明】
２００ 基板
２０２ トランジスタ
２０３ セルパッド
２０４ 下部層間絶縁膜
２０６ ビットラインパターン
２０８ 上部層間絶縁膜
２１０ エッチング阻止膜
２１２ コンタクトプラグ
２１４ 下部犠牲酸化膜
２１６ ＣＭＰ阻止膜
２１８ 上部犠牲酸化膜
２１８ａ 上部犠牲酸化膜の残余物
２２０ トレンチ
２２２ａ、ｂ、ｃ 導電膜
２２４ａ、ｂ、ｃ 下部電極
２２６ａ、ｂ、ｃ 半球形グレーンシリコン膜
２２８ａ、ｂ 平坦化絶縁膜
【発明の属する技術分野】
本発明は半導体素子におけるキャパシタ製造方法に関するものであり、特にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を省略しうる集積回路素子のキャパシタ製造方法に関するものである。
【０００２】
【従来の技術】
一般的にＤＲＡＭ素子は多くのメモリセルを含み、メモリセルはＤＲＡＭ素子の情報が貯えられる１ビット分の作用をする。各メモリセルは一般に１つのストレージキャパシタと１つのトランジスタ（アクセストランジスタ）とで構成される。トランジスタのドレーン（又はソース）はストレージキャパシタの一方の電極と接続される。トランジスタのソース（又はドレーン）及びゲート電極はそれぞれビットラインと呼ばれる外部配線及びワードラインに接続される。キャパシタのもう一方の電極には基準電圧が加えられる。
【０００３】
ＤＲＡＭメモリセルの製造方法は、トランジスタ、キャパシタ及び外部回路と連結のためのコンタクトを形成する工程を含む。今までＤＲＡＭメモリセルに主に使用されてきたキャパシタは比較的簡単な工程で形成することが可能な平板型（ｐｌａｎｎｅｒ ｔｙｐｅ）のキャパシタであった。
【０００４】
しかし、高集積ＤＲＡＭ素子を製造するためにはメモリセルをサブミクロンのサイズに縮小しなければならない。これによりキャパシタが占める面積が縮小し、この場合に、平板キャパシタのキャパシタンスは大きく減少する。このようにセルキャパシタンスが減少すると、信号対雑音比率が減少してアルファ粒子（ａｌｐｈａ ｐａｒｔｉｃｌｅ）の干渉に起因するソフトエラーが増加する。このため、小さいメモリセルを平板キャパシタで製造する場合には信頼性が落ちる。
【０００５】
また、キャパシタンスが減少することにより、ストレージキャパシタに貯えられた電荷をより頻繁にリフレッシュしなければならないので、ＤＲＡＭ素子の機能はさらに劣化する。従って、ストレージキャパシタの誘電膜としてタンタル酸化膜（Ｔａ2Ｏ5）のような高誘電膜を使用しても、平板キャパシタは高性能ＤＲＡＭ素子に十分なキャパシタンスを提供できない。
【０００６】
このような問題点を解決するためにトレンチキャパシタ（米国特許第５３７４５８０号）及びスタックキャパシタ（米国特許第５０２１３５７号）の開発が行われてきた。しかし、トレンチキャパシタはよく知られるように誘電体膜のリーク電流の問題のため実用化は困難である。従って、最近はスタックキャパシタが広く用いられている。
【０００７】
例えば、米国特許第５７６３３０４号、米国特許第５６６８０３６号及び米国特許第５７１７２３６号はスタックキャパシタの下部に形成される層間絶縁膜に対してＣＭＰ工程を適用するスタックキャパシタを開示する。従来の方法では、ＣＭＰは層間絶縁膜を平坦化させる工程だけではなく、下部電極を相互に隔離するための工程においても使用される。
【０００８】
よく知られるように、ＣＭＰ工程は高コスト、低生産性、工程の複雑化及び高欠陥密度等の問題点がある。従って、ＣＭＰ工程の回数が少ないキャパシタ製造方法の開発が求められている。
【０００９】
【発明が解決しようとする課題】
上記問題点に鑑み、本発明は、ＣＭＰの使用を最低限にするスタックキャパシタの形成方法を提供することを目的とする。
【００１０】
また、層間絶縁膜に対するＣＭＰ工程を省略することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の上記目的を達成するための本発明の特徴１つは下部犠牲酸化膜上にＣＭＰ工程の終点検出のためのＣＭＰ阻止膜を成膜することにある。このＣＭＰ阻止膜により層間絶縁膜に対するＣＭＰ工程の省略が可能になる。
【００１２】
本発明は、まず活性領域及び非活性領域を限定する工程、トランジスタを形成する工程及びビットラインを形成する工程を経た集積回路基板上に層間絶縁膜を成膜する。セルアレイ領域にはトランジスタ及びビットラインが高密度で形成され、周辺回路領域にはトランジスタのみが低密度で形成されるため、セルアレイ領域及び周辺回路領域の間に層間絶縁膜の表面段差が発生する。層間絶縁膜はＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜及びＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜の少なくともいずれか１つで成膜することが望ましい。特に、層間絶縁膜をＢＰＳＧ膜で成膜する場合には、ＣＶＤ（化学蒸着法）工程でＢＰＳＧ膜を蒸着した後所定の温度でリフローすることによりＢＰＳＧ膜の表面トポロジーが緩和される。
【００１３】
セルアレイ領域のパターンは高密度なためセルアレイ領域上に成膜された層間絶縁膜は比較的平らな表面を有する反面、周辺回路領域のパターン密度は低いので周辺回路領域上に成膜された層間絶縁膜の表面は凹凸を有する。
【００１４】
次にコンタクトプラグが層間絶縁膜内に形成される。コンタクトプラグは集積回路基板と電気的に接続される。従来技術と異なり、層間絶縁膜に対してＣＭＰ工程は実施しない。
【００１５】
層間絶縁膜上に層間絶縁膜の表面トポロジーに沿って下部犠牲酸化膜を成膜する。下部犠牲酸化膜は少なくとも形成しようとする下部電極（ｓｔｏｒａｇｅ ｎｏｄｅ）の高さと同一の厚さに成膜する。この下部犠牲酸化膜にはＢＰＳＧ膜、ＵＳＧ膜、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜又はＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等が成膜される。その後、下部犠牲酸化膜上に下部犠牲酸化膜の表面トポロジーに沿ったＣＭＰ阻止膜を成膜する。ＣＭＰ阻止膜は窒化シリコン膜、酸化アルミニウム膜（Ａｌ2Ｏ3）、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１つの膜を成膜するのが望ましい。後工程のＣＭＰ工程に対して工程的に余裕を持たせるために、ＣＭＰ阻止膜上に上部犠牲酸化膜が成膜される。
【００１６】
フォトリソグラフィを利用して上部犠牲酸化膜、ＣＭＰ阻止膜及び下部犠牲酸化膜をエッチングしてコンタクトプラグを露出させるトレンチを形成する。トレンチ内部及び上部犠牲酸化膜上に下部電極を形成するための導電物質を蒸着する。そして、ＣＭＰ阻止膜が露出するまでＣＭＰ工程により導電物質を及び上部犠牲酸化膜平坦化してトレンチ内に下部電極を形成する。続いて、ＣＭＰ阻止膜及びＣＭＰ阻止膜の低い部位に残存する上部犠牲酸化膜を除去する。
【００１７】
前述した方法で、下部犠牲酸化膜を成膜する前にエッチング阻止膜を追加で成膜してもよい。より詳細には、コンタクトプラグを形成した後に層間絶縁膜及びコンタクトプラグ上に窒化膜より成るエッチング阻止膜を成膜する。エッチング阻止膜は下部犠牲酸化膜内にトレンチを形成する工程に余裕を持たせる、即ちエッチング余裕度を増加させる。また、このエッチング阻止膜はキャパシタの面積をさらに広げるために効果的に利用できる。
【００１８】
ＣＭＰ阻止膜及び上部犠牲酸化膜の残余物を除去した後に、下部電極の外部の下部犠牲酸化膜を除去して下部電極の外側壁を露出させる。層間絶縁膜上にエッチング阻止膜を成膜した場合には、下部犠牲酸化膜を除去した後に前記エッチング阻止膜を追加で除去することができる。
【００１９】
この方法はまた、下部電極の外側壁及び上部面上に半球形グレーン（ＨＳＧ；ｈｅｍｉｓｐｈｅｒｉｃａｌ ｇｒａｉｎ）のシリコン膜を成膜する工程を含んでもよい。これは下部電極の表面積を広げてキャパシタンスを増加させるためである。
【００２０】
他の方法で、シリンダ型スタックキャパシタを形成することもできる。これを詳しく説明する。下部犠牲酸化膜、ＣＭＰ阻止膜及び上部犠牲酸化膜より成る絶縁膜内に下部電極のためのトレンチを形成した後に、トレンチが形成された半導体基板の表面上にトレンチの表面段差に沿った導電物質を蒸着する。続いて、導電物質上にトレンチを完全に充填する平坦化絶縁膜を成膜する。この平坦化絶縁膜は後述するＣＭＰ工程を実施する際のトレンチ内部への損傷及び汚染を防止する。ＣＭＰ阻止膜が露出するまで平坦化絶縁膜、導電膜及び上部犠牲酸化膜をＣＭＰ工程で平坦化する。残存する上部犠牲酸化膜及びＣＭＰ阻止膜を除去した後、トレンチの内部に残存する平坦化絶縁膜を除去してシリンダ型の下部電極の内面を露出させる。これにより、トレンチの内部にシリンダ型下部電極が形成される。
【００２１】
この方法はまた、シリンダ型下部電極の露出した表面上に半球形グレーン（ＨＳＧ）のシリコン膜を成膜する工程を追加してもよい。これにより下部電極の表面積を広げ、キャパシタのキャパシタンスを増加させるためである。半球形グレーンのシリコン膜は導電膜を成膜した後、または平坦化絶縁膜を除去した後、のいずれで成膜してもよい。
【００２２】
すなわち本発明は、集積回路基板上に表面段差を有する層間絶縁膜を成膜する段階と、前記層間絶縁膜を貫通して前記集積回路基板と電気的に接続されたコンタクトプラグを形成する段階と、前記層間絶縁膜及び前記コンタクトプラグ上にＣＭＰ阻止膜を含むフレーム（ｆｒａｍｅ）絶縁膜を成膜する段階と、前記フレーム絶縁膜をエッチングして前記各コンタクトプラグを露出させるトレンチを形成する段階と、前記トレンチの内部及び前記フレーム絶縁膜上に導電膜を成膜する段階と、前記ＣＭＰ阻止膜の上部面が露出するまで前記導電膜及び前記フレーム絶縁膜をＣＭＰ工程によって平坦化して前記トレンチの内部に相互隔離した下部電極を形成する段階と、前記層間絶縁膜が露出するまで前記フレーム絶縁膜の残余物を除去する段階とを含み、前記ＣＭＰ阻止膜を含む前記フレーム絶縁膜を成膜する段階は、前記層間絶縁膜上に下部犠牲酸化膜を成膜する段階と、前記下部犠牲酸化膜上に前記ＣＭＰ阻止膜を成膜する段階と、前記ＣＭＰ阻止膜上に上部犠牲酸化膜を成膜する段階とを含み、前記層間絶縁膜が露出するまで前記フレーム絶縁膜の残余物を除去する段階は、前記ＣＭＰ阻止膜上に残存する上部犠牲酸化膜の残余物をエッチング除去する段階を含み、前記ＣＭＰ阻止膜は前記下部犠牲酸化膜及び前記上部犠牲酸化膜に対してエッチング選択比を有する物質で成膜することを特徴とする集積回路素子のキャパシタ製造方法である。
【００２３】
また本発明は、前記フレーム絶縁膜を成膜する前に前記層間絶縁膜上にエッチング阻止膜を成膜する段階と、前記フレーム絶縁膜を除去した後に前記エッチング阻止膜を除去する段階とをさらに含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００２４】
また本発明は、前記層間絶縁膜はＢＰＳＧ膜及びＵＳＧ膜のいずれかで成膜することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００２５】
また本発明は、前記エッチング阻止膜は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜を含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００２６】
また本発明は、前記ＣＭＰ阻止膜は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜を含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００２８】
また本発明は、前記下部犠牲酸化膜はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜で成膜することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００２９】
また本発明は、前記導電膜及び前記フレーム絶縁膜を平坦化する段階は前記ＣＭＰ阻止膜の上部面が露出するまで前記導電膜及び前記上部犠牲酸化膜を平坦化することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３０】
また本発明は、前記層間絶縁膜が露出するまで前記フレーム絶縁膜の残余物を除去する段階は、前記ＣＭＰ阻止膜を除去する段階と、前記下部犠牲酸化膜を除去する段階とを含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３１】
また本発明は、前記導電膜を成膜する段階は、前記フレーム絶縁膜及び前記トレンチの内壁上に表面段差に沿うコンフォーマル（ｃｏｎｆｏｒｍａｌ）な導電膜を成膜する段階と、前記導電膜に囲まれたトレンチを完全に充填する平坦化絶縁膜を成膜する段階であり、前記下部電極内側壁間に残存する前記平坦化絶縁膜は前記フレーム絶縁膜の残余物と共に除去するか、または前記フレーム絶縁膜の残余物を除去した後で除去することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３２】
また本発明は、前記フレーム絶縁膜の残余物を除去した後に前記下部電極の表面上に半球形グレーンシリコン膜を成膜する段階をさらに含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３４】
また本発明は、表面段差を有する集積回路基板上に層間絶縁膜を成膜する段階と、前記層間絶縁膜をパターニングして前記集積回路基板を露出させるコンタクトホールを形成する段階と、前記コンタクトホール内に導電物質より成るコンタクトプラグを形成する段階と、前記層間絶縁膜及び前記コンタクトプラグを覆う下部犠牲酸化膜を成膜する段階と、前記下部犠牲酸化膜上にＣＭＰ阻止膜及び上部犠牲酸化膜を順次成膜する段階と、前記下部犠牲酸化膜、前記ＣＭＰ阻止膜及び前記上部犠牲酸化膜をパターニングして前記コンタクトプラグを露出させるトレンチを形成する段階と、前記トレンチ内部及び前記上部犠牲酸化膜上に導電膜を成膜する段階と、前記ＣＭＰ阻止膜の上部面が露出するまで前記導電膜及び前記上部犠牲酸化膜をＣＭＰ工程によって平坦化させて前記トレンチ内に下部電極を形成する段階と、前記ＣＭＰ阻止膜の低い部位上に残存する前記上部犠牲酸化膜の残余物をエッチング除去する段階と、前記ＣＭＰ阻止膜及び前記下部犠牲酸化膜を除去して前記下部電極の外側壁を露出させる段階とを含み、前記ＣＭＰ阻止膜は前記下部犠牲酸化膜及び前記上部犠牲酸化膜に対してエッチング選択比を有する物質で成膜することを特徴とする集積回路素子のキャパシタ製造方法である。
【００３５】
また本発明は、前記下部犠牲酸化膜を成膜する前にエッチング阻止膜を成膜する段階をさらに含み、前記エッチング阻止膜は前記下部犠牲酸化膜に対してエッチング選択比を有する物質を含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３６】
また本発明は、前記下部犠牲酸化膜はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜で成膜することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３７】
また本発明は、前記エッチング阻止膜は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜を含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００３９】
また本発明は、前記ＣＭＰ阻止膜は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜を含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００４０】
また本発明は、前記下部犠牲酸化膜及び前記上部犠牲酸化膜は別々に成膜し、各々はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜で成膜することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００４１】
また本発明は、前記層間絶縁膜はＢＰＳＧ膜又はＰＳＧ膜で成膜することを特徴とする前記記載の集積回路素子のキャパシタ製造方法。
【００４２】
また本発明は、前記下部電極の外側壁を露出させた後に前記下部電極の表面上に半球形グレーンシリコン膜を成膜する段階をさらに含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００４３】
また本発明は、セルアレイ領域及び周辺回路領域を有する集積回路基板を準備する段階と、前記セルアレイ領域内に複数の第１トランジスタを形成する段階と、前記周辺回路領域内に複数の第２トランジスタを形成する段階と、前記第１トランジスタの間にセルパッドを形成する段階と、前記第１トランジスタ、前記第２トランジスタ及び前記セルパッドが形成された前記集積回路基板の表面を覆う下部層間絶縁膜を成膜する段階と、前記セルアレイ領域内の前記下部層間絶縁膜上に複数のビットラインを形成する段階と、前記周辺回路領域内の前記下部層間絶縁膜上に前記ビットラインより低密度な複数のビットラインを形成する段階と、前記セルアレイ領域内のビットライン、前記周辺回路領域内のビットラインおよび前記下部層間絶縁膜上に前記セルアレイ領域内のビットライン及び前記周辺回路領域内のビットラインの表面段差に沿うコンフォーマルな上部層間絶縁膜を成膜する段階と、前記上部層間絶縁膜及び前記下部層間絶縁膜をパターニングして前記複数のセルパッドのうち所定のセルパッドを露出させるコンタクトホールを形成する段階と、前記コンタクトホール内に導電物質より成るコンタクトプラグを形成する段階と、前記上部層間絶縁膜及び前記コンタクトプラグを覆うエッチング阻止膜を成膜する段階と、前記エッチング阻止膜上に下部犠牲酸化膜、ＣＭＰ阻止膜及び上部犠牲酸化膜を順次成膜する段階と、前記上部犠牲酸化膜、前記ＣＭＰ阻止膜、前記下部犠牲酸化膜及び前記エッチング阻止膜をパターニングして前記コンタクトプラグを露出させる複数のトレンチを形成する段階と、前記トレンチ内部及び前記上部犠牲酸化膜上に導電膜を成膜する段階と、前記ＣＭＰ阻止膜の上部面が露出するまで前記導電膜及び前記上部犠牲酸化膜をＣＭＰ工程によって平坦化させて前記各トレンチ内に下部電極を形成する段階と、前記周辺回路領域内の前記ＣＭＰ阻止膜の低い部位上に残存する前記上部犠牲酸化膜の残余物をエッチング除去する段階と、前記ＣＭＰ阻止膜及び前記下部犠牲酸化膜を除去して前記下部電極の外側壁を露出させる段階とを含み、前記ＣＭＰ阻止膜は前記下部犠牲酸化膜及び前記上部犠牲酸化膜に対してエッチング選択比を有する物質で成膜することを特徴とする集積回路素子のキャパシタ製造方法である。
【００４４】
また本発明は、前記エッチング阻止膜及び前記ＣＭＰ阻止膜は別々に成膜し、各々は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜で成膜し、前記下部犠牲酸化膜及び上部犠牲酸化膜は別々に成膜し、各々はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜で成膜することを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００４５】
また本発明は、前記下部電極の外側壁を露出させた後に前記下部電極の表面上に半球形グレーンシリコン膜を成膜する段階をさらに含むことを特徴とする前記記載の集積回路素子のキャパシタ製造方法である。
【００４６】
【発明の実施の形態】
以下、添付した図面を参照して本発明の好ましい実施形態を詳細に説明する。
なお、素子分離膜及びトランジスタ形成法等、広く知られている工程は、簡単にまたは省略して説明する。
【００４７】
図１〜図８は本発明の一実施形態に係るスタックキャパシタの製造方法を説明するための断面図である。
【００４８】
まず、図１を参照して説明する。集積回路基板２００、望ましくはシリコン基板または半導体基板が提供される。ＤＲＡＭ素子作成に際して、半導体基板は情報を貯えるメモリセルが形成されるセルアレイ領域及びメモリセルを駆動させるための集積回路が形成される周辺回路領域から構成される。素子分離工程により半導体基板の所定領域に活性領域を限定するための素子分離膜を成膜する。素子分離工程としてはトレンチアイソレーション技術又はＬＯＣＯＳ技術が広く用いられている。
【００４９】
セルアレイ領域及び周辺回路領域に複数のトランジスタ２０２を形成する（発明の明瞭な説明のために図１〜図８の周辺回路領域にのみ複数のトランジスタを示した）。よく知られるように、セルアレイ領域に形成されるトランジスタの密度は高く、周辺回路領域に形成されるトランジスタの密度は低い。このため、セルアレイ領域内にコンタクトホールを形成する際には、精巧なフォトリソグラフィー工程が要求される。セルアレイ領域にポリシリコン膜のような導電物質膜でセルパッド２０３を形成する。トランジスタ２０２及びセルパッド２０３を形成する工程は既に広く知られているのでこれらに対する詳細な説明は省略する。
【００５０】
トランジスタ２０２及びセルパッド２０３を形成した後に、表面上に下部層間絶縁膜２０４を通常のＣＶＤ技術を使用して約７０００〜９０００Åの厚さに成膜する。下部層間絶縁膜２０４は、広く知られているＵＳＧ膜又はＢＰＳＧ膜のような絶縁膜で成膜するのが望ましい。
【００５１】
次に、下部層間絶縁膜２０４上に、選択されたセルパッド（図示せず）を通じてトランジスタのソース（又はドレーン）と電気的に連結されたビットラインパターン２０６を形成する。図面に示すように、セルアレイ領域に形成されるビットラインパターン２０６の密度は高く、周辺回路領域に形成されるビットラインパターン２０６の密度は低い。ここで、周辺回路領域に形成されるビットラインパターン２０６は局部配線の役割を果たす。
【００５２】
ビットラインパターン２０６を含む基板表面上に上部層間絶縁膜２０８を成膜する。上部層間絶縁膜２０８はビットラインパターン２０６の表面プロファイルに沿って形成されるため凹凸のある表面を有する。即ち、ビットラインパターン２０６の密度が低い周辺回路領域に形成される上部層間絶縁膜２０８の表面には段差「Ｈ1」ができる。上部層間絶縁膜２０８はＢＰＳＧ膜又はＰＳＧ膜のようなよく知られた酸化膜で成膜するのが望ましい。例えば、ＢＰＳＧ膜は約４００℃の温度でＢＰＳＧ物質を蒸着して、ＢＰＳＧ物質を８００〜８５０℃の温度でリフローさせて成膜する。
【００５３】
従来の技術と異なり、この実施形態においては後工程でＣＭＰ阻止膜が成膜されるので上部犠牲酸化膜２１８の低い部位上に残存するポリシリコン等の残余物に対するＣＭＰ工程を省略し得る。
【００５４】
以下、図２を参照して説明する。後工程で形成されるキャパシタの下部電極（下部電極）と接続されるセルパッド２０３を露出させるため、上部層間絶縁膜２０８及び下部層間絶縁膜２０４をパターニングしてコンタクトホールを形成する。上部層間絶縁膜２０８上にコンタクトホールを充填する導電膜、例えば、ポリシリコン膜を成膜し、上部層間絶縁膜２０８の上部面が露出するまで導電膜をエッチバックしてコンタクトホールの内部にコンタクトプラグ２１２を形成する。
【００５５】
コンタクトプラグ２１２を形成した後に、上部層間絶縁膜２０８及びコンタクトプラグ２１２上にトレンチエッチング阻止膜２１０を１０〜２０００Åの厚さに成膜する。トレンチエッチング阻止膜２１０は後工程で成膜される下部犠牲酸化膜に対してエッチング選択比を有する物質膜、例えば窒化シリコン膜で成膜するのが望ましい。なお、トレンチエッチング阻止膜２１０は成膜しなくてもよい。この窒化シリコン膜は下部犠牲酸化膜をエッチングしてトレンチを形成する時エッチング阻止膜の役割を果たす。しかし、トレンチエッチング阻止膜２１０は窒化シリコン膜以外の適切な物質膜、例えば酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜又は窒化ボロン膜等で成膜してもよい。
【００５６】
一方、上部層間絶縁膜２０８及び下部層間絶縁膜２０４を貫通するコンタクトホールを形成する前に上部層間絶縁膜２０８上にエッチング阻止膜２１０を成膜してもよい。この際、エッチング阻止膜２１０、上部層間絶縁膜２０８及び下部層間絶縁膜２０４をパターニングしてコンタクトホールを形成する。その後、コンタクトホール内にコンタクトプラグ２１２を形成する。
【００５７】
以下、図３を参照して説明する。エッチング阻止膜２１０及びコンタクトプラグ２１２が形成された基板上にフレーム絶縁膜を成膜する。そして、フレーム絶縁膜及びエッチング阻止膜２１０をパターニングしてコンタクトプラグ２１２を露出させるトレンチ２２０を形成する。
【００５８】
フレーム絶縁膜は下部犠牲酸化膜２１４、ＣＭＰ阻止膜２１６及び上部犠牲酸化膜２１８を順次積層させて成膜するのが望ましい。下部犠牲酸化膜２１４の厚さによりキャパシタの下部電極の高さが決定する。この実施形態では、下部犠牲酸化膜２１４は５０００〜２００００Åの厚さに成膜するのが好ましい。また、下部犠牲酸化膜２１４はＢＰＳＧ膜、ＵＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜又はＰＥ−ＴＥＯＳ膜で成膜するのが望ましい。このとき、下部犠牲酸化膜２１４の表面は図に示すような第２段差「Ｈ2」を有するプロファイルを示す。
【００５９】
ＣＭＰ阻止膜２１６は絶縁膜に対してエッチング選択比を有する物質膜で成膜することが望ましい。ＣＭＰ阻止膜２１６は窒化シリコン膜であることがより望ましい。しかし、ＣＭＰ阻止膜２１６は窒化シリコン膜以外に酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜又は窒化ボロン膜等で成膜してもよい。
【００６０】
ＣＭＰ阻止膜２１６は１０〜２０００Åの厚さに成膜するのが望ましい。後工程で形成されるキャパシタの下部電極を電気的に相互隔離するＣＭＰ工程を実施する際、ＣＭＰ阻止膜２１６はエッチング阻止膜の役割を果たす。また、これにより、全ての下部電極を均一な高さにすることができる。上部犠牲酸化膜２１８も下部犠牲酸化膜２１４と同じくＢＰＳＧ膜、ＵＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜又はＰＥ−ＴＥＯＳ膜で成膜するのが望ましい。
【００６１】
以下、図４を参照して説明する。上部犠牲酸化膜２１８上にトレンチ２２０を充填する導電膜２２２ａ、例えばポリシリコン膜を望ましくはＣＶＤを用いて成膜する。この際、ポリシリコン膜は２０００〜１００００Åの厚さに成膜するのが望ましい。
【００６２】
図５に示すように、ＣＭＰ工程によりＣＭＰ阻止膜２１６が露出するまで導電膜２２２ａ及び上部犠牲酸化膜２１８を平坦化させ、各トレンチ２２０内に導電膜パターン、即ち下部電極２２４ａを形成する。この際、周辺回路領域のＣＭＰ阻止膜２１６の低い部位上に上部犠牲酸化膜の残余物２１８ａが残存する。上部犠牲酸化膜の残余物２１８ａを通常の酸化膜エッチング工程で除去し、図６に示すように周辺回路領域のＣＭＰ阻止膜２１６の表面全体を露出させる。
【００６３】
ＣＭＰ阻止膜２１６を除去した後に、エッチング阻止膜２１０の上部面が露出するまで下部犠牲酸化膜２１４を除去して図７に示すように下部電極２２４ａの外側壁を露出させる。エッチング阻止膜２１０は下部犠牲酸化膜２１４を除去した後に除去してもよい。
【００６４】
しかし、従来方法のようにＣＭＰ阻止膜２１６を成膜しない場合には、２回のＣＭＰ工程が必要となる。すなわち、上部犠牲酸化膜２１８の上部面が露出するまでの第１ＣＭＰ工程と、上部犠牲酸化膜２１８の低い部位上に残存するポリシリコン等の残余物を完全に除去するまでの第２ＣＭＰ工程の実施をしなければならない。ここで、第２ＣＭＰ工程は余分なコストを発生させると同時に工程の複雑性を招く。
【００６５】
次いで、図８に示すように下部電極２２４ａの表面積を広げるために通常の方法で下部電極２２４ａの表面上に半球形グレーンのシリコン膜２２６ａを成膜する。続けて、下部電極２２４ａ上に表面段差に沿うコンフォーマルなキャパシタ誘電体膜（図示せず）を成膜する。この誘電体膜は窒化膜／酸化膜の二層膜、酸化膜／窒化膜／酸化膜の三層膜、又は酸化タンタル膜（Ｔａ2Ｏ5）のような高誘電体膜で成膜することができる。そして、誘電体膜上に望ましくは化学気相蒸着工程を使用して上部電極（図示せず）を形成する。上部電極が形成された基板上に配線を施し、パッシベーション工程を通常の方法で実施する。
【００６６】
前述したように本発明では、下部犠牲酸化膜上にＣＭＰ阻止膜を成膜することにより上部層間絶縁膜２０８に対するＣＭＰ工程が不必要なキャパシタ製造方法が提供される。その結果、製造工程のコストを低減させうるだけではなく、製造工程を単純化することもできる。
【００６７】
次に、図９〜図１２を参照して本発明に係る他の実施形態を説明する。本発明の第２実施形態は上記説明した第１実施形態と異なり、シリンダ型キャパシタの形成方法に関するものである。図９〜図１２において、図１〜図８に示したものと同一の機能を有する構成要素に対しては同じ参照番号で表示し、これらに対する説明は省略する。また、第２実施形態のトレンチを形成する方法は図１〜図３で説明した第１実施形態のトレンチを形成する方法と同一である。従って、これらに対する説明も省略する。
【００６８】
図３に示した第１実施形態と同一方法でトレンチを形成した後に、図９に示すように、上部犠牲酸化膜２１８の上部及びトレンチの内部に表面段差に沿うコンフォーマルな導電膜２２２ｂを成膜する。導電膜２２２ｂは１００〜１０００Åの厚さを有するポリシリコン膜で成膜するのが望ましい。しかし、導電膜２２２ｂの厚さは工程条件により変えてもよい。
【００６９】
図１０に示すように、導電膜２２２ｂ上にトレンチを完全に充填する平坦化絶縁膜２２８ａを成膜する。平坦化絶縁膜２２８ａは１００〜５０００Åの厚膜に成膜してトレンチの内部を完全に充填する。この平坦化絶縁膜２２８ａは後で平坦化工程が実施される際、トレンチ内部の導電膜２２２ｂを保護する役割を果たす。平坦化絶縁膜２２８ａはＢＰＳＧ膜、ＵＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜が成膜されることが望ましい。
【００７０】
ＣＭＰ阻止膜２１６の上部面が露出するまで平坦化絶縁膜２２８ａ、導電膜２２２ｂ及び上部犠牲酸化膜２１８をＣＭＰ工程で平坦化させ、周辺回路領域のＣＭＰ阻止膜２１６の低い部位上に残存する上部犠牲酸化膜の残余物及びＣＭＰ阻止膜２１６を第１実施形態と同一方法で除去する。
【００７１】
ＣＭＰ阻止膜２１６を除去した後に、トレンチの内部に残存する平坦化絶縁膜２２８ａ及び下部犠牲酸化膜２１４を除去して図１１に示すようにシリンダ型の下部電極２２４ｂの内面壁及び外側壁を露出させる。下部電極の表面積を広げるために、下部電極の露出した表面上に図１２に示すように半球形グレーンのシリコン膜２２６ｂを成膜する。
【００７２】
次に、下部電極２２４ｂ上に表面段差に沿うコンフォーマルな誘電体膜（図示せず）及び上部電極（図示せず）を順次に形成する。誘電体膜及び上部電極は本発明の第１実施形態と同一方法で形成する。
【００７３】
図１３及び図１４は本発明の第３実施形態に係るキャパシタ形成方法を説明するための断面図である。本発明の第３実施形態は第２実施形態と同じくシリンダ型のキャパシタ製造方法に関するものである。しかし、第３実施形態の半球形グレーンのシリコン膜を成膜する工程段階は、第２実施形態の半球形グレーンのシリコン膜を成膜する工程段階と異なる。図１３及び図１４において、図９〜図１１に示したものと同一の機能を有する構成要素については同一の参照番号で表示してこれらに対する説明は省略する。
【００７４】
図１３に示すように、図９の導電膜２２２ｂに該当する導電膜２２２ｃを成膜した後に、導電膜２２２ｃ上に半球形グレーンのシリコン膜２２６ｃを成膜し、半球形グレーンのシリコン膜２２６ｃ上にトレンチを完全に充填する平坦化絶縁膜２２８ｂを成膜する。ＣＭＰ阻止膜２１６の上部面が露出するまで平坦化絶縁膜２２８ｂ、半球形グレーンのシリコン膜２２６ｃ、導電膜２２２ｃ及び上部犠牲酸化膜２１８をＣＭＰ工程で平坦化させ、各トレンチ内にシリンダ型の下部電極２２４ｃを形成する。次に、周辺回路領域のＣＭＰ阻止膜２１６の低い部位上に残存する上部犠牲酸化膜及びＣＭＰ阻止膜２１６を第２実施形態と同一方法で除去する。続いて、図１４に示すように、シリンダ型の下部電極２２４ｃ内に残存する平坦化絶縁膜を除去して下部電極２２４ｃの内面、即ち下部電極２２４ｃの内面に形成された半球形グレーンのシリコン膜２２６ｃを露出させる。
【００７５】
第３実施形態においては、半球形グレーンのシリコン膜２２６ｃは図１４に示すようにシリンダ型の下部電極２２４ｃの内壁面にのみ形成される。下部電極２２４ｃ内に残存する平坦化絶縁膜２２８ｂを除去する際に、下部犠牲酸化膜２１４を共に除去してもよい。
【００７６】
【発明の効果】
前述したように、本発明によりＣＭＰ工程の回数を減少させることができ、キャパシタの製造コストを低減させるだけではなく、製造工程を単純化させることが可能になった。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、上部層間絶縁膜を成膜した後の断面図である。
【図２】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、エッチング阻止膜を成膜した後の断面図である。
【図３】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、コンタクトプラグを露出させた後の断面図である。
【図４】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、導電膜を成膜した後の断面図である。
【図５】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、ＣＭＰ阻止膜が露出するまでＣＭＰ工程を行った後の断面図である。
【図６】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、上部犠牲酸化膜の残余物を除去した後の断面図である。
【図７】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、下部電極を露出させた後の断面図である。
【図８】 本発明の一実施形態に係るキャパシタの下部電極形成方法で、下部電極表面上に半球形グレーンのシリコン膜を成膜した後の断面図である。
【図９】 本発明の他の実施形態に係るキャパシタの下部電極形成方法で、コンフォーマルな導電膜を成膜した後の断面図である。
【図１０】 本発明の他の実施形態に係るキャパシタの下部電極形成方法で、平坦化絶縁膜を成膜した後の断面図である。
【図１１】 本発明の他の実施形態に係るキャパシタの下部電極形成方法で、シリンダ型の下部電極を露出させた後の断面図である。
【図１２】 本発明の他の実施形態に係るキャパシタの下部電極形成方法で、下部電極上に半球形グレーンのシリコン膜を成膜した後の断面図である。
【図１３】 本発明のさらに他の実施形態に係るキャパシタの下部電極形成方法で、平坦化絶縁膜を成膜した後の断面図である。
【図１４】 本発明のさらに他の実施形態に係るキャパシタの下部電極形成方法で、シリンダ型の下部電極内に残存する平坦化絶縁膜を除去した後の断面図である。
【符号の説明】
２００ 基板
２０２ トランジスタ
２０３ セルパッド
２０４ 下部層間絶縁膜
２０６ ビットラインパターン
２０８ 上部層間絶縁膜
２１０ エッチング阻止膜
２１２ コンタクトプラグ
２１４ 下部犠牲酸化膜
２１６ ＣＭＰ阻止膜
２１８ 上部犠牲酸化膜
２１８ａ 上部犠牲酸化膜の残余物
２２０ トレンチ
２２２ａ、ｂ、ｃ 導電膜
２２４ａ、ｂ、ｃ 下部電極
２２６ａ、ｂ、ｃ 半球形グレーンシリコン膜
２２８ａ、ｂ 平坦化絶縁膜
Claims (21)
- 集積回路基板上に表面段差を有する層間絶縁膜を成膜する段階と、
前記層間絶縁膜を貫通して前記集積回路基板と電気的に接続されたコンタクトプラグを形成する段階と、
前記層間絶縁膜及び前記コンタクトプラグ上にＣＭＰ阻止膜を含むフレーム絶縁膜を成膜する段階と、
前記フレーム絶縁膜をエッチングして前記各コンタクトプラグを露出させるトレンチを形成する段階と、
前記トレンチの内部及び前記フレーム絶縁膜上に導電膜を成膜する段階と、
前記ＣＭＰ阻止膜の上部面が露出するまで前記導電膜及び前記フレーム絶縁膜をＣＭＰ工程によって平坦化して前記トレンチの内部に相互隔離した下部電極を形成する段階と、
前記層間絶縁膜が露出するまで前記フレーム絶縁膜の残余物を除去する段階とを含み、
前記ＣＭＰ阻止膜を含む前記フレーム絶縁膜を成膜する段階は、
前記層間絶縁膜上に下部犠牲酸化膜を成膜する段階と、
前記下部犠牲酸化膜上に前記ＣＭＰ阻止膜を成膜する段階と、
前記ＣＭＰ阻止膜上に上部犠牲酸化膜を成膜する段階とを含み、
前記層間絶縁膜が露出するまで前記フレーム絶縁膜の残余物を除去する段階は、
前記ＣＭＰ阻止膜上に残存する上部犠牲酸化膜の残余物をエッチング除去する段階を含み、
前記ＣＭＰ阻止膜は前記下部犠牲酸化膜及び前記上部犠牲酸化膜に対してエッチング選択比を有する物質で成膜することを特徴とする集積回路素子のキャパシタ製造方法。 - 前記フレーム絶縁膜を成膜する前に前記層間絶縁膜上にエッチング阻止膜を成膜する段階と、
前記フレーム絶縁膜を除去した後に前記エッチング阻止膜を除去する段階とをさらに含むことを特徴とする請求項１に記載の集積回路素子のキャパシタ製造方法。 - 前記層間絶縁膜はＢＰＳＧ膜またはＵＳＧ膜で成膜することを特徴とする請求項１または請求項２に記載の集積回路素子のキャパシタ製造方法。
- 前記エッチング阻止膜は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜を含むことを特徴とする請求項２に記載の集積回路素子のキャパシタ製造方法。
- 前記ＣＭＰ阻止膜は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜を含むことを特徴とする請求項１〜４のいずれか１項に記載の集積回路素子のキャパシタ製造方法。
- 前記下部犠牲酸化膜はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜で成膜することを特徴とする請求項１〜５のいずれか１項に記載の集積回路素子のキャパシタ製造方法。
- 前記導電膜及び前記フレーム絶縁膜を平坦化する段階は前記ＣＭＰ阻
止膜の上部面が露出するまで前記導電膜及び前記上部犠牲酸化膜を平坦化することを特徴
とする請求項１〜６のいずれか１項に記載の集積回路素子のキャパシタ製造方法。 - 前記層間絶縁膜が露出するまで前記フレーム絶縁膜の残余物を除去する段階は、
前記ＣＭＰ阻止膜を除去する段階と、
前記下部犠牲酸化膜を除去する段階とを含むことを特徴とする請求項１〜７のいずれか１項に記載の集積回路素子のキャパシタ製造方法。 - 前記導電膜を成膜する段階は、
前記フレーム絶縁膜及び前記トレンチの内壁上に表面段差に沿うコンフォーマルな導電膜を成膜する段階と、
前記導電膜に囲まれたトレンチを完全に充填する平坦化絶縁膜を成膜する段階であり、
前記下部電極内側壁間に残存する前記平坦化絶縁膜は前記フレーム絶縁膜の残余物と共に除去するか、または前記フレーム絶縁膜の残余物を除去する前に除去することを特徴とする請求項１〜８のいずれか１項に記載の集積回路素子のキャパシタ製造方法。 - 前記フレーム絶縁膜の残余物を除去した後に前記下部電極の表面上に半球形グレーンシリコン膜を成膜する段階をさらに含むことを特徴とする請求項１〜８のいずれか１項に記載の集積回路素子のキャパシタ製造方法。
- 表面段差を有する集積回路基板上に層間絶縁膜を成膜する段階と、
前記層間絶縁膜をパターニングして前記集積回路基板を露出させるコンタクトホールを形成する段階と、
前記コンタクトホール内に導電物質より成るコンタクトプラグを形成する段階と、
前記層間絶縁膜及び前記コンタクトプラグを覆う下部犠牲酸化膜を成膜する段階と、
前記下部犠牲酸化膜上にＣＭＰ阻止膜及び上部犠牲酸化膜を順次成膜する段階と、
前記上部犠牲酸化膜、前記ＣＭＰ阻止膜及び前記下部犠牲酸化膜をパターニングして前記コンタクトプラグを露出させるトレンチを形成する段階と、
前記トレンチ内部及び前記上部犠牲酸化膜上に導電膜を成膜する段階と、
前記ＣＭＰ阻止膜の上部面が露出するまで前記導電膜及び前記上部犠牲酸化膜をＣＭＰ工程によって平坦化させて前記トレンチ内に下部電極を形成する段階と、
前記ＣＭＰ阻止膜の低い部位上に残存する前記上部犠牲酸化膜の残余物をエッチング除去する段階と、
前記ＣＭＰ阻止膜及び前記下部犠牲酸化膜を除去して前記下部電極の外側壁を露出させる段階とを含み、前記ＣＭＰ阻止膜は前記下部犠牲酸化膜及び前記上部犠牲酸化膜に対してエッチング選択比を有する物質で成膜することを特徴とする集積回路素子のキャパシタ製造方法。 - 前記下部犠牲酸化膜を成膜する前にエッチング阻止膜を成膜する段階をさらに含み、前記エッチング阻止膜は前記下部犠牲酸化膜に対してエッチング選択比を有する物質を含むことを特徴とする請求項１１に記載の集積回路素子のキャパシタ製造方法。
- 前記下部犠牲酸化膜はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜で成膜することを特徴とする請求項１１または請求項１２に記載の集積回路素子のキャパシタ製造方法。
- 前記エッチング阻止膜は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜を含むことを特徴とする請求項１２に記載の集積回路素子のキャパシタ製造方法。
- 前記ＣＭＰ阻止膜は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜を含むことを特徴とする請求項１１〜１４のいずれか１項に記載の集積回路素子のキャパシタ製造方法。
- 前記下部犠牲酸化膜及び前記上部犠牲酸化膜は別々に成膜し、各々はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜で成膜することを特徴とする請求項１１〜１５のいずれか１項に記載の集積回路素子のキャパシタ製造方法。
- 前記層間絶縁膜はＢＰＳＧ膜又はＰＳＧ膜で成膜することを特徴とする請求項１１〜１６のいずれか１項に記載の集積回路素子のキャパシタ製造方法。
- 前記下部電極の外側壁を露出させた後に前記下部電極の表面上に半球形グレーンシリコン膜を成膜する段階をさらに含むことを特徴とする請求項１１〜１７のいずれか１項に記載の集積回路素子のキャパシタ製造方法。
- セルアレイ領域及び周辺回路領域を有する集積回路基板を準備する段階と、
前記セルアレイ領域内に複数の第１トランジスタを形成する段階と、
前記周辺回路領域内に複数の第２トランジスタを形成する段階と、
前記第１トランジスタの間にセルパッドを形成する段階と、
前記第１トランジスタ、前記第２トランジスタ及び前記セルパッドが形成された前記集積回路基板の表面を覆う下部層間絶縁膜を成膜する段階と、
前記セルアレイ領域内の前記下部層間絶縁膜上に複数のビットラインを形成する段階と、
前記周辺回路領域内の前記下部層間絶縁膜上に前記ビットラインより低密度な複数のビットラインを形成する段階と、
前記セルアレイ領域内のビットライン、前記周辺回路領域内のビットラインおよび前記下部層間絶縁膜上に前記セルアレイ領域内のビットライン及び前記周辺回路領域内のビットラインの表面段差に沿うコンフォーマルな上部層間絶縁膜を成膜する段階と、
前記上部層間絶縁膜及び前記下部層間絶縁膜をパターニングして前記複数のセルパッドのうち所定のセルパッドを露出させるコンタクトホールを形成する段階と、
前記コンタクトホール内に導電物質より成るコンタクトプラグを形成する段階と、
前記上部層間絶縁膜及び前記コンタクトプラグを覆うエッチング阻止膜を成膜する段階と、
前記エッチング阻止膜上に下部犠牲酸化膜、ＣＭＰ阻止膜及び上部犠牲酸化膜を順次成膜する段階と、
前記上部犠牲酸化膜、前記ＣＭＰ阻止膜、前記下部犠牲酸化膜及び前記エッチング阻止膜をパターニングして前記コンタクトプラグを露出させる複数のトレンチを形成する段階と、
前記トレンチ内部及び前記上部犠牲酸化膜上に導電膜を成膜する段階と、
前記ＣＭＰ阻止膜の上部面が露出するまで前記導電膜及び前記上部犠牲酸化膜をＣＭＰ工程によって平坦化させて前記各トレンチ内に下部電極を形成する段階と、
前記周辺回路領域内の前記ＣＭＰ阻止膜の低い部位上に残存する前記上部犠牲酸化膜の残余物をエッチング除去する段階と、
前記ＣＭＰ阻止膜及び前記下部犠牲酸化膜を除去して前記下部電極の外側壁を露出させる段階とを含み、前記ＣＭＰ阻止膜は前記下部犠牲酸化膜及び前記上部犠牲酸化膜に対してエッチング選択比を有する物質で成膜することを特徴とする集積回路素子のキャパシタ製造方法。 - 前記エッチング阻止膜及び前記ＣＭＰ阻止膜は別々に成膜し、各々は窒化シリコン膜、酸化アルミニウム膜、ダイヤモンド構造を有する炭素膜、窒化アルミニウム膜及び窒化ボロン膜からなる群より選択される少なくとも１種類の膜で成膜し、
前記下部犠牲酸化膜及び前記上部犠牲酸化膜は別々に成膜し、各々はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＨＳＱ膜及びＰＥ−ＴＥＯＳ膜からなる群より選択される少なくとも１種類の膜で成膜することを特徴とする請求項１９に記載の集積回路素子のキャパシタ製造方法。 - 前記下部電極の外側壁を露出させた後に前記下部電極の表面上に半球形グレーンシリコン膜を成膜する段階をさらに含むことを特徴とする請求項１９または請求項２０に記載の集積回路素子のキャパシタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990015923A KR100319560B1 (ko) | 1999-05-03 | 1999-05-03 | 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법 |
| KR99P15923 | 1999-05-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340772A JP2000340772A (ja) | 2000-12-08 |
| JP4572020B2 true JP4572020B2 (ja) | 2010-10-27 |
Family
ID=19583621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000134807A Expired - Fee Related JP4572020B2 (ja) | 1999-05-03 | 2000-05-08 | Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6465351B1 (ja) |
| JP (1) | JP4572020B2 (ja) |
| KR (1) | KR100319560B1 (ja) |
| DE (1) | DE10021385B4 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7576909B2 (en) * | 1998-07-16 | 2009-08-18 | Imra America, Inc. | Multimode amplifier for amplifying single mode light |
| KR100319170B1 (ko) * | 1999-12-30 | 2001-12-29 | 박종섭 | 반도체소자의 캐패시터 형성방법 |
| KR100465865B1 (ko) * | 2000-06-30 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체메모리장치의 스토리지노드 전극 제조방법 |
| KR100338958B1 (ko) * | 2000-08-31 | 2002-06-01 | 박종섭 | 반도체 소자의 커패시터 형성 방법 |
| KR100378200B1 (ko) * | 2001-05-22 | 2003-03-29 | 삼성전자주식회사 | 반도체 소자의 콘택 플러그 형성방법 |
| KR100477807B1 (ko) * | 2002-09-17 | 2005-03-22 | 주식회사 하이닉스반도체 | 캐패시터 및 그의 제조 방법 |
| US6986287B1 (en) * | 2002-09-30 | 2006-01-17 | Nanodynamics Inc. | Method and apparatus for strain-stress sensors and smart skin for aircraft and space vehicles |
| KR100476932B1 (ko) * | 2002-10-02 | 2005-03-16 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자의 제조 방법 |
| US6927135B2 (en) * | 2002-12-18 | 2005-08-09 | Micron Technology, Inc. | Methods of fabricating multiple sets of field effect transistors |
| US20050084990A1 (en) * | 2003-10-16 | 2005-04-21 | Yuh-Turng Liu | Endpoint detection in manufacturing semiconductor device |
| US7279379B2 (en) * | 2004-04-26 | 2007-10-09 | Micron Technology, Inc. | Methods of forming memory arrays; and methods of forming contacts to bitlines |
| KR100539268B1 (ko) * | 2004-06-24 | 2005-12-27 | 삼성전자주식회사 | 반도체 메모리 소자의 제조 방법 |
| KR101039136B1 (ko) | 2004-12-20 | 2011-06-03 | 주식회사 하이닉스반도체 | 코아 영역의 디자인 룰을 줄일 수 있는 반도체 소자의제조방법 |
| US7297639B2 (en) * | 2005-09-01 | 2007-11-20 | Micron Technology, Inc. | Methods for etching doped oxides in the manufacture of microfeature devices |
| US7425486B2 (en) * | 2005-11-21 | 2008-09-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a trench capacitor |
| US7547598B2 (en) * | 2006-01-09 | 2009-06-16 | Hynix Semiconductor Inc. | Method for fabricating capacitor in semiconductor device |
| KR100799125B1 (ko) * | 2006-05-30 | 2008-01-29 | 주식회사 하이닉스반도체 | 캐패시터를 구비한 반도체 소자의 제조방법 |
| KR100979243B1 (ko) | 2008-04-29 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| JP2010165742A (ja) * | 2009-01-13 | 2010-07-29 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| JP5327139B2 (ja) * | 2010-05-31 | 2013-10-30 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| KR20120062988A (ko) * | 2010-12-07 | 2012-06-15 | 에스케이하이닉스 주식회사 | 반도체 장치 제조방법 |
| JP2013026599A (ja) * | 2011-07-26 | 2013-02-04 | Elpida Memory Inc | 半導体装置の製造方法 |
| CN102922415B (zh) * | 2011-08-10 | 2015-05-13 | 无锡华润上华科技有限公司 | 延长研磨垫使用周期的化学机械研磨方法 |
| KR101865566B1 (ko) * | 2011-09-08 | 2018-06-11 | 삼성전자주식회사 | 수직형 메모리 장치의 제조 방법 |
| JP2015053337A (ja) * | 2013-09-05 | 2015-03-19 | マイクロン テクノロジー， インク． | 半導体装置及びその製造方法 |
| US9972633B2 (en) * | 2016-01-27 | 2018-05-15 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| KR102625567B1 (ko) | 2018-08-20 | 2024-01-16 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN114975450A (zh) * | 2022-06-22 | 2022-08-30 | 福建省晋华集成电路有限公司 | 半导体存储装置及其制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139293A (ja) * | 1994-09-17 | 1996-05-31 | Toshiba Corp | 半導体基板 |
| JPH1126713A (ja) * | 1997-06-30 | 1999-01-29 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2000068471A (ja) * | 1998-08-19 | 2000-03-03 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JP2000260957A (ja) * | 1999-03-12 | 2000-09-22 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2000307078A (ja) * | 1999-04-20 | 2000-11-02 | Nec Corp | 半導体装置およびその製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170234A (en) | 1984-07-03 | 1992-12-08 | Texas Instruments Incorporated | High density dynamic RAM with trench capacitor |
| DE3856143T2 (de) | 1987-06-17 | 1998-10-29 | Fujitsu Ltd | Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff |
| US5286344A (en) * | 1992-06-15 | 1994-02-15 | Micron Technology, Inc. | Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride |
| JPH08316430A (ja) | 1995-05-15 | 1996-11-29 | Mitsubishi Electric Corp | 半導体メモリとその製造方法、スタックドキャパシタ |
| US5518948A (en) * | 1995-09-27 | 1996-05-21 | Micron Technology, Inc. | Method of making cup-shaped DRAM capacitor having an inwardly overhanging lip |
| US5643819A (en) * | 1995-10-30 | 1997-07-01 | Vanguard International Semiconductor Corporation | Method of fabricating fork-shaped stacked capacitors for DRAM cells |
| US5668036A (en) | 1996-06-21 | 1997-09-16 | Vanguard International Semiconductor Corporation | Fabrication method of the post structure of the cell for high density DRAM |
| US5763304A (en) | 1996-10-07 | 1998-06-09 | Vanguard International Semiconductor Corporation | Method for manufacturing a capacitor with chemical mechanical polishing |
| US6198122B1 (en) * | 1997-02-21 | 2001-03-06 | Kabushiki Kaisha Toshiba | Semiconductor memory and method of fabricating the same |
| KR100244288B1 (ko) * | 1997-06-05 | 2000-02-01 | 김영환 | 반도체소자의 커패시터 제조방법 |
| KR100301370B1 (ko) * | 1998-04-29 | 2001-10-27 | 윤종용 | 디램셀커패시터의제조방법 |
| KR100292938B1 (ko) * | 1998-07-16 | 2001-07-12 | 윤종용 | 고집적디램셀커패시터및그의제조방법 |
| US5895239A (en) * | 1998-09-14 | 1999-04-20 | Vanguard International Semiconductor Corporation | Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts |
-
1999
- 1999-05-03 KR KR1019990015923A patent/KR100319560B1/ko not_active IP Right Cessation
-
2000
- 2000-05-02 US US09/563,716 patent/US6465351B1/en not_active Expired - Fee Related
- 2000-05-03 DE DE10021385A patent/DE10021385B4/de not_active Expired - Fee Related
- 2000-05-08 JP JP2000134807A patent/JP4572020B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139293A (ja) * | 1994-09-17 | 1996-05-31 | Toshiba Corp | 半導体基板 |
| JPH1126713A (ja) * | 1997-06-30 | 1999-01-29 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2000068471A (ja) * | 1998-08-19 | 2000-03-03 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JP2000260957A (ja) * | 1999-03-12 | 2000-09-22 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2000307078A (ja) * | 1999-04-20 | 2000-11-02 | Nec Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10021385B4 (de) | 2011-01-13 |
| KR100319560B1 (ko) | 2002-01-05 |
| KR20000072953A (ko) | 2000-12-05 |
| JP2000340772A (ja) | 2000-12-08 |
| DE10021385A1 (de) | 2000-11-16 |
| US6465351B1 (en) | 2002-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4572020B2 (ja) | Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法 | |
| JP3577197B2 (ja) | 半導体装置の製造方法 | |
| US6670663B2 (en) | DRAM cell capacitor and manufacturing method thereof | |
| US7410892B2 (en) | Methods of fabricating integrated circuit devices having self-aligned contact structures | |
| JP4964407B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001189438A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2002009174A (ja) | 半導体メモリ素子及びその製造方法 | |
| US6020643A (en) | Semiconductor memory device having contact holes of differing structure | |
| KR100382732B1 (ko) | 반도체 소자의 실린더형 커패시터 제조 방법 | |
| JP3605493B2 (ja) | 半導体装置の製造方法 | |
| US5930621A (en) | Methods for forming vertical electrode structures and related structures | |
| JPH11214660A (ja) | Ｄｒａｍ装置の製造方法 | |
| JP3752795B2 (ja) | 半導体記憶装置の製造方法 | |
| US20020179948A1 (en) | Integrated circuit memory device and method of fabricating the same | |
| JP2917912B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US7687344B2 (en) | Method for fabricating capacitor in semiconductor device | |
| US6531358B1 (en) | Method of fabricating capacitor-under-bit line (CUB) DRAM | |
| JPH09232542A (ja) | 半導体装置およびその製造方法 | |
| JPH09246492A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH11261023A (ja) | 半導体装置及びその製造方法 | |
| JP3204215B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11214645A (ja) | 半導体記憶装置およびその製造方法 | |
| KR20010037025A (ko) | 반도체 장치의 울퉁불퉁한 표면을 갖는 캐패시터 스토리지 전극 및 그 제조 방법 | |
| JP2002009259A (ja) | 半導体装置及びその製造方法 | |
| KR20010047487A (ko) | 커패시터-언더-비트라인(씨유비)구조를 가지는 반도체장치 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061127 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100406 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100706 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100727 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100816 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |