JP2000307078A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 表面にＨＳＧが形成されたシリンダ状の下部
電極を有するキャパシタにおいて、隣接する下部電極同
士を接近させてもこれら下部電極間でショート不良が生
じることのない半導体装置を提供する。 【解決手段】 シリコン基板１０の表面にトレンチ素子
分離酸化膜１１が形成され、素子分離領域以外の活性領
域にトランジスタ３が形成されている。トランジスタ３
の上方には第１の層間絶縁膜１２、第２の層間絶縁膜１
３を介して第３の層間絶縁膜１４の内部に埋め込まれた
形のキャパシタ１５の蓄積電極７が形成され、第３の層
間絶縁膜１４上に保護膜１６が形成されている。この保
護膜１６の存在により、蓄積電極７表面上にＨＳＧ２１
を形成しても、接近した蓄積電極７間でショートが発生
することがない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に半導体基板の上方にシリンダ状に
積層されたキャパシタ、いわゆるシリンダ形状のスタッ
ク型キャパシタを有する半導体装置とその製造方法に関
するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）等の半導体装置では、高集積化の実現のため
に、各メモリセルを構成するキャパシタの占有面積当た
りの静電容量を増大させることが要求されている。そこ
で、この要求に応え、基板の上方に積層して形成したス
タック型キャパシタ、基板を深く掘り込んで形成したト
レンチ型キャパシタ等、立体構造を持つキャパシタが多
用されている。この際、各キャパシタを構成する蓄積電
極（下部電極）をシリンダ（円筒）状の形状にすること
で静電容量を増大させる手段が採られている。
【０００３】また、キャパシタの電極材料にはポリシリ
コンが多用されるが、このポリシリコン電極表面に半球
状のシリコン粒（Hemi-Spherical Grained Silicon, 以
下、ＨＳＧと記す）を多数形成し、表面を凹凸状にする
ことにより電極の表面積を増やし、静電容量を増大させ
る試みもなされている。
【０００４】この種のキャパシタ構造の一例として、基
板上方の絶縁膜に設けた凹部内にキャパシタを作り込む
構造が、特開平１０−７９４７８号公報等に開示されて
いる。この種の従来のＤＲＡＭメモリセルを図８（ａ）
〜（ｃ）に示す。図８（ａ）〜（ｃ）は、特に、キャパ
シタの一方の電極である蓄積電極を形成する工程を順を
追って示している。図８（ａ）に示すように、シリコン
基板１００上にゲート電極１０１、ソース・ドレイン領
域をなすｎ型不純物拡散層１０２、１０３を有するトラ
ンジスタ１０４を形成した後、全面に第１の層間絶縁膜
１０５を形成する。次に、第１の層間絶縁膜１０５を貫
通してｎ型不純物拡散層１０２に達するビットコンタク
トホール１０６を形成し、ビットコンタクトホール１０
６を通じてｎ型不純物拡散層１０２と電気的に接続され
たビット線１０７を形成する。
【０００５】次に、全面に第２の層間絶縁膜１０８を形
成し、第２の層間絶縁膜１０８、第１の層間絶縁膜１０
５を貫通してｎ型不純物拡散層１０３に達する容量コン
タクトホール１０９を形成した後、容量コンタクトホー
ル１０９をポリシリコンで埋め込む。次に、全面に第３
の層間絶縁膜１１０を形成した後、これをパターニング
してキャパシタ形成箇所に凹部１１０ａを形成する。そ
して、全面にポリシリコン膜を成膜した後、化学的機械
的研磨（Chemical Mechanical Polishing,以下、ＣＭＰ
と記す）によって第３の絶縁膜１１０上面のポリシリコ
ン膜を除去するとともに、凹部１１０ａの側面と底面の
みにポリシリコン膜をシリンダ状の形状に残存させ、こ
れを蓄積電極１１１とする。なお、第１の層間絶縁膜１
０５、第２の層間絶縁膜１０８、第３の層間絶縁膜１１
０等の層間絶縁膜には、ＳｉＯ2、ＢＰＳＧ等のシリコ
ン酸化膜系の材料を用いるのが一般的である。
【０００６】上記図８（ａ）で示した工程までで蓄積電
極の原型は完成するが、ここで、蓄積電極の表面積を大
きくしてキャパシタ容量を増大させるために、蓄積電極
をなすポリシリコン膜の表面にＨＳＧを形成する。ＨＳ
Ｇ形成の反応時には、ポリシリコン膜中でのシリコン原
子の移動が伴うが、ここでポリシリコン膜表面に酸化膜
が形成されていたりすると、酸化膜の存在によりシリコ
ン原子の移動が阻害され、充分な粒径を持ったＨＳＧが
成長しないことがある。
【０００７】ところで、製造工程中においてポリシリコ
ン膜が露出した状態である程度の時間が経過すると、ポ
リシリコン膜表面に数ｎｍ以下の自然酸化膜が形成され
る。ところが、上述したように、この自然酸化膜がＨＳ
Ｇの成長を阻害する要因となるため、通常、ＨＳＧ形成
工程の前処理として、ポリシリコン膜表面の自然酸化膜
の除去を行っている。この前処理工程では、半導体製造
プロセスでシリコン酸化膜の除去に多用されているフッ
酸を含むエッチング液中にウェハを浸漬させ、自然酸化
膜の除去を行うのが一般的である。
【０００８】
【発明が解決しようとする課題】しかしながら、このＨ
ＳＧの前処理工程を経たウェハは、ポリシリコン膜表面
の自然酸化膜が除去されるのみならず、図８（ｂ）に示
すように、最上面に露出した第３の層間絶縁膜１１０も
若干エッチングされてしまい、シリンダ状の蓄積電極１
１１の上端が第３の層間絶縁膜１１０の上面から少し突
出した状態となる。この状態でシリコンを含有するガス
雰囲気下でウェハの熱処理を行うと、図８（ｃ）に示す
ように、蓄積電極１１１をなすポリシリコン膜の全ての
露出した表面にＨＳＧ１１２が形成されることになる。
【０００９】メモリセルアレイにおいて接近した２つの
キャパシタが存在する場合、ＨＳＧ前処理前には、図８
（ａ）に示すように、双方の蓄積電極１１１の間は第３
の層間絶縁膜１１０によって完全に隔てられているが、
ＨＳＧ前処理後には、図８（ｂ）に示すように、第３の
層間絶縁膜１１０の上面が後退するため、双方の蓄積電
極１１１の上端同士の外面側が対向することになる（符
号Ｃで示す箇所）。ここでＨＳＧ処理を行うと、図８
（ｃ）に示すように、この外面側にもＨＳＧ１１２が形
成されるため、これら隣接する２つの蓄積電極１１１の
上端外面のＨＳＧ１１２同士が接近した状態になる。場
合によってはこれらＨＳＧ、すなわち蓄積電極がショー
ト不良を起こし、歩留まりが低下する恐れがあった。
【００１０】今後、ＤＲＡＭの微細化が進むにつれて、
隣接するメモリセル間の間隔を狭めると、当然ながらメ
モリセルの中で大きな占有面積を要するキャパシタ間の
間隔も狭めざるを得ず、設計上、２つの蓄積電極を極め
て接近させて配置するケースが増えてくる。通常、ＨＳ
Ｇの粒径は０．０５〜０．１μｍ程度であるから、隣接
する蓄積電極のＨＳＧ同士がショートしないためにはあ
る程度のマージンをもって、隣接する蓄積電極間の間隔
を例えば０．３μｍというように広く設計しなければな
らず、メモリセルの微細化に制約を与えることになって
しまう。すなわち、メモリセルの微細化に際して、限ら
れた占有面積の中で所定の容量を確保するために蓄積電
極にＨＳＧを形成する手法を採用していながら、接近し
た蓄積電極においてはＨＳＧを形成することが逆にメモ
リセルの微細化に制約を与える、という相反する状況を
招いていた。
【００１１】本発明は、上記の課題を解決するためにな
されたものであって、表面にＨＳＧが形成されたシリン
ダ状の下部電極を有するキャパシタにおいて、隣接する
下部電極同士を接近させて配置してもこれら下部電極間
でショート不良が生じることのない構造を有する半導体
装置、およびその製造方法を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、半導体基板上方の絶縁膜
に形成された凹部の側面および底面に沿って形成され、
表面に多数のシリコン粒を有するシリコンからなるシリ
ンダ状の下部電極を有する複数のキャパシタを備え、少
なくとも隣接する下部電極の間に位置する絶縁膜の上面
に、シリコン酸化膜のエッチングに対する耐性を有する
保護膜が形成されたことを特徴とするものである。
【００１３】そして、前記保護膜としては、シリコン窒
化膜（Ｓｉ3Ｎ4）、酸化アルミニウム膜（Ａｌ2Ｏ3）、
炭化ケイ素膜（ＳｉＣ）のいずれかを採用することがで
きる。また、前記キャパシタが、半導体基板上に形成さ
れたトランジスタとともにＤＲＡＭのメモリセルを構成
するものであってもよい。その場合、ビット線の上方に
キャパシタが設けられた構造、いわゆるＣＯＢ（Capaci
tor Over Bit-line）構造のメモリセル、ビット線の下
方にキャパシタが設けられた構造、いわゆるＣＵＢ（Ca
pacitor Under Bit-line）構造のメモリセル、のいずれ
にも本発明を適用することが可能である。
【００１４】また、本発明の半導体装置の製造方法は、
半導体基板の上方に絶縁膜を形成する工程と、絶縁膜の
上面にシリコン酸化膜のエッチングに対する耐性を有す
る保護膜を形成する工程と、保護膜および絶縁膜をパタ
ーニングすることによりその底面が絶縁膜に達する凹部
を形成する工程と、少なくとも凹部の側面および底面に
沿ってキャパシタの下部電極となるシリコン膜を成膜す
る工程と、シリコン酸化膜のエッチング液を用いてシリ
コン膜の表面に形成されたシリコン酸化膜を除去する工
程と、シリコン膜の表面に多数のシリコン粒を形成して
シリンダ状のキャパシタの下部電極を形成する工程とを
有することを特徴とする。
【００１５】そして、前記保護膜の材料として、Ｓｉ3
Ｎ4膜、Ａｌ2Ｏ3膜、ＳｉＣ膜のいずれかを用いること
ができる。また、前記シリコン膜成膜工程において、凹
部の側面および底面を含む基板全面にシリコン膜を成膜
した後、ＣＭＰを行って保護膜上面のシリコン膜を除去
することにより保護膜を露出させるとともに、凹部の側
面および底面にシリコン膜を残存させる方法を採ること
ができる。さらに、ＣＭＰを行う際に、凹部の側面上お
よび底面上のシリコン膜を保護するための保護材を予め
凹部内に埋め込んでおき、ＣＭＰ終了後に保護材を除去
するとよい。
【００１６】従来は、ＨＳＧ形成工程の前処理のフッ酸
エッチングで自然酸化膜の除去を行う際にシリコン酸化
膜系の絶縁膜が表面に露出していたため、隣接する下部
電極の間に存在する絶縁膜が後退し、下部電極上端の外
面側に形成されるＨＳＧ同士でショートが発生してい
た。これに対して、本発明では、隣接する下部電極の間
に存在する絶縁膜の上面にシリコン酸化膜のエッチング
に対する耐性を有する保護膜、例えばＳｉ3Ｎ4膜、Ａｌ
2Ｏ3膜、ＳｉＣ膜等の膜が形成されているため、ＨＳＧ
前処理のフッ酸エッチングを行ってもこの部分が後退す
ることがなく、シリンダ状の下部電極の上端が保護膜上
に突出することがない。したがって、隣接する下部電極
同士の外面が対向することがなく、互いに接近する方向
にＨＳＧが成長することがないので、ショート不良の発
生を確実に防止することができる。
【００１７】
【発明の実施の形態】［第１の実施の形態］以下、本発
明の第１の実施の形態を図１〜図５を参照して説明す
る。図１は本実施の形態のＤＲＡＭ（半導体装置）のメ
モリセルを示す平面図、図２は図１のＡ−Ａ’線に沿う
断面図、図３〜図５は同メモリセルの製造工程を示すプ
ロセスフロー図である。本実施の形態はＣＯＢ構造のＤ
ＲＡＭメモリセルに本発明を適用した例である。
【００１８】なお、本明細書では、シリコン粒の略称と
して”ＨＳＧ”という用語を用いる。ＨＳＧには本
来、”Hemi-Spherical（半球状の）”という意味が含ま
れるが、実際のシリコン粒は半球状に限らずきのこ状で
あってもよいし、任意の不定形状のものも含まれる。た
だし、図示の都合上、図面では半球状に描くことにす
る。
【００１９】図１に示すように、１つの拡散層パターン
１内を２本のゲート線２が横断し、２つのトランジスタ
３が形成されている。各トランジスタのソース領域（ま
たはドレイン領域）を構成するｎ型不純物拡散層４上に
容量コンタクトホール６が形成され、容量コンタクトホ
ール６を内部に含むように蓄積電極７のパターンがそれ
ぞれ形成されている。ＣＯＢ構造の場合、容量コンタク
トホール部で蓄積電極とビット線がショートするのを避
けるために、容量コンタクトホール上にビット線を配置
するわけにはいかないので、拡散層パターン１を避けて
（図１においては上方）ゲート線２と直交するように拡
散層パターン１と平行にビット線８を配置するととも
に、拡散層パターン１の中央にビット線８上に延びる接
続部１ａを形成し、この接続部１ａ上にビットコンタク
トホール９を配置している。本実施の形態の場合、図１
に示す１つの拡散層パターン１上の左右２つの蓄積電極
７の間が、メモリセルアレイ全体で蓄積電極７同士の間
隔が最も狭い箇所であり、その間隔ｇは例えば０．１５
μｍ程度である。
【００２０】図２を用いて上記メモリセルの断面構造を
説明すると、シリコン基板１０の表面にトレンチ素子分
離酸化膜１１が形成され、素子分離領域以外の活性領域
に２つのトランジスタ３が形成されている。各トランジ
スタ３の上方には第１の層間絶縁膜１２、第２の層間絶
縁膜１３を介して第３の層間絶縁膜１４の内部に埋め込
まれた形のシリンダ型キャパシタ１５（以下、単にキャ
パシタという）が形成され、第３の層間絶縁膜１４上に
保護膜１６が形成されている。また、キャパシタ１５の
下方の第１の層間絶縁膜１２上にはビット線８が形成さ
れている。本実施の形態における各膜の材料は、第１の
層間絶縁膜１２、第２の層間絶縁膜１３がシリコン酸化
膜とＢＰＳＧの積層膜（図１、および図３〜図５におい
ては１層の膜として図示する）、第３の層間絶縁膜１４
がシリコン酸化膜とＢＰＳＧの積層膜またはプラズマシ
リコン酸化膜の単層膜、保護膜１６がプラズマシリコン
窒化膜である。
【００２１】トランジスタ３は、ゲート電極１９、ソー
ス領域／ドレイン領域をなすｎ型不純物拡散層４、５を
有している。ゲート電極１９はリン等の不純物がドーピ
ングされたポリシリコン膜１７（以下、ＤＯＰＯＳ膜と
記す）とタングステンシリサイド膜１８のタングステン
ポリサイド膜からなり、ゲート電極１９の側壁にサイド
ウォール２０が形成され、ｎ型不純物拡散層４、５はＬ
ＤＤ構造となっている。トランジスタ３をなす一方のｎ
型不純物拡散層４に容量コンタクトホール６を介してキ
ャパシタ１５の蓄積電極７（下部電極）が接続され、蓄
積電極７をなすシリコン膜の表面には多数のＨＳＧ２１
が形成されている。そして、蓄積電極７上に容量絶縁膜
（図示略）、対向電極２２（上部電極）が順次形成さ
れ、キャパシタ１５が構成されている。蓄積電極７、対
向電極２２にはポリシリコン膜が、容量絶縁膜にはシリ
コン窒化膜が用いられる。
【００２２】以下、上記構成のＤＲＡＭメモリセルの製
造方法について図３〜図５を用いて説明する。まず、図
３（ａ）に示すように、シリコン基板１０に深さ４００
ｎｍ程度のトレンチ素子分離酸化膜１１を形成した後、
膜厚８ｎｍのゲート酸化膜２３を形成する。次に、ゲー
ト電極１９となる膜厚１００ｎｍのＤＯＰＯＳ膜１７、
膜厚１００ｎｍのタングステンシリサイド膜１８を基板
全面に順次成膜し、これらをパターニングしてゲート長
０．２３μｍ程度のゲート電極１９を形成する。次に、
ＬＤＤ構造のｎ型不純物拡散層４、５を形成するため
に、リンイオンをドーズ量１×１０13／ｃｍ2、加速エ
ネルギー３０ｋｅＶでイオン注入して低濃度不純物拡散
層を形成し、膜厚１００ｎｍ程度のシリコン酸化膜また
はシリコン窒化膜によりゲート電極１９の側壁にサイド
ウォール２０を形成した後、砒素イオンをドーズ量７×
１０13／ｃｍ2、加速エネルギー５０ｋｅＶでイオン注
入し、高濃度不純物拡散層を形成してｎ型不純物拡散層
４、５とする。
【００２３】次に、トランジスタ３を覆うように第１の
層間絶縁膜１２を全面に成膜する。この際には、膜厚１
００ｎｍのシリコン酸化膜と膜厚４００ｎｍのＢＰＳＧ
膜を成膜し、合計で膜厚５００ｎｍの第１の層間絶縁膜
１２とする。その後、ＣＭＰを行い、第１の層間絶縁膜
１２の表面を平坦化する。ＣＭＰを行った後、ゲート電
極１９上の部分では第１の層間絶縁膜１２の膜厚は２０
０ｎｍ程度となる。
【００２４】次に、図３（ｂ）に示すように、第１の層
間絶縁膜１２を貫通してトランジスタ３のｎ型不純物拡
散層５に達するビットコンタクトホール９を形成する。
ビットコンタクトホール９の部分は図３（ｂ）には図示
されないが、孔径は０．２５μｍとする。次に、ビット
線８となる膜厚１５０ｎｍのタングステンシリサイド膜
を全面に成膜し、これを線幅０．２μｍ程度にパターニ
ングしてビット線８とする。この際、ビットコンタクト
ホール９の内部にもタングステンシリサイドが埋め込ま
れ、ビット線８がｎ型不純物拡散層５と電気的に接続さ
れる。なお、ビット線８の材料には、タングステンシリ
サイドに限らず、タングステン、タングステンポリサイ
ド等を用いることができる。
【００２５】次に、図３（ｃ）に示すように、ビット線
８を覆うように第２の層間絶縁膜１３を全面に成膜す
る。この際には、膜厚１００ｎｍのシリコン酸化膜と膜
厚６００ｎｍのＢＰＳＧ膜を成膜し、合計で膜厚７００
ｎｍの第２の層間絶縁膜１３とする。その後、ＣＭＰを
行い、第２の層間絶縁膜１３の表面を平坦化する。次
に、第２の層間絶縁膜１３、第１の層間絶縁膜１２をと
もに貫通してトランジスタ３のｎ型不純物拡散層４に達
する容量コンタクトホール６を形成する。ビットコンタ
クトホール９と同様、孔径は０．２５μｍとする。次
に、低圧ＣＶＤ法を用いて膜厚３００ｎｍのＤＯＰＯＳ
膜２４を全面に成膜した後、ＤＯＰＯＳ膜２４をエッチ
バックすると、容量コンタクトホール６の内部にのみＤ
ＯＰＯＳ膜２４が埋め込まれた状態となる。ここでは、
エッチバックの代わりに、ＣＭＰを行って余分なＤＯＰ
ＯＳ膜２４を除去してもよい。
【００２６】次に、図４（ａ）に示すように、第３の層
間絶縁膜１４を全面に成膜する。この際には、第２の層
間絶縁膜１３と同様、膜厚１００ｎｍのシリコン酸化膜
と膜厚６００ｎｍのＢＰＳＧ膜を成膜し、合計で膜厚７
００ｎｍの第３の層間絶縁膜１４とする。次いで、プラ
ズマＣＶＤ法を用いて膜厚１００ｎｍのシリコン窒化膜
を形成し、保護膜１６とする。この絶縁膜成膜工程で
は、第３の層間絶縁膜１４としてシリコン酸化膜とＢＰ
ＳＧ膜の積層膜を用いることに代えて、シリコン酸化膜
を用いることにし、シリコン酸化膜からなる第３の層間
絶縁膜とシリコン窒化膜からなる保護膜をプラズマＣＶ
Ｄ法を用いて連続成膜するようにしてもよい。
【００２７】次に、図４（ｂ）に示すように、保護膜１
６と第３の層間絶縁膜１４を周知のフォトリソグラフィ
ー、エッチング法を用いてパターニングすることによ
り、シリンダ状の蓄積電極７を形成するための凹部２５
を形成する。この際、蓄積電極７のシリンダ状の部分と
容量コンタクトホール６内のＤＯＰＯＳ膜２４とを接続
するために、容量コンタクトホール６内のＤＯＰＯＳ膜
２４の上端が凹部２５内に若干突出するように第２の層
間絶縁膜１３も２００ｎｍ程度エッチングされるように
エッチング条件を設定する。これにより、シリンダ部分
の高さｈは１μｍ程度となる。また、隣接する凹部２５
と凹部２５との間に残存する保護膜１６と第３の層間絶
縁膜１４の部分の幅ｇは０．１５μｍ程度である。
【００２８】次に、図５（ａ）に示すように、凹部２５
の側面と底面とを覆うように低圧ＣＶＤ法を用いて膜厚
２００ｎｍのアモルファスシリコン膜２６を全面に成膜
する。このアモルファスシリコン膜２６が後で蓄積電極
７となる。ここでは、アモルファスシリコン膜２６に代
えて、ポリシリコン膜とアモルファスシリコン膜との積
層膜としてもよい。
【００２９】ここで、全面にポジ型レジスト（図示せ
ず）を塗布し、全面露光を行った後、現像を行う。する
と、保護膜１６および第３の層間絶縁膜１４の上方にあ
るレジストは除去されるが、凹部２５の中だけは感光さ
れなかったレジストが残り、このレジストが次のＣＭＰ
工程でシリンダ状のアモルファスシリコン膜２６を保護
する保護材として働く。この状態で次にＣＭＰを行う
と、図５（ｂ）に示すように、保護膜１６および第３の
層間絶縁膜１４の上方にあるアモルファスシリコン膜２
６は除去されて、凹部２５の側面と底面に沿う部分にの
みアモルファスシリコン膜２６が残存し、蓄積電極７が
形成される。ＣＭＰ後、不要となったレジストを除去す
る。
【００３０】次に、蓄積電極７をなすアモルファスシリ
コン膜２６のＨＳＧ化工程の前処理としてフッ酸処理を
行うことにより、アモルファスシリコン膜２６の表面に
形成された膜厚数ｎｍ以下の自然酸化膜を除去する。こ
の際には、フッ酸：水が１：２００のエッチング液を用
い、このエッチング液中にウェハを８分間浸漬する。そ
の後、ＩＰＡ乾燥を行う。
【００３１】次に、モノシランガスまたはジシランガス
等のシリコン原子を含むガス雰囲気下の高真空中で、５
５０℃〜５８０℃程度の温度で熱処理を行うと、図２に
示すように、アモルファスシリコン膜２６の表面にＨＳ
Ｇ２１が成長し、表面積の大きい蓄積電極７が形成され
る。その後、蓄積電極７上にシリコン窒化膜からなる容
量絶縁膜を形成し、次いで、ＤＯＰＯＳ膜からなる対向
電極２２を形成する。以上の工程により、図２に示す本
実施の形態のＤＲＡＭメモリセルが完成する。
【００３２】本実施の形態のＤＲＡＭメモリセルにおい
ては、第３の絶縁膜１４上に保護膜１６としてシリコン
窒化膜が形成されているが、シリコン窒化膜はフッ酸に
対するエッチング耐性を持っているため、ＨＳＧ化工程
の前処理として自然酸化膜除去のためにフッ酸エッチン
グを行っても、保護膜１６と第３の絶縁膜１４は除去さ
れずにそのまま残存する。よって、保護膜を形成しない
従来の製造方法のように、シリンダ状の蓄積電極７の上
端が絶縁膜上に突出することがない。
【００３３】本実施の形態で適用したプロセスはゲート
長が０．２３μｍ程度の微細化プロセスであり、隣接す
る蓄積電極７間の寸法が０．１５μｍであるから、従来
の方法であれば、粒径が０．０５〜０．１μｍ程度のＨ
ＳＧ２１同士が接触することは充分に考えられる。しか
しながら、本実施の形態の製造方法によれば、上記保護
膜１６の存在により隣接する蓄積電極７の外面が対向す
るようなことはなく、互いに接近する方向にＨＳＧ２１
が成長することがないので、ショート不良の発生を確実
に防止することができる。その結果、歩留まりの低下を
招くことなく、ＤＲＡＭメモリセルの微細化を図ること
ができる。
【００３４】また、本実施の形態の場合、アモルファス
シリコン膜２６のＣＭＰを行って蓄積電極７のシリンダ
部を形成する際に、アモルファスシリコン膜２６の凹部
内にレジストを埋め込んでいるので、蓄積電極７となる
凹部内のアモルファスシリコン膜２６までもがＣＭＰの
研磨剤に侵される恐れがなく、所定の形状を有する蓄積
電極を形成することができる。
【００３５】［第２の実施の形態］以下、本発明の第２
の実施の形態を図６、図７を参照して説明する。図６は
本実施の形態のＤＲＡＭ（半導体装置）のメモリセルを
示す平面図、図７は図６のＢ−Ｂ’線に沿う断面図であ
る。本実施の形態はＣＵＢ構造のＤＲＡＭメモリセルに
本発明を適用した例であるが、以下では構成のみを説明
し、製造方法の説明は省略する。
【００３６】図６に示すように、１つの拡散層パターン
１内を２本のゲート線２が横断し、２つのトランジスタ
３が形成されている。これを１組とすると、図６では２
組分を図示している。各トランジスタ３のソース領域
（またはドレイン領域）を構成するｎ型不純物拡散層４
上に容量コンタクトホール６が形成され、容量コンタク
トホール６を内部に含むように蓄積電極７のパターンが
それぞれ形成されている。本実施の形態のＣＵＢ構造の
場合は第１の実施の形態のＣＯＢ構造の場合と異なり、
容量コンタクトホール６上を通るようにビット線８を配
置することができる。したがって、拡散層パターン１上
にビット線８が通り、容量コンタクトホール６とビット
コンタクトホール９とが直線状に配置されている。本実
施の形態の場合、ビットコンタクトホール９の位置関係
が第１の実施の形態と異なるため、異なる拡散層パター
ン１上に位置する蓄積電極７の間が、メモリセル全体の
中で蓄積電極７同士の間隔が最も狭い箇所であり、その
間隔ｇは例えば０．１５μｍ程度である。
【００３７】図７を用いて上記メモリセルの断面構造を
説明すると、シリコン基板１０の表面にトレンチ素子分
離酸化膜１１が形成され、素子分離領域以外の活性領域
にそれぞれトランジスタ３が形成されている。トランジ
スタ３の上方には第１の層間絶縁膜１２を介して第２の
層間絶縁膜１３の内部に埋め込まれた形のキャパシタ１
５が形成され、第２の層間絶縁膜１３上に保護膜１６が
形成されている。さらに、キャパシタ１５上に第３の層
間絶縁膜１４が形成され、第３の層間絶縁膜１４上には
ビット線８が形成されている。本実施の形態における各
膜の材料は、第１の実施の形態と同様である。なお、図
７においてトレンチ素子分離酸化膜１１上に配置された
ゲート電極１９は、図６で示したメモリセルの前段また
は後段のトランジスタのゲート電極となっている。
【００３８】トランジスタ３のゲート電極１９はＤＯＰ
ＯＳ膜１７とタングステンシリサイド膜１８のタングス
テンポリサイド膜からなり、ゲート電極１９の側壁にサ
イドウォール２０が形成され、ｎ型不純物拡散層４、５
はＬＤＤ構造となっている。トランジスタ３をなす一方
のｎ型不純物拡散層４に容量コンタクトホール６を介し
てキャパシタ１５の蓄積電極７が接続され、蓄積電極７
をなすシリコン膜表面には多数のＨＳＧ２１が形成され
ている。そして、蓄積電極７上に容量絶縁膜（図示
略）、対向電極２２が順次形成され、キャパシタ１５が
構成されている。また、他方のｎ型不純物拡散層５にビ
ットコンタクトホール９を介してビット線８が接続され
ている。
【００３９】本実施の形態の場合も、第２の層間絶縁膜
１３上の保護膜１６の存在により、ＨＳＧ化工程の前処
理のフッ酸エッチングで第２の層間絶縁膜１３が後退す
ることがなく、ＨＳＧ化による蓄積電極７同士のショー
ト不良を防止できる、という第１の実施の形態と同様の
効果を奏することができる。また、本実施の形態のＣＵ
Ｂ構造ではキャパシタ１５上にビット線８が位置するた
めにキャパシタ１５の高さが制約されるが、本方法によ
れば、ショート不良が生じることなく、ＨＳＧ２１の形
成によりキャパシタ１５の表面積を充分に大きくするこ
とができ、限られた占有面積で所定の容量値を有するキ
ャパシタを形成することができる。
【００４０】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態では保護膜としてシリコン窒化膜を
用いた例を示したが、フッ酸エッチングに対する耐性を
有する膜であれば、シリコン窒化膜に限らず、酸化アル
ミニウム膜、炭化ケイ素膜等を用いることもできる。ま
た、上記実施の形態では第３の層間絶縁膜、第２の層間
絶縁膜上の全面に保護膜を形成し、最後までこの保護膜
を残した。この方法が最も単純であるが、蓄積電極間の
ショート防止という本発明の目的からすると、ＨＳＧ化
処理後に保護膜を除去してもよい。もしくは、少なくと
も隣接する蓄積電極の間に位置する絶縁膜の上面にさえ
保護膜があればよいので、例えばこの箇所にのみ保護膜
が存在し、他の蓄積電極と対向しない側には保護膜を形
成しないか、または除去する構成としてもよい。
【００４１】また、上記実施の形態で示した各種膜の膜
厚や寸法等の具体的な数値に関してはほんの一例にすぎ
ず、適宜変更が可能なことは勿論である。さらに、上記
実施の形態では本発明をＤＲＡＭに適用した例を挙げた
が、同様のシリンダ型キャパシタを有する他の半導体装
置に本発明を適用することもできる。
【００４２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、隣接する下部電極の間に位置する絶縁膜の上面
にシリコン酸化膜のエッチングに対する耐性を有する保
護膜が形成されているため、ＨＳＧ化工程の前処理とし
て酸化膜エッチングを行ってもこの部分が後退すること
がなく、シリンダ状の下部電極の上端が保護膜上に突出
することがない。したがって、隣接する下部電極同士で
互いに接近する方向にＨＳＧが成長することがなく、下
部電極同士のショート不良の発生を確実に防止すること
ができる。その結果、歩留まりの低下を招くことなく、
本発明を適用する半導体装置の微細化に寄与することが
できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態であるＤＲＡＭの
メモリセルを示す平面図である。
【図２】 同メモリセルを示す図であり、図１のＡ−
Ａ’線に沿う断面図である。
【図３】 同メモリセルの製造工程を示す工程断面図で
ある。
【図４】 同工程断面図の続きである。
【図５】 同工程断面図の続きである。
【図６】 本発明の第２の実施の形態であるＤＲＡＭの
メモリセルを示す平面図である。
【図７】 同メモリセルを示す図であり、図６のＢ−
Ｂ’線に沿う断面図である。
【図８】 従来のＤＲＡＭメモリセルの製造工程の一例
を示す工程断面図である。
【符号の説明】
１ 拡散層パターン ２ ゲート線 ３ トランジスタ ４，５ ｎ型不純物拡散層 ６ 容量コンタクトホール ７ 蓄積電極（下部電極） ８ ビット線 ９ ビットコンタクトホール １０ シリコン基板（半導体基板） １２ 第１の層間絶縁膜 １３ 第２の層間絶縁膜 １４ 第３の層間絶縁膜 １５ キャパシタ １６ 保護膜 ２１ ＨＳＧ（シリコン粒） ２２ 対向電極 ２５ 凹部 ２６ アモルファスシリコン膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC01 AC02 AC05 AC15 AR08 AV06 BH03 BH07 DF05 EZ13 EZ15 5F083 AD24 AD48 AD62 GA09 GA30 JA19 JA35 JA39 JA53 MA06 MA17 MA19 NA01 PR21 PR36 PR40

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上方の絶縁膜に形成された凹
    部の側面および底面に沿って形成され、表面に多数のシ
    リコン粒を有するシリコンからなるシリンダ状の下部電
    極を有する複数のキャパシタを備え、少なくとも隣接す
    る前記下部電極の間に位置する前記絶縁膜の上面に、シ
    リコン酸化膜のエッチングに対する耐性を有する保護膜
    が形成されたことを特徴とする半導体装置。
  2. 【請求項２】 前記保護膜が、シリコン窒化膜、酸化ア
    ルミニウム膜、炭化ケイ素膜のいずれかであることを特
    徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記キャパシタが、前記半導体基板上に
    形成されたトランジスタとともにＤＲＡＭのメモリセル
    を構成することを特徴とする請求項１または２に記載の
    半導体装置。
  4. 【請求項４】 前記キャパシタの下方にビット線が設け
    られたことを特徴とする請求項３に記載の半導体装置。
  5. 【請求項５】 前記キャパシタの上方にビット線が設け
    られたことを特徴とする請求項３に記載の半導体装置。
  6. 【請求項６】 半導体基板の上方に絶縁膜を形成する工
    程と、前記絶縁膜の上面にシリコン酸化膜のエッチング
    に対する耐性を有する保護膜を形成する工程と、前記保
    護膜および前記絶縁膜をパターニングすることによりそ
    の底面が前記絶縁膜に達する凹部を形成する工程と、少
    なくとも前記凹部の側面および底面に沿ってキャパシタ
    の下部電極となるシリコン膜を成膜する工程と、シリコ
    ン酸化膜のエッチング液を用いて前記シリコン膜の表面
    に形成されたシリコン酸化膜を除去する工程と、前記シ
    リコン膜の表面に多数のシリコン粒を形成してシリンダ
    状のキャパシタの下部電極を形成する工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  7. 【請求項７】 前記保護膜として、シリコン窒化膜、酸
    化アルミニウム膜、炭化ケイ素膜のいずれかを用いるこ
    とを特徴とする請求項６に記載の半導体装置の製造方
    法。
  8. 【請求項８】 前記シリコン膜成膜工程において、前記
    凹部の側面および底面を含む基板全面にシリコン膜を成
    膜した後、化学的機械的研磨を行って前記保護膜上面の
    シリコン膜を除去することにより前記保護膜を露出させ
    るとともに、前記凹部の側面および底面に前記シリコン
    膜を残存させることを特徴とする請求項６または７に記
    載の半導体装置の製造方法。
  9. 【請求項９】 前記化学的機械的研磨を行う際に、前記
    凹部の側面上および底面上のシリコン膜を保護するため
    の保護材を予め凹部内に埋め込んでおき、化学的機械的
    研磨終了後に前記保護材を除去することを特徴とする請
    求項８に記載の半導体装置の製造方法。
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