JP2006120957A

JP2006120957A - 半導体装置の製造方法及び製造装置

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Publication number: JP2006120957A
Application number: JP2004308797A
Authority: JP
Inventors: Jun Suzuki; 純鈴木; Yasutoshi Okuno; 泰利奥野; Michiichi Matsumoto; 道一松元; Kenji Yoneda; 健司米田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-10-22
Filing date: 2004-10-22
Publication date: 2006-05-11

Abstract

【課題】半導体キャパシタ下部電極に形成されるＨＳＧ膜の表面積が、後続の洗浄工程で減少しない半導体装置の製造方法を提供する。
【解決手段】キャパシタセルが形成された絶縁性基板５１上にドープドポリシリコン層５７とドープドアモルファスシリコン膜５８を形成する（図１（Ａ）〜（Ｄ））。その後、ＨＳＧ化処理によりシリコン原子をマイグレーションさせて表面にＨＳＧ粒５８aを形成する（図１（Ｅ））。この時ポストアニール時間を長くすることにより過度に成長させたＨＳＧ粒５８aを形成する。次に、自然酸化膜やアッシング酸化膜を除去後、アンモニア過酸化水素水などでＨＳＧ粒の粒間隔をウェットエッチングし、所定の粒間隔を有する下部電極を形成する（図１（Ｆ）〜（Ｇ））。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に下部電極の表面積を増加させることによって、静電容量の増加が可能な容量素子の形成方法に関する。

電荷蓄積用の容量素子を有するＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置では、更なる高集積化を実現するために素子の微細化が行われている。

一般的に、ＤＲＡＭのキャパシタ構造においては基本的に下部電極と上部電極の間にキャパシタ誘電膜の薄膜が形成されている。そのキャパシタンスの大きさは誘電膜の誘電率と、向かい合った二つの電極からなる有効キャパシタ面積とに比例して、キャパシタ誘電膜の厚さに反比例する。したがって、キャパシタセルの面積が少なくなればなるほど、キャパシタは必要な電荷量を確保することが困難になるので、容量素子を構成する下部電極の占有面積に対して効率良く下部電極の表面積を増大することが重要となってきている。

従来、容量素子を構成する下部電極の表面積を実効的に広げる方法の一つとして、セルの形状をトレンチ型やスタック型としキャパシタセルの有効表面積を３次元的に拡げる方法が行われている。また、下部電極にＨＳＧ（Hemi Spherical Grain；シリコン結晶粒）化処理を行い、下部電極の表面を半球形状シリコン結晶粒からなるＨＳＧ膜で覆うことにより下部電極の表面積を２倍程度に増大させる方法も知られている（例えば、特許文献１）。

図７は、ＨＳＧプロセスを含むキャパシタの製造方法を説明するための断面図である。
まず、半導体基板４０上に、拡散層へと続くシリコンプラグ４１が形成された絶縁膜を形成した後、シリコン窒化膜４２及びシリコン酸化膜４３を堆積させる（図７（A））。

次に、シリコン酸化膜４３上にフォトレジスト（図示せず）を塗布した後、スタックセルを形成する場所を露光し、レジストを開口させる。そして、シリコン酸化膜４３とシリコン窒化膜４２との選択性を持つガスを用いてシリコン酸化膜４３をドライエッチングする。続けてシリコンプラグ４１表面が露出するようにシリコン窒化膜４２をドライエッチングし、スタックセル４４を形成する。（図７（B））
次に、下部電極に相当するドープドポリシリコン層４５をキャパシタ上に２０ｎｍの膜厚で形成する。さらに、アモルファスシリコンを堆積させてアモルファスシリコン膜４６を２０ｎｍ程度の膜厚で形成する（図７（Ｃ)）。この後、スタックセル４４内部をフォトレジストで埋め、ドープドポリシリコン層４５及びアモルファスシリコン膜４６に対してドライエッチングを行うことによって、スタックセル４４内部以外のドープドポリシリコン層４５とアモルファスシリコン４６とを除去する（図７（D)）。

次に、下部電極上にＨＳＧ膜を形成する。つまり、低圧化学気相蒸着法（ＬＰ−ＣＶＤ）を用い、チャンバー温度を５５０℃〜６５０℃に維持した後、アモルファスシリコン膜４６上にジシラン（Ｓｉ₂H₆）ガスやシラン（ＳｉＨ₄）ガスでシリコン核を生成させ、その後の熱処理によってシリコン原子をマイグレーションさせてアモルファスシリコン膜４６表面にＨＳＧ粒４６ｂを形成する。（図７（Ｅ））
次に、下部電極上にＨＳＧ膜を形成した後、ＨＳＧ膜に導電性を持たすために、例えばＰＨ₃を用いＨＳＧ膜にリンを熱拡散させる。

次に、工程中で形成されるＨＳＧ膜上の自然酸化膜、及びフォトリソグラフィーとドライエッチングとによって生じるアッシング酸化膜を除去する。これは、ＳｉＯ₂は誘電率が３．８程度と低くキャパシタ容量を大きく減少させるためである。この自然酸化膜の除去には、通常、希フッ酸及びアンモニア過酸化水素水を用いたウェットエッチングが用いられる。

次に、誘電体膜を形成する。つまり、洗浄が施されて自然酸化膜等が形成されていないＨＳＧ膜上に、例えば酸化タンタル（Ｔａ₂Ｏ₅）膜４７を堆積させる（図７（F））。

次に、上部電極を形成する。つまり、例えば誘電体膜上にチタンナイトライド（ＴｉＮ）膜４８を堆積させる（図７（G））。
特開２００３−７８０２８号公報

しかし、この従来の方法では実用上、２倍程度の容量倍率が上限である。また、洗浄工程ではＨＳＧ膜の半球状の突起が消耗して、HSG膜の表面積を５０％程度減少させるため、キャパシタ容量が低下する原因となっている。

ＨＳＧ膜の表面積減少は、前記洗浄時間に比例する。そのため、前記洗浄時間を短縮する場合には、前記ＨＳＧ膜表面上に残っている不均一な自然酸化膜、またはその他の汚染物質が残留する。このことは、HSG膜表面上に堆積させる誘電体膜の均一性を悪化させるほか、キャパシタリーク電流の増大の原因になる。

また、セルサイズの縮小に伴いスタックセルの開口の寸法が小さくなり、電極の表面に形成するHSG粒のスタックセルの内部の空間を占める割合が相対的に大きくなる。そのため、後にHSG膜上に形成するキャパシタ誘電膜及び上部電極をスタックセルの底まで一様に形成することが困難となる。したがって、ＨＳＧ粒を小さく形成する必要がある。しかし、ＨＳＧ粒が小さい場合においては、自然酸化膜等を除去するためのウェットエッチングによって、ＨＳＧ粒が極端に細り下部電極の有効表面積を大幅に減少させることになる。

そこで、本発明は、このような問題点に鑑みてなされたものであり、ＨＳＧ粒を成長させた後、前記ウェットエッチング後においても前記ＨＳＧ膜表面積が減少しない容量素子の形成方法（半導体装置の製造方法）及び製造装置を提供することにある。

また、本発明のもう一つの目的は、限られたＨＳＧ膜厚の中でＨＳＧ粒の曲率半径をできるだけ大きくすることにより、キャパシタリーク電流の少ない容量素子の形成方法（半導体装置の製造方法）及び製造装置を提供することにある。

上記課題を解決するために、本発明に係る半導体装置の製造方法は、凹凸形状の下部電極を有する容量素子を備えた半導体装置の製造方法において、基板上のホールを開口した絶縁膜上にドープドポリシリコン膜とＨＳＧシード層となるアモルファスシリコン膜とを形成する工程と、アモルファスシリコン膜を変形してドープドポリシリコン膜上にシリコン結晶粒を形成するＨＳＧ化処理工程と、シリコン結晶粒をウェットエッチングすることにより、該シリコン結晶粒の粒間隔を拡げる工程とを備え、ＨＳＧ化処理工程において、ポストアニール時間を長くすることにより、シリコン結晶粒の断面投影がアモルファスシリコン膜厚の２倍以上の高さを持ち、且つ、シリコン結晶粒の平面投影がアメーバ形状となるまでポストアニールを行うことを特徴とする。

上記の製造方法において、シリコン結晶粒を形成した前に、アモルファスシリコン膜を洗浄することにより、該アモルファスシリコン膜上の不純物と酸化膜を除去する工程をさらに備えたことを特徴とする。

上記の製造方法において、ポストアニールの時間は５分以上であることが好ましい。
また、粒間隔は、容量絶縁膜の膜厚の２倍より大きいことが好ましい。

また、アモルファスシリコン膜は、１．０×１０²⁰原子／ｃｍ³以上のリンを含むドープドアモルファスシリコン膜であり、ウェットエッチングにおいて、シリコン結晶粒同士が結合した部分のエッチング速度が速くなり、エッチングが異方的に進むことが好ましい。

なお、本発明は、以上のような半導体装置の製造方法として実現することができるだけでなく、このような製造方法に従って半導体装置を製造する半導体製造装置として実現することもできる。

本発明に係る半導体装置の製造方法及び製造装置では、過度に成長させたＨＳＧ粒をウェットエッチングすることでＨＳＧ粒形状の最適化が可能である。その結果下部電極の有効表面積は、２．４倍程度にすることができ、キャパシタ容量の増大を図ることができる。

また、ＨＳＧ膜成長後にウェットエッチングでＨＳＧ粒を削ることによって粒の曲率半径を拡げ、キャパシタ絶縁膜のウィークスポットを減少させる。その結果、キャパシタリーク電流を１桁改善することが可能である。

さらに、ウェットエッチング耐性のあるＨＳＧ粒を成長させることにより、ＨＳＧ膜成長後のウェットエッチングにおいてＨＳＧ粒の消失を防ぐことが可能である。

以下に、本発明に係る半導体装置の製造方法について、図１〜６を参照して説明する。
（第１の実施形態）
本発明の第１の実施形態の半導体装置の製造方法について説明する。図１（A）〜（Ｇ）は、HSG粒による凹凸形状の下部電極を有する容量素子を備えた半導体装置のキャパシタ製造工程を示す断面図である。なお、図２（A）〜（F）は、図１（Ｇ）に示す領域５０に相当する箇所を拡大したものである。

まず、絶縁性基板５１上にシリコン酸化膜５２を堆積した後フォトレジスト（図示せず）をマスクにして絶縁性基板５１に到達するコンタクトホール５３を形成する（図１（A））。

ここで、絶縁性基板は、半導体基板上に絶縁膜を形成した基板を含み、トランジスタ等の能動素子が絶縁性基板上に形成されていてもよい。

次に、絶縁性基板５１およびシリコン酸化膜５２上にリンドープポリシリコン膜を形成し、コンタクトホール５３を埋め込む。その後ウェハ全面をＣＭＰ（Chemical Mechanical Polishing）技術を用いて平坦化する。このことによって、リンドープポリシリコンプラグ５３０を形成する。次に、シリコン酸化膜５２上にシリコン窒化膜５４を５０ｎｍ程度の膜厚で成長させた後、さらに、シリコン窒化膜上にＣＶＤ法により酸化シリコン系の絶縁膜５５を７００ｎｍ程度の膜厚で堆積する（図１（Ｂ））。その後、酸化シリコン系の絶縁膜５５上にフォトレジストを塗布した後、スタックセルを形成する場所を露光し、リンドープポリシリコンプラグ５３０に到達するスタックセル５６を形成する。このとき、リンドープポリシリコンプラグ５３０の表面が露出するようにする。スタックセル５６の短辺長は２３０ｎｍ程度である（図１（Ｃ））。

次に、形成したスタックセル５６上に図１（D）に示すように、ドープドポリシリコン層５７を２５ｎｍの膜厚で形成する。ドープドポリシリコンのプロセス温度は５７０℃であり、膜中のリン濃度は４．０×10²⁰原子／ｃｍ³である。ドープドポリシリコン層５７上にノンドープドアモルファスシリコン膜５８を２５ｎｍの膜厚で形成する。ノンドープアモルファスシリコンのプロセス温度は５１０℃である。

ＨＳＧ粒の大きさやウェットエッチング耐性はアモルファスシリコン上の汚染に左右されるため、アモルファスシリコン膜５８上の不純物を取り除く必要がある。また、アモルファスシリコン膜５８上の水分残留によるウォーターマークや、自然酸化膜もＨＳＧ粒の成長を阻害する。そのため、アンモニア過酸化水素水（NH₄OH：H₂O₂：H₂O＝1：1：40）で３分洗浄処理した後、希フッ酸（HF：H₂O＝1：400）で２５分洗浄処理することで、アモルファスシリコン膜５８上の自然酸化膜等を完全に除去する。

なお、アモルファスシリコン膜５８上を洗浄処理した後、装置搬送系やＳＭＩＦ内での有機物の付着を防ぐために、洗浄装置の搬送室にはケミカルフィルターを装着する。また、ウェハの保管は洗浄されたＳＭＩＦなど局所的にクリーン度の高い場所で行う。また保管時間は１２時間までとすることが好ましい。

このように、ウェハ洗浄処理に加えて、ウェハの搬送経路及び保管場所のクリーン度を上げてアモルファスシリコン膜５８上への不純物付着を低減する。このアモルファスシリコン膜５８を後述する方法において変形させて形成させたHSG粒５８ａは、ウェットエッチング時に消失せず、エッチング耐性を持っている。

ＨＳＧを成長させる段階では、シラン（ＳｉＨ₄）ガスの熱分解及び熱処理によりアモルファスシリコン膜５８を変形させ、ＨＳＧ粒５８ａを形成させる（図1（Ｅ））。プロセス温度は６２０℃、シランガスの流量は６０ｓｃｃｍとし、ポストアニール時間を５分以上とする。ＨＳＧ粒５８ａの成長時間を長くすることによってＨＳＧ粒５８ａの断面投影のグレインサイズをアモルファスシリコン膜５８の膜厚の２倍以上まで大きくさせる（図２（A１））。ＨＳＧ粒５８ａの表面投影で見たグレインはアメーバ状に粒と粒が結合した形状となっており、単位面積あたりに占めるＨＳＧ領域２３０の面積は非ＨＳＧ領域２３１の面積の３倍以上となる（図２（A２））。

ＨＳＧ粒５８ａにリンを熱拡散させる段階では、ウェハを別チャンバーに移した後、ＰＨ₃を用いてＨＳＧ粒５８ａにリンを熱拡散させる。プロセス温度は６５０℃とし、プロセス時間は６分、ＰＨ₃流量は５００ｓｃｃｍとした。

図１（Ｅ）に示すとおりＨＳＧ粒５８ａは、ウェハ全面に成長しているため図１（F）に示すとおりスタックセル５６内のみにＨＳＧ粒５８ａを残す必要がある。まず、ウェハ全面にレジストを塗布した後、全面露光することによってスタックセル５６内にのみレジストを残す。

次に、ウェハをドライエッチングしてスタックセル外に形成されたＨＳＧ粒を除去する。その後、スタックセル５６アッシングするアッシング工程を実施ことにより、スタックセル５６内に詰まっているレジストを取り除く。

このアッシング工程において、スタックセル５６内のレジスト除去と同時にＨＳＧ粒５８ａ上には、アッシングによる酸化膜が形成される。

ＨＳＧ粒５８ａ上に形成されたアッシングによる酸化膜は誘電率が３．８であり、キャパシタ容量絶縁膜に用いられるＴａ₂Ｏ₅膜の誘電率２５に比べ低い。そのためアッシングによる酸化膜上にＴａ₂Ｏ₅膜を堆積させると、容量の小さいキャパシタと大きいキャパシタが直列に接続されている状態となり、キャパシタ全体の容量を低下させることになる。また、アッシングによる酸化膜は３ｎｍ程度の膜厚で形成されており、ＨＳＧ粒の粒間隔を減少させるため、下部電極の表面積を低下させることとなる。以上の理由により希フッ酸を用いてアッシングによる酸化膜を除去する。プロセス時間は１２００秒とし、酸化膜のエッチング量は４ｎｍ程度である。

アッシングによる酸化膜を除去した後においても、ＨＳＧの粒間隔は数ｎｍ程度となっている（図２（A２））。したがって、キャパシタ容量絶縁膜と上部電極膜が入り込むスペースが確保できない。そこでさらにＨＳＧ粒をウェットエッチングによって削ることによって粒間隔を拡げる。そのため、アッシングによる酸化膜の除去処理に連続して５０℃〜７０℃のアンモニア過酸化水素水でウェットエッチングを行い、ＨＳＧ粒間隔を拡げる。アンモニア過酸化水素水の濃度は（アンモニア：過酸化水素水：水＝１：１：４０）でありプロセス時間は４２０秒である。

ここで、図２（Ｂ２）はＨＳＧ粒５８ａをアンモニア過酸化水素水でウェットエッチングした後の表面投影図である。図２（Ａ２）においてＨＳＧ成長時に粒同士が結合しなかったＨＳＧ領域２３２はエッチング後、２３２ａのようにグレインサイズが小さくなっており、従来方法においてＨＳＧ成長させた場合と同様にエッチング量によってはＨＳＧ粒が消滅することとなる。しかし、過度にＨＳＧ成長させることによって粒同士を結合させたＨＳＧ粒２３０は、エッチングした後にも従来方法において成長させた形状になることはなく、粒が消滅することもない。そのため、十分な下部電極の有効表面積を得ることができる。

また、ＨＳＧ粒をアンモニア過酸化水素水でウェットエッチングすることによって、ＨＳＧ粒の粒間隔２４、２４０を制御することができる。ＨＳＧ粒５８ａのグレインサイズは、アモルファスシリコン膜５８の成膜条件やアニール時の圧力、雰囲気等により影響されやすく再現性良く形成することが困難である。従って従来の方法においては、ＨＳＧ粒間隔の大きさにばらつきを生じてしまう。この場合の粒間隔の大きさは正規分布することなく、図４の分布６１のようになる。

そこで、ＨＳＧ成長時のポストアニール時間を長くすることによってＨＳＧ粒の高さをできるだけに大きく成長させる。そのことによって粒間隔は狭くなって行き、ＨＳＧ粒同士が結合して行く。結果として図４の分布６２のように粒間隔のばらつきは少なくなる。

その後、ＨＳＧ膜上をウェットエッチングすることで、ＨＳＧ粒の間隔としては狭いが、ばらつきの少ない図４の分布６３を持つ粒間隔のそろった下部電極が形成される。

図５はポストアニール時間に対する下部電極の有効表面積倍率の変化を示す図である。従来方法（プロット７１）では、下部電極の有効表面積が約２倍であったのに対し、ＨＳＧを過度に成長させた後、ウェットエッチングでＨＳＧの形状を最適化する本発明（プロット７２）では２．４倍〜２．５倍の有効表面積倍率を実現できることが明らかである。

次に、図１（F）に示すように、ウェハ全面にＴａ₂Ｏ₅からなる容量絶縁膜５９を形成する。原料であるペンタエトキシタンタルの流量は０．１ｓｃｃｍであり、O₂を酸化剤として用いる。プロセス温度と圧力はそれぞれ、４７０℃と３０Ｐａであり、膜厚は１０ｎｍとする。

なお、ＨＳＧ粒をアンモニア過酸化水素水でウェットエッチングすることを本フローから除くと、図2（A1）のようにＨＳＧ粒の間隔が狭い箇所が生じ、Ｔａ₂Ｏ₅膜５９同士がつながる２５０（図２（Ｅ））。Ｔａ₂Ｏ₅膜厚を１０ｎｍとすると、膜がつながらないためにはＨＳＧ粒の粒間隔を２０ｎｍより大きくとる必要がある。乃ち、ＨＳＧ粒の粒間隔はＴａ₂Ｏ₅膜厚の２倍より大きくする必要がある。

次に、前記容量絶縁膜５９上にはチタンナイトライドからなる上部電極６０を５０ｎｍの膜厚で形成する（図1（Ｇ））。プロセス圧力は４０Ｐａ、プロセス温度は６８０℃とする。これによって、下部電極５８ａと容量絶縁膜５９と上部電極６０からなる容量素子を形成することができる。

従来技術では、図２（Ｆ）に示すようにＴａ₂Ｏ₅膜５９が結合した状態で、チタンナイトライド膜６０を堆積させるとＴａ₂Ｏ₅膜５９とチタンナイトライド膜６０の間に非常に曲率半径の小さい狭部２６０ができる。

この狭部は、下部電極上での電界集中部となり、キャパシタリーク電流を増大させ、キャパシタ容量膜のウィークスポットとしてＴＤＤＢ（経時絶縁膜破壊）の劣化を引き起こす。そのため、図２(B1)のようにＨＳＧ粒間隔２４を容量絶縁膜５９の厚さの２倍より大きく拡げることによって、容量絶縁膜５９と上部電極６０間に針状の狭部を形成させないようにする必要がある。

そこで、ＨＳＧ粒をウェットエッチングすることで、図２（Ｃ）、（Ｄ）に示すようにＨＳＧ粒５８ａの曲率半径を大きくすることができる。つまり下部電極上での電界集中部が少なくなりキャパシタリーク電流が低減された容量素子が形成できる。

図６（Ａ）はキャパシタ容量を改善された例である。本発明（プロット８２）を適用した場合には、従来技術（プロット８１）と比較して、１セルあたりのキャパシタ容量が印加電圧を＋０．７５Vとした時に２．５ｆＦ向上した。図６(B)はキャパシタリーク電流を低減できた例である。本発明（プロット８２０）を適用した場合には、従来技術（プロット８１０）と比較して、特に負バイアス側でキャパシタリーク電流を低減でき、１セルあたりのキャパシターリーク電流は印加電圧−０．７５Ｖとした時に１０ｆＡ低減した
（第２の実施形態）
本発明の第２の実施形態の半導体装置の製造方法について説明する。第２の実施形態が第１の実施形態と異なるのは、図１（D）において、ドープドポリシリコン層５７上にノンドープドアモルファスシリコン膜５８を成膜することに代えて、１．０×１０²⁰原子／ｃｍ³以上のリン濃度を持つアモルファスシリコンを２５ｎｍの膜厚で成膜する点である。

以下、第２の実施形態について図３を用いて説明する。リン３１をドープしたアモルファスシリコンをマイグレーションさせて成長させたＨＳＧ粒は、ポストアニール時間を長くし過度に成長させることによって粒と粒が結合した部分３２ができる。粒同士が結合した部分３２は、ＨＳＧ粒が結合していない部分に比べてリン濃度が高くなる。

アンモニア過酸化水素水によるウェットエッチング処理におけるエッチング速度は、HSG粒中のリン濃度が高いほど早くなる。このため、ＨＳＧ粒が結合した部分３２のエッチング速度はリン濃度が高いため早くなり、エッチングが異方的に進むので、ＨＳＧの粒高をあまり減少させずに、粒間隔を拡げることができる。そのため、ＨＳＧ粒の有効表面積を増やすことができる（図３（C））。

本発明は、凹凸形状の下部電極を有する容量素子を備えた半導体装置の製造方法及び製造装置として、特に、下部電極にシリコン結晶粒を用いた容量素子において、下部電極表面積の増大を図るうえで有効な製造方法及び製造装置として利用することができる。

第１の実施形態に係わる半導体装置の製造方法の各工程を示す断面図である。図１（Ｇ）における領域５０の部分の拡大図である。ＨＳＧ粒のリン濃度分布とエッチング形状である。本発明の実施形態による粒間隔の制御方法を示すグラフである。本発明によるキャパシタセルの有効表面積を改善したグラフである。本発明によるキャパシタセル容量とキャパシタリーク電流の改善を示したグラフである。従来のキャパシタの製造方法を示した断面図である。

符号の説明

２３０ＨＳＧ領域
２３１非ＨＳＧ領域
２３２粒同士が結合しなかったＨＳＧ領域
２３２ａウェットエッチング後の粒同士が結合しなかったＨＳＧ領域
２４ＨＳＧ粒間隔
２４０ＨＳＧ粒間隔
２５０タンタルオキサイド膜がつながった状態
２６０チタンナイトライドの針状部分
３１ＨＳＧ粒中に含まれるリン
３２ＨＳＧ粒が結合した部分
３３エッチング領域
４０半導体基板
４１ポリシリコンプラグ
４２シリコンナイトライド膜
４３シリコン酸化膜
４４ホール
４５ドープドポリシリコン膜
４６アモルファスシリコン膜
４６ｂＨＳＧ粒
４７タンタルオキサイド膜
４８チタンナイトライド膜
５０キャパシタセル表面部分
５１絶縁性基板
５２シリコン酸化膜
５３プラグ用ホール
５３０リンドープポリシリコンプラグ
５４シリコンナイトライド膜
５５シリコン酸化膜
５６スタックセル
５７ドープドポリシリコン層
５８アモルファスシリコン膜
５８ａＨＳＧ粒
５９タンタルオキサイド膜
６０チタンナイトライド膜
６１ＨＳＧ粒成長時の粒間隔分布
６２ＨＳＧ粒を過度に成長させた場合の粒間隔分布
６３ＨＳＧ粒を過度に成長させた後エッチングした粒間隔分布
７１ポストアニール時間に対する従来法の有効表面積
７２ポストアニール時間に対する本発明の有効表面積
８１従来のキャパシタセル容量
８１０従来のキャパシタセルリーク電流
８２本発明のキャパシタセル容量
８２０本発明のキャパシタリーク電流

Claims

凹凸形状の下部電極を有する容量素子を備えた半導体装置の製造方法であって、
基板に達するホールを備えた絶縁膜上にドープドポリシリコン膜とＨＳＧ（Hemi Spherical Grain）シード層となるアモルファスシリコン膜とを形成する工程と、
前記アモルファスシリコン膜を変形して前記ドープドポリシリコン膜上にシリコン結晶粒を形成するＨＳＧ化処理工程と、
前記シリコン結晶粒をウェットエッチングすることにより、該シリコン結晶粒の粒間隔を拡げる工程とを含み、
前記ＨＳＧ化処理工程において、前記シリコン結晶粒の断面投影が前記アモルファスシリコン膜厚の２倍以上の高さを持ち、且つ、前記シリコン結晶粒の平面投影がアメーバ形状となるまでポストアニールを行うことを特徴とする半導体装置の製造方法。
前記ＨＳＧ化処理工程前に、前記アモルファスシリコン膜を洗浄することにより、該アモルファスシリコン膜上の不純物と酸化膜を除去する工程をさらに備えたことを特徴とする請求項１に記載の半導体装置の製造方法。
前記ポストアニールの時間は５分以上であることを特徴とする請求項１記載の半導体装置の製造方法。
前記粒間隔は、容量絶縁膜の膜厚の２倍より大きいことを特徴とする請求項１に記載の半導体装置の製造方法。
前記アモルファスシリコン膜は、１．０×１０²⁰原子／ｃｍ³以上のリンを含むドープドアモルファスシリコン膜であり、
前記ウェットエッチングにおいて、前記シリコン結晶粒同士が結合した部分のエッチング速度が速くなり、エッチングが異方的に進むことを特徴とする請求項１に記載の半導体装置の製造方法。
凹凸形状の下部電極を有する容量素子を備えた半導体装置の製造装置であって、
基板上のホールを開口した絶縁膜上にドープドポリシリコン膜とＨＳＧシード層となるアモルファスシリコン膜とを形成する手段と、
前記アモルファスシリコン膜を変形して前記ドープドポリシリコン膜上にシリコン結晶粒を形成するＨＳＧ化処理手段と、
前記シリコン結晶粒をウェットエッチングすることにより、該シリコン結晶粒の粒間隔を拡げる手段とを備え、
前記ＨＳＧ化処理手段は、前記シリコン結晶粒の断面投影が前記アモルファスシリコン膜厚の２倍以上の高さを持ち、且つ、前記シリコン結晶粒の平面投影がアメーバ形状となるまでポストアニールを行うことを特徴とする半導体装置の製造装置。