KR100262927B1 - 반도체 장치 제조 방법 - Google Patents

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KR100262927B1
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도시유끼 히로따
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명에 따르면, 반구형의 실리콘 결정립을 갖는 적층 커패시터 구조로 되어 있는 DRAM의 반구형의 실리콘 결정립의 형성 불량을 방지할 수 있고, 반구형의 실리콘 결정립에 충분한량의 불순물을 도입할 수 있으며, 공핍화로 인한 용량 저하를 방지할 수 있는 수단이 제공된다.
본 발명에서는, MOS 트랜지스터가 설치되어 있는 반도체 기판 상에 제1 실리콘막을 형성한 다음, 상기 제1 실리콘막의 표면상에 자연 산화층을 형성한다. 연속하여, 불순물을 포함하는 제2 실리콘막과 불순물을 포함하지 않는 제3 실리콘막을 형성하고, 그 다음 이를 대기에 노출시키지 않고 어닐링(annealing)을 수행하여 반구형의 실리콘 결정립을 형성한다. 그런 후, 에치 백에 의해 전극들을 서로 분리시켜서 축적 전극을 형성하고, 유전체막과 플레이트(plate) 전극을 형성하여 커패시터를 제조한다.

Description

반도체 장치 제조 방법
본 발명은 반도체 장치에 관한 것으로, 특히, DRAM (다이나믹 랜덤 억세스 메모리; dynamic random access memory)와 같은 커패시터를 갖는 반도체 장치를 제조하는 방법에 관한 것이다.
메모리가 하나의 트랜지스터 및 하나의 커패시터로 구성되어 있는 DRAM이 소형화된 메모리 셀에 의해 고도로 집적되어 있다.
메모리 셀 면적이 감소함에 따라, 커패시터의 점유 영역이 감소하여, 소프트 에러 저항에 필요한 축적 전하 용량 (약 27 fF)을 확보하는 것이 어려워졌다.
현재, 스텍형으로 불리우는 축적 전극이 광범위하게 사용되고 있으며, 축적 전극의 표면 상에 미세한 반구형의 실리콘 결정립, 즉, HSG-Si(hemispherical grain-silicon)이 형성되어 전극의 실효적인 표면적을 증대시키는 기술이 사용되고 있다.
이 HSG-Si의 형성은 청정한 비정질 실리콘 막 표면을 비정질-결정 전이 온도 범위로 어닐링하여 비정질 실리콘 막 표면 상에 결정핵을 형성하고, 그 다음 실리콘 원자의 표면 이동(migration)에 의해 결정을 성장시킴으로써 행해질 수 있다.
따라서, 따라서, 모체인 비정질 실리콘 막 표면은 자연 산화층과 유기물 오염이 없는 청정한 표면으로 되어야 하고 HSG-Si 형성시의 어닐링 분위기도 고진공 상태 또는 비산화성 분위기이어야 한다.
또한, 결정화 실리콘 표면은 비정질 실리콘의 표면보다 안정적이고, 결정화 실리콘 표면 상에는, 실리콘 원자의 표면 이동이 거의 발생하지 않아서, 어떠한 HSG-Si도 형성되지 않는다. 따라서, HSG-Si가 형성될 표면은 비정질 실리콘 표면이어야만 한다.
HSG-Si를 형성하기 위한 기술은 막 형성 원리에 따라 선택적 HSG 방법 및 블랭킷(blanket) HSG 방법으로 분류할 수 있는데, 이 두 방법은 다음과 같은 장점 및 단점을 갖는다.
선택적 HSG 방법은 먼저 형성된 축적 전극의 표면 상에만 HSG를 선택적으로 형성하고, 막 형성 후에, 블랭킷 HSG 방법과는 다르게 에치 백 공정이 필요하지 않은 방법이다. 따라서, 선택적 HSG 방법은 단계 수가 적다는 장점이 있다.
일본 특허 공개 제315543/1993호 공보에서는 선택적 HSG 방법을 이용하여 축적 전극을 패터닝하고, 비정질 실리콘을 증착하며, 에치 백을 수행하여 전극을 전극들을 서로로부터 분리한 다음, HSG-Si를 형성하는 방법을 제안한다.
또한, 선택적 HSG 방법에서는, 축적 전극의 형상이 에치 백 공정에 의해 제한되지 않아서, 선택적 HSG 방법은 실린더형 또는 핀(fin)형과 같은 인트리커트(intricate) 형상을 갖는 축적 전극에도 상용 가능하다는 장점을 갖는다.
그러나, 선택적 HSG 방법에 의한 HSG 형성은 전극 표면의 상태에 따라 민감하게 의존하고, 특히, 자연 산화층의 존재와 유기물의 오염으로 인해 HSG가 형성되지 않는 결점이 쉽게 발생한다는 문제를 갖는다.
이와는 반대로, 블랭킷 HSG 방법은 그 이름이 나타내는 바와 같이, HSG를 전면에 형성하는 방법이다. 첫번째 장소에서, 모체인 비정질 실리콘막을 전면에 형성한 후, 대기에 노출시키지 않고 어닐링을 수행하여 HSG를 형성한다.
따라서, 블랭킷 HSG 방법은 자연 산화층과 유기물의 오염이 생기지 않는다는 장점을 갖는다. 그러나, 전면 막 형성으로 인해, 축적 전극은 에치 백과 같은 기술에 의해 서로 분리하는 것이 필요하고, 전극의 형상은 에치 백 공정에 의해 제한된다.
다음으로, 도 3(a) 내지 도 3(e)을 참조하여 종래의 기술을 블랭킷 HSG 방법을 중심으로 설명하겠다.
먼저, 도 3(a)에 도시한 바와 같이, MOS-FET 등이 설치되어 있는 반도체 기판의 드레인(2)에 컨택트 홀이 형성되고, 이미 공지된 감압 화학 기상 성장 방법을 이용하여 비정질 상태에서 인을 불순물로 포함하는 제1 실리콘막(9)이 형성된다.
다음으로, 도 3(b)에 도시한 바와 같이, 제1 실리콘막(9)을 이미 공지된 사진 식각 기술에 의해 원하는 형상으로 가공하여 축적 전극의 일부를 형성한다. 도 3(b)에서는, 싱글 축적 전극만을 도시했지만, 사실상, 이는 덤벨(dumbbell)의 형태로 형성되어 있다.
후에, 희석 불화 수소산 등으로 제1 실리콘막(9) 상의 자연 산화층을 제거하고, 도 3(c)에 도시한 바와 같이, 제2 실리콘막(15)을 감압 화학 기상 성장 방법을 이용하여 시레인(SiH4) 또는 디시레인(Si2H6)을 포함하는 가스 시스템으로부터 전면에 걸쳐 형성한다. 이 때, 막 형성 조건은 제2 실리콘막(15)이 비정질 상태가 될 수 있도록 설정한다.
후속하여, 제2 실리콘막(15)을 대기에 노출시키지 않고 고진공 분위기 또는 비산화성 분위기에서 어닐링을 수행하여, 도 3(d)에 도시한 바와 같이, 제2 실리콘막(15)의 표면 상에 반구형의 실리콘 결정립(13)을 성장시킨다.
그 후, 이미 공지된 이방성 건식 에칭 기술을 이용하여 에치 백을 행함으로써 도 3(e)에 도시한 바와 같이 축적 전극을 분리시킨다.
다음으로, 유전체막과 플레이트 전극을 형성하여 커패시터(도시되어 있지 않음)를 제조한다.
블랭킷 HSG 방법은 축전 전극 표면의 자연 산화층과 유기 오염물에 영향을 받지 않아서, 넓은 공정 마진을 갖는다. 따라서, 블랭킷 HSG 방법은 우수한 방법으로 생각된다.
그러나, 블랭킷 HSG 방법에서는, 축적 전극이 부분적으로 HSG화되지 않거나 충분한 크기로 성장하지 않는 결점이 제1 실리콘막(9)의 막 두께가 증가함에 따라 발생하는 경향이 있다.
HSG화되지 않는 축적 전극은 용량이 부족하여, 정상적인 동작이 불가능하고 비트 불량이 발생하는 단점이 있다.
조사 결과, 제1 실리콘막(9)의 일부가 결정화되어, HSG-Si의 성장 이전에 제2 실리콘막(15)도 결정화된다는 것이 판명되었다. 상술한 바와 같이, 결정화 표면 상에는 HSG-Si가 형성되지 않는다.
제1 실리콘막(9)의 막 두께가 증가됨에 따라 결함의 발생이 증가하는 이유는 성막 시간이 길어짐에 의해 열 이력이 길어져셔, 막 또는 막과 언더코트(undercoat) 간의 경계면에서 결정핵이 쉽게 형성되기 때문이다.
막의 결정 성장 속도가 비정질 실리콘의 막 형성 속도보다 빠르기 때문에, 결정화가 표면에 도달하는 것으로 생각할 수 있다.
종래 기술에서는, 전기적 접속성을 중요하게 생각하여, 축적 전극 표면의 자연 산화층을 제거한 후, 제2 실리콘막(15)을 형성한다. 따라서, 도 4에 도시한 바와 같이, 제1 실리콘막이 결정화되면, 이 사실은 또한 제2 실리콘막(15)의 결정화를 유도한다고 가정할 수 있다.
따라서, 제2 실리콘막(15)을 형성하기 전에 암모니아와 과산화 수소의 혼합 용액으로 표면 처리를 하고, 고농도 자연 산화층으로 표면을 덮어서 제1 실리콘막(9)의 결정화에 의한 영향을 셧 아웃(shut out)함으로써, HSG화를 획득하지 못하는 결함이 현저하게 감소되었다.
그런 반면, 형성된 HSG에 충분한 불순물이 공급되지 않아서, 공핍화로 인해 예상되는 바와 같이 용량이 증가될 수 없다는 또 다른 문제가 발생한다.
형성된 HSG-Si는 어떠한 처리도 되지 않는한, 어떠한 불순물도 포함하지 않는다. 따라서, 불순물을 도입하기 위해서는 특정한 수단을 취해야 한다.
종래의 기술에서는, 제1 실리콘막(9) 내의 불순물이 제2 실리콘막(15)을 통해 HSG-Si로 열 확산되나, 제2 실리콘막(15)의 형성 전에 형성된 자연 산화층은 불순물 확산의 장벽 또는 트랩으로서 기능을 하여, HSG-Si에 충분한 불순물이 공급되지 않는 것이 명백하다.
따라서, HSG-Si에 불순물 공급을 용이하게 하기 위해, 제2 실리콘막(15)을 불순물로 도핑한 다음 HSG-Si를 형성하는 시도를 하였다. 그러나, 이런 경우에는, HSG-Si의 성장 속도가 낮아서, 충분히 큰 HSG-Si를 획득할 수 없다. 도 5는 565℃에서의 어닐링 시간과 HSG-Si의 입자 크기간의 관계를 도시한다.
HSG-Si의 크기를, 예를 들면, 70nm으로 조절하면, 도핑되지 않은 비정질 실리콘(곡선·도 5에서)의 경우 어닐링 시간이 약 5분이면 충분하다 해도, 2.03E20[atoms/cc](곡선×도 5에서)의 도핑된 비정질 실리콘의 경우에는 약 50분의 어닐링이 어닐링 시간이 필요하다.
모체인 비정질 실리콘 막에 인이 불순물로 포함되어 있는 경우에는, 인을 제거함으로써 실리콘 원자의 표면 이동이 결정되고, 불순물의 농도가 높아질수록 HSG-Si의 성장 속도는 낮아진다.
이와 반대로, 막 내의 결정은 불순물 농도가 높은 경우에 더욱 쉽게 성장하고, 제2 실리콘막(15) 내의 결정이 성장하여 HSG-Si가 충분히 성장하기 전에 표면에 도달하면, HSG-Si의 성장은 정지한다. 따라서, 단순히 어닐링 시간이 길어진다 해서, 항상 큰 입자를 얻을 수 있는 것은 아니다.
상술한 바와 같이, 종래의 기술에 의하면, 결정화로 인한 HSG-Si 형성 불량이 제한되어, 고 용량값을 얻는반면, HSG-Si로 충분한 불순물을 도입하는 것이 어렵다.
본 발명의 목적은 상술한 문제가 없고, 결정화로 인한 HSG-Si 형성 불량을 방지할 수 있고, HSG-Si의 성장 속도를 용이하게 제어할 수 있고, HSG-Si에 충분한 불순물을 공급할 수 있으며, 공핍화로 인한 용량 저하를 방지할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
후술하는 본 발명에 의해 상술한 목적을 성취할 수 있다.
다시 말해서, 본 발명은 상부 전극, 유전체막 및 하부 전극을 포함하는 커패시터를 구비한 반도체 장치를 제조하는 방법과 이 방법에 의해 획득된 반도체 장치를 개시하고 있는데, 상기 하부 전극이 반도체 기판의 일주면에 불순물이 첨가된 제1 실리콘막을 감압 화학 기상 성장 방법에 의해 비정질 또는 다결정질 상태로 형성하는 단계; 상기 제1 실리콘막을 소망하는 형상으로 가공하는 단계; 상기 제1 실리콘막의 표면에 자연 산화층을 형성하는 단계; 감압 화학 기상 성장 방법에 의해 불순물을 첨가한 제2 실리콘막을 비정질 상태로 전면에 형성하는 단계; 불순물을 첨가하지 않은 제3 실리콘막을 대기에 노출시키지 않고 감압 화학 기상 성장 방법에 의해서 비정질 상태로 전면에 형성하는 단계; 상기 제3 실리콘막을 대기에 노출시키지 않고 비산화성 분위기에서 어닐링하여 상기 제3 실리콘막을 결정화함으로써 반구형의 실리콘 결정립을 전면에 형성하는 단계; 및 이방성 에칭에 의해 에치 백을 수행하는 단계에 의해 형성되고, 본 제조 방법에 의해 반도체 장치를 얻는다.
본 발명의 반도체 장치를 제조하는 방법은 상부 전극, 유전체막 및 하부 전극을 포함하는 커패시터를 구비한 반도체 장치를 제조하는 방법으로서, 상기 하부 전극이 반도체 기판의 일주면에 불순물이 첨가된 제1 실리콘막을 감압 화학 기상 성장 방법에 의해 비정질 또는 다결정질 상태로 형성하는 단계; 상기 제1 실리콘막을 소망하는 형상으로 가공하는 단계; 상기 제1 실리콘막의 표면에 자연 산화층을 형성하는 단계; 감압 화학 기상 성장 방법에 의해 불순물을 첨가한 제2 실리콘막을 비정질 상태로 전면에 형성하는 단계; 불순물을 첨가하지 않은 제3 실리콘막을 대기에 노출시키지 않고 감압 화학 기상 성장 방법에 의해서 비정질 상태로 전면에 형성하는 단계; 상기 제3 실리콘막을 대기에 노출시키지 않고 비산화성 분위기에서 어닐링하여 상기 제3 실리콘막을 결정화함으로써 반구형의 실리콘 결정립을 전면에 형성하는 단계; 및 이방성 에칭에 의해 에치 백을 수행하는 단계에 의해 형성된다.
본 발명의 반도체 장치를 제조하는 방법은 제1 실리콘막의 표면상의 자연 산화막의 두께가 2nm 이하라는 것을 특징으로 하고, 본 발명의 반도체 장치를 제조하는 방법은 또한 제2 실리콘막에 첨가하는 불순물이 인(P)이고, 인의 농도가 1 내지 3E20[atoms/cc]의 범위에 있다는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치를 제조하는 방법은 제2 실리콘막의 두께가 10 내지 70nm의 범위에 있다는 것을 특징으로 하고, 본 발명의 반도체 장치를 제조하는 방법은 또한 제3 실리콘막의 두께가 5 내지 60nm의 범위에 있다는 것을 특징으로 한다.
도 1은 본 발명의 제1 및 제2 실시예에 대한 공정 설명도.
도 2는 본 발명의 제1 및 제2 실시예에 대한 개략적 단면도.
도 3은 종래 기술에 대한 공정 설명도.
도 4는 종래 기술에 의한 HSG-Si 형성 불량을 도시하는 개략적 단면도.
도 5는 HSG-Si의 입자 크기와 어닐링 시간간의 관계를 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 드레인
3 : 소스
4 : 게이트 전극
5 : 필드 산화층
6 : 제1 층간 절연막
7 : 비트 라인
8 : 제2 층간 절연막
9 : 제1 실리콘막
9a : 결정화 제1 실리콘막
10 : 자연 산화막
11 : 제1 실리콘막(본 발명)
12 : 제3 실리콘막(종래 기술)
12a : 제2 실리콘막(종래 기술)
13 : 반구형의 실리콘 결정립(HSG-Si)
14 : 에치 백에 의한 요철
15 : 제2 실리콘막(종래 기술)
다음으로, 도면을 참조하여 예를 통해서 본 발명을 보다 상세하게 설명하겠으나, 본 발명의 범주는 이 예들에 의해 제한되지 않는다.
예 1
본 발명의 실시예를 도 1(a) 내지 도 1(e)를 참조하여 설명하겠다. 먼저, 도 1(a)에 도시한 바와 같이, MOS-FET 등이 설치되어 있는 반도체 기판의 드레인(2)에 컨택트 홀(contact hole)이 형성되어 있고, 이미 공지된 감압 화학 기상 성장 방법을 이용하여 비정질 상태에서 인을 불순물로서 포함하는 제1 실리콘막(9)이 형성된다.
다음으로, 도 1(b)에 도시한 바와 같이, 제1 실리콘막(9)을 이미 공지된 사진 식각 기술에 의해 원하는 형상으로 가공하여 축적 전극의 일부를 형성한다. 이 단계까지의 일련의 동작은 종래의 기술과 동일하다.
다음으로, 60℃의 암모니아와 과산화 수소의 혼합액에 3분 동안 기판을 침수하여 입자들을 제거함과 동시에 제1 실리콘막(9)의 표면 상에 고농도의 자연 산화막(10)을 형성한다.
본 실시예에서는, 암모니아-과산화 수소수(APM 워싱)를 이용하는 기술을 택하였으나, 약 2nm의 두께를 갖는 고농도 산화막의 형성을 허용하는 한, 황산 과산화 수소수(SPM 워싱)를 사용하는 것과 같은 방법도 이용 가능하다. 이 방법들은 반도체 제조 공정시에 워싱하는 방법으로서 매우 통상적으로 사용되고 있다.
이 자연 산화층은 어떠한 문제없이 터널 전류에 의해 전기적 접속을 확보할 수 있도록 충분히 얇게 된다. 매우 얇은 가열 산화층을 형성하는 데 있어서 저온 산화 또는 급속 가열 산화와 같은 다른 방법을 고안할 수 있으나, 층의 두께가 3nm을 초과하면, 산화층 자체의 저항이 더이상 무시될 수 없다. 따라서, 막 두께에 큰 주의가 필요하다.
제1 실리콘막(9)을 이러한 방식으로 고농도 자연 산화막으로 덮음으로써, 후에 도 2에 도시한 바와 같이 형성되는 제2 실리콘막(11)과 제3 실리콘막(12)을 언더코트인 제1 실리콘막(9) 내에서 만들어진 결정으로 인한 결정화로부터 보호할 수 있다.
다음으로, 도 1(c)에 도시한 바와 같이, 인을 불순물로서 포함하는 제2 실리콘막(11)을 감압 화학 기상 성장 방법을 이용하여 시레인(SiH4) 또는 디시레인(Si2H6)을 포함하는 가스 시스템으로부터 전면에 형성한다.
막 내의 인의 농도는 1.0E20 내지 3.0E20 [atoms/cc]의 범위에 있다. 농도가 이 범위 이하이면, HSG-Si로의 인의 공급은 부족하고, 이 범위 이상이면 막 내에서 다결정화가 쉽게 시작된다.
제2 실리콘막(11)은 그 두께가 10 내지 70nm의 범위에 있을 수 있도록 형성한다. 재2 실리콘막(11)의 두께가 10nm 이하이면, 다음 가열 공정에서 HSG-Si에 충분한 불순물을 확산시키는 것이 어렵다.
다음으로, 제3 실리콘막(12)을 대기에 노출시키지 않고 시레인(SiH4) 또는 디시레인(Si2H6)을 포함하는 가스 시스템으로부터 약 5 내지 60nm의 정도가 될 수 있도록 형성한다.
제3 실리콘막(12)의 두께가 5nm 이하이면, 제3 실리콘막(12)은 다음의 어닐링 공정에 의해 HSG-Si의 성장을 위해 즉시 소비되어, 충분한 크기를 갖는 HSG를 얻을 수 없다. 만약 막 두께가 60nm 이상이면, 제2 실리콘막으로부터 충분하게 불순물을 열 확산시키는 것이 어려워진다.
제2 실리콘막(11)과 제3 실리콘막(12)의 막 형성 조건은 이들이 비정질 상태가 되도록 설정하고, 이 비정질 상태는 성막 온도가 530 내지 590℃의 범위에 있고 성막 압력이 0.2 내지 80Torr의 범위에 있다는 조건 하에서 가능하다. 일반적으로, 낮은 성막 온도와 높은 성막 압력에서 비정질로 되기 쉽다.
이 방식으로, 불순물을 포함한 제2 실리콘막(11) 및 불순물을 포함하지 않은 제3 실리콘막(12)을 형성함으로써, HSG의 성장 속도를 낮추지 않고 충분한 불순물량을 다음의 가열 공정에서 HSG에 공급할 수 있고, 결정화에 의한 HSG 형성 불량을 방지할 수 있으며, 공핍화에 의한 용량 저하의 문제를 해결할 수 있다.
다음으로, 가스 공급을 중단하고, 그 다음 대기에 노출시키지 않고 비정질-결정화의 전이 온도 부근에서 어닐링을 행하여 도 1(d)에 도시한 바와 같이 전면에 HSG-Si를 형성한다.
어닐링 온도는 550 내지 580℃인 것이 양호하다. 도 5는 두께가 30nm이고 불순물로서 2.0E20 [atoms/cc]의 인을 포함하는 비정질 실리콘이 제2 실리콘막(11)으로서 사용되고 막 두께가 20nm인 도핑되지 않은 비정질의 실리콘이 제3 실리콘막(12)으로서 사용되는 경우 어닐링 시간과 HSG-Si의 입자 크기간의 관계를 나타낸다 (도 5의 곡선 Δ).
입자 크기가 60nm을 초과할 때 곡선 Δ의 성장 속도가 급격하게 강하하는 이유는 HSG-Si의 성장의 경우 제3 실리콘막이 소비되어, 제2 실리콘막이 노출되기 때문이다.
이러한 현상을 이용하면, 선택적 입자 크기의 지점에서 성장 속도가 낮아져서, 입자 크기를 쉽게 제어할 수 있다(도 1(e) 및 도 2는 제3 실리콘막(12)이 남아 있는 각각의 경우를 나타냄)
그 후, 이방성 건식 에칭을 기술을 이용하여 에치 백을 수행하여 도 1(e)에 도시한 바와 같이 축적 전극간을 서로 분리시킨다.
다음으로, 유전체막과 플레이트 전극을 형성하여 커패시터(도시되어 있지 않음)를 제조한다.
따라서, 유전체막은 산화막 질화막 구조를 갖고, 감압 화학 기상 성장 방법에 의해 형성된 실리콘 질화막의 표면의 일부를 850℃에서, 20분간 파일로제닉(pyrogenic) 산화하여 형성된다. 이때의 열 이력에 의해, 불순물을 HSG-Si에 열 확산시킨다.
예 2
본 발명의 제2 실시예는 도 1(a)의 다결정 상태에서 제1 실리콘막(9)을 형성하고자 하는 것이다. 본 발명에서, 도 1(b)에 도시한 바와 같이, 제2 실리콘막(11)[도 1(c) 참조]의 형성 전에 제1 실리콘막(9)의 표면을 고농도의 자연 산화막(10)으로 덮는다. 따라서, 제1 실리콘막(9)이 결정화되는 경우에도, 이 결정화는 제2 실리콘막(11)에 영향을 미치지 않는다.
따라서, 제1 실리콘막을 형성하여 패터닝한 후에, POCl3의 열 확산에 의해 인을 도입할 수 있다.
이런 경우, 희석산 등으로 인 유리층을 제거한 후, 황산과 과산화 수소수의 혼합액에 5분 동안 침수시켜, 자연 산화막을 형성한다. 그런 다음, 상술한 제1 실시예와 동일한 공정을 행하여 커패시터를 형성한다.
본 발명에 따르면, 상술한 바와 같이, 제1 실리콘막의 표면을 고농도의 자연 산화막으로 덮어서, 결정화로 인한 HSG-Si 형성 불량을 방지할 수 있다. 또한, HSG 형성에 모체인 비정질의 실리콘막을 불순물을 포함하는 제2 실리콘막과 제3 실리콘막으로 분할하여, HSG-Si의 성장 속도를 용이하게 제어할 수 있고, HSG-Si에 충분한량의 불순물을 공급할 수 있으며, 공핍화로 인한 용량 저하를 방지할 수 있다.

Claims (6)

  1. 상부 전극, 유전체막 및 하부 전극을 포함하는 커패시터를 구비한 반도체 장치를 제조하는 방법에 있어서,
    상기 하부 전극이
    반도체 기판의 일주면에 불순물이 첨가된 제1 실리콘막을 감압 화학 기상 성장 방법에 의해 비정질 또는 다결정질 상태로 형성하는 단계;
    상기 제1 실리콘막을 소망하는 형상으로 가공하는 단계;
    상기 제1 실리콘막의 표면에 자연 산화층을 형성하는 단계;
    감압 화학 기상 성장 방법에 의해 불순물을 첨가한 제2 실리콘막을 비정질 상태로 전면에 형성하는 단계;
    불순물을 첨가하지 않은 제3 실리콘막을 대기에 노출시키지 않고 감압 화학 기상 성장 방법에 의해서 비정질 상태로 전면에 형성하는 단계;
    상기 제3 실리콘막을 대기에 노출시키지 않고 비산화성 분위기에서 어닐링하여 상기 제3 실리콘막을 결정화함으로써 반구형의 실리콘 결정립을 전면에 형성하는 단계; 및
    이방성 에칭에 의해 에치 백을 수행하는 단계
    에 의해 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제1 실리콘막 표면상의 자연 산화막의 두께는 2nm 이하인 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 제2 실리콘막에 첨가된 불순물은 인(P)인 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제3항에 있어서, 상기 제2 실리콘막에 첨가된 인의 농도는 1 내지 3E20[atoms/cc]의 범위에 있는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 제2 실리콘막의 두께는 10 내지 70nm의 범위에 있는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 제3 실리콘막의 두께는 5 내지 60nm의 범위에 있는 것을 특징으로 하는 반도체 장치 제조 방법.
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