JP2001111002A - 半導体記憶容量素子のストレージノード及びその製造方法 - Google Patents

半導体記憶容量素子のストレージノード及びその製造方法

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JP2001111002A
JP2001111002A JP29079599A JP29079599A JP2001111002A JP 2001111002 A JP2001111002 A JP 2001111002A JP 29079599 A JP29079599 A JP 29079599A JP 29079599 A JP29079599 A JP 29079599A JP 2001111002 A JP2001111002 A JP 2001111002A
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Ayumi Kenmochi
亜由美 剣持
Katsuyoshi Kamihisa
勝義 上久
Yoshiyuki Shibata
義行 柴田
Hiroki Sakamoto
裕樹 坂本
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Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 ピンホールの発生を防止しつつ、表面が粗面
化されたストレージノードを薄膜化できるようにする。 【解決手段】 半導体基板１０１上の層間絶縁膜１０２
の上に膜厚３０ｎｍの第１の非晶質シリコン膜１０３を
堆積した後、ＮＨ4ＯＨ 溶液とＨ2Ｏ2溶液との混合溶液
を用いて、第１の非晶質シリコン膜１０３の表面を酸化
して膜厚２ｎｍのＳｉＯ2 膜からなるバリア膜１０４を
形成する。バリア膜１０４の上に膜厚３０ｎｍの第２の
非晶質シリコン膜１０５を堆積した後、第２の非晶質シ
リコン膜１０５を表面が粗面化された第１の多結晶シリ
コン膜１０６に変化させると共に第１の非晶質シリコン
膜１０３を第２の多結晶シリコン膜１０７に変化させ
て、粗面化された第１の多結晶シリコン膜１０６、バリ
ア膜１０４及び第２の多結晶シリコン膜１０７からなる
ストレージノード１０８を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶容量素子
のストレージノード及びその製造方法に関する。
【０００２】
【従来の技術】電荷蓄積用キャパシタ等の半導体記憶容
量素子における蓄積容量を向上させるためには、ストレ
ージノード（下部電極）の表面積を増大させる必要があ
る。そのための技術として、ストレージノードとなる非
晶質シリコン膜に対して真空中で熱処理を行なって、該
非晶質シリコン膜を表面が粗面化された多結晶シリコン
膜に変化させるという方法がある。
【０００３】以下、従来の半導体記憶容量素子のストレ
ージノードの製造方法について図５（ａ）〜（ｃ）を参
照しながら説明する。
【０００４】まず、図５（ａ）に示すように、シリコン
からなる半導体基板１の上に全面に亘ってシリコン酸化
膜からなる層間絶縁膜２を形成した後、該層間絶縁膜２
の上に、例えば減圧ＣＶＤ法を用いて不純物濃度が１×
１０20ｃｍ-3に制御された非晶質シリコン膜３を堆積す
る。
【０００５】次に、図５（ｂ）に示すように、非晶質シ
リコン膜３に対して真空中で熱処理を行なうことによ
り、非晶質シリコン膜３を表面が粗面化された多結晶シ
リコン膜に変化させて、該多結晶シリコン膜からなるス
トレージノード４を形成する。
【０００６】しかし、従来のストレージノードの製造方
法によると、ストレージノード４の薄膜化つまり非晶質
シリコン膜３の薄膜化が進むにつれて、非晶質シリコン
膜３を表面が粗面化された多結晶シリコン膜に変化させ
るときに、図５（ｂ）に示すように、シリコン原子の不
均一なマイグレーションに起因してストレージノード４
に微小なピンホール４ａが形成されてしまう。このた
め、ストレージノード４の形成後に、例えばフッ酸水溶
液を用いた洗浄処理を行なうと、図５（ｃ）に示すよう
に、層間絶縁膜２におけるピンホール４ａの下側の部分
が浸食されてしまうという問題が生じる。
【０００７】図６は、従来のストレージノードの製造方
法により形成されたストレージノードにおける、非晶質
シリコン膜の膜厚とピンホールの発生数との関係を示し
ている。
【０００８】図６に示すように、非晶質シリコン膜の膜
厚が１１５ｎｍ以上の場合、ピンホールの発生数が１ウ
ェハ当たり０個である一方、非晶質シリコン膜の膜厚が
１０５ｎｍの場合、ピンホールの発生数は１ウェハ当た
り１０個程度となり、非晶質シリコン膜の膜厚が９０ｎ
ｍの場合、ピンホールの発生数は１ウェハ当たり１０ 3
個程度となり、非晶質シリコン膜の膜厚が７５ｎｍの場
合、ピンホールの発生数は１ウェハ当たり１０10個程度
にも達する。
【０００９】従って、従来のストレージノードの製造方
法を用いてピンホールのないストレージノードを高歩留
まりで製造するためには、非晶質シリコン膜の膜厚を１
１５ｎｍ以上にしなければならない。
【００１０】
【発明が解決しようとする課題】ところで、ＤＲＡＭ等
の半導体装置の微細化に伴って、メモリセル構造として
２次元構造のプレーナ型に代えて３次元構造のスタック
型又はカップ型等を用いることにより、単位面積当たり
の蓄積容量を増大させるようになってきた。
【００１１】図７は、従来のカップ型キャパシタの断面
構成を示している。尚、図７においては、キャパシタの
容量絶縁膜及び上部電極の図示を省略していると共に、
図５（ｂ）、（ｃ）に示すストレージノード（及びその
周辺部）と同一の部材には同一の符号を付している。
【００１２】図７に示すように、半導体基板１上には第
１の絶縁膜２Ａ、第２の絶縁膜２Ｂ及び第３の絶縁膜２
Ｃが順次形成されて、第１の絶縁膜２Ａ、第２の絶縁膜
２Ｂ及び第３の絶縁膜２Ｃからなる層間絶縁膜２が形成
されている。また、第３の絶縁膜２Ｃにはキャパシタ形
成用カップ５が形成されていると共に、キャパシタ形成
用カップ５には表面が粗面化された多結晶シリコン膜か
らなるストレージノード４が、キャパシタ形成用カップ
５に凹部が残存するように埋め込まれている。さらに、
第１の絶縁膜２Ａ及び第２の絶縁膜２Ｂには、半導体基
板１とストレージノード４とを電気的に接続するプラグ
６が形成されている。
【００１３】すなわち、図７に示すような３次元のメモ
リセル構造を用いる場合、ストレージノードとなる非晶
質シリコン膜の膜厚を薄くするに伴って、その表面を粗
面化したときにストレージノードの表面積が増大して蓄
積容量が増大する。
【００１４】ところが、前述したように、従来のストレ
ージノードの製造方法を用いてピンホールのないストレ
ージノードを製造するためには、非晶質シリコン膜の膜
厚つまりストレージノードの膜厚を１１５ｎｍ以上にし
なければならないので、従来のストレージノードの製造
方法を３次元のメモリセル構造に対して適用した場合に
は、蓄積容量を十分に増大してやることができなくな
る。
【００１５】本件発明者らは、ピンホールの発生を防止
しつつ、表面が粗面化されたストレージノードを薄膜化
できるようにするために、ストレージノードの構造とし
て、ストレージノードの下層となる第１のシリコン膜
と、該第１のシリコン膜上に形成され、第１のシリコン
膜の表面が粗面化されることを防止するバリア膜と、該
バリア膜上に形成され、表面が粗面化された第２のシリ
コン膜とからなる３層構造を利用することを検討してみ
た。
【００１６】ここで、前記のバリア膜に対して要求され
る性質は、 （１）第２のシリコン膜の表面を粗面化するときに、第
１のシリコン膜を構成するシリコン原子のマイグレーシ
ョンを防止できること （２）ストレージノードの導電性を劣化させないこと の２点である。
【００１７】そこで、本件発明者らは、前記のバリア膜
として薄い酸化膜である自然酸化膜を用いてみた。
【００１８】以下、バリア膜として自然酸化膜を用いた
３層構造を有するストレージノードの製造方法につい
て、図８（ａ）、（ｂ）を参照しながら説明する。
【００１９】まず、図８（ａ）に示すように、シリコン
からなる半導体基板１１の上に全面に亘ってシリコン酸
化膜からなる層間絶縁膜１２を形成した後、該層間絶縁
膜１２の上に、例えば減圧ＣＶＤ法を用いて不純物濃度
が１×１０20ｃｍ-3に制御された第１の非晶質シリコン
膜１３を堆積する。その後、大気開放して第１の非晶質
シリコン膜１３上に自然酸化膜からなるバリア膜１４Ａ
を形成した後、該バリア膜１４Ａ上に、例えば減圧ＣＶ
Ｄ法を用いて不純物濃度が１×１０20ｃｍ-3に制御され
た第２の非晶質シリコン膜１５を堆積する。
【００２０】次に、図８（ｂ）に示すように、第２の非
晶質シリコン膜１５に対して真空中で熱処理を行なうこ
とにより、第２の非晶質シリコン膜１５を表面が粗面化
された第１の多結晶シリコン膜１６に変化させる。この
とき、前記の熱処理により、第１の非晶質シリコン膜１
３が第２の多結晶シリコン膜１７に変化する。これによ
り、第２の多結晶シリコン膜１７、バリア膜１４Ａ及び
第１の多結晶シリコン膜１６の三層構造からなるストレ
ージノード１８が形成される。
【００２１】ところが、前記の方法を用いた場合、スト
レージノード１８にピンホール１８ａが形成される事態
を阻止できなかった。すなわち、ストレージノード１８
の形成後に、例えばフッ酸水溶液を用いた洗浄処理を行
なうと、図８（ｂ）に示すように、層間絶縁膜１２にお
けるピンホール１８ａの下側の部分が浸食されてしまっ
た。
【００２２】図９は、バリア膜として自然酸化膜を用い
た３層構造を有するストレージノードにおける、第１の
非晶質シリコン膜の膜厚とピンホールの発生数との関係
を示している。尚、図９に示す結果は第２の非晶質シリ
コン膜の膜厚を３０ｎｍに設定して得られたものであ
る。
【００２３】図９に示すように、第１の非晶質シリコン
膜の膜厚が７０ｎｍ以上の場合、ピンホールの発生数が
１ウェハ当たり０個である一方、第１の非晶質シリコン
膜の膜厚が５０ｎｍの場合、ピンホールの発生数は１ウ
ェハ当たり１０3 個程度となり、第１の非晶質シリコン
膜の膜厚が２５ｎｍの場合、ピンホールの発生数は１ウ
ェハ当たり１０10個程度にも達する。
【００２４】従って、前記の方法を用いてピンホールの
ないストレージノードを製造するためには、第１の非晶
質シリコン膜の膜厚を７０ｎｍ以上にしなければならな
いので、言い換えると、ストレージノードの膜厚を１０
０ｎｍ以上にしなければならないので、前記の方法を３
次元のメモリセル構造に対して適用した場合には、蓄積
容量を十分に増大してやることができなくなる。
【００２５】前記に鑑み、本発明は、ピンホールの発生
を防止しつつ、表面が粗面化されたストレージノードを
薄膜化できるようにすることを目的とする。
【００２６】
【課題を解決するための手段】本件発明者らは、バリア
膜として自然酸化膜を用いた３層構造を有するストレー
ジノードにピンホールが形成されてしまう原因について
検討した結果、自然酸化膜の膜厚が不均一であるため
（図８（ａ）参照）、自然酸化膜が過度に薄くなった部
分の下側において、第１の非晶質シリコン膜を構成する
シリコン原子がマイグレーションを生じるので、ストレ
ージノードにピンホールが形成されること（図８（ｂ）
参照）が判明した。
【００２７】そこで、本件発明者らは、前記のバリア膜
として、第１の非晶質シリコン膜の表面が酸化能力を有
する溶液によって酸化されることにより形成された薄い
酸化膜、具体的にはＳｉＯ2 膜を用いてみた。シリコン
膜の表面を酸化能力を有する溶液によって酸化すると、
シリコン膜上に均一な膜厚を有するＳｉＯ2 膜を簡単に
形成することができる。
【００２８】以下、バリア膜として溶液酸化により形成
されたＳｉＯ2 膜を用いた３層構造を有するストレージ
ノードの製造方法について、図１（ａ）、（ｂ）を参照
しながら説明する。
【００２９】まず、図１（ａ）に示すように、シリコン
からなる半導体基板１１の上に全面に亘ってシリコン酸
化膜からなる層間絶縁膜１２を形成した後、該層間絶縁
膜１２の上に、例えば減圧ＣＶＤ法を用いて不純物濃度
が１×１０20ｃｍ-3に制御された第１の非晶質シリコン
膜１３を堆積する。その後、酸化能力を有する溶液、例
えばＮＨ4ＯＨ 溶液とＨ2Ｏ2溶液との混合溶液を用いて
第１の非晶質シリコン膜１３の表面を酸化して、第１の
非晶質シリコン膜１３上にＳｉＯ2 膜からなるバリア膜
１４Ｂを形成した後、該バリア膜１４Ｂ上に、例えば減
圧ＣＶＤ法を用いて不純物濃度が１×１０20ｃｍ-3に制
御された第２の非晶質シリコン膜１５を堆積する。
【００３０】次に、図１（ｂ）に示すように、第２の非
晶質シリコン膜１５に対して真空中で熱処理を行なうこ
とにより、第２の非晶質シリコン膜１５を表面が粗面化
された第１の多結晶シリコン膜１６に変化させる。この
とき、前記の熱処理により、第１の非晶質シリコン膜１
３が第２の多結晶シリコン膜１７に変化する。これによ
り、第２の多結晶シリコン膜１７、バリア膜１４Ｂ及び
第１の多結晶シリコン膜１６の三層構造からなるストレ
ージノード１８が形成される。
【００３１】前記の方法を用いたところ、ストレージノ
ード１８にピンホールが形成される事態を阻止すること
ができた。
【００３２】図２は、バリア膜として溶液酸化により形
成されたＳｉＯ2 膜を用いた３層構造を有するストレー
ジノードにおける、第１の非晶質シリコン膜の膜厚とピ
ンホールの発生数との関係を示している。尚、図２に示
す結果は第２の非晶質シリコン膜の膜厚を３０ｎｍに設
定して得られたものである。また、図２において、バリ
ア膜として形成されるＳｉＯ2 膜の膜厚が２ｎｍである
場合の結果を丸印で示すと共に、該ＳｉＯ2 膜の膜厚が
０．５ｎｍである場合の結果を×印で示す。
【００３３】図２に示すように、ＳｉＯ2 膜の膜厚が２
ｎｍである場合、第１の非晶質シリコン膜の膜厚が１０
ｎｍ以上あれば、ピンホールの発生を防止できる。ま
た、図２に示すように、ＳｉＯ2 膜の膜厚が２ｎｍであ
る場合、第１の非晶質シリコン膜の膜厚が５ｎｍのとき
のピンホールの発生数が１ウェハ当たり１０3 個程度で
あり、ＳｉＯ2 膜の膜厚が０．５ｎｍである場合、第１
の非晶質シリコン膜の膜厚が２５ｎｍのときのピンホー
ルの発生数が１ウェハ当たり１０個程度である。
【００３４】本発明は、前記の知見に基づきなされたも
のであって、具体的には、本発明に係る半導体記憶容量
素子のストレージノードは、半導体基板上に堆積された
第１のシリコン膜と、第１のシリコン膜上に堆積された
ＳｉＯX 膜（１≦Ｘ≦２）と、ＳｉＯX 膜上に堆積さ
れ、表面が粗面化された第２のシリコン膜とを備えてい
る。
【００３５】本発明の半導体記憶容量素子のストレージ
ノードによると、第１のシリコン膜と第２のシリコン膜
との間に、ＳｉＯX 膜（１≦Ｘ≦２）が介在しているた
め、ＳｉＯX 膜上に堆積された第２のシリコン膜の表面
を粗面化したときに、第１のシリコン膜を構成するシリ
コン原子のマイグレーションを防止できるので、第１の
シリコン膜を薄膜化した場合にもストレージノードにピ
ンホールが発生する事態を阻止できる。
【００３６】すなわち、本発明の半導体記憶容量素子の
ストレージノードによると、ピンホールの発生を防止し
つつ、表面が粗面化されたストレージノードを薄膜化す
ることができる。
【００３７】また、本発明の半導体記憶容量素子のスト
レージノードによると、ＳｉＯX 膜（１≦Ｘ≦２）の電
気抵抗率が１００ｍΩ・ｃｍ以下になるので、ＳｉＯX
膜がストレージノードの導電性を劣化させる事態を回避
できる。
【００３８】本発明の半導体記憶容量素子のストレージ
ノードにおいて、ＳｉＯX 膜の膜厚は０．５〜３ｎｍで
あることが好ましい。
【００３９】このようにすると、第１のシリコン膜を構
成するシリコン原子のマイグレーションを確実に防止で
きる。
【００４０】本発明の半導体記憶容量素子のストレージ
ノードにおいて、ＳｉＯX 膜は、第１のシリコン膜の表
面が酸化能力を有する溶液によって酸化されることによ
り形成されていることが好ましい。
【００４１】このようにすると、ＳｉＯX 膜の膜厚が均
一になるので、第１のシリコン膜を構成するシリコン原
子のマイグレーションを確実に防止できる。
【００４２】また、この場合、溶液は、ＮＨ4ＯＨ 溶液
とＨ2Ｏ2溶液との混合溶液、Ｈ2Ｏ2溶液又はＯ3 溶液で
あることが好ましい。
【００４３】このようにすると、ＳｉＯX 膜の膜厚が確
実に均一になる。また、ＳｉＯX 膜の電気抵抗率が確実
に１００ｍΩ・ｃｍ以下になる。
【００４４】本発明の半導体記憶容量素子のストレージ
ノードにおいて、ＳｉＯX 膜は、ＣＶＤ法により堆積さ
れていることが好ましい。
【００４５】このようにすると、ＳｉＯX 膜の膜厚が均
一になるので、第１のシリコン膜を構成するシリコン原
子のマイグレーションを確実に防止できる。また、Ｓｉ
ＯX膜におけるＳｉとＯとの結合比を容易に調整するこ
とができる。
【００４６】本発明の半導体記憶容量素子のストレージ
ノードにおいて、第１のシリコン膜の膜厚は１０〜４０
ｎｍであることが好ましい。
【００４７】このようにすると、ＳｉＯX膜により第１
のシリコン膜を構成するシリコン原子のマイグレーショ
ンを確実に防止できると共に、ストレージノードを薄膜
化することができる。
【００４８】本発明に係る第１の半導体記憶容量素子の
ストレージノードの製造方法は、半導体基板上に第１の
シリコン膜を堆積する第１の工程と、第１のシリコン膜
の表面を酸化能力を有する溶液によって酸化することに
より、第１のシリコン膜上にＳｉＯ2 膜を形成する第２
の工程と、ＳｉＯ2 膜上に第２のシリコン膜を堆積する
第３の工程と、第２のシリコン膜の表面を粗面化して、
粗面化された第２のシリコン膜、ＳｉＯ2 膜及び第１の
シリコン膜からなる半導体記憶容量素子のストレージノ
ードを形成する第４の工程とを備えている。
【００４９】第１の半導体記憶容量素子のストレージノ
ードの製造方法によると、酸化能力を有する溶液により
第１のシリコン膜の表面を酸化してＳｉＯ2 膜を形成し
ているため、ＳｉＯ2 膜の膜厚を均一にすることができ
る。このため、ＳｉＯ2 膜上に堆積された第２のシリコ
ン膜の表面を粗面化したときに、第１のシリコン膜を構
成するシリコン原子のマイグレーションを防止できるの
で、第１のシリコン膜を薄膜化した場合にもストレージ
ノードにピンホールが発生する事態を阻止できる。
【００５０】すなわち、第１の半導体記憶容量素子のス
トレージノードの製造方法によると、ピンホールの発生
を防止しつつ、表面が粗面化されたストレージノードを
薄膜化することができる。
【００５１】また、第１の半導体記憶容量素子のストレ
ージノードの製造方法によると、酸化能力を有する溶液
により第１のシリコン膜の表面を酸化してＳｉＯ2 膜を
形成しているため、ＳｉＯ2 膜を短時間に容易に形成す
ることができる。
【００５２】第１の半導体記憶容量素子のストレージノ
ードの製造方法において、溶液は、ＮＨ4ＯＨ 溶液とＨ
2Ｏ2溶液との混合溶液、Ｈ2Ｏ2溶液又はＯ3 溶液である
ことが好ましい。
【００５３】このようにすると、ＳｉＯ2 膜の膜厚を確
実に均一にすることができる。また、ＳｉＯ2 膜の電気
抵抗率が１００ｍΩ・ｃｍ以下になるため、ＳｉＯ2 膜
がストレージノードの導電性を劣化させる事態を回避で
きる。
【００５４】第１の半導体記憶容量素子のストレージノ
ードの製造方法において、第１の工程と第２の工程との
間に、第１のシリコン膜の表面をＨＦを含む溶液によっ
て処理する工程をさらに備えていることが好ましい。
【００５５】このようにすると、第１のシリコン膜の表
面に形成され、不均一な膜厚を有する自然酸化膜を除去
できるので、第１のシリコン膜上に形成されるＳｉＯ2
膜の膜厚を一層均一化することができる。
【００５６】本発明に係る第２の半導体記憶容量素子の
ストレージノードの製造方法は、半導体基板上に第１の
シリコン膜を堆積する第１の工程と、第１のシリコン膜
上にＣＶＤ法によりＳｉＯX 膜を堆積する第２の工程
と、ＳｉＯX 膜上に第２のシリコン膜を堆積する第３の
工程と、第２のシリコン膜の表面を粗面化して、粗面化
された第２のシリコン膜、ＳｉＯX 膜及び第１のシリコ
ン膜からなる半導体記憶容量素子のストレージノードを
形成する第４の工程とを備えている。
【００５７】第２の半導体記憶容量素子のストレージノ
ードの製造方法によると、ＣＶＤ法により第１のシリコ
ン膜上にＳｉＯX 膜を形成しているため、ＳｉＯX 膜の
膜厚を均一にすることができる。このため、ＳｉＯX 膜
上に堆積された第２のシリコン膜の表面を粗面化したと
きに、第１のシリコン膜を構成するシリコン原子のマイ
グレーションを防止できるので、第１のシリコン膜を薄
膜化した場合にもストレージノードにピンホールが発生
する事態を阻止できる。
【００５８】すなわち、第２の半導体記憶容量素子のス
トレージノードの製造方法によると、ピンホールの発生
を防止しつつ、表面が粗面化されたストレージノードを
薄膜化することができる。
【００５９】第２の半導体記憶容量素子のストレージノ
ードの製造方法において、第１の工程及び第２の工程
を、同一装置内で連続的に行なうことが好ましい。
【００６０】このようにすると、工程を簡単化すること
ができる。
【００６１】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体記憶容量素子のストレー
ジノード及びその製造方法について、図３（ａ）〜
（ｄ）を参照しながら説明する。
【００６２】まず、図３（ａ）に示すように、例えばシ
リコンからなる半導体基板１０１の上に全面に亘って、
例えばシリコン酸化膜からなる層間絶縁膜１０２を形成
した後、該層間絶縁膜１０２の上に、例えば減圧ＣＶＤ
法を用いて不純物濃度が１×１０20ｃｍ-3に制御された
膜厚３０ｎｍの第１の非晶質シリコン膜１０３を堆積す
る。
【００６３】次に、酸化能力を有する溶液、例えば２重
量％濃度のＮＨ4ＯＨ 溶液と２重量％濃度のＨ2Ｏ2溶液
との混合溶液（液温５０℃）を用いて、第１の非晶質シ
リコン膜１０３の表面を酸化して、図３（ｂ）に示すよ
うに、第１の非晶質シリコン膜１０３上に例えば膜厚２
ｎｍのＳｉＯ2 膜からなるバリア膜１０４を形成する。
【００６４】次に、図３（ｃ）に示すように、バリア膜
１０４上に、例えば減圧ＣＶＤ法を用いて不純物濃度が
１×１０20ｃｍ-3に制御された膜厚３０ｎｍの第２の非
晶質シリコン膜１０５を堆積する。
【００６５】次に、図３（ｄ）に示すように、第２の非
晶質シリコン膜１０５に対して真空中で熱処理を行なう
ことにより、第２の非晶質シリコン膜１０５を表面が粗
面化された第１の多結晶シリコン膜１０６に変化させ
る。このとき、前記の熱処理により、第１の非晶質シリ
コン膜１０３が第２の多結晶シリコン膜１０７に変化す
る。これにより、第２の多結晶シリコン膜１０７、バリ
ア膜１０４及び第１の多結晶シリコン膜１０６の三層構
造からなるストレージノード１０８が形成される。
【００６６】第１の実施形態によると、酸化能力を有す
る溶液により第１の非晶質シリコン膜１０３の表面を酸
化して、第１の非晶質シリコン膜１０３上にＳｉＯ2 膜
からなるバリア膜１０４を形成しているため、バリア膜
１０４の膜厚を均一にすることができる。このため、バ
リア膜１０４上に堆積された第２の非晶質シリコン膜１
０５つまり第１の多結晶シリコン膜１０６の表面を粗面
化したときに、第１の非晶質シリコン膜１０３つまり第
２の多結晶シリコン膜１０７を構成するシリコン原子の
マイグレーションを防止できるので、第１の非晶質シリ
コン膜１０３を薄膜化した場合にもストレージノード１
０８にピンホールが発生する事態を阻止できる。
【００６７】すなわち、第１の実施形態によると、ピン
ホールの発生を防止しつつ、表面が粗面化されたストレ
ージノード１０８を薄膜化することができる。
【００６８】また、第１の実施形態によると、酸化能力
を有する溶液により第１の非晶質シリコン膜１０３の表
面を酸化してバリア膜１０４つまりＳｉＯ2 膜を形成し
ているため、ＳｉＯ2 膜を短時間に容易に形成すること
ができる。
【００６９】尚、第１の実施形態において、バリア膜１
０４を構成するＳｉＯ2 膜の膜厚は０．５〜３ｎｍであ
ることが好ましい。このようにすると、第１の非晶質シ
リコン膜１０３を構成するシリコン原子のマイグレーシ
ョンを確実に防止できる。また、酸化能力を有する溶
液、具体的にはＮＨ4ＯＨ 溶液とＨ2Ｏ2溶液との混合溶
液を用いて形成されたＳｉＯ2 膜の電気抵抗率が１００
ｍΩ・ｃｍ以下であるため、バリア膜１０４がストレー
ジノード１０８の導電性を劣化させる事態を回避でき
る。
【００７０】また、第１の実施形態において、第１の非
晶質シリコン膜１０３の膜厚は１０〜４０ｎｍであるこ
とが好ましい。このようにすると、バリア膜１０４によ
り第１の非晶質シリコン膜１０３を構成するシリコン原
子のマイグレーションを確実に防止できると共に、スト
レージノード１０８を薄膜化することができる。
【００７１】また、第１の実施形態において、第２の非
晶質シリコン膜１０５の膜厚は１０〜５０ｎｍであるこ
とが好ましい。このようにすると、第２の非晶質シリコ
ン膜１０５に対して真空中で熱処理を行なうことによ
り、第２の非晶質シリコン膜１０５を表面が粗面化され
た第１の多結晶シリコン膜１０６に確実に変化させるこ
とができる。
【００７２】また、第１の実施形態において、第１の非
晶質シリコン膜１０３を堆積した後、バリア膜１０４を
形成する前に、第１の非晶質シリコン膜１０３の表面を
ＨＦを含む溶液によって処理してもよい。このようにす
ると、第１の非晶質シリコン膜１０３の表面に形成さ
れ、不均一な膜厚を有する自然酸化膜を除去できるの
で、第１の非晶質シリコン膜１０３上に形成されるバリ
ア膜１０４の膜厚を一層均一化することができる。
【００７３】また、第１の実施形態において、ＮＨ4Ｏ
Ｈ 溶液とＨ2Ｏ2溶液との混合溶液により第１の非晶質
シリコン膜１０３の表面を酸化してバリア膜１０４つま
りＳｉＯ2 膜を形成したが、これに代えて、Ｈ2Ｏ2溶液
又はＯ3 溶液等の他の酸化能力を有する溶液により第１
の非晶質シリコン膜１０３の表面を酸化してＳｉＯ2 膜
を形成しても同等の効果が得られる。また、酸化能力を
有する溶液を用いる代わりに、Ｏ2 ガス、Ｎ2Ｏ ガス、
Ｏ3 ガス又はＨ2Ｏ ガス等により第１の非晶質シリコン
膜１０３の表面を熱酸化してＳｉＯ2 膜を形成しても同
等の効果が得られる。尚、熱酸化によりＳｉＯ2 膜を形
成する場合、減圧ＣＶＤ法により第１の非晶質シリコン
膜１０３を堆積するために用いる装置と同一の装置にお
いて、ＳｉＯ2 膜つまりバリア膜１０４を連続的に形成
することが好ましい。このようにすると、工程を簡単化
することができる。
【００７４】また、第１の実施形態において、ストレー
ジノード１０８の下層として第１の非晶質シリコン膜１
０３を用いたが、これに代えて、多結晶シリコン膜、又
は多結晶と非晶質との混晶からなるシリコン膜を用いて
も同等の効果が得られる。
【００７５】また、第１の実施形態において、不純物が
注入された第１の非晶質シリコン膜１０３又は不純物が
注入された第２の非晶質シリコン膜１０５を用いたが、
これに代えて、不純物が注入されていない第１の非晶質
シリコン膜又は不純物が注入されていない第２の非晶質
シリコン膜を用いても同等の効果が得られる。
【００７６】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体記憶容量素子のストレージノード
及びその製造方法について、図４（ａ）〜（ｄ）を参照
しながら説明する。
【００７７】まず、図４（ａ）に示すように、例えばシ
リコンからなる半導体基板２０１の上に全面に亘って、
例えばシリコン酸化膜からなる層間絶縁膜２０２を形成
した後、該層間絶縁膜２０２の上に、例えば減圧ＣＶＤ
法を用いて不純物濃度が１×１０20ｃｍ-3に制御された
膜厚３０ｎｍの第１の非晶質シリコン膜２０３を堆積す
る。
【００７８】次に、第１の非晶質シリコン膜２０３を堆
積するために用いた装置と同一の装置において、図４
（ｂ）に示すように、ＣＶＤ法を用いて第１の非晶質シ
リコン膜２０３上に例えば膜厚２ｎｍのＳｉＯX 膜（１
≦Ｘ≦２）からなるバリア膜２０４を連続的に堆積す
る。このとき、ＳｉＯX 膜におけるＳｉとＯとの結合比
は、ＣＶＤ法により容易に調整される。
【００７９】次に、第１の非晶質シリコン膜２０３及び
バリア膜２０４を堆積するために用いた装置と同一の装
置において、図４（ｃ）に示すように、例えば減圧ＣＶ
Ｄ法を用いて不純物濃度が１×１０20ｃｍ-3に制御され
た膜厚３０ｎｍの第２の非晶質シリコン膜２０５を連続
的に堆積する。
【００８０】次に、図４（ｄ）に示すように、第２の非
晶質シリコン膜２０５に対して真空中で熱処理を行なう
ことにより、第２の非晶質シリコン膜２０５を表面が粗
面化された第１の多結晶シリコン膜２０６に変化させ
る。このとき、前記の熱処理により、第１の非晶質シリ
コン膜２０３が第２の多結晶シリコン膜２０７に変化す
る。これにより、第２の多結晶シリコン膜２０７、バリ
ア膜２０４及び第１の多結晶シリコン膜２０６の三層構
造からなるストレージノード２０８が形成される。
【００８１】第２の実施形態によると、ＣＶＤ法により
第１の非晶質シリコン膜１０３上にＳｉＯX 膜からなる
バリア膜２０４を形成しているため、バリア膜２０４の
膜厚を均一にすることができる。このため、バリア膜２
０４上に堆積された第２の非晶質シリコン膜２０５つま
り第１の多結晶シリコン膜２０６の表面を粗面化したと
きに、第１の非晶質シリコン膜２０３つまり第２の多結
晶シリコン膜２０７を構成するシリコン原子のマイグレ
ーションを防止できるので、第１の非晶質シリコン膜２
０３を薄膜化した場合にもストレージノード２０８にピ
ンホールが発生する事態を阻止できる。
【００８２】すなわち、第２の実施形態によると、ピン
ホールの発生を防止しつつ、表面が粗面化されたストレ
ージノード２０８を薄膜化することができる。
【００８３】また、第２の実施形態によると、減圧ＣＶ
Ｄ法により第１の非晶質シリコン膜２０３を堆積するた
めに用いた装置と同一の装置において、ＳｉＯX 膜つま
りバリア膜２０４を連続的に形成しているため、工程を
簡単化することができる。
【００８４】尚、第２の実施形態において、バリア膜２
０４を構成するＳｉＯX 膜は、ＳｉＯX 膜（１≦Ｘ≦
２）であることが好ましい。このようにすると、第１の
非晶質シリコン膜２０３を構成するシリコン原子のマイ
グレーションを確実に防止できる。また、ＳｉＯX 膜の
電気抵抗率が１００ｍΩ・ｃｍ以下になるため、バリア
膜２０４がストレージノード２０８の導電性を劣化させ
る事態を回避できる。さらに、バリア膜２０４を構成す
るＳｉＯX 膜がＳｉＯX 膜（１≦Ｘ＜１．５）である
と、ＳｉＯX 膜の膜厚つまりバリア膜２０４の膜厚が増
大した場合にも、バリア膜２０４がストレージノード２
０８の導電性を劣化させる事態を回避できる。
【００８５】また、第２の実施形態において、バリア膜
２０４を構成するＳｉＯX 膜の膜厚は０．５〜３ｎｍで
あることが好ましい。このようにすると、第１の非晶質
シリコン膜２０３を構成するシリコン原子のマイグレー
ションを確実に防止できる。
【００８６】また、第２の実施形態において、第１の非
晶質シリコン膜２０３の膜厚は１０〜４０ｎｍであるこ
とが好ましい。このようにすると、バリア膜２０４によ
り第１の非晶質シリコン膜２０３を構成するシリコン原
子のマイグレーションを確実に防止できると共に、スト
レージノード２０８を薄膜化することができる。
【００８７】また、第２の実施形態において、第２の非
晶質シリコン膜２０５の膜厚は１０〜５０ｎｍであるこ
とが好ましい。このようにすると、第２の非晶質シリコ
ン膜２０５に対して真空中で熱処理を行なうことによ
り、第２の非晶質シリコン膜２０５を表面が粗面化され
た第１の多結晶シリコン膜２０６に確実に変化させるこ
とができる。
【００８８】また、第２の実施形態において、ストレー
ジノード２０８の下層として第１の非晶質シリコン膜２
０３を用いたが、これに代えて、多結晶シリコン膜、又
は多結晶と非晶質との混晶からなるシリコン膜を用いて
も同等の効果が得られる。
【００８９】また、第２の実施形態において、不純物が
注入された第１の非晶質シリコン膜２０３又は不純物が
注入された第２の非晶質シリコン膜２０５を用いたが、
これに代えて、不純物が注入されていない第１の非晶質
シリコン膜又は不純物が注入されていない第２の非晶質
シリコン膜を用いても同等の効果が得られる。
【００９０】
【発明の効果】本発明によると、ピンホールの発生を防
止しつつ、表面が粗面化されたストレージノードを薄膜
化することができるので、半導体装置の微細化に対応し
て本発明を３次元のメモリセル構造等に適用した場合
に、単位面積当たりの蓄積容量の大きいストレージノー
ドを安定的に提供することができる。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）はバリア膜として溶液酸化によ
り形成されたＳｉＯ2 膜を用いた３層構造を有するスト
レージノードの製造方法の各工程を示す断面図である。
【図２】バリア膜として溶液酸化により形成されたＳｉ
Ｏ2 膜を用いた３層構造を有するストレージノードにお
ける、第１の非晶質シリコン膜の膜厚とピンホールの発
生数との関係を示す図である。
【図３】（ａ）〜（ｄ）は第１の実施形態に係る半導体
記憶容量素子のストレージノードの製造方法の各工程を
示す断面図である。
【図４】（ａ）〜（ｄ）は第２の実施形態に係る半導体
記憶容量素子のストレージノードの製造方法の各工程を
示す断面図である。
【図５】（ａ）〜（ｃ）は従来の半導体記憶容量素子の
ストレージノードの製造方法の各工程を示す断面図であ
る。
【図６】従来の半導体記憶容量素子のストレージノード
における、非晶質シリコン膜の膜厚とピンホールの発生
数との関係を示す図である。
【図７】従来のカップ型キャパシタの断面図である。
【図８】（ａ）、（ｂ）はバリア膜として自然酸化膜を
用いた３層構造を有するストレージノードの製造方法の
各工程を示す断面図である。
【図９】バリア膜として自然酸化膜を用いた３層構造を
有するストレージノードにおける、第１の非晶質シリコ
ン膜の膜厚とピンホールの発生数との関係を示す図であ
る。
【符号の説明】
１１ 半導体基板 １２ 層間絶縁膜 １３ 第１の非晶質シリコン膜 １４Ａ バリア膜 １４Ｂ バリア膜 １５ 第２の非晶質シリコン膜 １６ 第１の多結晶シリコン膜 １７ 第２の多結晶シリコン膜 １８ ストレージノード １８ａ ピンホール １０１ 半導体基板 １０２ 層間絶縁膜 １０３ 第１の非晶質シリコン膜 １０４ バリア膜 １０５ 第２の非晶質シリコン膜 １０６ 第１の多結晶シリコン膜 １０７ 第２の多結晶シリコン膜 １０８ ストレージノード ２０１ 半導体基板 ２０２ 層間絶縁膜 ２０３ 第１の非晶質シリコン膜 ２０４ バリア膜 ２０５ 第２の非晶質シリコン膜 ２０６ 第１の多結晶シリコン膜 ２０７ 第２の多結晶シリコン膜 ２０８ ストレージノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 義行 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 坂本 裕樹 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F083 AD62 GA09 GA30 JA33 JA56 MA06 MA18 PR00 PR05 PR21 PR33

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に堆積された第１のシリコ
    ン膜と、 前記第１のシリコン膜上に形成されたＳｉＯX 膜（１≦
    Ｘ≦２）と、 前記ＳｉＯX 膜上に堆積され、表面が粗面化された第２
    のシリコン膜とを備えていることを特徴とする半導体記
    憶容量素子のストレージノード。
  2. 【請求項２】 前記ＳｉＯX 膜の膜厚は０．５〜３ｎ
    ｍであることを特徴とする請求項１に記載の半導体記憶
    容量素子のストレージノード。
  3. 【請求項３】 前記ＳｉＯX 膜は、前記第１のシリコン
    膜の表面が酸化能力を有する溶液によって酸化されるこ
    とにより形成されていることを特徴とする請求項１に記
    載の半導体記憶容量素子のストレージノード。
  4. 【請求項４】 前記溶液は、ＮＨ4ＯＨ 溶液とＨ2Ｏ2溶
    液との混合溶液、Ｈ2Ｏ2 溶液又はＯ3 溶液であること
    を特徴とする請求項３に記載の半導体記憶容量素子のス
    トレージノード。
  5. 【請求項５】 前記ＳｉＯX 膜は、ＣＶＤ法により堆積
    されていることを特徴とする請求項１に記載の半導体記
    憶容量素子のストレージノード。
  6. 【請求項６】 前記第１のシリコン膜の膜厚は１０〜４
    ０ｎｍであることを特徴とする請求項１に記載の半導体
    記憶容量素子のストレージノード。
  7. 【請求項７】 半導体基板上に第１のシリコン膜を堆積
    する第１の工程と、 前記第１のシリコン膜の表面を酸化能力を有する溶液に
    よって酸化することにより、前記第１のシリコン膜上に
    ＳｉＯ2 膜を形成する第２の工程と、 前記ＳｉＯ2 膜上に第２のシリコン膜を堆積する第３の
    工程と、 前記第２のシリコン膜の表面を粗面化して、粗面化され
    た前記第２のシリコン膜、前記ＳｉＯ2 膜及び第１のシ
    リコン膜からなる半導体記憶容量素子のストレージノー
    ドを形成する第４の工程とを備えていることを特徴とす
    る半導体記憶容量素子のストレージノードの製造方法。
  8. 【請求項８】 前記溶液は、ＮＨ4ＯＨ 溶液とＨ2Ｏ2溶
    液との混合溶液、Ｈ2Ｏ2 溶液又はＯ3 溶液であること
    を特徴とする請求項７に記載の半導体記憶容量素子のス
    トレージノードの製造方法。
  9. 【請求項９】 前記第１の工程と前記第２の工程との間
    に、前記第１のシリコン膜の表面をＨＦを含む溶液によ
    って処理する工程をさらに備えていることを特徴とする
    請求項７に記載の半導体記憶容量素子のストレージノー
    ドの製造方法。
  10. 【請求項１０】 半導体基板上に第１のシリコン膜を堆
    積する第１の工程と、 前記第１のシリコン膜上にＣＶＤ法によりＳｉＯX 膜を
    堆積する第２の工程と、 前記ＳｉＯX 膜上に第２のシリコン膜を堆積する第３の
    工程と、 前記第２のシリコン膜の表面を粗面化して、粗面化され
    た前記第２のシリコン膜、前記ＳｉＯX 膜及び第１のシ
    リコン膜からなる半導体記憶容量素子のストレージノー
    ドを形成する第４の工程とを備えていることを特徴とす
    る半導体記憶容量素子のストレージノードの製造方法。
  11. 【請求項１１】 前記第１の工程及び第２の工程を、同
    一装置内で連続的に行なうことを特徴とする請求項１０
    に記載の半導体記憶容量素子のストレージノードの製造
    方法。
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