JPH11168200A

JPH11168200A - キャパシタを有する半導体装置およびその製造方法

Info

Publication number: JPH11168200A
Application number: JP10191018A
Authority: JP
Inventors: Tomohito Okudaira; 智仁奥平; Yoshikazu Tokimine; 美和常峰; Keiichirou Kashiwabara; 慶一朗柏原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-10-01
Filing date: 1998-05-19
Publication date: 1999-06-22

Abstract

(57)【要約】【課題】リーク電流を抑制でき、かつ電極の剥がれを
防止できるキャパシタを有する半導体装置およびその製
造方法を提供する。【解決手段】キャパシタ１０の下部電極層１を、４５
０℃未満の温度で酸素を含む雰囲気中にてスパッタリン
グで形成することにより、酸素が導入された下部電極層
１を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャパシタを有す
る半導体装置およびその製造方法に関するものであり、
より特定的には、高誘電率材料よりなるキャパシタ絶縁
層を２つの電極が挟んでなるキャパシタを有する半導体
装置およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体記憶装置の需要が急速に
拡大している。また機能的には、大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に伴って、ＤＲＡＭ（DynamicRandom Access Memory）
などの半導体記憶装置の高集積化および高速応答性およ
び高信頼性に関する技術開発が進められている。

【０００３】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとしてＤＲＡＭが一般的に知ら
れている。このＤＲＡＭは、多数の記憶情報を蓄積する
記憶領域であるメモリセルアレイと、外部等の入出力に
必要な周辺回路とから構成されている。このように構成
されるＤＲＡＭの半導体チップ上において、メモリセル
アレイは大きな面積を占めている。また、このメモリセ
ルアレイには、単位記憶情報を蓄積するためのメモリセ
ルがマトリックス状に複数個配列されて形成されてい
る。このメモリセルは、通常、１個のＭＯＳ（Metal Ox
ide Semiconductor ）トランジスタと、これに接続され
た１個のキャパシタとから構成されており、１トランジ
スタ１キャパシタ型のメモリセルとして広く知られてい
る。このような構成を有するメモリセルは、その構造が
簡単なためメモリセルアレイの集積度を向上させること
が容易であり、大容量のＤＲＡＭに広く用いられてい
る。

【０００４】このＤＲＡＭの高集積化を押し進めた場
合、メモリセルサイズの縮小が余儀なくされる。このメ
モリセルサイズの縮小に伴って、キャパシタの平面的な
占有面積も同時に縮小される。そのため、キャパシタに
蓄えられる電荷量（１ビットのメモリセルに蓄えられる
電荷量）が低下することになり、記憶領域としてのＤＲ
ＡＭの動作が不安定なものとなり、信頼性が低下する。

【０００５】かかるＤＲＡＭの動作の不安定化を防止す
るため、限られた平面占有面積内においてキャパシタの
容量を増加させる必要がある。キャパシタ容量を、比較
的単純なキャパシタ形状を維持したまま増加させる手段
として、キャパシタ絶縁層の誘電率の増加が検討されて
きた。

【０００６】キャパシタ絶縁層の誘電率を増加させるた
めには、高い誘電率を有する材料、いわゆる高誘電率材
料と呼ばれる材料をキャパシタ絶縁層に採用する方法が
ある。この高誘電率材料は、一般にシリコン酸化膜の数
倍から数百倍の誘電率を有するため、この高誘電率材料
をキャパシタ絶縁層に用いることにより、キャパシタの
形状を比較的単純な形状に維持したまま、容易に容量の
増加を図ることが可能となる。

【０００７】なお、この高誘電率材料と呼ばれる材料の
一例としては、五酸化タンタル（Ｔａ₂Ｏ₅）、チタン
酸ストロンチウムバリウム（Ｂａ_xＳｒ_(1-x)ＴｉＯ₃
（０≦ｘ≦１）：以下、ＢＳＴと略す）、チタン酸ジル
コン酸ランタン鉛（Ｐｂ_xＬａ_(1-x)Ｚｒ_yＴｉ_(1-y)
Ｏ₃（０≦ｘ≦１、０≦ｙ≦１）：以下、ＰＬＺＴと略
す）、タンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ
₂Ｔａ₂Ｏ₉：以下、ＳＢＴと略す）、チタン酸ジルコ
ン酸鉛（以下、ＰＺＴと略す）、チタン酸ストロンチウ
ム（以下、ＳＴＯと略す）、チタン酸バリウム（以下、
ＢＴＯと略す）などが挙げられる。

【０００８】以下、この高誘電率材料をキャパシタ絶縁
層に用いたＤＲＡＭのメモリセル構造を従来の半導体装
置として図を用いて説明する。

【０００９】図２７は、従来のキャパシタを有する半導
体装置の構成を概略的に示す断面図である。図２７を参
照して、シリコン基板１１の分離絶縁層１３により分離
された領域には複数個のＤＲＡＭのメモリセルが形成さ
れている。このメモリセルは、トランスファゲートトラ
ンジスタ２０と、キャパシタ１１０とを有する１トラン
ジスタ１キャパシタ型のメモリセルである。

【００１０】トランスファゲートトランジスタ２０は、
１対のソース／ドレイン領域１５と、ゲート絶縁層１７
と、ゲート電極層１９とを有している。１対のソース／
ドレイン領域１５は、シリコン基板１１の表面に互いに
間隔を介して形成されている。ゲート電極層１９は、こ
の１対のソース／ドレイン領域１５に挟まれる領域上に
ゲート絶縁層１７を介して形成されている。

【００１１】１対のソース／ドレイン領域１５の一方に
は、ビット線となる導電層２１が電気的に接続されてい
る。

【００１２】このトランスファゲートトランジスタ２０
とビット線２１とを覆うように層間絶縁層２３が形成さ
れている。この層間絶縁層２３には、１対のソース／ド
レイン領域の他方に達するコンタクトホール２３ａが形
成されており、このコンタクトホール２３ａ内には、導
電性のプラグ層２５が埋込まれている。このプラグ層２
５を介してソース／ドレイン領域１５と電気的に接続す
るようにキャパシタ１１０が形成されている。

【００１３】キャパシタ１１０は、下部電極層（ストレ
ージノード）１０１と、キャパシタ絶縁層１０７と、上
部電極層（セルプレート）１０９とを有している。下部
電極層１０１は、バリアメタル層１０３を介してプラグ
層２５と電気的に接続されている。また、このバリアメ
タル層１０３は、プラグ層２５にバリア性がある場合に
は不要である。この下部電極層１０１とバリアメタル層
１０３との側壁は、枠付け絶縁層１０５によって覆われ
ている。下部電極層１０１側面の枠付け絶縁層１０５は
キャパシタ絶縁層１０７のカバレッジ特性が良好な場
合、特になくてもよい。キャパシタ絶縁層１０７は、上
述した高誘電率材料を含む材質よりなり、下部電極層１
０１上を覆うように形成されている。上部電極層１０９
は、このキャパシタ絶縁層１０７を介して下部電極層１
０１と対向するように形成されている。

【００１４】なお、バリアメタル層１０３は、プラグ層
２５内の不純物が下部電極層１０１へ拡散するのを防止
し、かつ下部電極層１０１と層間絶縁層２３との密着性
を向上させる役割をなしており、たとえばＴｉＮ（窒化
チタン）などよりなっている。

【００１５】上述したキャパシタ絶縁層１０７に含まれ
る高誘電率材料は、いずれも遷移金属の酸化物を含んで
おり、これらの遷移金属は、さまざまな酸化数をとるこ
とができるという特徴を有している。ところが酸化数の
低い酸化物は一般的に導電性であることからキャパシタ
絶縁層１０７として使用する場合、酸化数の高い状態を
維持することが重要であり、材料内の酸素欠損、特に電
極材料との界面近傍における酸素欠損に注意する必要が
ある。

【００１６】したがって、電極材料としてＳｉ（シリコ
ン）、Ｔｉ（チタン）など、容易に酸化される材料を用
いると、電極１０１、１０９とキャパシタ絶縁層１０７
との間で酸化還元反応が起こり、電極１０１、１０９近
傍のキャパシタ絶縁層１０７の酸素欠損によりリーク電
流の増加が起こる。このため、従来より耐酸化性の強い
材料である貴金属元素、または導電性の酸化物が電極１
０１、１０９として用いられてきた。

【００１７】特に白金は、格子定数がキャパシタ絶縁層
１０７として使用するＰＺＴ、ＢＳＴの結晶格子定数と
近いため、ヘテロエピタキシャル成長により結晶性の高
いキャパシタ絶縁層１０７を得やすく、さまざまな研究
期間で用いられてきた。ところが白金は触媒として用い
られることからもわかるように、表面反応に関して非常
に活性である。このため、還元性雰囲気ではキャパシタ
絶縁層１０７の還元反応を加速し、その結果キャパシタ
絶縁層１０７の絶縁性が失われるという欠点があること
がわかってきた。

【００１８】図２８は、アルゴンガス中で４００℃の温
度でシリコン酸化膜上にスパッタリングした白金電極上
にＢＳＴ膜（キャパシタ絶縁層）を形成し、さらにその
上部に白金電極をパターニングして形成して得られたキ
ャパシタのリーク電流特性を示す図である。ここでＢＳ
Ｔ膜は、温度：４００〜６００℃、圧力：０．２〜０．
８Ｐａ、流量比：Ｏ₂／（Ａｒ＋Ｏ₂）＜０．５の条件
で６０ｎｍの膜厚となるように形成された。

【００１９】この膜をＤＲＡＭに応用した場合を考えて
みる。ＤＲＡＭの電源電圧Ｖｃｃを３．３Ｖとすると、
キャパシタ絶縁層にはＶｃｃの１／２である１．６５Ｖ
の電圧がかかる。しかし、図２８より明らかなように、
この電圧におけるキャパシタのリーク電流密度は要求ス
ペックである１００ｎＡ／ｃｍ²を大きくオーバーして
いることがわかる。また、このキャパシタは単純なＭＩ
Ｍ構造であるが実際のＤＲＡＭプロセスではキャパシタ
形成後にさまざまな熱処理が加わり、さらにはトランジ
スタ特性改善のための水素アニールが存在する。これら
の熱ストレス、還元性雰囲気下のアニールなどに耐える
膜を得るためには、なおさら電極とキャパシタ絶縁層と
の界面の酸素欠損の抑制、結晶性の改善などが必要であ
る。

【００２０】上記の酸素欠乏によるリーク電流の発生を
防止する技術が特開平５−３４３６１６号公報に開示さ
れている。この公報によれば、キャパシタを構成する１
個の電極の、少なくともキャパシタ絶縁層に接触する領
域に酸素を含ませることにより、上記の酸素欠乏による
リーク電流の発生が防止されている。またこの電極中に
酸素を導入する手法として、上記公報には電極に酸素を
イオン注入する方法や電極を酸素プラズマにさらす方法
が開示されている。また、酸素を含む雰囲気中にてスパ
ッタリングすることにより酸素が導入された下部電極層
を成膜する方法が、特開平６−６５７１５号公報に開示
されている。

【００２１】

【発明が解決しようとする課題】しかし、イオン注入は
物理的にイオンを注入する方法であるため、電極に酸素
イオンを注入すると電極表面の結晶性が乱れる。またキ
ャパシタ絶縁層となる高誘電率材料の結晶性は下地の結
晶性に影響を受けやすい。このため、表面の結晶性が乱
れた電極上に高誘電率材料を形成すると、高誘電率材料
の結晶性も乱れてペロブスカイト構造が得られなくな
り、結果としてキャパシタのリーク電流が増大してしま
うという問題点があった。

【００２２】また、イオンの注入や酸素プラズマにさら
すには、新たな工程が必要となり、プロセスが煩雑にな
るという問題点もあった。

【００２３】また、特開平６−６５７１５号公報では、
５００℃以上の基板温度で下部電極層がスパッタリング
されるため、バリアメタル層上に下部電極層を形成する
場合には、下部電極層の剥がれや、電界集中によるリー
ク電流の発生が生じるという問題点があった。以下、そ
のことについて詳細に説明する。

【００２４】図２９〜図３２は、上記問題点が生じるこ
とを説明するための工程図である。まず図２９を参照し
て、トランスファゲートトランジスタ２０などを覆うよ
うに層間絶縁層２３が形成された後、バリアメタル層１
０３と下部電極層１０１とが順次形成される。この下部
電極層１０１のスパッタリング時に基板温度が５００℃
以上と高いと、バリアメタル層１０３が酸化されてその
表面に局所的な凸部１０３ａが生ずる。

【００２５】図３０を参照して、このため、下部電極層
１０１の堆積が完了した状態では、この凸部１０３ａは
かなり大きくなり、下部電極層１０１はこの凸部１０３
ａによりストレスを受けひび割れなどを生ずる。

【００２６】図３１を参照して、この後、レジストパタ
ーン１５１をマスクとして下部電極層１０１とバリアメ
タル層１０３とがパターニングされる。しかし、このパ
ターニング後にレジストパターン１５１を除去する工程
またはさらにその後の洗浄工程などにより、ひび割れな
どを生じた下部電極層１０１は局所的に剥がれるおそれ
がある。

【００２７】また図３２を参照して、バリアメタル層１
０３の表面に生じた凸部１０３ａにより、下部電極層１
０１の表面にも凸部１０１ａが生ずる。この凸部１０１
ａを覆うようにキャパシタ絶縁層１０７と上部電極１０
９とがスパッタ法により堆積される。このスパッタ法は
段差被覆性のよくない手法であるため、凸部１０１ａの
下端部付近（領域Ｐ）においてキャパシタ絶縁層１０７
の膜厚が薄くなるとともに上部電極１０９に尖った部分
１０９ａが生ずる。この尖った部分１０９ａに電界が集
中することになるため、キャパシタ誘電体膜１０７の膜
厚が薄くなることと伴ってリーク電流が生じやすくなっ
てしまう。

【００２８】それゆえ本発明の目的は、リーク電流を抑
制でき、かつ電極の剥がれを防止できるキャパシタを有
する半導体装置およびその製造方法を提供することであ
る。

【００２９】

【課題を解決するための手段】本発明の半導体装置は、
第１および第２の電極層が高誘電率材料を含むキャパシ
タ絶縁層を挟んでなるキャパシタを有する半導体装置で
あって、第１および第２の電極層の少なくともいずれか
は、第１および第２の金属層を有している。第２の金属
層は、キャパシタ絶縁層および第１の金属層の間に位置
してキャパシタ絶縁層に接し、かつ酸素を含んでいる。

【００３０】上記局面において好ましくは、第１および
第２の金属層の少なくともいずれかは、白金、イリジウ
ム、ロジウム、ルテニウム、パラジウムおよびオスミウ
ムよりなる群から選ばれる少なくとも１種以上を含んで
いる。

【００３１】上記局面において好ましくは、高誘電率材
料は、五酸化タンタル、チタン酸ストロンチウムバリウ
ム、チタン酸ジルコン酸ランタン鉛、タンタル酸ビスマ
ス酸ストロンチウム、チタン酸ジルコン酸鉛、チタン酸
ストロンチウムおよびチタン酸バリウムよりなる群から
選ばれる１種以上を有している。

【００３２】上記局面において好ましくは、主表面を有
する半導体基板と、主表面に形成された導電領域と、導
電領域上に形成され導電領域の一部に達する孔を有する
絶縁層と、孔を介して電気的に接続される導電領域と第
１の電極層との間に位置するバリアメタル層とがさらに
備えられている。第１の電極層の少なくとも一部は、バ
リアメタル層上に形成されている。第２の電極層は、第
１の電極層上にキャパシタ絶縁層を介在して形成されて
いる。第１の電極層が第１および第２の金属層を有して
いる。

【００３３】上記局面において好ましくは、バリアメタ
ル層は孔を充填するように孔内のみに形成されている。

【００３４】本発明の１の局面に従うキャパシタを有す
る半導体装置の製造方法は、２つの電極層が高誘電率材
料を含むキャパシタ絶縁層を挟んでなるキャパシタを有
する半導体装置の製造方法であって、２つの電極層の少
なくともいずれかは、酸素原子または酸素イオンを含む
雰囲気中にて４５０℃未満の温度でスパッタリングによ
り金属層を堆積することで形成される。

【００３５】本発明の他の局面に従うキャパシタを有す
る半導体装置の製造方法は、２つの電極層が高誘電率材
料を含むキャパシタ絶縁層を挟んでなるキャパシタを有
する半導体装置の製造方法であって、２つの電極層の少
なくともいずれかは、第１の金属層と、キャパシタ絶縁
層および第１の金属層の間でキャパシタ絶縁層に接しか
つ酸素を含む第２の金属層とを有するように形成され
る。

【００３６】上記局面において好ましくは、金属層は、
白金、イリジウム、ロジウム、ルテニウム、パラジウム
およびオスミウムよりなる群から選ばれる１種以上を含
み、かつ酸素を含んでいる。

【００３７】上記局面において好ましくは、高誘電率材
料は、五酸化タンタル、チタン酸ストロンチウムバリウ
ム、チタン酸ジルコン酸ランタン鉛、タンタル酸ビスマ
ス酸ストロンチウム、チタン酸ジルコン酸鉛、チタン酸
ストロンチウムおよびチタン酸バリウムよりなる群から
選ばれる１種以上を有している。

【００３８】上記局面において好ましくは、スパッタリ
ングにより形成される電極の少なくとも一部は、バリア
メタル層上に形成される。

【００３９】上記局面において好ましくは、第２の金属
層を形成する工程は、酸素原子または酸素イオンを含む
雰囲気中にてスパッタリングする工程を有している。

【００４０】上記局面において好ましくは、第２の金属
層を形成する工程は、実質的に酸素を含まない金属層を
形成する工程と、金属層をレジストパターンをマスクと
してパターニングする工程と、レジストパターンを酸素
プラズマを用いてオーバーアッシングすることでレジス
トパターンを除去するとともに金属層に酸素を導入して
前記第２の金属層とする工程とを有している。

【００４１】上記局面において好ましくは、第２の金属
層を形成する工程は、金属層に酸素をイオン注入する工
程を有している。

【００４２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。

【００４３】実施の形態１図１は、本発明の実施の形態１におけるキャパシタを有
する半導体装置の構成を概略的に示す断面図である。

【００４４】図１を参照して、ＤＲＡＭは、メモリセル
アレイ領域と、周辺回路領域とを有している。メモリセ
ルアレイ領域には、シリコン基板１１の分離絶縁層２１
によって分離された領域に複数個のＤＲＡＭのメモリセ
ルが形成されている。このメモリセルは、トランスファ
ゲートトランジスタ２０とキャパシタ１０とを有する１
トランジスタ１キャパシタ型のメモリセルである。

【００４５】トランスファゲートトランジスタ２０は、
１対のソース／ドレイン領域１５と、ゲート絶縁層１７
と、ゲート電極層１９とを有している。１対のソース／
ドレイン領域１５は、シリコン基板１１の表面に間隔を
介して形成されている。ゲート電極層１９は、この１対
のソース／ドレイン領域１５に挟まれる領域上にゲート
絶縁層１７を介在して形成されている。

【００４６】１対のソース／ドレイン領域１５の一方に
はビット線となる導電層２１が電気的に接続されてい
る。

【００４７】周辺回路領域には、外部などの入出力を行
なうための回路が形成されており、この回路はたとえば
ＭＯＳトランジスタ２０を有している。このＭＯＳトラ
ンジスタ２０はメモリセルアレイ領域のトランスファゲ
ートトランジスタ２０と同等の構成を有している。また
このＭＯＳトランジスタ２０のソース／ドレイン領域１
５の一方には、配線層となる導電層２１が電気的に接続
されている。

【００４８】これらのトランジスタ２０および導電層２
１を覆うように表面全面に層間絶縁層２３が形成されて
いる。この層間絶縁層２３には、トランスファゲートト
ランジスタ２０のソース／ドレイン領域に達するコンタ
クトホール２３ａが形成されている。このコンタクトホ
ール２３ａ内には、たとえば不純物が導入された多結晶
シリコン（以下、ドープトポリシリコンと称する）より
なるプラグ層２５が埋込まれている。このプラグ層２５
を介してソース／ドレイン領域１５と電気的に接続する
ようにキャパシタ１０が形成されている。

【００４９】キャパシタ１０は、下部電極層１と、キャ
パシタ絶縁層７と、上部電極層９とを有している。下部
電極層１は、バリアメタル層３を介してプラグ層２５と
電気的に接続するように層間絶縁層２３上に形成されて
おり、たとえばＰｔ（白金）よりなっている。またバリ
アメタル層３は、たとえばＴｉＮ／Ｔｉ（窒化チタン／
チタン）よりなっている。このバリアメタル層３と下部
電極層１との側面はたとえばシリコン酸化膜よりなる枠
付け絶縁層５によって覆われている。キャパシタ絶縁層
７は、下部電極層１を覆うように形成されており、たと
えば上述したＢＳＴなどの高誘電率材料よりなってい
る。上部電極層９は、キャパシタ絶縁層７を介して下部
電極層１と対向するように形成されており、たとえばＰ
ｔよりなっている。

【００５０】この下部電極層１および上部電極層９の少
なくともいずれかには、均一に酸素が導入されており、
その酸素濃度は０．０１ｗｔ％以上５ｗｔ％以下であ
る。

【００５１】酸素含有量が０．０１ｗｔ％未満では、酸
素添加の効果が少ないため、キャパシタ絶縁層７と電極
１、９との界面での酸化還元反応などにより、キャパシ
タ絶縁層７の高誘電率材料が還元されてリーク電流が増
大する。また酸素含有量が５ｗｔ％を超えると、キャパ
シタ絶縁層７を酸素雰囲気中でスパッタリングにより形
成する場合に、以下の（１）〜（３）によるリーク電流
が増大する。

【００５２】（１）バリアメタル層３の膨れによる凹
凸に対するキャパシタ絶縁層７のカバレッジ不良による
リーク電流の増大（２）バリアメタル層３の膨れによる凹凸に起因する
電界集中によるリーク電流の増大（３）キャパシタ絶縁層７の形成時またはその後工程
の熱処理により、キャパシタ絶縁層７の下地が構造変化
することで、キャパシタ絶縁層７がストレスを受ける、
あるいはクラックを生じることによるリーク電流の増大このキャパシタ１０を覆うように層間絶縁層３１が形成
されている。この層間絶縁層３１には、上部電極層９に
達するコンタクトホール３１ａと、周辺回路領域のソー
ス／ドレイン領域１５に達するコンタクトホール３１ａ
とが設けられている。このコンタクトホール３１ａを、
ＴｉＮ／Ｔｉの積層膜３３を介して埋込むようにたとえ
ばタングステンよりなるプラグ層３５が形成されてい
る。そしてこのプラグ層３５に電気的に接続するように
アルミニウム配線層３７が形成されている。

【００５３】このアルミニウム配線層３７を覆うように
層間絶縁層４１が形成されており、この層間絶縁層４１
にはアルミニウム配線層３７に達するコンタクトホール
４１ａが形成されている。このコンタクトホール４１ａ
を、ＴｉＮ／Ｔｉの積層膜４３を介して埋込むようにた
とえばタングステンよりなるプラグ層４５が形成されて
いる。このプラグ層４５に電気的に接続するようにアル
ミニウム配線層４７が形成されており、このアルミニウ
ム配線層４７を覆うように表面全面にプラズマ窒化膜４
９が形成されている。

【００５４】次に、本実施の形態の製造方法について説
明する。図２〜図９は、本発明の実施の形態１における
キャパシタを有する半導体装置の製造方法を工程順に示
す概略断面図である。まず図２を参照して、シリコン基
板１１上に、分離絶縁層１３が形成される。この分離さ
れた領域に、トランジスタ２０が形成され、そのトラン
ジスタ２０のソース／ドレイン領域１５に接する導電層
２１が形成される。これらのトランジスタ２０および導
電層２１を覆うように層間絶縁層２３が形成され、この
層間絶縁層２３にトランスファゲートトランジスタ２０
のソース／ドレイン領域１５に達するコンタクトホール
２３ａが形成される。そしてこのコンタクトホール２３
ａを埋込むようにたとえばドープトポリシリコンよりな
るプラグ層２５が形成される。

【００５５】図３を参照して、たとえばＴｉをターゲッ
トとしてＤＣスパッタ法により表面全面に拡散防止層と
してＴｉＮ／Ｔｉ積層膜３が２０〜１００ｎｍの膜厚で
形成される。続いて、白金をターゲットとしてＲＦマグ
ネトロンスパッタ法にて、ウェハの加熱温度：４５０℃
未満、圧力：０．１〜１．２Ｐａ、流量比：Ｏ₂／（Ａ
ｒ＋Ｏ₂）＝１×１０^-5〜０．１、出力：１ｋＷの条件
で３０〜１００ｎｍの膜厚で白金膜１が形成される。な
お、白金膜の形成条件におけるスパッタ電力は１ｋＷに
限定されるものではなく、０．３〜１０ｋＷの範囲内で
あればよい。この条件で白金膜１を形成することによ
り、白金膜１には、全体に均一に０．０１ｗｔ％以上５
ｗｔ％以下の濃度で酸素が導入される。ここでは白金膜
１の形成にＲＦマグネトロンスパッタが用いられている
が、ＤＣスパッタなどの他のスパッタ法が用いられても
よい。また膜厚に関しても、特にこの膜厚に限定される
ものではない。

【００５６】図４を参照して、白金膜１上に、通常の写
真製版技術により、レジストパターン５１が形成され
る。このレジストパターン５１をマスクとして白金膜１
およびＴｉＮ／Ｔｉ積層膜３が順次パターニングされて
下部電極層１とバリアメタル層３とが形成される。この
後、レジストパターン５１がアッシングにより除去され
る。

【００５７】図５を参照して、表面全面にシリコン酸化
膜が５０〜４００ｎｍの膜厚で形成され、異方性エッチ
バックされることにより、下部電極層１およびバリアメ
タル層３の側面に枠付け絶縁膜５が形成される。

【００５８】なお、この枠付け絶縁膜５は、後工程でキ
ャパシタ絶縁層をスパッタ法にて形成する場合のキャパ
シタ絶縁層の下部電極側面におけるカバレッジ不良から
生ずる絶縁破壊を防止する目的で設けられている。この
ため、キャパシタ絶縁層をＣＶＤ（Chemical Vapor Dep
osition ）法で形成したり、また複数回に分けてデポジ
ションを行なって形成した場合には、この枠付け絶縁膜
５は省略されてもよい。また下部電極層１の側面もキャ
パシタとして用いる場合には、この下部電極層１の側面
に側壁導電膜（図示せず）が設けられてもよい。

【００５９】図６を参照して、表面全面に、ＢＳＴ膜よ
りなるキャパシタ絶縁層７が、４００〜６００℃、６０
０〜８００Ｗ、０．４Ｐａ、Ｏ₂／（Ａｒ＋Ｏ₂）≦
０．５の条件で１５０〜６００Åの膜厚で形成される。
なお、ＢＳＴ膜の形成条件はこれに限定されるものでは
ない。続いて、このキャパシタ絶縁層７上に、たとえば
白金よりなる上部電極層９が、白金をターゲットとして
ＲＦマグネトロンスパッタ法にて２００〜６００℃、
０．１〜１．２Ｐａ、Ｏ₂／（Ａｒ＋Ｏ₂）＝１×１０
^-5〜０．１、１ｋＷの条件で３０〜１００ｎｍの膜厚で
形成される。なお、白金膜の形成条件におけるスパッタ
電力は１ｋＷに限定されるものではなく、０．３〜１０
ｋＷの範囲内であればよい。この後、通常の写真製版技
術およびエッチング技術により、上部電極層９およびキ
ャパシタ絶縁層７が順次パターニングされる。

【００６０】なお、ＢＳＴ膜７はスパッタ法を用いて１
回のデポジションで膜形成を行なったが、ＣＶＤ法を用
いたり、また複数回に分けてデポジションを行なっても
よい。また、上部電極層９は、上述の条件でスパッタ法
で形成することにより、全体に均一に０．０１ｗｔ％以
上５ｗｔ％以下の濃度で酸素が導入される。

【００６１】図７を参照して、たとえば常圧プラズマ酸
化膜３１が、キャパシタ上部の層間絶縁膜として１００
〜４００ｎｍの膜厚で形成される。この層間絶縁膜３１
には、通常の写真製版技術およびエッチング技術によ
り、上部電極層９および周辺回路領域の所定の位置の各
々に達するコンタクトホール３１ａが開口される。

【００６２】なお、この図７においては、周辺回路領域
のシリコン基板１１上にコンタクトホール３１ａが直接
開口しているが、ドープトポリシリコンや他の導電性材
料を用いたパッドをシリコン基板１１に接するように形
成し、その上にコンタクトホール３１ａが開口されても
よい。

【００６３】図８を参照して、コンタクトホール３１ａ
の内壁を覆うように表面全面に拡散防止層としてＴｉＮ
／Ｔｉ積層膜３３が、たとえばＴｉをターゲットとして
ＤＣスパッタ法により２０〜１００ｎｍの膜厚で形成さ
れる。続いて、表面全面に、たとえばＣＶＤ法によりタ
ングステン膜３５がコンタクトホール３１ａ内を埋込む
ように形成される。この後、タングステン膜１５にエッ
チバックを施すことによって、コンタクトホール３１ａ
内のみを埋込むようにタングステン膜３５が残存されて
プラグ層となる。

【００６４】このようにプラグ層３５でコンタクトホー
ル３１ａ内に埋込むのは、後工程でスパッタ法により形
成されるアルミニウム配線層に、コンタクトホール３１
ａ内においてカバレッジ不良による断線が生ずるのを防
止するためである。したがって、アルミニウム配線層を
ＣＶＤ法で形成する場合や、リフローアルミニウム、高
圧力でアルミニウムをコンタクトホールに埋込む方法
（フォースフィル法）などを用いる場合には、特にこの
プラグ層３５は必要ではない。

【００６５】図９を参照して、アルミニウム膜３７が、
たとえばアルミニウム（Ａｌ）をターゲットとしてＤＣ
スパッタ法により３００〜１０００ｎｍの膜厚で形成さ
れる。この後、アルミニウム膜３７は、通常の写真製版
技術およびエッチング技術により所定の形状にパターニ
ングされて、配線層となる。

【００６６】この後、図８および図９と同様の工程が繰
返されて層間絶縁層４１、拡散防止層４３、プラグ層４
５およびアルミニウム配線層４７が形成された後、プラ
ズマ窒化膜４９が形成されて図１に示すＤＲＡＭの構造
が得られる。

【００６７】本実施の形態では、図１において下部電極
層１および上部電極層９の膜中に酸素が含まれているた
め、キャパシタ絶縁層７が酸素欠損を起こすような状況
では電極１、９の白金中よりキャパシタ絶縁層７へ酸素
の供給が行なわれ、キャパシタ絶縁層７の絶縁性を維持
することができる。また、キャパシタ絶縁層７の形成初
期の段階において十分な酸素供給が行なわれるため、結
晶性に優れたキャパシタ絶縁層７が得られる。

【００６８】図１０はＡｒ１００％の雰囲気、図１１は
酸素雰囲気下で形成した各白金膜上に形成したＢＳＴ膜
のＸ線回折パターンである。図１０および図１１を参照
して、酸素添加白金の形成条件としては、３５０℃以上
４５０℃未満、１ｋＷ、０．２〜１．２Ｐａ、Ｏ₂／
（Ａｒ＋Ｏ₂）≦０．０５の条件を用い、ＢＳＴの形成
条件としては、４００〜６００℃、６００〜８００Ｗ、
０．４Ｐａ、Ｏ₂／（Ａｒ＋Ｏ₂）≦０．５の条件を用
いた。

【００６９】この結果より、酸素を添加した白金膜上に
形成したＢＳＴ膜は、酸素を添加しない白金膜上に形成
したＢＳＴ膜よりも結晶性が高くなっている（すなわち
結晶性が改善されている）ことがわかる。

【００７０】この酸素添加スパッタ時の条件として、雰
囲気ガスのＡｒ／Ｏ₂の流量比は白金のデポジション温
度により最適値が変化する（低温でデポジションする場
合、酸素含有量が高くなりすぎ、表面モホロジーが荒れ
る場合がある）が、酸素分圧がアルゴンに対して２０ｐ
ｐｍ以上であれば、酸素添加効果が得られる。

【００７１】この酸素の添加された白金膜を用いたキャ
パシタのリーク電流特性を図１２に示す。ＢＳＴの膜
厚、デポジション温度、上部電極の形成方法は図２８の
説明で述べた従来例と同じである。この図１２の結果を
Ａｒのみでスパッタした図２８と比較すれば、ＡｒにＯ
₂を加えた雰囲気中でスパッタすることによりキャパシ
タのリーク電流特性が大きく改善されていることがわか
る。

【００７２】また、ＴｉＮのバリアメタル層上に白金よ
りなる下部電極層を形成した場合の下部電極層の表面荒
れを調べるために実験を行なった。図１３は、ＴｉＮの
バリアメタル層上に、ウェハの加熱温度：２５０℃、Ａ
ｒ／Ｏ₂の流量比：４０／０．１５、圧力：０．１９Ｐ
ａ、１ｋＷの条件で白金を形成した場合の白金表面のＳ
ＥＭ像である。一方、図１４は、ＴｉＮのバリアメタル
層上に、ウェハの加熱温度：４５０℃、Ａｒ／Ｏ₂の流
量比：３８／２、圧力：０．１９Ｐａ、１ｋＷの条件で
白金を形成した場合の白金表面のＳＥＭ像である。

【００７３】図１３と図１４とから明らかなように、２
５０℃と比較的低いウェハ加熱温度で白金膜をスパッタ
した場合には白金膜の表面に膨れは生じないが、４５０
℃と比較的高いウェハの加熱温度で白金膜をスパッタリ
ングした場合には白金膜の表面に膨れが生じることがわ
かった。また白金のスパッタリング時のウェハの加熱温
度が４５０℃未満であれば白金表面に膨れが生じないこ
ともわかった。

【００７４】この白金膜表面の膨れは、白金膜の下地と
なるバリアメタル層が、白金膜のスパッタリング時に酸
化されて生じたものである。

【００７５】本実施の形態では、４５０℃未満のスパッ
タリング時のウェハの加熱温度で白金膜が形成されてい
るため、このスパッタリング時にバリアメタル層に膨れ
が生じることは防止され、この膨れによって生ずる白金
膜の剥がれおよび電界集中によるリーク電流の発生を防
止することが可能である。

【００７６】また本実施の形態では、下部電極層１のス
パッタリングと同時に酸素を下部電極層１に導入するこ
とができるため、下部電極層１に酸素を導入するための
別個のプロセスは不要となる。このため、プロセスが煩
雑になることは防止される。

【００７７】また、下部電極層１のスパッタリングと同
時に酸素を導入するため、イオン注入により酸素を導入
するときのように下部電極層１の結晶性が乱れることは
防止される。このため、下部電極層１上に形成されるキ
ャパシタ絶縁層７の結晶性が乱れることもなく、リーク
電流が生じることを防止することができる。

【００７８】実施の形態２通常のデバイス構造では、図１に示すように白金膜１
と、シリコン基板もしくはドープトポリシリコンなどよ
りなる導電層２５との間に相互拡散を防ぐバリアメタル
層３が存在する。白金膜１をＡｒ／Ｏ₂雰囲気下でスパ
ッタリングした場合、この下地のバリアメタル層３が酸
素により酸化されコンタクト不良を起こす場合がある。
この場合、下地の酸化を抑制するために、Ａｒ中で白金
膜１をスパッタリングし、その後、酸素プラズマ処理に
より白金膜１に酸素添加を行なう方法が有効である。

【００７９】この方法では、実施の形態１のリアクティ
ブスパッタ法に比べ、スパッタ時の加熱温度と酸素添加
時の温度とを独立に制御できるという利点がある。白金
膜を低温で形成すると後のＢＳＴ（キャパシタ絶縁層）
形成時の熱などにより結晶化が進み、グレイン成長によ
る表面荒れを起こす場合があるため、ある程度の高温
（２００℃以上）で白金膜を形成する必要がある。一
方、酸素添加は下地の酸化を考慮すると低温の方が望ま
しい。本実施の形態では、下部電極パターニング後のレ
ジスト除去工程において酸素プラズマによるアッシング
を行ない、最適レジスト除去プロセスより長時間のアッ
シング処理（すなわちオーバーアッシング）をすること
でレジスト除去と白金電極の酸素プラズマ処理とを連続
して行なう。以下、本実施の形態の製造方法について説
明する。

【００８０】本実施の形態の製造方法は、上述した実施
の形態１の図２〜図４の工程とほぼ同じ工程を経る。た
だし、本実施の形態では、図３において示される白金の
スパッタリングによる形成雰囲気はＡｒ１００％であ
る。具体的には、白金をターゲットとしてＲＦマグネト
ロンスパッタ法により２００〜６００℃、Ａｒ０．１〜
１．２Ｐａ、１ｋＷの条件で３０〜１００ｎｍの膜厚で
白金膜が形成される。なお、白金膜の形成条件における
スパッタ電力は１ｋＷに限定されるものではなく、０．
３〜１０ｋＷの範囲内であればよい。ここでは白金膜１
をＲＦマグネトロンスパッタを用いて形成しているが、
これ以外にＤＣスパッタなどの他のスパッタ方法でもよ
い。また膜厚に関しても特にこの膜厚に限定されるもの
ではない。このように白金膜１形成のスパッタ雰囲気中
に酸素が含まれていないため、白金膜１には未だ酸素は
導入されていない。

【００８１】図１５を参照して、白金膜１がパターニン
グされて下部電極が形成された後、酸素プラズマを用い
て、たとえばＯ₂を１Ｔｏｒｒとし、８００Ｗの条件で
１〜２分間酸素プラズマに晒すことによりレジストパタ
ーン５１が除去される。この後、さらに酸素プラズマに
晒す（つまりオーバーアッシングする）と、図１６に示
すように下部電極層１の上面に酸素の導入された領域１
ａが形成される。

【００８２】この後、図５〜図９に示す実施の形態１と
同様の後工程を経ることにより、図１７に示すＤＲＡＭ
の構造が得られる。

【００８３】次に、図１５および図１６に示すアッシン
グの工程において上部電極に酸素を導入するに適切なオ
ーバーアッシング量について考察する。

【００８４】通常、レジストパターンを除去する場合に
は、１００〜１５０％のオーバーアッシングが施され
る。特に枚葉式のアッシング装置では、１００〜１５０
％のオーバーアッシングを施すには、アッシングのトー
タルの処理時間は２〜５分が一般的である。

【００８５】ところで、本願発明者らは、ＴｉＮよりな
るバリアメタル層上に白金膜を形成した後、この白金膜
にＯ₂プラズマ処理を施し、Ｏ₂プラズマ処理時間とそ
の白金膜上に堆積したＢＳＴ膜の特性ｔｅｑとの関係を
調べた。その結果を表１に示す。

【００８６】

【表１】なお特性ｔｅｑは、高誘電体材料よりなるキャパシタ絶
縁層の膜厚を酸化膜に換算した場合の膜厚を示してい
る。

【００８７】上記表１の結果より、Ｏ₂プラズマ処理時
間を長くするほど、ｔｅｑに対して改善効果が見られ
た。このため、同一のｔｅｑとした場合、Ｏ₂プラズマ
処理時間が長いほどキャパシタ絶縁層の厚膜化が可能な
ため、キャパシタのリークの低減を図ることができる。
またＯ₂プラズマ処理時間が３分以上の処理でｔｅｑが
大幅に改善されるため、電極に酸素を導入することによ
るリーク電流低減の効果を得るためには、オーバーアッ
シングは２００〜３００％以上必要であることが判明し
た。

【００８８】本実施の形態では、レジストパターン除去
のためのアッシング処理で下部電極に酸素を導入するこ
とができるため、プロセスの省略化を図ることができ
る。

【００８９】実施の形態３電極への酸素導入のもう１つの方法として、電極層を積
層構造とする手法がある。すなわち、酸素雰囲気下でた
とえば白金をスパッタリングする前に、Ａｒ１００％で
第１の白金膜を形成し、これを第２の白金膜のスパッタ
時における耐酸化性をもつ酸素拡散バリアとして用いる
方法がある。具体的には、下部電極として用いる白金膜
を、雰囲気がＡｒ１００％で形成された第１層目の膜
と、酸素分圧Ｏ₂／（Ａｒ＋Ｏ₂）＝１×１０^-5〜０．
１の条件で形成された第２層目の膜との積層構造で形成
することにより下地の酸化を抑制する。以下この手法を
用いた場合の構造について説明する。

【００９０】図１８は、本発明の実施の形態３における
キャパシタを有する半導体装置の構成を概略的に示す断
面図である。図１８を参照して、本実施の形態では、下
部電極層１は、たとえば第１の白金膜１ｂと、酸素が導
入された第２の白金膜１ｃとの少なくとも２層構造を有
している。この酸素が導入された第２の白金膜１ｃ内の
酸素濃度は、全体均一に０．０１ｗｔ％以上５ｗｔ％以
下である。

【００９１】なお、これ以外の構成については、図１に
示す実施の形態１の構成とほぼ同様であるため、同一の
部材については同一の符号を付し、その説明は省略す
る。

【００９２】次に本実施の形態の製造方法について説明
する。図１９および図２０は本発明の実施の形態３にお
けるキャパシタを有する半導体装置の製造方法を工程順
に示す概略断面図である。本実施の形態の製造方法は、
まず図２に示す実施の形態１と同様の工程を経る。この
後、図１９に示すようにプラグ層２５と下部電極層との
間の拡散防止層として、たとえばＴｉをターゲットとし
てＤＣスパッタ法によりＴｉＮ／Ｔｉ積層膜１ｂが２０
〜１００ｎｍの膜厚で形成される。続いて、このＴｉＮ
／Ｔｉ積層膜３上に、白金をターゲットとしてＲＦマグ
ネトロンスパッタ法にて２００〜６００℃、Ａｒ０．１
〜１．２Ｐａ、１ｋＷの条件で第１の白金膜１ｂが３０
〜１００ｎｍの膜厚で形成される。なお、白金膜の形成
条件におけるスパッタ電力は１ｋＷに限定されるもので
はなく、０．３〜１０ｋＷの範囲内であればよい。

【００９３】図２０を参照して、この第１の白金膜１ｂ
上に、白金をターゲットとしてＲＦマグネトロンスパッ
タ法にて２００〜６００℃、０．１〜１．２Ｐａ、Ｏ₂
／（Ａｒ＋Ｏ₂）＝１×１０^-5〜０．１、１ｋＷの条件
で、酸素が導入され第２の白金膜１ｃが３０〜１００ｎ
ｍの膜厚で形成される。なお、白金膜の形成条件におけ
るスパッタ電力は１ｋＷに限定されるものではなく、
０．３〜１０ｋＷの範囲内であればよい。

【００９４】この後、図４〜図９に示す実施の形態１と
同様の工程を経ることにより、図１５に示すＤＲＡＭの
構造が得られる。

【００９５】本願発明者らは、図１８に示すように下部
電極層１を多層構造として形成した場合の下部電極層１
の表面荒れについて調べるため実験を行なった。ＴｉＮ
よりなるバリアメタル層上に、ウェハの加熱温度：４０
０℃、Ａｒの流量：４０ｓｃｃｍ、圧力：０．１９Ｐ
ａ、１ｋＷの条件で第１の白金膜を形成した。続いて、
第１の白金膜上に、ウェハの加熱温度：４００℃、Ａｒ
／Ｏ₂の流量比：３８／２、圧力：０．１９Ｐａ、１ｋ
Ｗの条件で第２の白金膜を形成した。この第２の白金膜
の上部表面を観察したＳＥＭ像を図２１に示す。

【００９６】図２１より明らかなように、第２の白金膜
の表面には下地の酸化による膨れが生じていないことが
わかる。これは、白金膜を積層構造としたため、第１の
白金膜が、第２の白金膜のスパッタリング時にバリアメ
タル層が酸化することを防止する酸素拡散バリアとして
の役割をしたからである。

【００９７】以上より、本実施の形態では下部電極層１
が第１および第２の白金膜１ｂ、１ｃの積層構造よりな
っているため、第２の白金膜１ｃを酸素を含む雰囲気中
でスパッタリングする場合にも下地のバリアメタル層３
の膨れを防止することができる。このため、この下地の
バリアメタル層３の膨れによる白金膜の剥がれや、電界
集中によるリーク電流の発生を防止することができる。

【００９８】また、下部電極層１を積層構造としたこと
により、第２の白金膜のスパッタリング時に第２の白金
膜１ｂが酸素拡散バリアの役割をなすため、第２の白金
膜１ｃのスパッタリング時の温度を４５０℃以上として
もバリアメタル層３が酸化によって膨れることは防止で
きるものと考えられる。このように、積層構造とすれ
ば、第２の白金膜１ｃのスパッタリング温度の設定範囲
を広く確保することができるため、スパッタリング条件
の設定が容易となる。

【００９９】また、本実施の形態では下部電極層１のス
パッタリング時に同時に酸素を下部電極層１に導入する
ことができるため、下部電極層１に酸素を導入するため
の別途の工程は不要となり、プロセスが煩雑になること
はない。

【０１００】なお本実施の形態においては、第２の白金
膜１ｃは、酸素を含む雰囲気中でスパッタリングを行な
うことにより酸素が導入されているが、酸素の導入方法
は、この方法に限らない。たとえば、図２２および図２
３に示すようにバリアメタル層３と第１の白金膜１ｂと
第２の白金膜１ｃとを順次積層した後、レジストパター
ン５１にて白金膜１ｂ、１ｃをパターニングする際に、
オーバーアッシングを行なうことによって第２の白金膜
１ｃに酸素が導入されてもよい。

【０１０１】また、図２４および図２５に示すように第
１および第２の白金膜１ｂ、１ｃをレジストパターン５
１を用いてパターニングした後、第１の白金膜１ｂに酸
素イオンをイオン注入することによって酸素が導入され
てもよい。

【０１０２】ただしこの場合は、第２の白金膜１ｃ中に
物理的にイオンが注入され、第２の白金膜１ｃの表面の
結晶性が乱されることになるため、その上に形成される
キャパシタ絶縁層７の結晶性が乱れることを考慮すべき
である。

【０１０３】実施の形態１および３において下部電極層
１および第２の白金膜１ｃのスパッタリング時の酸素圧
力（Ｐ_O、単位：Ｐａ）は、Ｐ_o≦０．００７３−２．６６／Ｔの式を満たすものであればよい。なお、ここでＴとは、
スパッタリング時のウェハの加熱温度（Ｋ）であり、こ
の式は経験により求められたものである。

【０１０４】実施の形態１〜３においては、下部電極層
１および上部電極層９に白金を用いた場合について説明
したが、これに限られず、下部および上部電極１、９
は、イリジウム、ロジウム、ルテニウム、パラジウムお
よびオスミウムのいずれか、またはこれらの合金よりな
っていてもよい。

【０１０５】またキャパシタ絶縁層に含まれる高誘電率
材料として、主にＢＳＴについて説明したが、これに限
られず、五酸化タンタル、ＰＬＺＴ、ＳＢＴ、ＰＺＴ、
ＳＴＯ、ＢＴＯのいずれよりなっていてもよい。

【０１０６】また実施の形態１〜３においては、プラグ
層２５がドープトポリシリコンより形成された場合につ
いて説明したが、図２６に示すようにプラグ層２５に
は、図１のバリアメタル層３に用いられる材質と同じも
のが用いられてもよい。この場合、図１のバリアメタル
層３は不要で下部電極層１はプラグ層２５に直接接して
いてもよい。なお、図２６のこれ以外の構成は図１の構
成とほぼ同じであるため、同一部材については同一の符
号を付し、その説明を省略する。また実施の形態１およ
び３において白金形成時のスパッタ雰囲気として酸素を
含めた場合について説明したが、酸素以外に、Ｏ₃、Ｎ
₂Ｏ、ＮＯ、ＮＯ₂、Ｈ₂Ｏなどの酸化性ガスが用いら
れても同様の効果が得られる。

【０１０７】また実施の形態２においてオーバーアッシ
ング時に酸素プラズマを用いたが、これ以外に、Ｏ₃、
Ｎ₂Ｏ、ＮＯ、ＮＯ₂、Ｈ₂Ｏなどの酸化性ガスおよび
これらの混合ガスまたは不活性ガスとこれらの酸化性ガ
スの混合ガスのプラズマでも同様の効果が得られる。

【０１０８】また、上記実施の形態１〜３については、
ＤＲＡＭのメモリセル構造について説明したが、これに
限らず、キャパシタを有する半導体装置であれば、本発
明は適用し得る。

【０１０９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１１０】

【発明の効果】本発明のキャパシタを有する半導体装置
は、第１および第２の電極層が高誘電率材料を含むキャ
パシタ絶縁層を挟んでなるキャパシタを有する半導体装
置であって、第１および第２の電極層の少なくともいず
れかは、第１および第２の金属層を有している。第２の
金属層は、キャパシタ絶縁層および第１の金属層の間に
位置しキャパシタ絶縁層に接しかつ酸素を含んでいる。

【０１１１】本発明のキャパシタを有する半導体装置で
は、キャパシタ絶縁層と接する側の第２の金属層に酸素
が導入されているため、キャパシタ絶縁層が酸素欠損を
起こすような状況では、第２の金属層よりキャパシタ絶
縁層へ酸素の供給が行なわれ、キャパシタ絶縁層の絶縁
性を維持することができる。これにより、キャパシタの
リーク電流を抑制することができる。

【０１１２】また、電極層をバリアメタル層上に形成す
る場合、バリアメタル層と酸素を含む第２の金属層との
間に酸素を含まない第１の金属層が介在することにな
る。このため、酸素を含む第２の金属層を高温度でスパ
ッタリングで形成しても、バリアメタル層は第１の金属
層に覆われているため酸化し難くなる。よって、バリア
メタル層が酸化することによる電極層の剥がれや電界集
中によるリーク電流の発生を防止することができる。

【０１１３】上記局面において好ましくは、第１および
第２の金属層の少なくともいずれかは、白金、イリジウ
ム、ロジウム、ルテニウム、パラジウムおよびオスミウ
ムよりなる群から選ばれる１種以上を含んでいる。

【０１１４】これにより、結晶性の高いキャパシタ絶縁
層を得ることができる。また対向する電極を同じ材質と
することが可能となり、電極の特性の対称性を良好とす
ることができる。

【０１１５】上記局面において好ましくは、高誘電率材
料は、五酸化タンタル、チタン酸ストロンチウムバリウ
ム、チタン酸ジルコン酸ランタン鉛、タンタル酸ビスマ
ス酸ストロンチウム、チタン酸ジルコン酸鉛、チタン酸
ストロンチウムおよびチタン酸バリウムよりなる群から
選ばれる１種以上を有している。

【０１１６】これにより、キャパシタ絶縁層を高誘電率
にすることができ、簡易なキャパシタ形状を維持したま
ま高いキャパシタ容量を得ることができる。

【０１１７】上記局面において好ましくは、主表面を有
する半導体基板と、主表面に形成された導電領域と、導
電領域上に形成され、導電領域の一部に達する孔を有す
る絶縁層と、孔を介して電気的に接続される導電領域と
第１の電極層との間に位置するバリアメタル層とがさら
に備えられている。第１の電極層の少なくとも一部は、
バリアメタル層上に形成されている。第２の電極層は、
第１の電極層上にキャパシタ絶縁層を介在して形成され
ている。第１の電極層は第１および第２の金属層を有し
ている。

【０１１８】これにより、酸素を含む第２の金属層を高
温度でスパッタリング形成しても、バリアメタル層が酸
化することによる電極層の剥がれや、電界集中によるリ
ーク電流の発生を防止することができる。

【０１１９】上記局面において好ましくは、バリアメタ
ル層は孔を充填するように孔内のみに形成されている。

【０１２０】これにより、孔内を充填するプラグ層自身
がバリアメタル層となるため、プラグ層と下部電極との
間にバリアメタル層を設ける必要がなくなる。

【０１２１】本発明の１の局面に従うキャパシタを有す
る半導体装置の製造方法は、２つの電極層が高誘電率材
料を含むキャパシタ絶縁層を挟んでなるキャパシタを有
する半導体装置の製造方法であって、２つの電極層の少
なくともいずれかは、酸素原子または酸素イオンを含む
雰囲気中にて４５０℃未満の温度でスパッタリングによ
り金属層を堆積することで形成される。

【０１２２】本発明のキャパシタを有する半導体装置の
製造方法では、金属層をスパッタリングする際の温度が
４５０℃未満であるため、バリアメタル層が酸化により
膨れることは防止される。このため、バリアメタル層の
膨れによる電極層の剥がれや、リーク電流の発生は抑制
され得る。

【０１２３】本発明の他の局面に従うキャパシタを有す
る半導体装置の製造方法は、２つの電極層が高誘電率材
料を含むキャパシタ絶縁層とを挟んでなるキャパシタを
有する半導体装置の製造方法であって、２つの電極層の
少なくといずれかは、第１の金属層と、キャパシタ絶縁
層および第１の金属層の間でキャパシタ絶縁層に接しか
つ酸素を含む第２の金属層とを有するように形成され
る。

【０１２４】本発明の他の局面に従うキャパシタを有す
る半導体装置の製造方法では、電極層をバリアメタル層
上に形成する場合、バリアメタル層と酸素を含む第２の
金属層との間に第１の金属層が介在することになる。こ
のため、酸素を含む第２の金属層を高温度でスパッタリ
ングで形成しても、バリアメタル層は第１の金属層に覆
われているため酸化し難くなる。よって、バリアメタル
層が酸化することによる電極層の剥がれや電界集中によ
るリーク電流の発生を防止することができる。

【０１２５】上記局面において好ましくは、金属層は、
白金、イリジウム、ロジウム、ルテニウム、パラジウム
およびオスミウムよりなる群から選ばれる１種以上を含
み、かつ酸素を含んでいる。

【０１２６】これにより、結晶性の高いキャパシタ絶縁
層を得ることができる。また、対向する電極を同じ材質
とすれば、電極の特性の対称性を良好とすることができ
る。

【０１２７】上記局面において好ましくは、高誘電率材
料は、五酸化タンタル、チタン酸ストロンチウムバリウ
ム、チタン酸ジルコン酸ランタン鉛、タンタル酸ビスマ
ス酸ストロンチウム、チタン酸ジルコン酸鉛、チタン酸
ストロンチウムおよびチタン酸バリウムよりなる群から
選ばれる１種以上を有している。これにより、キャパシ
タ絶縁層を高誘電率にすることができ、簡易なキャパシ
タ形状を維持したまま高いキャパシタ容量を得ることが
できる。

【０１２８】上記局面において好ましくは、スパッタリ
ングにより形成される電極の少なくとも一部は、バリア
メタル層上に形成される。

【０１２９】これにより、酸素を含む第２の金属層を高
温度でスパッタリングで形成しても、バリアメタル層が
酸化することによって電極層の剥がれや、電界集中によ
るリーク電流の発生を防止することができる。

【０１３０】上記局面において好ましくは、第２の金属
層を形成する工程は、酸素原子または酸素イオンを含む
雰囲気中にてスパッタリングする工程を有する。これに
より、酸素を含む第２の金属層を形成することができ
る。

【０１３１】上記局面において好ましくは、第２の金属
層を形成する工程は、実質的に酸素を含まない金属層を
形成する工程と、金属層をレジストパターンをマスクと
してパターニングする工程と、レジストパターンを酸素
プラズマを用いてオーバーアッシングすることでレジス
トパターンを除去するとともに金属層に酸素を導入して
第２の金属層とする工程とを有している。これにより、
酸素を含む第２の金属層を形成することができる。

【０１３２】上記局面において好ましくは、第２の金属
を形成する工程は、金属層に酸素をイオン注入する工程
を有している。これにより、酸素を含む第２の金属層を
形成することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるキャパシタを
有する半導体装置の構成を概略的に示す断面図である。

【図２】本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第１工程を示す概略断面
図である。

【図３】本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第２工程を示す概略断面
図である。

【図４】本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第３工程を示す概略断面
図である。

【図５】本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第４工程を示す概略断面
図である。

【図６】本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第５工程を示す概略断面
図である。

【図７】本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第６工程を示す概略断面
図である。

【図８】本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第７工程を示す概略断面
図である。

【図９】本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第８工程を示す概略断面
図である。

【図１０】従来の酸素を導入していない白金膜上に形
成されたＢＳＴ薄膜のＸ線回折パターンを示す図であ
る。

【図１１】本発明の実施の形態１の方法で形成した白
金膜上にＢＳＴ薄膜を形成した場合のＢＳＴ薄膜のＸ線
回折パターンを示す図である。

【図１２】本発明の実施の形態１の方法で製造したキ
ャパシタのＢＶ_Gとリーク電流との関係を示すグラフで
ある。

【図１３】本発明の実施の形態におけるスパッタリン
グ温度で白金膜を形成した場合の白金膜の上部表面を示
すＳＥＭ写真である。

【図１４】従来のスパッタリング温度で白金膜を形成
した場合の白金膜の上部表面を示すＳＥＭ写真である。

【図１５】本発明の実施の形態２におけるキャパシタ
を有する半導体装置の製造方法の第１工程を示す概略断
面図である。

【図１６】本発明の実施の形態２におけるキャパシタ
を有する半導体装置の製造方法の第２工程を示す概略断
面図である。

【図１７】本発明の実施の形態２におけるキャパシタ
を有する半導体装置の製造方法の第３工程を示す概略断
面図である。

【図１８】本発明の実施の形態３におけるキャパシタ
を有する半導体装置の構成を概略的に示す断面図であ
る。

【図１９】本発明の実施の形態３におけるキャパシタ
を有する半導体装置の製造方法の第１工程を示す概略断
面図である。

【図２０】本発明の実施の形態３におけるキャパシタ
を有する半導体装置の製造方法の第２工程を示す概略断
面図である。

【図２１】本発明の実施の形態３の方法で多層構造に
形成された白金膜の上部表面を示すＳＥＭ写真である。

【図２２】本発明の実施の形態３においてオーバーア
ッシングで白金膜に酸素を導入する第１工程図である。

【図２３】本発明の実施の形態３においてオーバーア
ッシングで白金膜に酸素を導入する第２工程図である。

【図２４】本発明の実施の形態３においてイオン注入
により白金膜に酸素を導入する第１工程図である。

【図２５】本発明の実施の形態３においてイオン注入
により白金膜に酸素を導入する第２工程図である。

【図２６】プラグ層にバリアメタル層の材質と同じ材
質を使った場合の構成を示す図である。

【図２７】従来のキャパシタを有する半導体装置の構
成を概略的に示す断面図である。

【図２８】従来のキャパシタを有する半導体装置のＢ
Ｖ_Gとリーク電流との関係を示すグラフである。

【図２９】従来の電極形成方法では問題が生じること
を説明するための第１工程図である。

【図３０】従来の電極形成方法では問題が生じること
を説明するための第２工程図である。

【図３１】従来の電極形成方法では問題が生じること
を説明するための第３工程図である。

【図３２】従来の電極形成方法では問題が生じること
を説明するための第４工程図である。

【符号の説明】

１下部電極、３バリアメタル層、７キャパシタ絶
縁層、９上部電極層、１０キャパシタ、１ａ酸素導
入領域、１ｂ第１の白金膜、１ｃ第２の白金膜。

Claims

【特許請求の範囲】

【請求項１】第１および第２の電極層が高誘電率材料
を含むキャパシタ絶縁層を挟んでなるキャパシタを有す
る半導体装置であって、前記第１および第２の電極層の少なくともいずれかは、第１の金属層と、前記キャパシタ絶縁層と前記第１の金属層との間に位置
して前記キャパシタ絶縁層に接し、かつ酸素を含む第２
の金属層とを有する、キャパシタを有する半導体装置。
【請求項２】前記第１および第２の金属層の少なくと
もいずれかは、白金、イリジウム、ロジウム、ルテニウ
ム、パラジウムおよびオスミウムよりなる群から選ばれ
る１種以上を含んでいる、請求項１に記載のキャパシタ
を有する半導体装置。
【請求項３】前記高誘電率材料は、五酸化タンタル、
チタン酸ストロンチウムバリウム、チタン酸ジルコン酸
ランタン鉛、タンタル酸ビスマス酸ストロンチウム、チ
タン酸ジルコン酸鉛、チタン酸ストロンチウムおよびチ
タン酸バリウムよりなる群から選ばれる１種以上を有し
ている、請求項２に記載のキャパシタを有する半導体装
置。
【請求項４】主表面を有する半導体基板と、前記主表面に形成された導電領域と、前記導電領域上に形成され、前記導電領域の一部に達す
る孔を有する絶縁層と、前記孔を介して電気的に接続される前記導電領域と前記
第１の電極層との間に位置するバリアメタル層とをさら
に備え、前記第１の電極層の少なくとも一部は、前記バリアメタ
ル層上に形成されており、前記第２の電極層は、前記第１の電極層上に前記キャパ
シタ絶縁層を介在して形成されており、前記第１の電極層が前記第１および第２の金属層を有し
ている、請求項１に記載のキャパシタを有する半導体装
置。
【請求項５】前記バリアメタル層は前記孔を充填する
ように前記孔内のみに形成されている、請求項４に記載
のキャパシタを有する半導体装置。
【請求項６】２つの電極層が高誘電率材料を含むキャ
パシタ絶縁層を挟んでなるキャパシタを有する半導体装
置の製造方法であって、前記２つの電極層の少なくともいずれかは、酸素原子ま
たは酸素イオンを含む雰囲気中にて４５０℃未満の温度
でスパッタリングにより金属層を堆積することで形成さ
れる、キャパシタを有する半導体装置の製造方法。
【請求項７】２つの電極層が高誘電率材料を含むキャ
パシタ絶縁層を挟んでなるキャパシタを有する半導体装
置の製造方法であって、前記２つの電極層の少なくともいずれかは、第１の金属
層と、前記キャパシタ絶縁層および前記第１の金属層の
間で前記キャパシタ絶縁層に接しかつ酸素を含む第２の
金属層とを有するように形成される、キャパシタを有す
る半導体装置の製造方法。
【請求項８】前記金属層は、白金、イリジウム、ロジ
ウム、ルテニウム、パラジウムおよびオスミウムよりな
る群から選ばれる１種以上を含み、かつ酸素を含んでい
る、請求項６および７のいずれかに記載のキャパシタを
有する半導体装置の製造方法。
【請求項９】前記高誘電率材料は、五酸化タンタル、
チタン酸ストロンチウムバリウム、チタン酸ジルコン酸
ランタン鉛、タンタル酸ビスマス酸ストロンチウム、チ
タン酸ジルコン酸鉛、チタン酸ストロンチウムおよびチ
タン酸バリウムよりなる群から選ばれる１種以上を有し
ている、請求項６および７のいずれかに記載のキャパシ
タを有する半導体装置の製造方法。
【請求項１０】前記スパッタリングにより形成される
前記電極の少なくとも一部がバリアメタル層上に形成さ
れる、請求項６に記載のキャパシタを有する半導体装置
の製造方法。
【請求項１１】前記第２の金属層を形成する工程は、
酸素原子または酸素イオンを含む雰囲気中にてスパッタ
リングする工程を有する、請求項７に記載のキャパシタ
を有する半導体装置の製造方法。
【請求項１２】前記第２の金属層を形成する工程は、実質的に酸素を含まない金属層を形成する工程と、前記金属層をレジストパターンをマスクとしてパターニ
ングする工程と、前記レジストパターンを酸素プラズマを用いてオーバー
アッシングすることで前記レジストパターンを除去する
とともに前記金属層に酸素を導入して前記第２の金属層
とする工程とを有する、請求項７に記載のキャパシタを
有する半導体装置の製造方法。
【請求項１３】前記第２の金属層を形成する工程は、
金属層に酸素をイオン注入する工程を有する、請求項７
に記載のキャパシタを有する半導体装置の製造方法。