JPH1012844A - 半導体メモリー装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃のような高・強誘電体
絶縁膜を用いて半導体メモリーを形成する際に、キャパ
シタの上部電極／絶縁膜界面の吸着水による電気特性の
劣化を抑える。 【解決手段】絶縁膜表面の吸着水を除去することによ
り、界面劣化を抑える。その一方法としては、絶縁物上
に第１の比較的薄い導電膜を形成し、次に熱処理により
導電膜／絶縁膜界面の吸着水を除去し、次に第２の導電
膜を形成し、第１及び第２の導電膜をキャパシタの上部
電極とする。 【効果】高・強誘電体絶縁膜の電気特性の劣化を抑えた
半導体メモリーの形成が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリー装置
およびその製造方法に係り、特に大規模集積メモリーを
構成するダイナミックランダムアクセスメモリーまたは
分極反転型不揮発性メモリーに好適な半導体メモリー装
置およびその製造方法に関する。

【０００２】

【従来の技術】半導体メモリーのキャパシタ絶縁膜とし
て、（Ｂａ，Ｓｒ）ＴｉＯ₃のような高誘電体絶縁膜や
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃のような強誘電体絶縁膜を用い
るものが、特開平５−２９９６０１号公報や１９９５年
ＩＥＤＭ プロシーディングｐ．１１５などで報告され
ている。

【０００３】高誘電体（Ｂａ，Ｓｒ）ＴｉＯ₃をキャパ
シタ絶縁膜に使うと、その高い誘電率によりキャパシタ
を微細にできるため、ダイナミックランダムアクセスメ
モリの高集積化が容易になる。また、強誘電体Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ₃をキャパシタ絶縁膜に使えば、その高い
誘電率によりダイナミックランダムアクセスメモリの高
集積化が容易である他に、自発分極を利用した不揮発性
メモリーも作成できる。

【０００４】このような高・強誘電体絶縁膜をキャパシ
タ絶縁膜に用いる場合には、キャパシタ電極の材料選択
が重要になる。その理由は、キャパシタ電極が電極／絶
縁膜界面で酸化されると、低誘電率絶縁膜が界面に形成
されてしまうために、高・強誘電体絶縁膜の特性を利用
できなくなるからである。キャパシタ電極の材料とし
て、（１）酸化されにくい導電体を使う、（２）酸化物
も導電体の材料を使う、という２種類の方法が提案され
ている。

【０００５】酸化されにくい導電体をキャパシタ電極に
利用する方法としては、例えばＰｔを用いる方法が特開
平５−２９９６０１公報などで報告されている。酸化物
も導電体の材料を利用する方法としては、例えばＩｒや
ＲｕもしくはＩｒＯ₂やＲｕＯ₂を用いる方法が、１９９
５年 ＩＥＤＭ プロシーディングｐ．１１９や、Ｉｎｔ
ｅｇｒａｔｅｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ １９９
５年 ｐ．１７９などで報告されている。この中では、
Ｉｒ／ＩｒＯ₂やＰｔ／ＩｒＯ₂等の積層膜を電極に用い
ることにより、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃からのＰｂの拡
散が抑えられることが報告されている。

【０００６】高・強誘電体絶縁膜を用いた従来のキャパ
シタ形成法は、（１）下部電極となる導電膜を堆積す
る、（２）高・強誘電体絶縁膜を堆積する、（３）上部
電極となる導電膜を堆積する、と３回の薄膜の堆積工程
を要する。

【０００７】導電膜の堆積法は通常スパッタ法やＣＶＤ
法が用いられる。高・強誘電体絶縁膜の堆積法は、スパ
ッタ法・ＣＶＤ法・ｓｏｌ−ｇｅｌ法・蒸着法などの方
法が用いられる。高・強誘電体絶縁膜の絶縁性や誘電率
・強誘電性は、絶縁膜の結晶性に依存する。そのために
これらの絶縁膜の形成法では、堆積時に高い温度で形成
したり、堆積後に結晶化熱処理を行なっている。

【０００８】このように、導電膜と高・強誘電体絶縁膜
とは形成条件が異なるので、従来のプロセスでは、導電
膜と高・強誘電体絶縁膜とは異なる装置で堆積してい
る。また、結晶化熱処理を行なうときにも加熱条件やガ
ス圧力条件が堆積処理と異なるので、堆積処理と結晶化
熱処理とはそれぞれ異なる装置で行なっている。

【０００９】処理装置が異なる場合、ウエハの装置間の
運搬は一般に大気中で行なわれる。装置の稼働状況によ
っては待ち時間が必要なこともあり、この場合は窒素ガ
ス中に保管したりする。この場合にも運搬は一般に大気
中で行なわれる。クリーンルーム内で製造する場合にも
大気中には水分が含まれ、運搬中にウエハ表面に水が吸
着する。

【００１０】この吸着水を（Ｂａ，Ｓｒ）ＴｉＯ₃表面
で観測した例が、例えば雑誌「ジャパニーズ・ジャーナ
ル・アプライド・フィジックス（Ｊｐｎ． Ｊ． Ａｐｐ
ｌ．Ｐｈｙｓ．）３５ （１９９６） ｐ．７２９」で報
告されている。この吸着水が絶縁膜表面に残ったまま導
電膜を堆積させると、この膜の付着力が減少することが
知られている。

【００１１】絶縁膜表面の水吸着は、水がその表面と化
学結合して強固に吸着することがあるため、真空中加熱
のみで吸着水を除去するには６００℃までの加熱が必要
であり、このような高温の加熱は実用上は困難である。

【００１２】吸着水除去の方法としては、薄膜堆積工程
の前に、例えば「真空蒸着 （出版アグネ社） ｐ．８
２」に開示されているような、真空中加熱の他にや荷電
粒子の衝撃（電子による加熱やイオンによるスパッタリ
ング）による吸着水除去などの表面処理方法がある。そ
の他にも、μ波により水分子のみを励起させて吸着水を
除去するという方法もある。

【００１３】ウエハ表面の吸着水による付着力の減少の
問題を解決する他の方法として、ウエハ運搬を真空中や
ドライ窒素ガス中で行なうことにより、搬送中に水が吸
着するのを抑える方法が、例えば特開昭６１−１５２０
１６公報、特開昭６１−２８５７１２公報、特開昭６３
−２１８２７公報、および特開平３−１３６２６３公報
等に開示されている。また、搬送部に複数種のプロセス
モジュールを取付けることにより、制御した雰囲気で複
数のプロセスを処理する装置が、特開平３−１９２５２
公報に開示されている。

【００１４】

【発明が解決しようとする課題】（Ｂａ，Ｓｒ）ＴｉＯ
₃やＰｂ（Ｚｒ，Ｔｉ）Ｏ₃のような高・強誘電体絶縁膜
を用いてキャパシタを形成するときにも、上部電極の付
着力を高くするために、絶縁膜表面の吸着水制御が必要
になる。本発明者等は、この吸着水制御について種々実
験検討したところ、従来技術を用いると以下に述べるよ
うな新たな課題があることがわかった。

【００１５】吸着水を完全に除去できなくても、ある程
度の吸着水を除去できれば上部電極の付着力を十分に得
ることができる。しかし、上部電極・絶縁膜界面に微量
の水が残っていると、電極材料の触媒作用等によって、
水の分解を伴う絶縁膜表面の還元反応などが起きる。そ
のため、付着力は十分に高くても、界面にダメージ層が
形成される。

【００１６】使用する絶縁膜の誘電率が高いと、界面の
ダメージ層の形成は誘電率の著しい低下を引き起こす。
強誘電体絶縁膜の場合には、界面ダメージによるトラッ
プ準位が強誘電性を著しく損なってしまう。また、ダメ
ージ層の形成がメモリー作成後に少しずつ進行して、メ
モリー使用時の信頼性を落とすという問題が生じる。

【００１７】このように、高・強誘電体絶縁膜をキャパ
シタ絶縁膜として用いる場合には、従来では問題になら
なかったような表面・界面の吸着水が、電気特性に対し
て重大な特性劣化を引き起こすことが、新たな課題とし
て明らかになった。そのために、付着力はもちろん、電
気特性を劣化させない程度まで、絶縁膜表面の吸着水を
制御したプロセスが必要になる。

【００１８】絶縁膜表面の吸着水を制御する方法として
は、まず、上部電極用の導電膜形成前に絶縁膜表面の吸
着水を除去する方法がある。この方法の従来技術の内、
真空中の６００℃加熱は絶縁膜の電気特性を劣化させて
しまう。特に強誘電体絶縁膜の場合には、強誘電性が失
われてしまうという問題が生じる。荷電粒子の衝撃を用
いる方法では、絶縁膜表面にダメージが入る。その表面
に上部電極用の導電膜を形成すると界面にダメージ層が
できるために、誘電率の低下などの電気特性劣化の問題
が生じる。特に強誘電体絶縁膜の場合には、界面ダメー
ジによるトラップ準位が強誘電性を著しく損なってしま
う。そのために、絶縁膜表面の吸着水を従来技術で除去
する方法は、所望の電気特性を得るのが困難である。

【００１９】絶縁膜表面の吸着水を制御するもう一つの
方法は、ウエハ搬送を真空中やドライ窒素ガス中で行な
う一貫ラインプロセスを用いる方法である。従来の一貫
ラインプロセスを高・強誘電体絶縁膜キャパシタの形成
に用いる場合には、以下に示す２つの大きな問題があ
る。

【００２０】第１の問題は、大気圧下の処理と真空下の
処理を一貫ラインでつなぐ必要があるため、スループッ
トが低下するということである。高・強誘電体絶縁膜の
所望の電気特性を得るためには、結晶化熱処理が必要で
あり、この処理は通常、Ｏ₂ガス１ ａｔｏｍの条件で行
なう。

【００２１】この結晶化熱処理の後に上部電極用の導電
膜の堆積を行なう。この処理は通常スパッタ法を用いる
ので、処理圧力は１ ｍＴｏｒｒ程度の条件で行なう。
そのため、１ ａｔｏｍと１ ｍＴｏｒｒの間を一貫ライ
ンでつなぐ必要があり、一貫搬送中に真空排気が必要に
なる。この排気には１０ｍｉｎ程度の時間がかかるため
に、スループットが低下する。

【００２２】第２の問題は、従来以上の吸着水制御が必
要であることである。従来の一貫ラインプロセスを用い
ても、一貫ライン中の残留水分が絶縁膜表面に吸着す
る。例えば、従来の上部電極用の導電膜の形成装置は、
到達真空度が１０^-8Ｔｏｒｒ程度で残留ガスのほとんど
が水であるため、絶縁膜表面の吸着水を完全に除去して
も、１００ｓ程度の時間で表面一層分の水（水の１分子
層）が入射・吸着してしまう。

【００２３】搬送ラインでも同様のことが起きる。ま
た、結晶化熱処理に用いるＯ₂ガスも、純化器で生成し
た後にも１〜１０ｐｐｂの水を含む。このＯ₂ガス１ ａ
ｔｏｍ中の水分圧は１０^-5〜１０^-6Ｔｏｒｒとなる。こ
れは、０．１〜１ｓで表面一層分の水が入射・吸着して
しまう。

【００２４】以上で述べたように、一貫ラインプロセス
といえども吸着水を完全に抑えられるわけではなく、処
理及び搬送中に、表面１層程度の水吸着は起きてしま
う。この程度の水吸着ならば、上部電極用の導電膜の付
着力は実用上問題のない程度まで上げることができる。
しかし、電気特性の劣化は抑えられない。電気特性の劣
化を抑えるためには、完全に水吸着がない絶縁膜表面に
上部電極用の導体膜を堆積することが望ましいが、実用
上は絶縁膜表面の水吸着量を１／１０層以下に抑えて、
上部電極用の導体膜を堆積する必要である。

【００２５】従来の一貫ラインプロセスでは、ここまで
絶縁膜表面の水吸着量を抑えて上部電極用の導体膜を堆
積することは困難であった。従来の吸着水除去方法と組
み合わせれば、吸着水の量は減らすことはできるが、前
述したような吸着水除去方法による絶縁膜特性の劣化の
問題が生じる。また、吸着水除去工程と上部電極用の導
体膜の堆積工程の間にも残留水分の吸着が起きてしまう
ので、従来方法で絶縁膜表面の水吸着量を１／１０層以
下に抑えることが困難であるという問題もあった。

【００２６】ここで述べた問題点は、（Ｂａ，Ｓｒ）Ｔ
ｉＯ₃やＰｂ（Ｚｒ，Ｔｉ）Ｏ₃のような、誘電率にして
１００以上もしくは強誘電性を示す絶縁膜の場合に顕著
である。しかし、Ｔａ₂Ｏ₅のような誘電率２０以上の絶
縁膜や、ＳｉＯ₂やＳｉ₃Ｎ₄のような、誘電率が２０以
下の絶縁膜を用いる場合にも同様の現象は起こりうるた
め、さらなるメモリーの高集積化に伴い、キャパシタ電
気特性の劣化や信頼性低下の原因となると考えられる。

【００２７】したがって、本発明の目的は、上記従来の
問題点を解消することにあり、第１の目的はキャパシタ
絶縁膜の電気特性を劣化させることのない信頼性の高い
半導体メモリー装置を提供することにあり、第２の目的
はその製造方法を提供することにある。

【００２８】

【課題を解決するための手段】上記第１の目的を達成す
ることのできる本発明の半導体メモリー装置は、下部電
極とキャパシタ絶縁膜（以下単に絶縁膜と略称する）と
上部電極とで構成されるキャパシタを有する半導体メモ
リー装置であって、上部電極をこの絶縁膜に接する第１
導体層と、第１導体層に接する第２導体層との積層膜で
構成すると共に、この第１導体層を少なくとも絶縁膜表
面の水分を透過させ得る膜厚の薄膜導体で構成すること
を特徴としている。

【００２９】この第１導体層は、酸化されにくい導電材
料、酸化されても導電性を有する導電材料、もしくは酸
化物導電材料で構成され、更に具体的にはＰｔ、Ｒｕ、
Ｉｒ、Ｐｄ、Ａｕ、ＲｕＯ₂およびＩｒＯ₂の群から選ば
れる少なくとも１種の導体層で構成することが望まし
い。

【００３０】また、第１導体層の膜厚は絶縁膜表面の水
分を透過させ得る膜厚であり、この膜厚は後述するよう
に絶縁膜表面に第１導体層を形成した後に熱処理によっ
て水分を除去する温度条件に依存する。傾向としては、
熱処理温度が低ければ薄く、高ければ比較的厚くするこ
とができ、通常は１００ｎｍ以下の薄膜導体で構成さ
れ、好ましくは５０ｎｍより薄く、１〜４０ｎｍが望ま
しい。

【００３１】絶縁膜は、半導体メモリーのキャパシタ絶
縁膜として従来から使用されている、例えば金属酸化物
からなる（Ｂａ，Ｓｒ）ＴｉＯ₃のような高誘電体絶縁
膜や、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃のような強誘電体絶縁膜
で構成されるが、強誘電体を使えば、その高い誘電率に
よりダイナミックランダムアクセスメモリの高集積化が
容易である他に、自発分極を利用した不揮発性メモリー
が実現でき、信頼性の高い半導体メモリーを提供するこ
とが可能となる。

【００３２】また、第２の目的を達成することのできる
本発明の半導体メモリー装置の製造方法は、以下に詳述
する通りである。すなわち、絶縁膜表面の吸着水による
電気特性劣化の問題を解決する手段として本明細書が開
示する方法は、大きく分けて２つの方法である。第１の
方法は、絶縁膜表面の吸着水がある状態で上部電極用の
導体膜の堆積を行なった後に、導体膜／絶縁膜界面の水
の除去を行なう方法である。第２の方法は、上部電極用
の導体膜の堆積を行なうときの絶縁膜表面の吸着水量
を、１／１０層以下とすることである。

【００３３】第１の方法では、第１の上部電極用の導体
膜を堆積し、次に界面吸着水の除去処理を行ない、次に
第２の上部電極用の導体膜を堆積する。この方法につい
て更に具体的に説明すると、下部電極と絶縁膜と上部電
極とからなるキャパシタを形成する工程を有する半導体
メモリー装置の製造方法であって、このキャパシタを形
成する工程は、下部電極形成工程と、下部電極上にキャ
パシタ絶縁膜を形成する工程と、少なくともこの絶縁膜
表面に吸着された水分を透過させ得る第１の導体薄膜を
絶縁膜上に形成し、続いて熱処理を行ない絶縁膜表面に
吸着された水分を除去する工程と、第１の導体薄膜上に
第２の導体薄膜を形成し、これら第１および第２の導体
薄膜の積層膜で上部電極を形成する工程とを有すること
を特徴としている。

【００３４】なお、絶縁膜表面に吸着された水分が除去
される機構については、加熱処理により絶縁膜と第１の
導体薄膜との界面に存在する水分子が蒸発し、第１の導
体薄膜を透過して外部に放出、除去されるか、もしくは
不活性化される。ここで云う不活性化とは、加熱処理時
にＰｔのごとき第１の導体薄膜が触媒となって水を分解
する場合を意味する。分解生成物は水素と酸素である
が、その一部は絶縁物に拡散し、残りは第１の導体薄膜
から外部に放出される。

【００３５】この水分除去工程における加熱処理で重要
なのは、処理時の雰囲気であり、酸素含有雰囲気とする
ことである。絶縁膜が金属酸化物からなる強誘電体の場
合、水が分解して生成された水素原子により還元されて
酸素欠損によるダメージを受け誘電体としての電気特性
が著しく劣化する。しかし、酸素雰囲気下で処理すれば
このような問題は解消される。

【００３６】第１の導体薄膜は、前述の通り、酸化され
にくい導電材料、酸化されても導電性を有する導電材
料、もしくは酸化物導電材料で構成され、更に具体的に
はＰｔ、Ｒｕ、Ｉｒ、Ｐｄ、Ａｕ、ＲｕＯ₂およびＩｒ
Ｏ₂の群から選ばれる少なくとも１種の導体層で構成す
ることが望ましく、蒸着、ＣＶＤもしくはスパッタリン
グ等の薄膜形成方法によって所望の膜厚に形成する。

【００３７】第２の方法では、残留水分圧に応じた処理
時間により、絶縁膜表面の吸着水量が１／１０層以下で
上部電極用の導体膜の堆積を行なえるように、一貫ライ
ンプロセスにおいて残留水分の分圧に応じた処理時間の
設定もしくは処理時間に応じた残留水分の分圧管理を行
なう方法である。

【００３８】この方法について更に具体的に説明する
と、下部電極と絶縁膜と上部電極とからなるキャパシタ
を形成する工程を有する半導体メモリー装置の製造方法
であって、このキャパシタを形成する工程は、下部電極
形成工程と、下部電極上に絶縁膜を形成する工程と、絶
縁膜上に上部電極を形成する工程とを有して成り、絶縁
膜の形成工程を、蒸着法、塗布法、ＣＶＤ、もしくはス
パッタリングにより所定膜厚の金属酸化物からなる絶縁
膜を下部電極上に形成する工程と、次いで熱処理を施し
絶縁膜の結晶構造を整える工程とで構成し、その後の上
部電極を形成する工程は大気にさらすことなく絶縁膜上
に導体層を蒸着、ＣＶＤもしくはスパッタリングにより
形成する工程とを有することを特徴としている。

【００３９】以上の方法は、（Ｂａ，Ｓｒ）ＴｉＯ₃や
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃のような、誘電率にして１００
以上もしくは強誘電性を示す絶縁膜の場合に顕著な効果
がある。さらに、ＳｉＯ₂やＳｉ₃Ｎ₄やＴａ₂Ｏ₅のよう
な、誘電率が１００以下の絶縁膜を用いる場合にも、キ
ャパシタ電気特性の向上や信頼性向上の効果もある。

【００４０】

【発明の実施の形態】１トランジスタ１キャパシタ型の
半導体メモリー装置について、図１の要部断面を用いて
説明すると、半導体基板１０１上の素子分離絶縁膜１０
２により、基板１０１上に隣接して多数個設けられたト
ランジスタを電気的に分離する。トランジスタは、拡散
層１０３とゲート電極１０４とその下のゲート絶縁膜
（図示していない）で構成されるＭＯＳトランジスタで
ある。

【００４１】ＭＯＳトランジスタ上を層間絶縁膜１０５
を用いて平坦化した後にキャパシタを形成する。キャパ
シタとＭＯＳトランジスタとは、プラグ１０６により電
気的に接続される。キャパシタは、下部電極膜１０８、
キャパシタ絶縁膜１０９、第１の上部電極膜１１０、第
２の上部電極膜１１１で構成される。

【００４２】下部電極膜１０８を構成する金属がプラグ
１０６へ拡散するのを抑えるために、バリア膜１０７を
介してキャパシタはプラグ１０６と電気的に接続してい
る。このキャパシタの形状は、第２の上部電極膜１１１
からバリア膜１０７までを、１つのリソグラフィーマス
ク（図示していない）を用いてドライエッチング加工す
ることにより形成する。

【００４３】実際にメモリー装置として動作させるため
には、この図に示すものの他に、配線層（通常は第２の
上部電極膜１１１上に、２層の配線層が必要である）
と、メモリー動作を制御して外部と信号をやり取りする
ための周辺回路が必要であるが、周知の技術であり本発
明とは直接関係ないのでここでは省略する。

【００４４】この半導体メモリー装置の特徴は、キャパ
シタ上部電極が第１の上部電極膜１１０と第２の上部電
極膜１１１とによる２層構造となっていることと、第１
の上部電極膜１１０が水分子を透過できるように比較的
薄いことである。

【００４５】このような構造とする目的は、第１の上部
電極膜１１０の堆積後に、キャパシタ絶縁膜１０９と第
１の上部電極膜１１０との界面の吸着水を、加熱処理に
よって第１の上部電極膜１１０を通して除去するためで
ある。この吸着水の除去は、単にキャパシタ上部電極を
２層構造とすることで実現するのではなく、その形成方
法により実現する。具体的には、以下の実施例の項で詳
細に説明する。

【００４６】

【実施例】

〈実施例１〉本発明の一実施例を、図１に基づいて説明
する。図１は、１トランジスタ１キャパシタ型の不揮発
性強誘電体メモリーの、キャパシタまで作成した段階の
断面図である。キャパシタ絶縁膜としては強誘電体Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ₃を用い、キャパシタ電極としてＰｔ
を用いて形成するものである。

【００４７】図面中の符号を用いて、この不揮発性強誘
電体メモリーを説明する。Ｓｉ基板１０１上の素子分離
ＳｉＯ₂１０２により、Ｓｉ基板１０１上のトランジス
タを電気的に分離する。トランジスタは、拡散層１０３
とゲートｐｏｌｙＳｉ電極１０４とその下のゲートＳｉ
Ｏ₂絶縁膜（図示していない）で構成されるＭＯＳトラ
ンジスタである。

【００４８】ＭＯＳトランジスタ上を層間絶縁ＳｉＯ₂
膜１０５を用いて平坦化した後にキャパシタを形成す
る。キャパシタとＭＯＳトランジスタとは、ｐｏｌｙＳ
ｉプラグ１０６により電気的に接続される。

【００４９】キャパシタは、下部Ｐｔ電極膜１０８、Ｐ
ｂ（Ｚｒ，Ｔｉ）Ｏ₃絶縁膜１０９、第１の上部Ｐｔ電
極膜１１０および第２の上部Ｐｔ電極膜１１１で構成さ
れる。下部Ｐｔ電極膜１０８からＰｔがｐｏｌｙＳｉプ
ラグ１０６へ拡散するのを抑えるために、バリアＴｉＮ
膜１０７を介してキャパシタはｐｏｌｙＳｉプラグ１０
６と電気的に接続している。

【００５０】このキャパシタの形状は、第２の上部Ｐｔ
電極膜１１１からバリアＴｉＮ膜１０７までを、１つの
リソグラフィーマスク（図示していない）を用いてドラ
イエッチング加工することにより形成する。

【００５１】実際に不揮発性強誘電体メモリーとして動
作させるためには、この図に示すものの他に、配線層
（通常は第２の上部Ｐｔ電極膜１１１上に、２層の配線
層が必要である）と、メモリー動作を制御して外部と信
号をやり取りするための周辺回路が必要であるが、周知
の技術であり本発明とは直接関係ないのでここでは省略
する。

【００５２】この実施例の特徴は、キャパシタ上部電極
が、第１の上部Ｐｔ電極膜１１０と第２の上部Ｐｔ電極
膜１１１とによる２層構造となっていることと、第１の
上部Ｐｔ電極膜１１０が比較的薄いことである。このよ
うな構造とする目的は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃絶縁膜
１０９と第１の上部Ｐｔ電極膜１１０との界面の吸着水
を、第１の上部Ｐｔ電極膜１１０の堆積後に除去するた
めである。この除去は、単にキャパシタ上部電極を２層
構造とすることで実現するのではなく、その形成方法に
より実現する。以下にその形成方法を説明し、なぜこの
構造が界面の吸着水を除去する目的に必要なのかを説明
する。

【００５３】図２は、図１に示した不揮発性強誘電体メ
モリーの形成途中の断面図であり、キャパシタ絶縁膜と
なるＰｂ（Ｚｒ，Ｔｉ）Ｏ₃膜１１４の形成までの断面
図である。この段階までの形成方法を、図２を用いて説
明する。

【００５４】まず、Ｓｉ基板１０１上に、周知の方法で
素子分離ＳｉＯ₂１０２を形成する。次に、周知の方法
を用いて、ゲートｐｏｌｙＳｉ電極１０４および拡散層
１０３を形成することによりＭＯＳトランジスタを形成
する。次に、周知の方法で、層間ＳｉＯ₂絶縁膜１０５
により平坦化する。次に、周知の方法でｐｏｌｙＳｉプ
ラグ１０６を形成する。

【００５５】次に、ＴｉＮ膜１１２を、スパッタ法を用
いて５０ｎｍ形成する。この膜は、キャパシタの下部電
極とｐｏｌｙＳｉプラグ１０６との間で原子が拡散する
ことを防ぐ性質と導電性とを有する（バリア性）のであ
れば、他の材料でも使うことができるし、バリア性を有
する範囲で膜厚を変えてもよい。

【００５６】このＴｉＮ膜１１２上に、Ｐｔ膜１１３を
スパッタ法により２００ｎｍ形成する。この膜は、キャ
パシタの下部電極となる。電極材料としては、Ｐｔのよ
うに酸化されにくい材料もしくはＩｒやＲｕ，Ｐｄのよ
うに酸化物も導電性を示す材料、もしくはＩｒＯ₂やＲ
ｕＯ₂などの導電性酸化物が、電極／絶縁物界面で電極
の酸化による低誘電率層ができないので、高・強誘電体
キャパシタを形成するのに望ましい材料である。

【００５７】本実施例でＰｔ膜１１３の膜厚を２００ｎ
ｍとするのは、後の工程で成膜するキャパシタ絶縁膜
〔Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃膜〕１１４の形成に必要な結
晶化熱処理時にＰｔ膜１１３中を酸素が拡散してＴｉＮ
膜１１２を酸化するという問題を避けるためである。Ｔ
ｉＮ膜１１２の酸化を抑えることができるならば、Ｐｔ
膜１１３の膜厚を更に薄く変更してもよい。

【００５８】次に、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃膜１１４を
スパッタ法により１５０ｎｍ堆積する。この膜厚は、必
要な電気特性に応じて設計すべきものである。膜厚を薄
くすることは、キャパシタの容量が大きくなるという長
所や、より低い印加電圧で強誘電特性を示すという長所
がある反面、キャパシタのリーク電流が大きくなるとい
う欠点がある。スパッタ法で堆積しただけでは、Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ₃膜１１４の結晶性が悪いために十分
な強誘電特性を示さない。

【００５９】そこで次に、結晶化熱処理を行なう。処理
条件はＯ₂が１ ａｔｏｍ、７００℃、１ ｍｉｎのラピ
ッドサーマルアニール法を用いる。ラピッドサーマルア
ニール法を用いると、必要最小限の時間で結晶化熱処理
ができるので、ＴｉＮ膜１１２の酸化の問題を抑えるこ
とができる。ただし、通常の炉による加熱でも、Ｐｔ膜
１１２の膜厚や熱処理条件の最適化により、実用上問題
のない結晶化熱処理が可能である。

【００６０】ラピッドサーマルアニール法を用いても、
通常の炉による加熱を用いても、次に上部電極となる導
電膜を堆積させる前には、大気中の運搬や一貫ラインで
の搬送が通常は必要になる。この時に、大気中の水分や
一貫ライン中の残留水分がＰｂ（Ｚｒ，Ｔｉ）Ｏ₃膜１
１４表面に吸着して、吸着水層１１５を形成してしま
う。

【００６１】本実施例ではラピッドサーマルアニール法
による加熱をする装置と、導電膜を堆積させる装置と
は、違う装置を用いる。装置間の搬送はクリーンルーム
内の大気中で行なう。この搬送により、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ₃膜１１４上には、化学吸着する水と物理吸着す
る水とを合わせて、５０ｎｍ相当の厚さの吸着水層１１
５ができる。この図２の状態で、Ｓｉ基板１０１を、導
電膜を堆積させる装置に入れて、次の工程に進む。

【００６２】次の工程を、図３を用いて説明する。ここ
では、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃膜１１４上に上部電極膜
を構成する第１のＰｔ膜１１６をスパッタ法を用いて堆
積させる。堆積の前に、スパッタ装置内で３００℃に加
熱することにより、吸着水のうちの物理吸着成分を除去
する。この加熱により、吸着水層１１５の厚さは１０ｎ
ｍ以下になるが、完全に取り除くことはできない。この
吸着水層１１５が残った状態で、スパッタ法により第１
のＰｔ膜１１６を堆積する。堆積膜厚は１０ｎｍとす
る。スパッタ法ではＰｔ原子の入射エネルギーが１ｅＶ
程度であるため、このエネルギーで励起されて吸着水層
１１５はある程度脱離するが、完全には脱離しないため
に、図３に示すように、第１のＰｔ膜１１６とＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ₃膜１１４との間に吸着水層１１５が残
る。

【００６３】この吸着水層１１５を除去するために、次
の工程として、Ｏ₂が１ ａｔｏｍ，３００℃，１時間の
条件で、加熱処理を行なう。この加熱処理は、通常の炉
による加熱でも、ラピッドサーマルアニール法による加
熱でもよい。この加熱処理で、吸着水層１１５の水は、
Ｐｔ触媒による分解反応を伴いながら、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ₃膜１１４および第１のＰｔ膜１１６へと拡散す
る。

【００６４】第１のＰｔ膜１１６へ拡散する水およびそ
の分解物は、第１のＰｔ膜１１６が１０ｎｍと薄いため
に、第１のＰｔ膜１１６を抜けていく。Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ₃膜１１４へと拡散する水およびその分解物は、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃膜１１４を還元する作用がある
ので（特に分解した水素原子）、酸素欠損ダメージを与
えるが、加熱処理をＯ₂が１ ａｔｏｍ雰囲気で行なうた
めに、１０ｎｍと薄い第１のＰｔ膜１１６を拡散してく
る酸素により、この酸素欠損ダメージは加熱中に修復で
きる。

【００６５】その結果、吸着水層１１５は、第１のＰｔ
膜１１６の触媒作用により、比較的低温でも、分解・拡
散により、薄い第１のＰｔ膜１１６を通して除去するこ
とができ、かつＰｂ（Ｚｒ，Ｔｉ）Ｏ₃膜１１４にはダ
メージが入らない処理が可能である。

【００６６】吸着水層１１５を、第１のＰｔ膜１１６を
通して除去するので、第１のＰｔ膜１１６は薄いほうが
よい。しかし、あまり薄いと完全な膜にならない部分が
でき、その部分では処理後に、またＰｂ（Ｚｒ，Ｔｉ）
Ｏ₃膜１１４表面に水が吸着してしまう。そこで第１の
Ｐｔ膜１１６の膜厚は１ ｎｍ以上であることが望まし
いが、膜形成にＭＢＥ法などを用いれば１原子層程度の
厚さの膜を使用することもできる。

【００６７】第１のＰｔ膜１１６を厚くしても、吸着水
層１１５の水が拡散して抜けるだけの熱処理を行なえば
よいのであるが、あまり厚いと、Ｏ₂の供給が不十分に
なってＰｂ（Ｚｒ，Ｔｉ）Ｏ₃膜１１４が水の分解物に
より還元されて酸素欠損などのダメージが生じる。

【００６８】以上の観点より、第１のＰｔ膜厚は１００
ｎｍ以下、望ましくは５０ｎｍ未満で、加熱温度は１０
０℃以上８００℃以下、Ｏ₂圧力は１ ｍＴｏｒｒ以上１
０ａｔｏｍ以下、処理時間は１０ｓ以上１０時間以下の
範囲で、選択するとよい。

【００６９】第１のＰｔ膜１１６は酸素雰囲気中では結
晶粒の再成長が起こり易いので、熱処理条件により熱処
理後の第１のＰｔ膜１１６の形状が変わってくる。熱処
理温度が３００℃以下の場合は、結晶粒の再成長を抑え
られるので、図４に示すような断面形状になる。この熱
処理温度は比較的低い温度であるから、処理時間は１時
間程度を必要とし、十分なＯ₂の供給も必要になる。

【００７０】そこでこの処理温度では、第１のＰｔ膜１
１６の厚さを１０ｎｍ以下とすれば、この第１のＰｔ膜
１１６をＯ₂がたやすく拡散できるので、Ｏ₂の供給量を
増やしてやることができる。加熱処理を行なう装置とし
ては、従来の炉を使えば、バッチ処理により１枚あたり
の処理時間を減らしてスループットを上げることができ
る。

【００７１】処理温度を２００℃以下にすれば、Ｐｔ結
晶粒の再成長をほぼ完全に抑えることができるので、第
１のＰｔ膜１１６の厚さを５ｎｍ以下と、さらに薄くす
ることができる。熱処理温度が３００℃を越えると、Ｐ
ｔ結晶粒の再成長が起こり始め、４００℃以上の場合
は、結晶粒の再成長が起きるので、断面形状は図５に示
すように第１のＰｔ膜１１６は凹凸が生じる（図では、
凹凸を強調して図示してある）。この時には、第１のＰ
ｔ膜１１６の膜厚が薄いと、結晶粒の再成長に伴って膜
が破れてしまう。そのために、第１のＰｔ膜１１６の膜
厚を１０ｎｍ以上として、結晶粒の再成長が起きても膜
が破れないようにする必要がある。

【００７２】このように、熱処理温度が高い場合には、
第１のＰｔ膜１１６を厚くしなければならないという欠
点はあるが、Ｈ₂Ｏの除去効率がよいために、短時間で
安定なＰｔ／Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃界面を形成できる
というメリットもある。第１のＰｔ膜１１６の膜厚は、
加熱温度５００℃で２０ｎｍ以下、６００℃で３０ｎｍ
以下、７００℃で４０ｎｍ以下、８００℃で５０ｎｍ未
満とすればよい。

【００７３】また、処理時間を長くすれば第１のＰｔ膜
１１６の膜厚は１００ｎｍ程度まで厚くすることも可能
であるが、処理のスループットが落ちたり、膜の応力に
よりはがれが生じたりすることもあるが、熱処理条件の
最適化（低温熱処理と高温熱処理の組み合わせなど）に
より実用上問題のない処理が可能である。しかし、信頼
性の観点からすると、第１のＰｔ膜１１６の膜厚を薄く
し、処理温度を低くするほうがよい。

【００７４】絶縁膜上に第１導電膜として形成する膜と
しては、酸化されにくい、酸化物が導電性である、もし
くは酸化物導電体である、という性質を持つことが望ま
しい。なぜなら、この膜はキャパシタの電極となるので
導電性でなければならず、吸着水除去時のＯ₂雰囲気下
熱処理後も導電性でなければならないからである。この
ような材料としては、例えばＰｔ，Ｒｕ，Ｉｒ，Ｐｄ，
Ａｕ，ＲｕＯ₂，ＩｒＯ₂等がある。

【００７５】吸着水除去時の熱処理を真空中や不活性ガ
ス雰囲気中で行なってもよいが、第１導電膜／絶縁膜界
面の還元反応による劣化が避けられない。この場合でも
熱処理条件の最適化により、実用上問題ない程度まで劣
化を抑えることができるが、Ｏ₂雰囲気下で熱処理する
方が還元反応による劣化を抑えられるので、より望まし
い。

【００７６】熱処理によりＰｔ／Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
₃界面の吸着水を除去した後の工程を、図６に基づき説
明する。第１のＰｔ膜１１６上に、第２のＰｔ膜１１７
を、スパッタ法などを用いて形成する。図６の例では、
第１のＰｔ膜１１６の厚さは１０ｎｍとし、熱処理は通
常の炉を用いて、Ｏ₂が１ ａｔｍで１時間熱処理してＰ
ｔ／Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃界面の吸着水を完全に除去
してから、スパッタ法で第２のＰｔ膜１１７を５０ｎｍ
の厚さで形成する。

【００７７】このように、第１のＰｔ膜１１６上に第２
のＰｔ膜１１７を形成するのは、この後で行なわれるド
ライエッチング工程などで、キャパシタ上のＰｔ電極が
削られて消失してしまうのを防ぐためである。この目的
のためには、キャパシタ上のＰｔ電極は薄いところでも
２０ｎｍ以上であることが望ましい。

【００７８】吸着水除去の熱処理温度が３００℃以下の
時には、吸着水除去の効率を十分に得るために、第１の
Ｐｔ膜１１６の膜厚は１０ｎｍ以下とすることが望まし
いので、第２のＰｔ膜１１７を堆積させて、第１のＰｔ
膜１１６と第２のＰｔ膜１１７の合計の膜厚が２０ｎｍ
以上とする。また、吸着水除去の熱処理温度が３００℃
を越えると、第１のＰｔ膜１１６の結晶粒の再成長が起
こるのに伴い、第１のＰｔ膜１１６に凹凸が生じて局所
的に膜厚の薄いところができる。よってこの場合にも、
第２のＰｔ膜１１７を堆積させて、合計の膜厚が薄いと
ころでも２０ｎｍ以上とする。

【００７９】以上のように、間に熱処理工程を挿んで、
第１のＰｔ膜１１６と第２のＰｔ膜１１７を形成するこ
とにより、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃表面の吸着水の影響
を除去して、かつプロセスの信頼性も損なわずに、上部
電極用のＰｔ膜を形成することができる。

【００８０】この後の工程は、リソグラフィー用のマス
クを形成して、このマスクを用いてドライエッチングす
ることにより、図１に示す構造を形成する。その後で、
既知である層間絶縁膜形成工程、配線形成工程を用いる
ことにより、メモリーを形成することができる。

【００８１】本実施例で説明した方法を用いれば、Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ₃表面の吸着水の影響を受けないの
で、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃の高誘電率および強誘電特
性を損なわなうことなく、良好な特性を有するメモリー
を形成できる。

【００８２】本実施例で説明したように絶縁膜表面の吸
着水を除去することは、上部電極／絶縁膜界面の接着性
を向上させるという効果も同時に有する。そのために、
製造プロセス中の洗浄工程での超音波洗浄において上部
電極膜が剥離するという問題も解決でき、製造の歩留ま
りが向上する。

【００８３】また、本実施例では上部電極膜として第１
膜及び第２膜ともＰｔを用いる例を説明したが、これら
の膜として、他の導体薄膜を用いてもよい。第１膜は金
属酸化物から成る絶縁物に接するため、酸化されにくい
金属もしくは酸化物が導電性を示す金属もしくは酸化物
導電体を用いるとよい。

【００８４】このような導体薄膜材料としては、Ｐｔの
他に例えばＩｒ，Ｒｕ，Ｐｄ，Ａｕ，ＩｒＯ₂，ＲｕＯ₂
等がある。第２膜は絶縁物に接しないため、導電性を有
すればどのような材料を用いてもよい。従来の半導体プ
ロセスで一般に用いられているＷ，Ａｌ，ｄｏｐｅｄ
ｐｏｌｙ Ｓｉ，Ｃｏ，Ｔａ，Ｃｕ，Ｔｉ，ＴｉＮおよ
びそれらの合金などを用いてもよいし、第１膜と同様に
Ｉｒ，Ｒｕ，Ｐｄ，Ａｕ，ＩｒＯ₂やＲｕＯ₂等の材料を
用いてもよい。

【００８５】また、キャパシタ絶縁膜を形成する絶縁物
材料としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃およびこれにＬ
ａをドープしたもの（ＰＬＺＴ）やＳｒＢｉ₂Ｔａ₂Ｏ₉
のような強誘電体材料のほかに、（Ｂａ，Ｓｒ）ＴｉＯ
₃やＳｒＴｉＯ₃のような誘電率が１００以上の絶縁物で
その効果が大きい。また、Ｔａ₂Ｏ₅のような誘電率が２
０以上の絶縁物の場合でも効果がある。さらにＳｉＯ₂
やＳｉ₃Ｎ₄のような絶縁物材料の場合でも、微細なキャ
パシタの場合に効果がある。

【００８６】〈実施例２〉実施例１では、上部電極とな
る第１のＰｔ膜１１６を形成してから、熱処理によりＰ
ｔ／Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃界面に残る吸着水を除去す
る方法について説明した。実施例２以下では、キャパシ
タ絶縁膜〔Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃〕１１３表面の吸着
水を予め除去した後に、上部電極となるＰｔ膜を形成す
る方法について説明する。

【００８７】この方法では、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃の
結晶化熱処理後に、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃表面にＨ₂Ｏ
を吸着させずに、Ｐｔ膜を形成する必要がある。Ｈ₂Ｏ
はＰｂ（Ｚｒ，Ｔｉ）Ｏ₃表面に入射すると直ちに吸着
してしまうので、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃結晶化熱処理
後はＨ₂Ｏの表面への入射を極力抑えなければならな
い。そのためには、結晶化熱処理からＰｔ膜形成までの
全ての工程を、雰囲気を制御して行なう必要がある。

【００８８】本発明の一実施例である半導体製造装置を
図７を用いて説明する。この装置では、同一チャンバー
内に、結晶化熱処理を行なうための加熱機構と、導電膜
堆積機構を有することにより、絶縁膜表面の吸着水の影
響を受けることなく、絶縁膜上に導電膜を堆積できる。
チャンバー１内にウエハステージ２を設け、ここにウエ
ハ５を乗せて導電膜の堆積を行なう。

【００８９】ウエハステージ２内のヒーター３とヒータ
ー用電源４により、ウエハ５を加熱する。このヒーター
３は、ウエハステージ２を加熱するのでなく、ヒーター
３の輻射熱が直接ウエハ５に伝わる構造とすることによ
り、ウエハ５を５００℃以上に加熱できるようになって
いる。結晶化熱処理時に必要なガスは、ガス導入機構１
１から供給する。

【００９０】また、この装置には、Ｐｔ膜のスパッタ製
膜機構も備えてあり、Ｐｔターゲット６が電極７上に設
けてあり、電極７へはスパッタ用電源８から高周波電力
を印加できる。バルブ９を介したポンプ１０により、チ
ャンバー内を真空にして、ガス導入機構１１からＡｒガ
スを流して、電極７に高周波電力を供給すれば、チャン
バー内にＡｒプラズマが発生して、Ｐｔターゲット６か
らウエハ５にＰｔ膜をスパッタ堆積できる。

【００９１】また、図７ではスパッタ用ターゲットとし
てＰｔターゲット６しか図示していないが、例えばここ
にＰｂ（Ｚｒ，Ｔｉ）Ｏ₃ターゲットを設ければ、Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ₃のスパッタ堆積を行なってから、大
気中に出すことなく結晶化熱処理を行なうことができ、
また、続けてＰｔ膜の堆積を行なうこともできる。

【００９２】また、絶縁膜として、Ｂａ（Ｓｒ，Ｔｉ）
Ｏ₃や、Ｔａ₂Ｏ₅等を用いても、同様に絶縁膜表面の吸
着水の影響をなくすことができるし、従来の半導体プロ
セスで用いられているＳｉＯ₂やＳｉ₃Ｎ₄などでも、接
着性の向上やＨ₂Ｏによる電気特性劣化を抑えることが
できる。

【００９３】また、導電性材料としても、Ｐｔ以外の強
誘電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃メモリーに使われるＲ
ｕ，ＲｕＯ₂，Ｉｒ，ＩｒＯ₂，Ｐｄ，Ａｕ等や、従来半
導体プロセスで用いられるＷ，Ａｌ，Ｓｉなどの材料で
も有効であるのは、もちろんである。

【００９４】図７の装置を用いて、キャパシタを構成す
るＰｔ／Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃／Ｐｔ積層膜を、吸着
水の影響なしに形成する方法について、説明する。ま
ず、図２のＰｔ下部電極膜１１３を堆積する前の段階ま
で、他の装置を用いて、ウエハ上に形成する。例えば１
トランジスタ・１キャパシタ構造のメモリーを作成する
場合には、まず、Ｓｉウエハ上に適当な位置にトランジ
スタを形成し、適当な配線を形成し、層間絶縁膜１０５
を形成し、適当な位置に配線用の孔加工を行ない、その
孔中に、例えばｐｏｌｙ Ｓｉのごとき導電性材料を埋
め込みプラグ１０６を形成し、Ｐｔのバリア層となるＴ
ｉＮ膜１１２を堆積させる。

【００９５】このウエハを、搬送機構（図示はしていな
い）を用いて図７の装置に移し、ウエハステージ２上に
乗せる。次に、バルブ９を開けてポンプ１０によりチャ
ンバー１内を真空にする。次に、ヒーター３とヒーター
用電源４を用いて、加熱による水分除去を行なう。この
場合、ＴｉＮ表面のクリーニングは３００℃程度の加熱
で十分である。

【００９６】次にガス導入機構１１によりＡｒガスを導
入して、チャンバー１内の圧力を１０ｍＴｏｒｒ程度に
する。次にスパッタ用電源８より電極７に高周波電力を
印加することにより、チャンバー１内にＡｒプラズマを
発生させ、このプラズマを用いてＰｔターゲット６から
Ｐｔをウエハ５上にスパッタ堆積させ下部電極膜１１３
を形成する。

【００９７】所定の膜厚のＰｔを堆積させた後、Ａｒガ
スの導入をやめチャンバー１内は減圧のまま、スパッタ
ターゲットをＰｔターゲット６からＰｂ（Ｚｒ，Ｔｉ）
Ｏ₃ターゲット（図示はしていない）に交換する。次
に、ガス導入機構１１よりＯ₂ガスを導入し、スパッタ
電源８による高周波電力印加により、チャンバー内にＯ
₂プラズマを発生させる。このＯ₂プラズマにより、Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ₃ターゲット（図示はしていない）か
らウエハ５に、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃膜を、所定の膜
厚だけスパッタ堆積させる。

【００９８】スパッタ堆積したＰｂ（Ｚｒ，Ｔｉ）Ｏ₃
膜は、このままの状態では強誘電性を示さないので更に
結晶化熱処理を行い、強誘電性をもたせてキャパシタ絶
縁膜１１４とする。その処理は、まずバルブ９を閉じ、
ガス導入機構１１からＯ₂ガスを導入することにより、
チャンバー１内の圧力をＯ₂ガスにより大気圧にする。
この時にチャンバー１は、完全に外気から遮断されてい
る閉鎖系にしてもよいし、外気の巻き込みを防ぐ構造に
してＯ₂ガスがそこからチャンバー１の外に出ていくよ
うにしてもよい。

【００９９】次にヒーター用電源４からヒーター３に電
力を供給して、ウエハを１分以内に７００℃まで加熱
し、そのまま１分間７００℃にウエハ温度を保持する。
加熱が終わったらウエハ５が３００℃まで冷却するのを
待つ。この時にＰｂ（Ｚｒ，Ｔｉ）Ｏ₃表面に水が吸着
しないように、Ｏ₂ガス中の水分は十分に除去する必要
がある。Ｏ₂ガス中の水分量については、後の実施例で
詳しく説明する。その後直ちにバルブ９を開けて、チャ
ンバー１内を真空にする。

【０１００】次にスパッタターゲットを再びＰｔターゲ
ット６に交換して、前述したようにＡｒプラズマにより
Ｐｔをウエハ５に堆積させる。以上の方法により、水の
影響を受けることなく、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃膜上に
Ｐｔを堆積させ、上部電極膜とすることができる。

【０１０１】ここでは、図７の装置内でＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ₃膜もＰｔ膜も堆積させる方法について説明した
が、予め他の装置でＰｂ（Ｚｒ，Ｔｉ）Ｏ₃膜を堆積し
ておき、そのウエハを図７の装置内に導入し、結晶化熱
処理工程から図７の装置を用いてもよい。Ｐｔ／Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ₃／Ｐｔ膜をすべて同一の装置内で、
水の影響のないようにして堆積したほうがよいのである
が、ｓｏｌ−ｇｅｌ法でＰｂ（Ｚｒ，Ｔｉ）Ｏ₃膜を堆
積する場合などには、堆積法が異なるので他の装置で堆
積を行なっておいたほうが、装置コストが小さくなると
いう利点がある。

【０１０２】〈実施例３〉本発明の他の１実施例である
半導体製造装置を、図８を用いて説明する。この装置の
基本構成および動作は図７の装置と同じである。図８の
装置の特徴は、絶縁膜Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃膜の結晶
化熱処理を行なう加熱用チャンバーと導電膜堆積を行な
うスパッタ用チャンバーを別々にし、その間をバルブ９
を介して、大気にさらすことなくウエハを搬送できるこ
とである。

【０１０３】加熱用チャンバー１３ａ内には、ウエハス
テージ２と赤外線ランプ１２を備えてある。ウエハステ
ージ２上のウエハ５は、赤外線ランプ１２により加熱さ
れる。スパッタ用チャンバー１３ｂ内には、ウエハステ
ージ２を備え、またＰｔターゲット６が電極７に設置さ
れ、電極７に高周波電力を印加することにより、スパッ
タ用チャンバー１３ｂ内にプラズマを発生させて、Ｐｔ
ターゲット６からウエハ５にＰｔをスパッタ堆積させ、
上部電極膜を形成する。

【０１０４】図７でも説明したように、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ₃ターゲットも同時に設置すれば、この装置だけ
で上部、下部電極膜となる導電膜とキャパシタ絶縁膜と
を連続的に形成することができる。加熱用チャンバー１
３ａとスパッタ用チャンバー１３ｂはバルブ９を介して
つながっており、ウエハ５は大気にさらされることな
く、加熱用チャンバー１３ａで結晶化熱処理した後に、
スパッタ用チャンバー１３ｂ内に移動してスパッタ堆積
工程に進むことができる。

【０１０５】このように、加熱用チャンバーとスパッタ
用チャンバーとを別々に構成し、両者をバルブ９で連結
することによって、まず、絶縁膜Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
₃膜の結晶化熱処理に赤外線ランプを用いることができ
るようになる。図７の装置のように、同一チャンバー内
でスパッタ堆積をさせる場合には、赤外線ランプはウエ
ハだけでなく、Ｐｔターゲットなども加熱してしまうの
で、使用することが困難である。

【０１０６】また、赤外線ランプ１２を用いてウエハ５
の表面から加熱をすることができるので、裏面から放射
温度計や蛍光温度計を使って、ウエハ温度をモニターす
ることができるようになる。図７の装置でも、ウエハ表
面から放射温度計でモニターすることはできるが、表面
にはＰｔなどが堆積しているために放射温度計では正確
な温度モニターは難しい。すなわち、図７のように、同
一チャンバー内で加熱と堆積を行なう装置では、装置が
小型加できるという利点はあるが、熱処理時のウエハ温
度モニターが難しいという欠点もある。図８のような構
成にすれば、搬送系の分装置は大きくなるが、熱処理時
のウエハ温度を正確にモニターできるという長所があ
る。

【０１０７】〈実施例４〉上記実施例では、絶縁膜１１
４の結晶化熱処理後に絶縁膜表面にＨ₂Ｏが吸着するの
を抑えるために、結晶化熱処理とＰｔ堆積を同一装置内
で行なう方法と、ウエハを大気にさらすことなく搬送す
る方法について説明した。このようなプロセスを行なう
場合には、装置内の残留水分や、使用ガス中の不純物水
分の制御が重要である。

【０１０８】絶縁膜表面の吸着水は、表面１層分の水分
子の吸着でも絶縁膜の電気特性に影響を与えてしまう。
Ｈ₂Ｏの吸着は、ほぼ吸着確率１で起きるので、わずか
な残留水分でも短時間で表面１層分の吸着が起きる。表
１に、Ｈ₂Ｏ分圧と、表面にＨ₂Ｏが１層分入射する時間
との関係をまとめた。

【０１０９】

【表１】

【０１１０】この時間は、表面にＨ₂Ｏが１層分吸着す
る時間と、ほぼ等しい。通常、１プロセス（搬送プロセ
スも含む）は１０ｓから１ ｍｉｎ要する。また、装置
の残留水分の分圧は１０^-8Ｔｏｒｒ程度である。１０^-8
Ｔｏｒｒでは、１００ｓで表面１層分の吸着が起きてし
まうので、１プロセスで表面０．１〜０．６層分のＨ₂
Ｏ吸着が起きてしまう。絶縁膜表面の吸着水分量はこの
１／１０以下に、望ましくは１／１００以下にする必要
がある。よって装置内の残留水分量は１０^-9Ｔｏｒｒ以
下に、望ましくは１０^-10Ｔｏｒｒ以下にする必要があ
る。

【０１１１】装置内の残留水分だけでなく、使用するガ
ス中の不純物水分も、分圧にして１０^-9Ｔｏｒｒ、望ま
しくは１０^-10Ｔｏｒｒ以下に制御する必要がある。表
１にまとめたように、１ ａｔｍのガスに対して、不純
物水分量が０．０１ ｐｐｂ以下に、望ましくは０．０
０１ ｐｐｂ以下にして使用する必要がある。例えば、
実施例２および３で用いるＯ₂ガスは、純化器を複数段
用い、ユースポイントを可能なかぎり純化器に近付け、
かつ液体窒素温度のＨ₂Ｏトラップを用いて、不純物水
分量を０．０１ｐｐｂにする。

【０１１２】純化器の性能やユースポイントと純化器と
の距離などにより、Ｏ₂ガス中の不純物水分量は１ｐｐ
ｂとなってしまう場合には、このＯ₂ガスを１ ａｔｍで
用いるとＨ₂Ｏ分圧は１０^-6Ｔｏｒｒとなってしまい、
１ｓで絶縁膜表面に１層分のＨ₂Ｏが吸着してしまう。
こういう場合には、このＯ₂ガスを減圧下で用いる。不
純物水分量が１ ｐｐｂの場合には、Ｏ₂ガス圧力を１／
１０００ａｔｍ以下として用いれば、Ｈ₂Ｏ分圧が１０
^-9Ｔｏｒｒとなって、絶縁膜表面へのＨ₂Ｏ吸着を抑え
ることができる。

【０１１３】〈実施例５〉実施例２および３で説明した
ような、ウエハを大気にさらさずに搬送する装置によ
り、絶縁膜表面の吸着水の問題は解決できる。しかし、
実施例２および３で説明した装置では、ウエハ１枚あた
りの処理時間が１０分程度かかってしまうという欠点が
ある。その理由は、熱処理は大気圧下で行ない、導電膜
堆積は真空下で行なうために、熱処理室と導電膜堆積室
との間を搬送するときに、真空排気や真空から大気圧に
戻すのに数分間の時間を要するためである。

【０１１４】例えば、図９に示すような装置を用いて処
理する場合について、処理時間を考える。この装置は、
ロードロック室２０１からウエハを搬入し、熱処理室２
０２でキャパシタ絶縁膜の結晶化熱処理を行ない、ロー
ドロック室２０３を介して導電膜堆積室２０４にウエハ
を搬送し、導電膜堆積室２０４で上部導電膜膜を堆積
し、ロードロック室２０５から処理したウエハを搬出す
る装置である。各々のロードロック室及び処理室は、そ
れぞれバルブ２０６、バルブ２０７、バルブ２０８、バ
ルブ２０９で仕切られている。

【０１１５】熱処理室２０２での結晶化熱処理は大気圧
下で行ない、導電膜堆積室２０４ではベースプレッシャ
ー１０^-9Ｔｏｒｒと高真空下で処理を行なうので、この
２つの処理室の間の搬送では、大気圧から高真空まで排
気しなければならない。この排気をロードロック室２０
３で行なう場合の、処理のタイムチャートを図１０に示
す。

【０１１６】タイムチャート中の数字は、処理ウエハナ
ンバーである。熱処理及び導電膜堆積は１ ｍｉｎで処
理できるが、ロードロック室の排気およびロードロック
室をＯ₂大気圧に戻すのにそれぞれ５ ｍｉｎかかるた
め、ロードロック室２０５には、１０ ｍｉｎに１枚の
ウエハしか搬出されてこない。

【０１１７】このタイムチャートから、処理のスループ
ットを決めているのは、ロードロック室２０３における
真空排気と真空から大気圧に戻す処理であることがわか
る。そこで本実施例では、処理のスループットを上げる
ために、大気圧のような高圧力下で処理をする装置と、
高真空下で処理する装置との間を、大気に触れずにウエ
ハを搬送する方法として、これらの装置の間のロードロ
ック室２０３を複数設けた装置を作成する。

【０１１８】この装置例を図１１のブロック図に示す。
この装置の特徴は、熱処理室２０２と導電膜堆積室２０
４との間に、ロードロック室２０３ａ〜２０３ｅを並列
に複数個設けることにある。この装置を用いれば、図１
２に示すようなタイムチャートで処理を行なうことがで
きるため、処理時間を１ ｍｉｎ／ウエハと、図９の装
置に比べて１０倍のスループットで処理することができ
る。

【０１１９】他の一例を図１３に示す。この装置の特徴
は、熱処理室２０２と導電膜堆積室２０４との間に、ロ
ードロック室２０３ｆ〜２０３ｈを直列に複数個設ける
ことにある。ロードロック室２０３ｆではロータリーポ
ンプのような低真空で排気速度の大きな装置を用いて１
Ｔｏｒｒ程度まで排気して次のロードロック室にウエハ
を搬送する。ロードロック室２０３ｇでは低真空用ター
ボモレキュラーポンプなどで１０^-3Ｔｏｒｒまで排気し
て次のロードロック室にウエハを搬送する。ロードロッ
ク室２０３ｈでは高真空用ターボモレキュラーポンプな
どで１０^-6Ｔｏｒｒ以下に排気して導電膜堆積室２０４
へウエハを搬送する。

【０１２０】このように圧力を変化させる範囲を小さく
することにより、各ロードロック室での排気時間と、ロ
ードロック室２０３ｆを真空から大気圧に戻す時間を短
くできる。その結果、この装置でのタイムチャートは図
１４に示すようになり、処理時間は３ ｍｉｎ／ウエハ
と、図９の装置に比べて３倍のスループットを得られ
る。このスループットは、図１１の装置よりも低いが、
必要なロードロック室が少ないという装置構成上のメリ
ットがある。

【０１２１】〈実施例６〉ここまでの実施例では、主と
して上部電極／絶縁膜界面の吸着水を除去する方法につ
いて説明した。本実施例では、その方法を用いて実際に
半導体メモリー装置を形成する例について説明する。

【０１２２】図１５は本発明におけるメモリーセルの平
面レイアウトの一実施例を示している。このレイアウト
は、２交点セルと、キャパシタをビット線上に形成する
ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎ
ｅ）構造とを用いるレイアウトである。各メモリーセル
のトランジスタ（図中では明記していない）はビット線
３０８を介して周辺回路（図示していない）に接続され
ている。

【０１２３】トランジスタとビット線３０８の接続部分
は、アクティブ領域３１８の一部に形成したビット線用
プラグ３０７の部分である。トランジスタの動作は、ワ
ード線（ゲート電極）３０３により制御される。このワ
ード線（ゲート電極）３０３は、周辺回路（図示してい
ない）に接続されている。トランジスタからキャパシタ
部３２０へは、キャパシタ用プラグ３１１を介して接続
する。キャパシタ部３２０はプレート電極３１６を介し
て、周辺回路（図示していない）に接続されている。

【０１２４】この平面レイアウトの第１の特徴は、ワー
ド線３０３２本に対してプレート電極３１６を１本を配
線することである。このようなレイアウトとすることに
より、プレート電極３１６の容量を通常のＤＲＡＭより
も小さくできるので、プレート電極３１６の電位を周辺
回路で制御することが容易になる。そのため、強誘電性
を用いた不揮発メモリー動作が容易になる。

【０１２５】本実施例では、ワード線２本に対してプレ
ート電極を１本の例について説明したが、プレート電極
の本数としては、ワード線１本に対してプレート電極を
１本にしてもよいし、３本以上のワード線に対してプレ
ート電極を１本にしてもよい。ただし、プレート電極の
本数が多くなると集積度を上げるのが難しくなり、プレ
ート電極の本数が少なくなるとプレート電極の容量が大
きくなって、周辺回路による制御が難しくなる。プレー
ト電極の本数は、メモリーの用途によってその最適数が
変わってくる。

【０１２６】この平面レイアウトの第２の特徴は、プレ
−ト電極３１６をワ−ド線（ゲート電極）３０３と同一
方向に配線することである。このため、プレ−ト電極３
１６の電位を周辺回路により制御するときに、その電位
をワ−ド線３０３の電位と同期して制御することが可能
となる。

【０１２７】図１６に、図１５中の一断面構造（断面Ａ
−Ａ’）を示す。この断面構造について説明する。Ｓｉ
基板３０１上に素子分離用ＳｉＯ₂３０２を形成してあ
る。素子領域に、ゲート酸化膜（明示していない）とワ
ード線（ゲート電極）３０３と拡散層３０４からなるＭ
ＯＳトランジスタを形成してある。この実施例では、ワ
ード線３０３はＳｉＯ₂３２２をマスクとしてドライエ
ッチングにより加工してあり、かつＳｉＯ₂３２２をそ
のまま残してワード線の絶縁保護膜として用いている。
このＳｉＯ₂３２２は残す必要はないが、本実施例の構
造とすれば除去工程を削除できるし、ゲート電極スペー
サー３２１の形成時の保護膜としても作用する。

【０１２８】ワード線としては、通常のゲート電極とし
てよく用いられるｄｏｐｅｄｐｏｌｙ Ｓｉや、ＷＳ
ｉ，ＭｏＳｉ，ＣｏＳｉのようなシリサイドを用いれば
よい。またはＷ，ＴｉＮなどの金属材料、またはそれら
の積層膜でもよい。ワード線（ゲート電極）３０３に
は、ゲート電極スペーサー３２１を形成してある。この
ゲート電極スペーサーは必須ではないが、段差を緩和す
る効果と電気的ショートを防ぐ効果があるので、信頼性
の高いＣＯＢ構造を形成できる。

【０１２９】ワード線（ゲート電極）３０３の上にはワ
ード線用絶縁保護膜３０５を形成してある。この保護膜
は必ずしも必要はないが、ビット線用プラグ３０７やキ
ャパシタ用プラグ３１１を形成するためのドライエッチ
ングをするときに電気的ショートを防ぐ効果があり、ま
たこのワード線用絶縁保護膜３０５とワード線段差平坦
化絶縁膜３０６とで材料を変える（例えばＳｉ₃Ｎ₄とＳ
ｉＯ₂）にしておけば、絶縁膜間高選択ドライエッチン
グを用いて自己整合的に、前述のプラグ部のドライエッ
チングをすることもできるという効果がある。

【０１３０】ワード線（ゲート電極）３０３の形成によ
りできる段差は、ワード線段差平坦化絶縁膜３０６によ
り平坦化してある。この絶縁膜の材料としては、周知の
流動性の絶縁膜（ＢＰＳＧなど）やＣＶＤ絶縁膜を用い
ればよい。平坦化方法としては、流動性絶縁膜のリフロ
ーや、ドライエッチングによる全面エッチバック、ケミ
カル・メカニカル・ポリシング（ＣＭＰ）などの研磨、
またはそれらの組み合わせを用いればよい。

【０１３１】本実施例では、ＢＰＳＧリフロー膜をＣＭ
Ｐで研磨してワード線段差平坦化絶縁膜３０６を形成し
ている。この膜はドライエッチングにより削れ易いた
め、本実施例では平坦化絶縁膜用絶縁保護膜３２３を形
成している。この膜をＣＶＤやスパッタ堆積法で形成す
れば、リフロー膜よりも緻密な膜を形成できる。膜の材
料としては、ＳｉＯ₂やＳｉ₃Ｎ₄などの通常のＳｉ ＬＳ
Ｉプロセスで用いられるものでよい。

【０１３２】平坦化絶縁膜用絶縁保護膜３２３の形成の
後に、ビット線用プラグ３０７を形成してある。本実施
例では、このビット線用プラグ３０７を、ドライエッチ
ングで孔パターンを形成した後に、ｎ⁺ｐｏｌｙ Ｓｉを
ＣＶＤ法を用いることにより形成してある。このビット
線用プラグ３０７としてはｎ⁺ｐｏｌｙ Ｓｉの他に、例
えばＴｉＮなどの材料を用いてもよい。また、このビッ
ト線用プラグ３０７の形成にともなって、図１５に示す
ビット線３０８も形成する。この材質としては例えばｎ
⁺ｐｏｌｙ Ｓｉ，シリサイドなどの材料や、それらの積
層膜などを用いればよい。

【０１３３】本実施例では、ビット線用プラグ３０７と
ビット線３０８（図１５に図示）の形成後に、ビット線
用絶縁保護膜３０９を形成してある。この膜は必須では
ないが、ワード線用絶縁保護膜３０５と同様の効果があ
る。さらにその上にビット線段差平坦化絶縁膜３１０を
形成してある。この膜の形成法および材料としては、ワ
ード線段差平坦化絶縁膜３０６と同様に考えればよい。

【０１３４】さらにこの膜の上に、平坦化絶縁膜用絶縁
保護膜３２４を、本実施例では形成してある。この保護
膜は必須ではないが、前述した平坦化絶縁膜用絶縁保護
膜３２３と同様な効果がある。さらにこの膜はキャパシ
タのドライエッチング加工における下地膜になるので、
Ａｌ₂Ｏ₃のようなＡｌ原子を含む絶縁膜を用いると、キ
ャパシタのドライエッチングにおいて高選択ドライエッ
チングを行なえる。

【０１３５】本実施例ではキャパシタ下部電極３１２と
してＰｔを用いているが、ＰｔはＦ系のガスでドライエ
ッチングすると、ＡｒやＣｌ系のガスを用いたドライエ
ッチングよりもより垂直に近い形状の加工ができる。こ
の時に下地層としてＡｌ原子を含む材料を用いれば、反
応生成物ＡｌＦ₃の揮発性が低いために、エッチング耐
性が高いので高選択ドライエッチングができる。またこ
の加工では、マスク材料にもＡｌなどのＡｌ原子を含む
材料を用いれば、対マスク・対下地層選択比の高いＰｔ
ドライエッチングが可能になる。

【０１３６】平坦化絶縁膜用絶縁保護膜３２４の形成の
後に、キャパシタ用プラグ３１１を形成する。この形成
は、ドライエッチングによる孔パターンの形成の後に、
この孔パターンのなかに導電性の材料を埋め込む。材料
としては、従来のＳｉ ＬＳＩプロセスで用いられるｎ⁺
ｐｏｌｙ Ｓｉを用いてもよいし、ＴｉＮやＷやＴａ，
Ｔｉのような材料をＣＶＤで埋め込んでもよい。また、
強誘電性絶縁膜と相性のよいＰｔ，Ｒｕ，Ｉｒ，Ｐｄ，
Ｒｈ，Ｏｓ，Ｈｆ，Ｚｒやそれらの酸化物であり導電性
のもの（例えばＲｕＯ₂，ＩｒＯ₂）などを用いてもよ
い。さらにはそれらの積層膜を用いてもよい。

【０１３７】ＲｕＯ₂やＩｒＯ₂などはＭＯＣＶＤ法のよ
うなＣＶＤプロセスを用いて形成すれば、孔パターン内
の断線がなく形成することができ、その上にＲｕやＩｒ
などを積層させると、ＲｕやＩｒなどの材料は酸素に対
するバリア層の役割をするため、この後の工程での対酸
化性を向上することができる。

【０１３８】キャパシタ用プラグ３１１を形成の後に、
実施例１〜５で説明したようなプロセスで、バリアメタ
ル３１９、キャパシタ下部電極３１２、キャパシタ絶縁
膜３１３、上部電極第１膜３１７、上部電極第２膜３１
４を形成してある。

【０１３９】キャパシタ下部電極としてはＰｔ以外に例
えばＲｕ，Ｉｒ，Ｐｄ，Ｒｈ，Ｏｓ，Ｈｆや、それらの
酸化物であり導電性のあるものを用いてもよい。

【０１４０】また、キャパシタ絶縁膜としては、ＰＺＴ
以外の強誘電性絶縁物（Ｂｉを含む絶縁膜、ＬａやＹを
含む絶縁膜、ＢａやＳｒを含む絶縁膜、Ｃｕを含む絶縁
膜）を用いてもよい。また、（Ｂａ，Ｓｒ）ＴｉＯ₃の
ような誘電率１００以上の絶縁膜やＴａ₂Ｏ₅のような誘
電率２０以上の高誘電絶縁膜を用いてもよい。また、Ｓ
ｉＯ₂やＳｉ₃Ｎ₄のような絶縁物でも、微細なキャパシ
タの場合には効果がある。

【０１４１】また、キャパシタ上部電極としては、上部
電極第１膜３１７には下部電極と同様に例えばＰｔ，Ｒ
ｕ，Ｉｒ，Ｐｄ，Ａｕ，ＲｕＯ₂，ＩｒＯ₂等を用い、上
部電極第２膜にはそれ以外に例えばＷ，Ａｌ，ＴｉＮ，
Ｔａ，Ｃｕ，Ａｇなどを用いてもよいし、それらの積層
膜を用いてもよい。

【０１４２】キャパシタ部形成の後に、本実施例ではキ
ャパシタ用絶縁保護膜３１５を形成してある。本実施例
ではこの膜はリフロー膜とＣＭＰの組み合わせにより平
坦化してある。完全な平坦化は必須ではないが、この後
の配線の信頼性を高めるためには、極力平坦化しておく
ことが望ましい。平坦化の方法や材料はビット線段差平
坦化絶縁膜の形成や、ワード線段差平坦化絶縁膜の形成
と同様にすればよい。

【０１４３】さらに、キャパシタ部の材料と相性のよい
例えばＴｉやＺｒやＰｂなどの酸化膜をキャパシタ部の
保護絶縁膜としてＣＶＤ法を用いて形成してから、リフ
ロー絶縁膜を形成して積層膜にしてもよい。また、強誘
電性絶縁膜は還元性の雰囲気やＨ原子が発生する雰囲気
では特性劣化しやすいので、オゾン−ＴＥＯＳによるＣ
ＶＤ ＳｉＯ₂膜（有機シリコン化合物をオゾン下で分解
して形成したＳｉＯ₂膜）や、ポリイミド樹脂などの有
機系絶縁物を用いるのもよい。

【０１４４】キャパシタ用絶縁保護膜３１５形成の後
に、本実施例ではプレート電極３１６を形成してある。
この材料としては、ｎ⁺ｐｏｌｙ ＳｉやＷのような従来
ＳｉＬＳＩプロセスで用いられている材料を用いればよ
い。下地を十分に平坦化していれば、この電極材料とし
てスパッタ法で堆積した導電性材料を用いればよいし、
段差のある構造の場合には、ＣＶＤ法などを用いて導電
性材料を堆積すればよい。堆積した導電性材料をドライ
エッチングにより加工することにより、図１６に示す構
造のメモリー装置が形成できる。

【０１４５】図１６には、メモリーセル部の断面図の、
プレート電極形成までの断面図を示した。実際のメモリ
ーは、さらに２層程度の配線層を形成して、メモリーセ
ル部と周辺回路とをつなぐ必要があること、さらにパッ
ケージングをすることが必要であることはいうまでもな
い。

【０１４６】〈実施例７〉図１７は、本発明におけるメ
モリーセルの平面レイアウトの他の実施例を示してい
る。このレイアウトは、２交点セルと、キャパシタをビ
ット線上に形成するＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖ
ｅｒ Ｂｉｔｌｉｎｅ）構造とを用いるレイアウトであ
る。各メモリーセルのトランジスタ（図中では明記して
いない）はビット線３０８を介して周辺回路（図示して
いない）に接続されている。

【０１４７】トランジスタとビット線３０８の接続部分
は、アクティブ領域３１８の一部に形成したビット線用
プラグ３０７の部分である。トランジスタの動作は、ワ
ード線（ゲート電極）３０３により制御される。このワ
ード線（ゲート電極）３０３は、周辺回路（図示してい
ない）に接続されている。トランジスタからキャパシタ
部３２０へは、キャパシタ用プラグ３１１を介して接続
する。キャパシタ部３２０はプレート電極３１６ を介
して、周辺回路（図示していない）に接続されている。

【０１４８】この平面レイアウトの第１の特徴は、１本
のビット線３０８対してプレート電極３１６を１本を配
線することである。このようなレイアウトとすることに
より、プレート電極３１６の容量を通常のＤＲＡＭより
も小さくできるので、プレート電極３１６の電位を周辺
回路で制御することが容易になる。そのため、強誘電性
を用いた不揮発メモリー動作が容易になる。

【０１４９】本実施例では、ビット線１本に対してプレ
ート電極を１本の例について説明したが、プレート電極
の本数としては、２本以上のビット線に対してプレート
電極を１本にしてもよい。ただし、プレート電極の本数
が少なくなるとプレート電極の容量が大きくなって、周
辺回路による制御が難しくなる。プレート電極の本数
は、メモリーの用途によってその最適数が変わってく
る。

【０１５０】この平面レイアウトの第２の特徴は、プレ
−ト電極３１６をビット線３０８と同一方向に配線する
ことである。このため、プレ−ト電極３１６の電位を周
辺回路により制御するときに、その電位をビット線３０
８の電位と同期して制御することが可能となる。

【０１５１】〈実施例８〉図１８は、本発明におけるメ
モリーセルの平面レイアウトの更に異なる他の実施例を
示している。このレイアウトは、２交点セルと、キャパ
シタをビット線上に形成するＣＯＢ（Ｃａｐａｃｉｔｏ
ｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造とを用いるレイアウ
トである。各メモリーセルのトランジスタ（図中では明
記していない）はビット線３０８を介して周辺回路（図
示していない）に接続されている。

【０１５２】トランジスタとビット線３０８の接続部分
は、アクティブ領域３１８の一部に形成したビット線用
プラグ３０７の部分である。トランジスタの動作は、ワ
ード線（ゲート電極）３０３により制御される。このワ
ード線（ゲート電極）３０３は、周辺回路（図示してい
ない）に接続されている。

【０１５３】トランジスタからキャパシタ部３２０へ
は、キャパシタ用プラグ３１１を介して接続する。キャ
パシタ部３２０はプレート電極３１６を介して、周辺回
路（図示していない）に接続されている。

【０１５４】この平面レイアウトの第１の特徴は、ＤＲ
ＡＭ動作を主と考えて１つのプレート電極３１６でキャ
パシタを制御することである。このようなレイアウトと
することにより、ＤＲＡＭ動作に必要な基準電位をキャ
パシタに印加することができる。また、周辺回路の駆動
能力を十分に大きくすれば、不揮発性動作も可能であ
る。１つのプレート電極３１６で制御するキャパシタ数
は、メモリーの用途により調整すればよい。

【０１５５】図１９に、図１８中の一断面構造（断面Ａ
−Ａ’）を示す。この断面構造は、プレート電極３１６
以外は、実施例６で説明した図１６と基本的に同じであ
る。プレート電極３１６の加工も、実施例６と同様に、
必要な大きさに加工すればよい。

【０１５６】〈実施例９〉本発明の一実施例であるメモ
リーのキャパシタ構造について、図２０に示した要部断
面図を用いて説明する。この図は、１トランジスタ１キ
ャパシタ型メモリーの、キャパシタまで作成した段階の
断面図である。キャパシタ絶縁膜としては強誘電体Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ₃を用い、キャパシタ電極としてＰｔ
を用いて形成するものである。

【０１５７】同図に示すように、Ｓｉ基板１０１上の素
子分離ＳｉＯ₂１０２により、Ｓｉ基板１０１上に隣接
して設けられた複数のトランジスタを電気的に分離す
る。トランジスタは、拡散層１０３とゲートｐｏｌｙ
Ｓｉ電極１０４とその下のゲートＳｉＯ₂絶縁膜（図示
していない）で構成されるＭＯＳトランジスタである。

【０１５８】ＭＯＳトランジスタ上を層間絶縁ＳｉＯ₂
膜１０５を用いて平坦化した後にキャパシタを形成す
る。キャパシタとＭＯＳトランジスタとは、ｐｏｌｙ
Ｓｉプラグ１０６により電気的に接続される。

【０１５９】キャパシタは、下部Ｐｔ電極膜１０８上に
形成される立体型キャパシタであり、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ₃絶縁膜１０９を下部Ｐｔ電極膜１０８上に形成
する。このＰｂ（Ｚｒ，Ｔｉ）Ｏ₃絶縁膜１０９の上に
第１の上部Ｐ電極膜１１０を形成し、実施例２で説明し
た方法で吸着水を除去し、第２の上部Ｐｔ電極膜１１１
を形成して立体型キャパシタを形成する。

【０１６０】下部Ｐｔ電極膜１０８からＰｔがｐｏｌｙ
Ｓｉプラグ１０６へ拡散するのを抑えるために、バリ
アＴｉＮ膜１０７を介してキャパシタはｐｏｌｙ Ｓｉ
プラグ１０６と電気的に接続している。

【０１６１】実際にメモリーとして動作させるために
は、この図に示すものの他に、配線層（通常は第２の上
部Ｐｔ電極膜１１１上に、２層の配線層が必要である）
と、メモリー動作を制御して外部と信号をやり取りする
ための周辺回路が必要であるが、周知の技術であり本発
明とは直接関係ないのでここでは説明を省略する。

【０１６２】このような立体型キャパシタを用いたメモ
リーの場合でも、本発明は上部電極／絶縁膜界面の吸着
水による電気特性劣化を抑えられるので、Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ₃絶縁膜の高誘電率を有効に利用することがで
きる。そのために、蓄積容量の大きなＤＲＡＭを形成す
ることが可能になる。

【０１６３】また、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃絶縁膜の強
誘電特性を利用する不揮発性メモリーにも使用できる。
キャパシタ絶縁膜としては、他の強誘電体絶縁膜を用い
てもよいし、高誘電絶縁膜である（Ｂａ，Ｓｒ）ＴｉＯ
₃やＴａ₂Ｏ₅、さらにＳｉＯ_２やＳｉ_３Ｎ₄膜でも同様の
効果がある。

【０１６４】〈実施例１０〉本発明の他の実施例を、図
２１に示す。この例では、下部Ｐｔ電極膜１０８形成後
に平坦化絶縁膜１１８による平坦化の後に、Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ₃絶縁膜１０９を形成する。その後に実施
例１で説明した方法により第１のＰｔ絶縁膜１１０と第
２のＰｔ絶縁膜１１１を形成する。平坦化絶縁膜１１８
としては、耐熱性があり、かつキャパシタ絶縁膜１０９
と反応を生じない絶縁物ならいずれのものでもよく、こ
の例ではＳｉＯ₂膜上にＴｉＯ₂膜を被覆した２層絶縁膜
とする。

【０１６５】

【発明の効果】以上詳述したように、本発明により所期
の目的を達成することができる。すなわち、キャパシタ
ーを構成する上部電極／絶縁膜界面の吸着水を確実に除
去することができ、絶縁物の高い誘電率や強誘電特性を
劣化させることなく信頼性の高いメモリー用キャパシタ
の形成を可能とし、半導体メモリー装置の製造歩留と品
質とを格段に向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体メモリー装置の
要部断面図。

【図２】同じく半導体メモリー装置の製造工程を説明す
る断面図。

【図３】同じく半導体メモリー装置の製造工程を説明す
る断面図。

【図４】同じく半導体メモリー装置の製造工程を説明す
る断面図。

【図５】同じく半導体メモリー装置の製造工程を説明す
る断面図。

【図６】同じく半導体メモリー装置の製造工程を説明す
る断面図。

【図７】同じく半導体メモリー装置を製造する製造装置
の断面概略図。

【図８】同じく半導体メモリー装置を製造する製造装置
の断面概略図。

【図９】同じく半導体メモリー装置を製造する製造装置
の断面概略図。

【図１０】図９の製造装置による処理のタイムチャー
ト。

【図１１】同じく半導体メモリー装置を製造する製造装
置の断面概略図。

【図１２】図１１の製造装置による処理のタイムチャー
ト。

【図１３】同じく半導体メモリー装置を製造する製造装
置の断面概略図。

【図１４】図１３の製造装置による処理のタイムチャー
ト。

【図１５】同じく半導体メモリー装置のメモリセル・レ
イアウトの一例を示した平面図。

【図１６】図１５の要部断面図。

【図１７】同じく半導体メモリー装置のメモリセル・レ
イアウトの一例を示した平面図。

【図１８】同じく半導体メモリー装置のメモリセル・レ
イアウトの一例を示した平面図。

【図１９】図１８の要部断面図。

【図２０】本発明の一実施例である半導体メモリー装置
の要部断面図。

【図２１】本発明の一実施例である半導体メモリー装置
の要部断面図。

【符号の説明】 １…チャンバー、 ２…ウエハス
テージ、３…ヒーター、 ４…
ヒーター用電源、５…ウエハ、
６…Ｐｔターゲット、７…電極、
８…スパッタ用電源、９…バルブ、
１０…ポンプ、１１…ガス導入機
構、 １２…赤外線ランプ、１３ａ…
加熱用チャンバー、 １３ｂ…スパッタ用チ
ャンバー、１０１…Ｓｉ基板、 １
０２…素子分離ＳｉＯ₂、１０３…拡散層、
１０４…ゲートｐｏｌｙ Ｓｉ電極、１０５
…層間絶縁ＳｉＯ₂膜、 １０６…ｐｏｌｙ Ｓ
ｉプラグ、１０７…バリアＴｉＮ膜、 １
０８…下部Ｐｔ電極膜、１０９…Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
₃絶縁膜、１１０…第１の上部Ｐｔ電極膜、１１１…第
２の上部Ｐｔ電極膜、 １１２…ＴｉＮ膜、１１
３…Ｐｔ膜、 １１４…Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ₃膜、１１５…吸着水層、
１１６…第１のＰｔ膜、１１７…第２のＰｔ膜、
１１８…平坦化絶縁膜、２０１…ロー
ドロック室、 ２０２…熱処理室、２０３
…ロードロック室、 ２０３ａ〜２０３ｈ
…ロードロック室 、２０４…導電膜堆積室、 ２０５…ロ
ードロック室、２０６〜２０９…バルブ、
３０１…Ｓｉ基板、３０２…素子分離用ＳｉＯ₂、
３０３…ワ−ド線（ゲ−ト電極）、３０４…拡散
層、 ３０５…ワ−ド線用絶縁保
護膜、３０６…ワ−ド線段差平坦化絶縁膜、 ３０７
…ビット線用プラグ、３０８…ビット線、
３０９…ビット線用絶縁保護膜、３１０…ビッ
ト線段差平坦化絶縁膜、 ３１１…キャパシタ下用プ
ラグ、３１２…キャパシタ下部電極、 ３１３
…キャパシタ絶縁膜、３１４…上部電極第２膜、
３１５…キャパシタ用絶縁保護膜、３１６…プ
レ−ト電極、 ３１７…上部電極第１
膜、３１８…アクティブ領域、 ３１９…
バリアメタル、３２０…キャパシタ部、
３２１…ゲート電極スペーサー、３２２…ＳｉＯ₂、
３２３…平坦化絶縁膜用絶縁保護
膜、３２４…平坦化絶縁膜用絶縁保護膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ６５１ // Ｈ０１Ｌ 21/316 (72)発明者 横山 夏樹 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久▲禮▼ 得男 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (23)

【特許請求の範囲】
1. 【請求項１】下部電極と絶縁膜と上部電極とで構成され
   るキャパシタを有する半導体メモリー装置であって、上
   部電極を前記絶縁膜に接する第１導体層と、第１導体層
   に接する第２導体層との積層膜で構成すると共に、前記
   第１導体層を少なくとも前記絶縁膜表面の水分を透過さ
   せ得る膜厚の薄膜導体で構成して成る半導体メモリー装
   置。
2. 【請求項２】上記第１導体層を、酸化されにくい導電材
   料、酸化されても導電性を有する導電材料、もしくは酸
   化物導電材料で構成して成る請求項１記載の半導体メモ
   リー装置。
3. 【請求項３】上記第１導体層を、Ｐｔ、Ｒｕ、Ｉｒ、Ｐ
   ｄ、Ａｕ、ＲｕＯ₂およびＩｒＯ₂の群から選ばれる少な
   くとも１種の導体層で構成して成る請求項２記載の半導
   体メモリー装置。
4. 【請求項４】上記第１導体層の膜厚を１００ｎｍ以下と
   して成る請求項１乃至３いずれか一つに記載の半導体メ
   モリー装置。
5. 【請求項５】上記第１導体層の膜厚を１〜４０ｎｍとし
   て成る請求項１乃至３いずれか一つに記載の半導体メモ
   リー装置。
6. 【請求項６】上記絶縁膜を金属酸化物強誘電体材料で構
   成して成る請求項１乃至３いずれか一つに記載の半導体
   メモリー装置。
7. 【請求項７】上記絶縁膜を誘電率が少なくとも１００の
   絶縁膜で構成して成る請求項１乃至３いずれか一つに記
   載の半導体メモリー装置。
8. 【請求項８】上記絶縁膜を誘電率が２０以上１００未満
   の絶縁膜で構成して成る請求項１乃至３いずれか一つに
   記載の半導体メモリー装置。
9. 【請求項９】下部電極と絶縁膜と上部電極とからなるキ
   ャパシタを形成する工程を有する半導体メモリー装置の
   製造方法であって、前記キャパシタを形成する工程は、
   下部電極形成工程と、下部電極上にキャパシタ絶縁膜を
   形成する工程と、少なくともこの絶縁膜表面に吸着され
   た水分を透過させ得る第１の導体薄膜を前記絶縁膜上に
   形成し、続いて熱処理を行ない絶縁膜表面に吸着された
   水分を除去する工程と、前記第１の導体薄膜上に第２の
   導体薄膜を形成し、これら第１および第２の導体薄膜の
   積層膜で上部電極を形成する工程とを有して成る半導体
   メモリー装置の製造方法。
10. 【請求項１０】上記第１の導体薄膜を形成する工程にお
    いては、導体薄膜を酸化されにくい導電材料、酸化され
    ても導電性を有する導電材料、もしくは酸化物導電材料
    で構成し、蒸着、ＣＶＤもしくはスパッタリングで形成
    する工程として成る請求項９記載の半導体メモリー装置
    の製造方法。
11. 【請求項１１】上記第１の導体薄膜を形成する工程にお
    いては、導体薄膜をＰｔ、Ｒｕ、Ｉｒ、Ｐｄ、Ａｕ、Ｒ
    ｕＯ₂およびＩｒＯ₂の群から選ばれる少なくとも１種の
    導体層で構成し、蒸着、ＣＶＤもしくはスパッタリング
    で形成する工程として成る請求項９記載の半導体メモリ
    ー装置の製造方法。
12. 【請求項１２】上記絶縁膜表面に吸着された水分を除去
    する工程における熱処理は、酸素を含む雰囲気下で行な
    う熱処理工程として成る請求項９記載の半導体メモリー
    装置の製造方法。
13. 【請求項１３】上記第１の導体薄膜を形成する工程にお
    いては、導体薄膜の膜厚を１００ｎｍ以下として成る請
    求項９乃至１２いずれか一つに記載の半導体メモリー装
    置の製造方法。
14. 【請求項１４】上記第１の導体薄膜を形成する工程にお
    いては、導体薄膜の膜厚を１〜４０ｎｍとして成る請求
    項９乃至１２いずれか一つに記載の半導体メモリー装置
    の製造方法。
15. 【請求項１５】上記絶縁膜を形成する工程においては、
    絶縁膜を金属酸化物強誘電体材料で構成し、ＣＶＤもし
    くはスパッタリングで形成する工程として成る請求項９
    乃至１２いずれか一つに記載の半導体メモリー装置の製
    造方法。
16. 【請求項１６】上記絶縁膜を形成する工程においては、
    誘電率が少なくとも１００の絶縁膜で構成し、ＣＶＤも
    しくはスパッタリングで形成する工程として成る請求項
    ９乃至１２いずれか一つに記載の半導体メモリー装置の
    製造方法。
17. 【請求項１７】上記絶縁膜を形成する工程においては、
    誘電率が２０以上１００未満の絶縁膜で構成し、ＣＶＤ
    もしくはスパッタリングで形成する工程として成る請求
    項９乃至１２いずれか一つに記載の半導体メモリー装置
    の製造方法。
18. 【請求項１８】下部電極と絶縁膜と上部電極とからなる
    キャパシタを形成する工程を有する半導体メモリー装置
    の製造方法であって、前記キャパシタを形成する工程
    は、下部電極形成工程と、下部電極上に絶縁膜を形成す
    る工程と、絶縁膜上に上部電極を形成する工程とを有し
    て成り、前記絶縁膜の形成工程を、蒸着法、塗布法、Ｃ
    ＶＤ、もしくはスパッタリングにより所定膜厚の金属酸
    化物からなる絶縁膜を下部電極上に形成する工程と、次
    いで熱処理を施し前記絶縁膜の結晶構造を整える工程と
    で構成し、その後の上部電極を形成する工程は大気にさ
    らすことなく前記絶縁膜上に導体層を蒸着、ＣＶＤもし
    くはスパッタリングにより形成する工程として成る半導
    体メモリー装置の製造方法。
19. 【請求項１９】上記少なくとも上部電極を構成する導体
    薄膜の形成工程においては、導体薄膜を酸化されにくい
    導電材料、酸化されても導電性を有する導電材料、もし
    くは酸化物導電材料で構成し、蒸着、ＣＶＤもしくはス
    パッタリングで形成する工程として成る請求項１８記載
    の半導体メモリー装置の製造方法。
20. 【請求項２０】上記導体薄膜の形成工程においては、導
    体薄膜をＰｔ、Ｒｕ、Ｉｒ、Ｐｄ、Ａｕ、ＲｕＯ₂およ
    びＩｒＯ₂の群から選ばれる少なくとも１種の導体層で
    構成し、蒸着、ＣＶＤもしくはスパッタリングで形成す
    る工程として成る請求項１９記載の半導体メモリー装置
    の製造方法。
21. 【請求項２１】上記絶縁膜の形成工程においては、絶縁
    膜として強誘電体薄膜を形成する工程を含む請求項１８
    乃至２０いずれか一つに記載の半導体メモリー装置の製
    造方法。
22. 【請求項２２】上記絶縁膜の形成工程においては、誘電
    率が少なくとも１００の絶縁膜を形成する工程を含む請
    求項１８乃至２２いずれか一つに記載の半導体メモリー
    装置の製造方法。
23. 【請求項２３】上記絶縁膜の形成工程においては、誘電
    率が２０以上１００未満の絶縁膜を形成する工程を含む
    請求項１８乃至２２いずれか一つに記載の半導体メモリ
    ー装置の製造方法。