KR20090110908A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 강유전체 커패시터를 구성하는 커패시터 상부 전극의 결정성을 개선하는 것을 목적으로 한다.
커패시터 상부 전극은, 조성 파라미터 x1을 사용하여 화학식 AOx1(A: 금속 원소)로 나타내고 실제 조성이 조성 파라미터 x2를 사용하여 화학식 AOx2로 나타내는 제1 산화물로 이루어지는 제1 층(57)과, 제1 층(57) 위에 형성되고, 조성 파라미터 y1을 사용하여 화학식 BOy1로 나타내고 실제 조성이 조성 파라미터 y2를 사용하여 화학식 BOy2(B: 금속 원소)로 나타내는 제2 산화물로서, 돌담형 또는 기둥형으로 접합되는 결정으로 이루어지며, 제1 층(57)보다 산화의 비율이 높게 구성되고, 조성 파라미터 x1, x2, y1 및 y2 사이에는, 관계 (y2/y1)>(x2/x1)이 성립하는 제2 층(58)과, 제2 층(58) 위에 형성되고 귀금속막 또는 귀금속을 포함하는 합금 또는 이들의 산화물로 이루어지는 제3 층(59)을 갖는다.
강유전체 커패시터

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 그 제조방법에 관한 것이며, 특히 반도체 기판 위에 형성되어 기억을 유지하기 위한 강유전체 커패시터를 구비한 강유전체 메모리 및 그 제조방법에 관한 것이다.
최근, 디지털 기술의 진전에 따라, 대용량의 데이터를 고속으로 처리 또는 보존하는 경향이 높아지고 있다. 이 때문에, 전자기기에 사용되는 반도체 장치의 고집적화 및 고성능화가 요구되고 있다.
반도체 기억장치에 관해서는, 예컨대 DRAM(Dynamic Random Access Memory)의 고집적화를 실현하기 위해, DRAM을 구성하는 용량 소자의 용량 절연막으로서, 종래의 실리콘(규소) 산화물 또는 실리콘 질화물 대신에, 강유전체 재료 또는 고유전률 재료를 이용하는 기술이 널리 연구 개발되기 시작하고 있다.
또한, 보다 저전압이고 고속으로의 기록 동작 및 판독 동작이 가능한 불휘발성 RAM을 실현하기 위해, 용량 절연막으로서, 자발 분극 특성을 갖는 강유전체막을 이용하는 기술도 활발히 연구 개발되고 있다. 이러한 강유전체 용량 절연막을 갖는 반도체 기억장치는, 강유전체 메모리(FeRAM)로 불린다.
강유전체 메모리는, 강유전체의 히스테리시스 특성을 이용하여 정보를 기억한다. 강유전체 메모리에는 강유전체 커패시터가 구비되어 있고, 강유전체 커패시터는, 강유전체막이 한 쌍의 전극 사이에 용량 유전체막으로서 끼워져 구성되어 있다. 강유전체막은 전극 사이의 인가 전압에 따라서 분극을 발생시키고, 인가 전압이 제거되어도 자발 분극을 갖는다. 또한, 인가 전압의 극성을 반전시키면, 자발 분극의 극성도 반전한다. 따라서, 이 자발 분극을 검출하면, 정보를 판독할 수 있다. 강유전체 메모리는 플래시 메모리에 비해 저전압으로 동작하고, 전력 절약화로 고속의 기록이 가능하다.
FeRAM의 커패시터를 구성하는 강유전체막은, 티탄산지르콘산연(PZT), 또는 PZT에 La가 도핑된 PLZT, 또는 Ca, Sr 또는 Si를 미량 도핑한 PZT계 재료, 또는 SrBi2Ta2O9(SBT, Y1) 또는 SrBi2(Ta, Nb)2O9(SBTN, YZ) 등의 Bi 층상 구조 화합물 등으로 구성되어 있다. 이와 같은 강유전체막은 졸겔법, 스퍼터법 또는 MOCVD(Metal Organic Chemical Vapor Deposition: 유기 금속 기상 성장)법 등에 의해 성막된다.
통상, 이들 성막법에 의해, 하부 전극 위에 비정질 또는 미세 결정 상태의 강유전체막을 형성하고, 그 후의 열처리에 의해 결정 구조를 페로브스카이트 구조나 비스무트 층상 구조로 변화시키고 있다.
커패시터의 전극 재료로서는, 잘 산화되지 않는 재료 또는 산화되어도 도전성을 유지할 수 있는 재료를 이용해야 하고, 일반적으로 Pt(플래티늄), Ir(이리듐) 및 IrOx(산화이리듐) 등의 백금족계 금속 또는 그 산화물이 널리 이용되고 있다. 또한, 배선 재료로서는, 통상의 반도체 디바이스와 마찬가지로, Al(알루미늄)을 이용하는 것이 일반적이다.
FeRAM도, 다른 반도체 디바이스와 마찬가지로 한층 더 고집적화 및 고성능화가 요구되고 있고, 이후에 셀 면적의 저감이 필요하게 된다. 셀 면적의 저감에는, 종래의 플래너 구조로 변경하여, 스택 구조를 채용하는 것이 유효한 것이 알려져 있다.
여기서, 스택 구조란, 메모리 셀을 구성하는 트랜지스터의 드레인 위에 형성된 플러그(콘택트 플러그) 바로 위에 커패시터를 형성한 구조를 말한다.
종래의 스택 구조의 FeRAM에서, 커패시터는 W(텅스텐)으로 구성되는 플러그 바로 위에 배리어 메탈, 하부 전극, 강유전체막 및 상부 전극을 이 순서대로 적층한 구성을 갖고 있다.
배리어 메탈은, W 플러그의 산화를 방지하는 역할을 가지며, 배리어 메탈의 효과와 하부 전극의 효과를 겸하는 재료를 선택하는 경우가 많다. 따라서, 배리어 메탈과 하부 전극 재료를 명확히 분리할 수는 없지만, 배리어 메탈 및 하부 전극은 통상, 질화티탄(TiN)막, 질화티탄알루미늄(TiAlN)막, 이리듐(Ir)막, 산화이리듐(IrO2)막, 플래티늄(Pt)막 및 스트론튬·루테늄 산소(SRO:SrRuO3)막 중에서 선택된 2 이상의 막의 조합에 의해 형성된다.
강유전체 커패시터를 구성하는 강유전체막은, 산화물로 구성되어 있지만, 비산화 분위기 내에서의 처리에 의해 용이하게 산소 결손을 발생시키고, 이것에 따라 반전 전하량이나 누설 전류값 등의 강유전체막으로서의 특성이 열화되어 버린다. 강유전체 커패시터를 제조할 때에는, 강유전체막에 생긴 손상을 회복시키기 위해, 산소 분위기 내에서의 열처리를 복수회 행해야 한다. 이 때문에, 상부 전극의 재료로서는, 플래티늄 등과 같이 산소 분위기 내에서도 잘 산화되지 않는 금속 또는 산화이리듐 또는 산화루테늄 등의 도전성 산화물이 이용되고 있다.
그런데, 최근에는 FeRAM에서도 미세화에 대한 엄격한 요구가 있고, 이것에 따라 강유전체 커패시터의 미세화 및 다층 배선 구조의 채용이 요구되고 있다. 휴대형 정보 처리 장치에의 적용에 관련하여 저전압 동작이 더 요구되고 있다.
FeRAM을 저전압으로 동작 가능하게 하기 위해서는, 강유전체 커패시터를 구성하는 강유전체막이 큰 반전 전하량(QSW)을 갖는 것이 요구된다. 그러나, 강유전체 커패시터의 위쪽에 다층 배선 구조를 형성하는 공정에서, 환원 분위기에서의 처리 또는 비산화 분위기에서의 처리에서 강유전체 커패시터의 특성이 열화된다.
보다 구체적으로 설명하면, 강유전체 커패시터 위의 상부 전극을 Pt막 또는 Ir막 등에 의해 형성한 경우, 그 위에서 다층 배선 구조를 형성할 때에 사용되는 환원 분위기 내의 수소가 Pt막이나 Ir막중에 침입하여 이들 금속의 촉매 작용에 의해 활성화되고, 활성화된 수소에 의해 강유전체 커패시터중의 산화물 강유전체막이 환원되어 버리는 문제가 생긴다.
강유전체막이 환원되면 강유전체 커패시터의 동작 특성은 크게 열화되어 버린다. 이러한 강유전체막의 특성 열화의 문제는, 강유전체 커패시터가 미세화되 고, 커패시터 절연막이 미세화됨에 따라 특히 현저히 나타난다.
일본 특허 공개 제2004-273787호 공보(특허문헌 1)에는, 결정중의 산소 결손과 결정 성장중의 과잉 산소에 의한 결정성의 저하를 동시에 해결하기 위해, 하부 전극 IrO2 형성에 40 용량%∼97 용량%의 산화가스를 이용하는 방법이 기재되어 있다.
일본 특허 제3661850호 공보(특허문헌 2)에는, 강유전체막 위에 형성되는 상부 전극을 제1 도전성 산화막과 제2 도전성 산화막으로 구성하고, 제2 도전성 산화막을 제1 도전성 산화막보다 화학 양론 조성에 더 가까운 조성으로 형성함으로써, 강유전체 커패시터의 전기 특성이 다층 배선 구조 공정에 열화시키지 않고 더 미세화할 수 있는 것이 기재되어 있다.
일본 특허 공개 제2006-128274(특허문헌 3)에는, 강유전체 커패시터의 3층의 상부 전극이, 백금, 산화이리듐, 이리듐으로 이루어지는 것이 제안되어 있다.
일본 특허 공개 제2000-91270호 공보(특허문헌 4)에는, 하부 전극 또는 상부 전극으로서 Ir막 및 IrO2을 연속하여 형성하는 방법이 개시되어 있다. 또한 강유전체막 내의 구멍을 저감시키기 위해, IrO2막을 형성한 후에 RTA(Rapid Thermal Annealing)를 행하고, 또한 Ir막을 형성하는 방법도 개시되어 있다.
일본 특허 제3299909호 공보(특허문헌 5)에는, 막 두께 36 ㎚∼82 ㎚의 IrO2를 상층, 막 두께 22 ㎚∼66 ㎚의 Ir을 하층으로 하는 적층 구조로 이루어지는 전극이 기재되어 있다.
일본 특허 공개 제2001-127262호 공보(특허문헌 6)에는, 낮은 전력으로 IrO2막을 형성한 후에 높은 전력으로 IrO2막을 더 형성한다고 하는 2단계 스퍼터법이 개시되어 있다.
일본 특허 공개 제2002-246564호 공보(특허문헌 7), 일본 특허 공개 제2005-183842호 공보(특허문헌 8) 등에는, (i) 귀금속의 도전성 하부 전극을 성막하고, (ii) 하부 전극을 강유전체 재료층으로 덮으며, (iii) 강유전체층에 1회째의 급속 가열 어닐링(RTA)을 실시하고, (iv) 귀금속 산화물의 상부 전극층을 성막하며, 그 후에, (v) 강유전체층과 상부 전극층에 2회째의 어닐링을 실시하는 공정이 기재되어 있다. 이러한 공정에 의해, 보다 높은 스위칭 전하량을 얻을 수 있고, 바람직하게는 양호한 피로 특성을 얻을 수 있다고 기재되어 있다.
일본 특허 공개 제2005-183842호 공보(특허문헌 8)에는, 강유전체막 위에 도전성 산화물막을 형성한 후에 RTA를 실시하고, 또한 산소 분위기 내에서 노 어닐링을 실시하는 방법도 개시되어 있다.
일본 특허 공개 제2006-73648호 공보(특허문헌 9)에는, 강유전체막 위에 상부 전극막을 형성할 때에, 결정화한 미세 결정을 포함하는 IrOx막을 성막한 후에, 기둥형 결정을 포함하는 IrOx막을 형성하는 공정이 개시되어 있다. 이것에 의해 박막화하여도 강유전체막의 특성을 충분히 끌어 낼 수 있다고 기재되어 있다.
일본 특허 공개 제2003-204043호 공보(특허문헌 10)에는, 강유전체막을 형성 한 후에, 그 위에 제2 도전막으로서 IrOx 막을 스퍼터링법에 의해 150 ㎚∼250 ㎚의 두께로 형성하는 방법이 제안되어 있다.
일본 특허 공개 제2006-245457호 공보(특허문헌 11)에는, 커패시터 하부 전극을 구성하는 Ir와 IrO2와의 적층막의 막 두께를 100 ㎚ 이하로 하는 것에 의해, 그 적층막을 에칭할 때에 커패시터의 측벽에서의 도전성막의 형성을 억제하고, 커패시터 상부 전극과 커패시터 하부 전극 사이의 누설 전류를 저감하는 것이 제안되어 있다.
특허문헌 1: 일본 특허 공개 제2004-273787호 공보
특허문헌 2: 일본 특허 제3661850호 공보
특허문헌 3: 일본 특허 공개 제2006-128274호 공보
특허문헌 4: 일본 특허 공개 제2000-91270호 공보
특허문헌 5: 일본 특허 제3299909호 공보
특허문헌 6: 일본 특허 공개 제2001-127262호 공보
특허문헌 7: 일본 특허 공개 제2002-246564호 공보
특허문헌 8: 일본 특허 공개 제2005-183842호 공보
특허문헌 9: 일본 특허 공개 제2006-73648호 공보
특허문헌 10: 일본 특허 공개 제2003-204043호 공보
특허문헌 11: 일본 특허 공개 제2006-245457호 공보
이상과 같이 강유전체 커패시터의 특성을 향상시키기 위한 여러 가지의 기술이 개발되어 있지만, 이들 중, 특허문헌 2에 기재한 기술을 이용하는 경우에는, 형성조건에 의해 커패시터 특성이 열화되는 경우가 있다.
즉, 강유전체막 위의 커패시터 상부 전극에서, 상측의 제2 도전성 산화막을 하측의 제1 도전성 산화막보다 화학 양론 조성에 더 가까운 조성으로 형성하고 있다. 그러나, 제2 도전성 산화막을 두껍게 하면, 그 자체에 이상 성장이 생겨 그 아래의 강유전체막의 막질을 열화시키는 경우가 있었다.
본 발명의 목적은, 산소 조성량, 즉 산화도가 상이한 복수의 도전성 산화막을 구비한 커패시터 상부 전극의 결정성을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것에 있다.
본원에 의하면, 강유전체 커패시터를 구성하는 상부 전극은, 화학 양론 조성이 조성 파라미터 x1을 사용하여 화학식 AOx1(A는 금속 원소)로 나타내고 실제 조성이 조성 파라미터 x2를 사용하여 화학식 AOx2로 나타내는 도전성 산화물로 이루어지는 제1 층과, 그 제1 층 위에 형성되고, 화학 양론 조성이 조성 파라미터 y1을 사용하여 화학식 BOy1로 나타내고 실제 조성이 조성 파라미터 y2를 사용하여 화학식 BOy2(B는 금속 원소)로 나타내는 산화물로 이루어지는 제2 층과, 상기 제2 층 위에 형성되고, 귀금속막 또는 귀금속을 포함하는 합금으로 이루어지는 제3 층으로 구성된다. 또한 제2 층은 돌담형 또는 기둥형으로 존재하는 다수의 결정립으로 구성되고, 제1 층보다 산화의 비율이 높게 구성되며, 조성 파라미터 x1, x2, y1 및 y2 사이에는, 관계 (y2/y1)>(x2/x1)이 성립되는 것을 특징으로 하는 반도체 장치 및 그 제조방법이 제공된다.
(효과)
본원은, 제2 도전성 산화막이 성막될 때, 성막 조건을 잘 컨트롤하고, 성막 후 제2 도전성 산화막이 돌담형 또는 기둥형으로 집합된 미세 결정으로 구성된다. 그 후의 열처리 공정에서도, IrOy가 미세 결정화로부터 결정화되지만, 결정 수축의 발생이 억제되어, 깨끗한 제2 도전 산화막을 더 얻을 수 있다. 이와 같은 구조의 제2 도전성 산화막은, 수소를 포함하는 분위기 내에 노출된 경우라도, 막중 금속 성분의 촉매 작용이 저감되어 수소가 잘 활성화되지 않게 되고, 더 나아가서는 강유전체막의 특성을 종래보다 향상시킬 수 있다.
또한, 커패시터 상부 전극의 전체막 두께를 변경하지 않고, 제1 도전성 산화막의 막 두께를 얇게 하여, 상부 전극과 강유전체막의 계면에 의해 많은 산소를 공급하며, 제2 도전성 산화막의 막 두께를 두껍게 함으로써, 공정 열화를 없애고, 특히 단일 비트 셀 반전 전하량의 열화 및 변동을 개선할 수 있다.
그와 같은 상부 전극을 갖는 강유전체 커패시터는, 다층 배선 공정에 수소 등의 침입을 막고, 공정 열화를 없애기 때문에, 단일 비트 불량을 없애게 하고, 디바이스의 스위칭 특성, 초기 특성 및 리텐션 특성의 향상을 기대할 수 있다.
제2 도전성 산화막의 성막 조건의 컨트롤로서, 예컨대 성막 온도를 50℃∼75℃로 제어하면, 밀도가 균일한 미세 결정 IrOy막을 얻을 수 있고, 그 후, 열처리하여도, 막내의 보이드(void)의 발생을 억제할 수 있다. 또한 제2 도전성 산화막의 막 두께를 125 ㎚∼150 ㎚로 제어함으로써, 단일 비트 셀의 반전 전하량의 열화, 변동이 억제된다. 이것에 의해, 강유전체 커패시터 형성 후의 다층 배선 공정에서, 강유전체막에의 수소 등의 침입을 막고, 공정에 의한 열화를 없애기 때문에, 디바이스의 스위칭 특성, 초기 특성 및 리텐션 특성의 향상을 기대할 수 있다.
도 1의 (a)∼(c)는 본 발명의 제1 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제1 단면도.
도 2의 (a)∼(c)는 본 발명의 제1 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제2 단면도.
도 3의 (a)∼(c)는 본 발명의 제1 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제3 단면도.
도 4의 (a), (b)는 본 발명의 제1 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제4 단면도.
도 5의 (a), (b)는 본 발명의 제1 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제5 단면도.
도 6의 (a), (b)는 본 발명의 제1 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제6 단면도.
도 7의 (a), (b)는 본 발명의 제1 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제7 단면도.
도 8의 (a)∼(f)는 본 발명의 실시형태에 따른 반도체 장치를 구성하는 IrOy막의 성막 조건을 변경한 경우의 RTA 전의 막 표면의 제1 금속 현미경 사진.
도 9의 (a)∼(f)는 본 발명의 실시형태에 따른 반도체 장치를 구성하는 IrOy막의 성막 조건을 변경한 경우의 RTA 전의 막 표면의 제2 금속 현미경 사진.
도 10의 (a)∼(f)는 본 발명의 실시형태에 따른 반도체 장치를 구성하는 IrOy막의 성막 조건을 바꾼 경우의 RTA 후의 막 표면의 제1 금속 현미경 사진.
도 11의 (a)∼(f)는 본 발명의 실시형태에 따른 반도체 장치를 구성하는 IrOy막의 성막 조건을 변경한 경우의 RTA 후의 막 표면의 제2 금속 현미경 사진.
도 12의 (a)∼(c)는 본 발명의 제2 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제1 단면도.
도 13의 (a)∼(c)는 본 발명의 제2 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제2 단면도.
도 14의 (a)∼(c)는 본 발명의 제2 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제3 단면도.
도 15의 (a), (b)는 본 발명의 제2 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제4 단면도.
도 16의 (a), (b)는 본 발명의 제2 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제5 단면도.
도 17의 (a), (b)는 본 발명의 제2 실시형태에 따른 반도체 장치의 형성 공 정을 도시하는 제6 단면도.
도 18의 (a), (b)는 본 발명의 제2 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제7 단면도.
도 19의 (a), (b)는 본 발명의 제2 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제8 단면도.
도 20의 (a), (b)는 본 발명의 제2 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제9 단면도.
도 21의 (a), (b)는 본 발명의 제2 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제10 단면도.
도 22는 본 발명의 제2 실시형태에 따른 반도체 장치를 구성하는 커패시터의 상부 전극의 형성 조건을 변경하여 형성된 시료 각각의 스위칭 전하량을 도시하는 그래프.
도 23은 레퍼런스에 따른 반도체 장치를 구성하는 커패시터를 도시하는 단면도.
도 24는 레퍼런스에 따른 반도체 장치를 구성하는 커패시터의 단면을 도시하는 TEM 사진이다.
도 25의 (a), (b)는 본 발명의 제2 실시형태에 따른 반도체 장치를 구성하는 커패시터에서의 제2 도전성 산화막의 결정 상태의 일례를 도시하는 단면도.
도 26은 본 발명의 제2 실시형태에 따른 반도체 장치를 구성하는 커패시터의 상부 전극의 형성 조건을 변경하여 형성된 시료 각각의 애시메트리를 도시하는 그 래프.
도 27은 강유전체 커패시터의 전압-전하의 히스테리시스 특성을 도시하는 도면.
도 28의 (a), (b)는 본 발명의 제2 실시형태에 따른 반도체 장치의 형성 조건을 변경한 경우의 강유전체 커패시터의 공급 전압-스위칭 전하량의 특성을 도시하는 도면.
도 29의 (a), (b)는 본 발명의 제3 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제1 단면도.
도 30의 (a), (b)는 본 발명의 제3 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제2 단면도.
도 31의 (a), (b)는 본 발명의 제4 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제1 단면도.
도 32의 (a), (b)는 본 발명의 제4 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제2 단면도.
도 33의 (a), (b)는 본 발명의 제5 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제1 단면도.
도 34의 (a), (b)는 본 발명의 제5 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 제2 단면도.
도 35의 (a)∼(C)는 본 발명의 제6 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 단면도.
도 36A는 종래 기술에 따른 상부 전극으로 구성한 단일 비트 커패시터 반전 전하량의 웨이퍼면내 분포도.
도 36B는 본 발명의 제6 실시형태에 따른 반도체 장치에서의 단일 비트 커패시터 반전 전하량의 제1 웨이퍼면내 분포도.
도 36C는 본 발명의 제6 실시형태에 따른 반도체 장치에서의 단일 비트 커패시터 반전 전하량의 제2 웨이퍼면내 분포도.
도 36D는 본 발명의 제6 실시형태에 따른 반도체 장치에서의 단일 비트 커패시터 반전 전하량의 제3 웨이퍼면내 분포도.
도 37은 종래 실시형태와 제6 실시형태의 상부 전극으로 형성한 단일 비트 커패시터 반전 전하량 및 3σ의 비교도.
도 38의 (a)∼(d)는 본 발명의 제6 실시형태에 따른 반도체 장치를 구성하는 IrOy막의 막 두께를 변경한 경우의 막 표면의 금속 현미경 사진.
<부호의 설명>
1: 반도체 기판 22: 소스/드레인 영역
8: 층간 절연막 9: 하부 전극막
10: 강유전체막 11a: 제1 도전성 산화막(제1 층)
11b: 제2 도전성 전과막(제2 층)
11c: 금속막 또는 도전성 귀금속 산화막(제3 층)
9q: 커패시터 하부 전극 10a: 커패시터 유전체막
11q: 커패시터 상부 전극 Q1: 강유전체 커패시터
30: 실리콘 기판(반도체 기판) 37∼38: 소스/드레인 영역
42, 47: 층간 절연막 45a, 45b, 45c, 51, 52; 플러그
53: 하지 절연막 54: 산소 핵산 배리어막
55: 하부 전극막 56: 강유전체막
57: 제1 도전성 산화막(제1 층) 58: 제2 도전성 산화막(제2 층)
59: 금속막(제3 층) M: 마스크
Q2: 강유전체 커패시터
이하에 본 발명의 실시형태를 도면에 기초하여 상세히 설명한다.
(제1 실시형태)
도 1∼도 6은, 본 발명의 제1 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 단면도이다. 또한, 본 실시형태에서의 반도체 장치는, 강유전체 메모리로서, 편의상, 그 구조에 대해서는 제조 방법과 같이 설명한다.
우선, 도 1의 (a)에 도시하는 구조를 형성할 때까지의 공정을 설명한다.
실리콘 등의 반도체 기판(1) 표면에, 소자 활성 영역을 구획하는 소자 분리 절연막(2)을, 예컨대 로커스(LOCOS: Local Oxidation of Silicon)법에 의해 형성한다. 또한 소자 분리 절연막(2)은, 반도체 기판(1)에 오목부를 형성하고, 그 안에 산화 실리콘을 매립한 STI(Shallow Trench Isolation) 구조를 채용하여도 좋다.
다음에, 소자 분리 절연막(2)에 의해 구획된 소자 활성 영역 내에, 게이트 절연막(3)을 통해 게이트 전극(4)을 형성한다. 게이트 절연막(3)으로서는, 예컨대 열 산화에 의해 두께가 100 ㎚ 정도인 SiO2막을 형성한다. 또한, 게이트 전극(4)은 예컨대 패터닝된 폴리실리콘막으로 이루어지고, 그 위에는 실리사이드층(5)이 형성되어 있다. 또한, 폴리실리콘막에는 도펀트가 도핑된다.
게이트 전극(4) 양측의 반도체 기판(1) 내에는 도펀트가 복수회로 나눠 도핑되고, 익스텐션 영역(21)을 갖는 소스/드레인 확산 영역(22)이 형성된다. 예컨대 게이트 전극(4)을 마스크로 하고 반도체 기판(1)에 도펀트를 도입하여 익스텐션 영역(21)을 형성한 후에, 게이트 전극(4)의 측면에 절연성의 측벽(6)을 형성하고, 측벽(6) 및 게이트 전극(4)을 마스크로 하고 반도체 기판(1)에 도펀트를 도입하여 소스/드레인 영역(22)을 더 형성한다.
이들 게이트 절연막(3), 게이트 전극(4), 실리사이드층(5), 측벽(6), 익스텐션 영역층(21) 및 소스/드레인 확산 영역(22) 등에 의해 트랜지스터(MOSFET)tr이 구성된다.
이어서, MOSFETtr을 덮도록 하여 반도체 기판(1)의 전체면에 산질화실리콘막(SiON막)(7)을 형성하고, 전체면에 실리콘 산화막(8a)을 더 형성한다. SiON막(7)은, 실리콘 산화막(8a)을 형성할 때의 수소에 의한 게이트 절연막(3) 등의 열화를 방지하기 위해 형성되어 있다.
실리콘 산화막(8a)은, 예컨대 기상 성장(CVD)법에 의해, 테트라에톡시실 란[Tetraethoxysilanea(TEOS)]을 반응 가스로 이용하여 700 ㎚ 정도의 두께로 형성된다. 계속해서, CMP(화학 기계적 연마)법에 의해, 실리콘 산화막(8a)의 상면을 평탄화한다.
그 후, 질소(N2) 분위기 내에서, 650℃로 30분간의 어닐링 처리를 수행함으로써, 실리콘 산화막(8a)의 가스를 제거한다. 다음에, 실리콘 산화막(8a) 위에, 밀착막(8b)으로서 알루미나(Al2O3)막을 예컨대 스퍼터법에 의해 20 ㎚ 정도의 두께로 형성한다.
밀착막(8b)으로서, 알루미나막 외에, 두께가 20 ㎚ 정도의 Ti막 또는 TiOx막 등을 채용하여도 좋다. 또는 밀착막(8b)은, 두께가 20 ㎚의 Ti막과 두께가 180 ㎚의 Pt막으로 이루어지는 적층 구조를 채용하여도 좋다. 예컨대 Ti막은 150℃로 형성할 수 있고, Pt막은 100℃ 또는 350℃로 형성할 수 있다. 밀착막(8b) 및 실리콘 산화막(8a)을 제1 층간 절연막(8)으로 한다.
이상에 의해 도 1(a)에 도시하는 구조가 형성된다.
다음에, 도 1의 (b)에 도시하는 바와 같이, 밀착막(8b) 위에 하부 전극막(9)을 형성한다. 하부 전극막(9)으로서, 예컨대 Pt막을 스퍼터법에 의해 150 ㎚ 정도의 두께로 형성한다.
계속해서, 도 1의 (c)에 도시하는 바와 같이, 하부 전극막(9) 위에 강유전체막(10)을 비정질 상태로 형성한다. 강유전체막(10)으로서는, 예컨대 RF 스퍼터법에 의해 PLZT막을 100 ㎚∼200 ㎚ 정도의 두께로 형성한다. 스퍼터용 타겟으로서, 예컨대 PLZT[(Pb, La)(Zr, Ti)O3]를 이용한다.
계속해서, 불활성 가스인 Ar과 산화가스인 O2를 함유하는 분위기 내에서 강유전체막(10) 및 하부 전극막(9)에 650℃ 이하의 고속 열처리(RTA: Rapid Thermal Annealing)를 실시하고, 산소 분위기 내에서 온도 750℃로 강유전체막(10) 및 하부 전극막(9)에 2회째의 RTA를 실시한다. 이 결과, 강유전체막(10)이 결정화되고, 하부 전극막(9)을 구성하는 Pt막이 치밀화되며, 하부 전극막(9)과 강유전체막(10)의 계면 근방에서의 Pt와 O의 상호 확산이 억제된다.
그 후, 도 2의 (a)∼(c)에 도시하는 바와 같이, 강유전체막(10) 위에 상부 전극막(11)을 형성한다.
상부 전극막(11)의 형성에 있어서는, 우선 도 2의 (a)에 도시하는 바와 같이, 강유전체막(10) 위에 제1 도전성 산화막(11a)을 형성한다. 제1 도전성 산화막(11a)으로서, 성막의 시점에서 결정화한 IrOx막을 스퍼터법에 의해 10 ㎚∼50 ㎚의 두께로 형성한다.
IrOx막의 성장 조건으로서, 예컨대 성막 온도를 300℃로 하고, 성막 분위기에 도입하는 가스로서 Ar 및 O2를 이용하며, 스퍼터 전력을 0.5 ㎾∼3.0 ㎾, 예컨대 1.0 ㎾ 정도로 한다. 이 경우, 예컨대 Ar의 유량을 140 sccm, O2의 유량을 60 sccm으로 한다.
다음에, 도 2의 (b)에 도시하는 바와 같이, IrOx의 제1 도전성 산화막(11a) 위에, IrOy로 이루어지는 제2 도전성 산화막(11b)을 스퍼터법으로 30 ㎚∼200 ㎚의 두께로 형성한다. 이 경우, IrOy의 성막 온도를 30℃ 이상 100℃ 이하의 범위, 바람직하게는 30℃ 이상, 75℃ 이하의 범위로 설정하여 성막 시점에 IrOy가 입경 5 ㎚∼60 ㎚로 미세 결정화되어 있는 것이 바람직하다.
IrOy의 성막 분위기에 도입하는 가스로서 Ar 및 O2를 이용하고, O2의 유량(f1)과 Ar의 유량(f2)의 비율(f1/f2)은, IrOx의 제1 도전성 산화막(11a) 성장시의 그 비율보다 더 높게 설정하는 것을 전제로 한다. 그리고 IrOy 성막시에, 예컨대 Ar의 유량을 100 sccm으로 하고, O2의 유량을 100 sccm으로 한다. 이 경우, 스퍼터 전력을 0.5 ㎾∼3.0 ㎾, 예컨대 1.0 ㎾ 정도로 한다.
제1 도전성 산화막(11a)을 거의 동일한 막질로 형성하기 위해서는, 스퍼터 전력과 산소 가스 비율은 상관 관계가 있다. 예컨대 스퍼터 전력을 낮게 하는 경우에는 산소 가스 비율을 내리면, 거의 동일한 막질을 얻을 수 있다. 또한 스퍼터 전력을 높이는 경우에는 산소 가스 비율을 올리면, 거의 동일한 막질을 얻을 수 있다.
이러한 조건으로 형성된 IrOy의 제2 도전성 산화막(11b)은 이상 산화를 발생시키지 않고 깨끗한 IrOy 미세 결정막이 된다.
IrOy 성장시의 기판 온도를 30℃ 이상 100℃ 이하의 범위로 설정하는 이유 는, 이하와 같은 사전 조사의 결과로부터 도출되었다. 사전 조사는, 웨이퍼 위에 성장 온도를 상이하게 하여 복수의 IrOy막을 성장한 RTA 전의 시료와, 1 용량%의 산소를 포함하는 분위기 내에서 RTA에 의해 각 IrOy막을 700℃에서 60초간 가열한 RTA 후의 시료를 준비하였다.
조사에 사용되는 IrOy막은, 통상의 산화막으로 덮인 복수의 실리콘의 웨이퍼 위에 각각 100 ㎚의 두께로 성막되었다. 성막시의 각 웨이퍼의 온도는, 50℃, 75℃, 100℃, 150℃, 200℃, 250℃로 각각 제어되었다. 성장된 IrOy막은 1 용량%의 산소를 포함하는 분위기 내에서 RTA에 의해 700℃로 60초간 더 열처리되었다.
RTA에 의해 열처리되기 전의 각 IrOy막 표면을 금속 현미경에 의해 1000배로 확대한 화상의 사진을 도 8, 도 9에 도시한다. 또한 RTA에 의해 열처리된 각 IrOy막의 표면을 금속 현미경에 의해 1000배로 확대한 화상의 사진을 도 10, 도 11에 도시한다.
또한, 도 8, 도 10에 도시하는 화상은, 각각 실리콘 웨이퍼 중심부의 IrOy막의 표면상(像)이고, 도 9, 도 11에 도시하는 화상은, 각각 실리콘 웨이퍼의 오른쪽 영역에서의 IrOy막의 표면상(像)이다.
우선, 도 8의 (d)∼(f), 도 9의 (d)∼(f)에 도시하는 바와 같이, IrOz의 성막 온도가 150℃ 이상이 되면, IrOz가 완전히 결정화되지만, IrOz막에 이상 성장이 생겨 평활한 표면 모르폴로지(morphology)를 얻을 수 없다. IrOz의 성막 온도가 100℃에서는, 미세 결정과 큰 결정이 혼재하고 있지만, 표면 모르폴로지는 도 8의 (c), 도 9의 (c)에 도시하는 바와 같이 약간 평활하게 된다. 또한 IrOz의 성막 온도가 75℃ 이하에서는 미세 결정인 IrOz가 되기 때문에, 도 8의 (a), (b), 도 9의 (a), (b)에 도시하는 바와 같이, 매우 평활한 표면 모르폴로지를 갖는다.
도 10의 (a)∼(f), 도 11의 (a)∼(f)에 의하면, RTA에 의해 처리된 후의 IrOy막의 표면 상태는, RTA 처리 전의 상태가 그대로 반영되어 있다. 따라서, RTA 후의 표면 상태는 IrOy로 이루어지는 제2 도전성 산화막(11b)의 성장 온도에 의존하는 것을 알 수 있고, 평활한 표면 모르폴로지를 얻기 위해서는 IrOy막을 100℃ 이하, 바람직하게는 75℃ 이하로 성장시킨다.
이상과 같은 온도 조건으로 제2 도전성 산화막(11b)을 형성한 후에, 도 2의 (c)에 도시하는 바와 같이, 제2 도전성 산화막(11b) 위에 Ir, Ru 등의 귀금속 또는그 귀금속을 포함하는 합금으로 이루어지는 금속막 또는 도전성 귀금속 산화막(11c)을 스퍼터에 의해 형성한다.
상기와 같은 조건으로 형성된 IrOx의 제1 도전성 산화막(11a)과 IrOy의 제2 도전성 산화막(11b)과 금속막 또는 도전성 귀금속 산화막(11c)은 합쳐서 상부 전극막(11)이 된다. 또한 금속막 또는 도전성 귀금속 산화막(11c)을 형성하지 않고, 제1 도전성 산화막(11a)과 제2 도전성 산화막(11b)에 의해 상부 전극(11)을 구성하 여도 좋다.
상술한 강유전체막(10) 및 상부 전극막(11)의 형성 방법은 제1 예이고, 다음과 같은 제2 예∼제5 예의 공정을 포함하는 방법을 채용하여도 좋으며, 그 외의 방법을 채용하여도 좋다.
제2 예는, 강유전체막(10) 형성 후, Ar 및 O2를 함유하는 분위기 내에서, 650℃ 이하의 기판 온도로 예컨대 560℃의 RTA 처리를 수행하고, 그 후에, 제1 도전성 산화막(11a)으로서 IrOx를 실온 또는 그 보다 높은 온도로 20 ㎚∼75 ㎚의 두께로 형성하는 공정을 포함하는 방법이다.
실온으로 성막하는 경우에는, 예컨대 Ar을 100 sccm, O2를 56 sccm으로 설정하고, 성막 전력을 2 ㎾로 한다. 또한, 실온보다 높은 온도, 예컨대 300℃로 성막하는 경우, Ar의 유량을 140 sccm, O2의 유량을 60 sccm으로 하고, 성막 전력을 1 ㎾로 한다. 그 후, 제1, 제2 도전성 산화막(11a, 11b)을 RTA로 650℃∼750℃(예컨대 725℃)에서 열처리를 행한다. 이 열처리는, 강유전체막(10)을 완전히 결정화하고, 강유전체막(10)과 제1 도전성 산화막(11a)의 계면을 평평한 면으로 한다. 이 방법은, 강유전체 커패시터의 저전압 동작과 그 스위칭 특성의 향상에 매우 유리하다.
제3 예는, 강유전체막(10)의 형성 후에, 첫번째 방법과 동일한 방법으로 열처리를 하고, 얇은 비정질 강유전체막을 형성하며, 그 후, 첫번째 방법과 동일한 조건으로 제1 도전성 산화막(11a)을 비정질 강유전체막 위에 형성하고, 열처리를 더 행하는 공정을 포함하는 방법이다. 이 방법으로 형성된 커패시터의 특징은, 제1 예의 방법으로 설명한 특징 외에, 커패시터의 누설 전류를 저감할 수 있다고 하는 이점이 있다.
제4 예는, 강유전체막(10)이 결정화되어 있는 경우에, 그 위에 비정질 강유전체(도시 생략)막을 형성하고, 그 후에 제1 도전성 산화막(11a)을 형성하는 공정을 포함하는 방법이다.
제5 예는, 제2 도전성 산화막(11b)을 형성한 후에, 재차 RTA로 650℃∼750℃의 온도 범위, 예컨대 700℃의 열처리를 행하는 공정을 포함하는 방법이다. 이 방법은, 상부 전극막(11)과 강유전체막(10)의 밀착성을 향상시키고, 상부 전극막(12)의 결정을 더 좋게 한다.
이상과 같은 방법에 의해 상부 전극막(11)을 형성한 후에, 반도체 기판(1)의 배면 세정을 수행한다. 계속해서, 상부 전극용 마스크 패턴(도시 생략)을 사용하여 상부 전극막(11)을 패터닝함으로써, 도 3의 (a)에 도시하는 바와 같은 커패시터 상부 전극(11q)을 형성한다. 그 커패시터 상부 전극(11q)은, 예컨대 소자 분리 절연막(2) 위쪽에 위치시킨다.
다음에, O2 분위기 내에서 온도 650℃로 60분간의 조건으로, 강유전체막(10)의 막질 회복 어닐링 처리를 행한다. 이 열처리는 커패시터 상부 전극(11q)을 형성할 때에 강유전체막(10)이 받은 물리적인 손상 등을 회복시키기 위한 것이다.
그 후, 도 3의 (b)에 도시하는 바와 같이, 마스크(도시 생략)를 이용하여 강 유전체막(10)의 패터닝을 행함으로써, 커패시터 유전체막(10q)을 형성한다. 커패시터 유전체막(10q)은 커패시터 상부 전극(11q)에 중첩되는 영역과 이것으로부터 비어져 나온 영역으로 형성된다.
계속해서, 후속하여 형성하는 제1 보호막(12)의 박리 방지용 산소 어닐링을 수행한다.
다음에, 도 3의 (c)에 도시하는 바와 같이, 제1 보호막(12)으로서 Al2O3막을 스퍼터링법으로써 커패시터 상부 전극(11q), 커패시터 절연막(10q), 밀착막(8b) 위의 전체면에 형성한다. 제1 보호막(12)은, 외부에서 커패시터 절연막(10q)에 수소가 침입하는 것을 방지한다. 계속해서, 스퍼터링에 의해 생긴 커패시터 절연막(10q)의 손상을 완화하기 위해, 산소 어닐링을 수행한다.
그 후, 도 4의 (a)에 도시하는 바와 같이, 마스크(도시 생략)를 사용하여 제1 보호막(12) 및 하부 전극막(9)을 연속하여 패터닝함으로써, 하부 전극막(9)으로 이루어지는 커패시터 하부 전극(9q)을 형성한다. 커패시터 하부 전극(9q)은, 커패시터 유전체막(10q) 및 커패시터 상부 전극(11q)에 중첩되는 영역과 이것으로부터 비어져 나오는 영역을 포함하는 크기를 갖고 있다.
이상과 같은 패터닝에 의해 형성된 커패시터 하부 전극(9q), 커패시터 유전체막(10q) 및 커패시터 상부 전극(11q)에 의해 강유전체 커패시터(Q1)가 구성된다.
계속해서, 도 4의 (b)에 도시하는 바와 같이, 다음에 형성되는 제2 보호막(13)의 박리를 방지하기 위한 산소 어닐링을 수행한다.
제2 보호막(13)으로서 Al2O3막이 스퍼터링법에 의해 제1 보호막(13) 및 밀착막(8b) 위에 형성된다. 계속해서, 강유전체 커패시터(Q1)의 누설을 저감시키기 위해, 산소 어닐링을 수행한다.
그 후, 도 5의 (a)에 도시하는 바와 같이, 제2 층간 절연막(14)을 고밀도 플라즈마법에 의해 전체면에 형성한다. 제2 층간 절연막(14)은, TEOS를 이용하여 형성되는 실리콘 산화막이고, 그 두께를 예컨대 1.5 ㎛ 정도로 한다.
계속해서, CMP법에 의해, 제2 층간 절연막(14)의 상면을 평탄화한다. 다음에 N2O 가스를 이용한 플라즈마 처리를 제2 층간 절연막(14)에 실시한다. 이것에 의해, 제2 층간 절연막(14)의 표층이 약간 질화되고, 그 내부에 수분이 잘 침입되지 않게 된다. 또한, 이 플라즈마 처리는, N 또는 O 중 적어도 한쪽이 포함된 가스를 이용하고 있으면 유효하다.
계속해서, 도 5의 (b)에 도시하는 바와 같이, MOSFETtr의 소스/드레인 확산 영역(22)까지 도달하는 깊이의 콘택트홀(14a)을, 제2 층간 절연막(14), 제2 보호막(13), 밀착막(8b), 실리콘 산화막(8a) 및 SION막(7)에 형성한다.
그 후, 콘택트홀(14a) 내에 배리어 메탈막(15a)으로서 Ti막 및 TiN막을 연속하여 스퍼터링법에 의해 형성한다. 계속해서, 6불화텅스텐을 포함하는 가스를 사용하여 CVD법으로써 텅스텐(W)막(15b)을 콘택트홀(14a) 안에 매립한다. 그 후에, CMP법에 의해 제2 층간 절연막(14)의 상면 위로부터 W막(15b) 및 배리어 메탈막(15a)을 제거함으로써, 콘택트홀(14a) 안에 남겨진 W막(15b) 및 배리어 메탈 막(15a)을 도전성의 플러그(15)로 한다.
다음에, 도 6의 (a)에 도시하는 바와 같이, 플러그(15)의 산화 방지막(16)으로서 SiON막을, 예컨대 플라즈마 인핸스드 CVD법에 의해 형성한다.
계속해서, 도 6의 (b)에 도시하는 바와 같이, SiON막(16), 층간 절연막(14)및 제1, 제2 보호막(12, 13)의 미리 정한 영역을 에칭함으로써, 상부 전극(11a)까지 도달하는 콘택트홀(14b)과, 하부 전극(9a)의 콘택트 영역까지 도달하는 콘택트홀(14c)을 각각 형성한다.
그 후, 커패시터 유전체막(10q)의 손상을 회복시키기 위해, 산소 어닐링을 수행한다.
계속해서, 도 7의 (a)에 도시하는 바와 같이, 산화 방지막(16)을 에치백에 의해 전체면에 걸쳐 제거함으로써, W 플러그(15)의 표면을 노출시킨다.
다음에, 도 7의 (b)에 도시하는 바와 같이, 커패시터 상부 전극(11q) 표면의 일부, 커패시터 하부 전극(9q) 표면의 일부, 및 플러그(15) 표면이 노출된 상태로, 제2 층간 절연막(14) 위에 Al막을 형성하고, 이 Al막을 패터닝함으로써, Al 배선(17a∼17c)을 형성한다. 이 경우, 제1 Al 배선(17a)은 W 플러그(15)에 접속되고, 제2 Al 배선(17b)은 콘택트홀(14b)을 통해 커패시터 상부 전극(11q)에 접속되며, 또한 제3 Al 배선(17c)은 콘택트홀(14c)을 통해 커패시터 하부 전극(17c)에 접속된다.
그 후, 특별히 도시하지 않지만, 층간 절연막의 형성, 콘택트 플러그의 형성 및 아래에서 제2층째 이후의 배선 형성 등을 행한다. 그리고, 예컨대 TEOS 산화막 및 SiN막으로 이루어지는 커버막을 형성하여 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다.
표 1은, 상기 상부 전극의 제1, 2층 도전성 산화막(11a, 11b)을 구성하는 IrOx, IrOy에 대해서, 화학 양론 조성 IrO2을 기준으로 한 산화의 정도를 고분해능 RBS(러더포드 후방 산란, Rutherford Back-scattering Spectrometry) 분석 장치 HRBSV500에 의해 조사한 결과를 나타낸다. IrO2는, IrOy의 조성 파라미터 y가 2가 되는 경우에 상당한다.
[표 1]
Figure 112009049516277-PCT00001
표 1에서 알 수 있는 바와 같이, 이와 같이 하여 형성된 강유전체 커패시터(Q1)에서는, 커패시터 상부 전극(11q)의 제1층 도전성 산화막(11a)을 구성하는 IrOx막보다 제2층 도전성 산화막(11b)을 구성하는 IrOy막이 산화의 비율이 높고(x<y), 제2층 도전성 산화막의 IrOy막(16)은 거의 이상적인 화학 양론 조성을 갖고 있는 것을 알 수 있다. 조성 y는 2 또는 그 이상인 것이 바람직하다.
본 실시형태에서는, 전술한 바와 같이, 제1 도전성 산화막(11a) 위에, 그 보다 산화도가 높은 IrOy의 제2 도전성 산화막(11b)을 형성하고, 그 위에 귀금속 또는 귀금속을 포함하는 금속막 또는 도전성 귀금속 산화막(11c)을 더 형성하고 있다. 이들 막(11a∼11c)에 의해 구성되는 커패시터 상부 전극(11q)은, 이상한 IrOx 결정 성장을 방지할 수 있다. 추가적인 세부사항에 대해서는, 제2 실시형태에서 설명한다.
또한, 이상의 방법에 의해 형성된 커패시터(Q1)는, 강유전체막(10)의 상층과 상부 전극막(11)과 잘 반응되지 않고, 이들의 계면에서 층의 생성이 억제되며, 제2 도전성 산화막(11b)에서의 거대 결정의 성장이 억제되기 때문에, 후속하는 환원 분위기 내에서의 열처리에서도 수소의 확산이 잘 생기지 않고, 강유전체막이 잘 환원되지 않는다. 따라서, 양호한 커패시터 특성을 얻을 수 있다.
일반적으로, 금속 상태의 Ir이나 Pt은 수소 촉매로서 작용하는 것이 주지이다. 즉, 금속 상태의 Ir이나 Pt과 접촉하면 수소는 활성화된다. 단일막의 Ir이나 Pt로부터 커패시터 상부 전극을 구성하면, 반도체 장치의 제조 공정으로 강유전체 커패시터가 열화되기 쉬워지기 때문에, 사용할 수 없다.
또한, 제1층 도전성 산화막(11a) 위에 직접 금속 상태의 Ir이나 Pt의 금속막을 형성하여 상부 전극막(11)을 구성하여도 동일하게 공정 열화되기 쉬워진다.
즉, 강유전체 커패시터의 스위칭 전하량은, 제2 층간 절연막(14)의 위쪽에 배선을 3층 구조로 형성한 후에는, 형성하기 전에 비해 50% 이하가 된다. 이것은 제1 도전성 산화막(11a)을 구성하는 IrOx막(x=1.3∼1.9)중에서는, 조성 파라미터 x의 값이 화학 양론 조성 x=2.0보다 작기 때문에 산소 결손이 생기고 있고, 산화물 성분과 금속 성분이 혼재되어 있다.
산화되어 있지 않은 금속 성분은, 강유전체 커패시터 형성 후의 층간 절연막 형성 공정이나 배선 패턴 형성 공정에서 생기는 수소를 활성화한다. 이러한 활성화된 수소는 커패시터 특성을 열화시킨다.
한편, 화학 양론 조성에 가까운 제2 도전성 산화막(11b)을 구성하는 IrOy막(y=2)중에는, 산소 결손이 적고 금속 Ir 성분이 거의 포함되어 있지 않기 때문에 수소가 잘 활성화되지 않는다. 또한 상부 전극막(11)을 구성하는 제2 도전성 산화막(11b)을 100℃ 이하, 바람직하게는 30℃ 이상, 75℃ 이하 범위의 온도로 성장시키고 있기 때문에 제2 도전성 산화막(11b)을 구성하는 입경 5 ㎚∼60 ㎚의 IrOy는 돌담형 또는 기둥형의 미세 결정이 된다. 이것에 의해 제2 도전성 산화막(11b)은 종래보다 치밀한 막이 되고, 그 안에서의 큰 구멍의 발생(막의 약해짐)을 없애고 수소의 통과를 억제한다. 따라서, 강유전체 커패시터(Q1) 위에 다층 배선 구조를 형성한 후에도, 그 커패시터 특성이 열화되지 않고 유지된다고 생각된다.
즉, 전술한 실시형태에 의하면, 커패시터 상부 전극(11q)과 강유전체막(10q)의 계면을 개선하고, 또한 공정 열화를 개선할 수 있다. 이 결과, 반전 전하량을 향상시켜, 항전압을 저감하고, 피로 내성 및 임프린트 내성을 향상시킬 수 있다. 그리고, 이러한 강유전체 커패시터는 차세대의 저전압으로 동작하는 강유전체 메모 리에 매우 적합하다.
그런데, 상부 전극막(11)을 구성하는 제1, 제2 도전성 산화막(11a, 11b) 각각의 구성 금속을 A, B, 산소를 O로 하면, 제1 도전성 산화막(11a)은 성막 당초에는 조성 파라미터 x1을 사용하여 화학식 AOx1로 나타낸다. 또한 그 후의 프로세스를 경유한 실제 상태, 예컨대 성막 후의 열처리의 상태나 커패시터의 회복 열처리 후의 상태로 실제 조성 파라미터 x2를 사용하여 화학식 AOx2로 나타낸다. 또한 A와 B는 동일하거나 상이하여도 좋다. 다른 예로서는, A와 B 중 한 쪽이 Ir이고 다른쪽이 Ru인 층이다.
또한, 제1 도전성 산화막(11a) 위에 형성되는 제2 도전성 산화막(11b)은 성막 당초에는 조성 파라미터 y1을 사용하여 화학식 BOy1로 나타낸다. 또한 그 후의 프로세스를 경유한 실제 상태, 예컨대 성막 후의 열처리 상태나 커패시터의 회복 열처리 후의 상태로 실제 조성 파라미터 y2를 사용하여 화학식 BOy2로 나타낸다.
제2 도전성 산화막(11b)은, 처음에는 매우 작고 미세 결정의 돌담형이고, 그 후의 열처리에 의해, 다수의 미세 결정이 접합하여 기둥형이 되며, 제1 도전성 산화막(11a)보다 산화의 비율이 높고, 또한 조성 파라미터 x1, x2, y1 및 y2 사이에는 (y2/y1)>(x2/x1)의 관계가 성립된다. 즉, 반도체 장치의 형성 공정에서, 커패시터 상부 전극(11q) 내의 산소량이 초기 상태로부터 변화되어도, 제2 도전성 산화막(11b)의 산화 조성은, 제1 도전성 산화막(11a)의 산화 조성보다 크다. 또한 조성 y1은, 2 또는 그 이상이 바람직하다. x1, x2, y1 및 y2의 관계에 대해서는, 이 하의 제2∼제6 실시형태에서도 마찬가지이다.
(제2 실시형태)
이하, 본 발명의 실시형태에 대해서 설명한다. 단, 여기서는 편의상, 강유전체 메모리의 각 메모리셀의 단면 구조에 대해서는, 그 제조방법과 함께 설명한다.
도 12∼도 21은, 본 발명의 실시형태에 따른 강유전체 메모리(반도체 장치)의 제조방법을 공정순으로 도시하는 단면도이다.
우선, 도 12의 (a)에 도시하는 구조를 형성할 때까지의 공정을 설명한다.
n형 또는 p형의 실리콘(반도체) 기판(30) 표면에, 트랜지스터의 활성 영역을 획정하는 STI(Shallow Trench Isolation)용 홈을 형성하고, 그 안에 산화 실리콘 등의 절연막을 매립하여 소자 분리 절연막(31)으로 한다. 또한, 소자 분리 절연막(31) 구조는 STI에 한정되지 않고, LOCOS법으로 형성되어도 좋다.
이어서, 실리콘 기판(30)의 활성 영역에 p형 불순물을 도입하여 p웰(32)을 형성한 후, 그 활성 영역의 표면을 열산화함으로써, 게이트 절연막(33)이 되는 열산화막을 형성한다.
계속해서, 실리콘 기판(31)의 상측 전체면에 비정질 또는 다결정의 실리콘막을 형성하고, 이들 막을 포토리소그래피법에 의해 패터닝하여 2개의 게이트 전극(34, 35)을 형성한다.
p웰(32) 위에는, 상기한 2개의 게이트 전극(34, 35)이 간격을 두고 평행하게 배치되고, 이들 게이트 전극(34, 35)은 워드선의 일부를 구성한다.
이어서, 게이트 전극(34, 35)을 마스크로 하는 이온 주입에 의해, 게이트 전극(34, 35) 옆의 실리콘 기판(30)에 n형 불순물을 도입하고, 제1, 제2 소스/드레인 익스텐션 영역(36a, 37a, 38a)을 형성한다.
그 후에, 실리콘 기판(30)의 상측 전체면에 절연막을 형성하고, 그 절연막을 에치백하여 게이트 전극(34, 35)의 측면에 절연성 측벽(39)으로서 잔존시킨다. 그 절연막으로서, 예컨대 CVD법에 의해 산화 실리콘막을 형성한다.
계속해서, 절연성 측벽(39)과 게이트 전극(34, 35)을 마스크로 하면서, 실리콘 기판(30)에 n형 불순물을 다시 이온 주입함으로써, 2개의 게이트 전극(34, 35) 양측의 실리콘 기판(30)의 표층에 소스/드레인 영역(불순물 확산 영역)(36, 37, 38)을 형성한다.
실리콘 기판(30)의 활성 영역에 형성된 게이트 절연막, 게이트 전극(34, 35) 및 소스/드레인 영역(36, 37, 38)에 의해 제1, 제2 MOS 트랜지스터(T1, T2)가 구성된다.
다음에, 실리콘 기판(30)의 상측 전체면에, 스퍼터법에 의해 코발트층 등의 고융점 금속층을 형성한 후, 이 고융점 금속층을 가열하여 실리콘과 반응시켜, 소스/드레인 영역(36, 37, 38) 표층에 고융점 금속 실리사이드층(39)을 형성한다. 이 공정에서는, 게이트 전극(34, 35)의 표층 부분에도 고융점 금속 실리사이드층(40)이 형성되고, 이것에 의해 게이트 전극(34, 35)이 저저항화된다. 소자 분리 절연막(31) 위 등에서 미반응으로 되어 있는 고융점 금속층은 습식 에칭에 의해 제 거된다.
계속해서, 커버 절연막(41)으로서 SiON막을 플라즈마 CVD법에 의해 약 200 ㎚의 두께로 형성한다. 계속해서 커버 절연막(41) 위에 제1 층간 절연막(42)으로서 산화 실리콘막을 두께 약 1000 ㎚로 형성한다. 산화 실리콘막은, TEOS 가스를 사용하는 플라즈마 CVD법에 의해 형성된다.
그 후에, 제1 층간 절연막(42)의 상면을 CMP법에 의해 연마하여 평탄화한다. 이 CMP의 결과, 제1 층간 절연막(42)의 두께는, 실리콘 기판(30)의 평탄면 위에서 약 700 ㎚가 된다.
다음에, 도 12의 (b)에 도시하는 바와 같이, 포토리소그래피법에 의해 커버 절연막(41)과 제1 층간 절연막(42)을 패터닝하여, 0.25 ㎛의 직경으로 제1∼제3 소스/드레인 확산 영역(36∼38) 각각을 노출하는 제1∼제3 콘택트홀(42a∼42c)을 형성하고, 이들 중에 도전성 플러그(43∼45)를 형성한다.
도전성 플러그(43∼45)를 형성하는 공정은, 제1∼제3 콘택트홀 중 42a∼42c 내에 두께 30 ㎚의 Ti막과 두께 20 ㎚의 TiN막을 순서대로 적층하고, 이들에 의해 제1 밀착막(글루막)(43)을 구성한다. 또한 제1 밀착막(43) 위에 제1 W막(44)을 CVD법에 의해 성장시킴으로써, 제1 W막(44)을 제1∼제3 콘택트홀(42a∼42c) 안에 충전한다. 제1 W막(47)은, 제1 층간 절연막(42) 위의 평탄면 위에서 약 300 ㎚의 두께로 성장된다.
이 후에, 제1 층간 절연막(42) 상면 위의 여분의 제1 밀착막(43)과 제1 W막(44)을 CMP법에 의해 제거한다. 이것에 의해, 제1∼제3 콘택트홀(42a∼42c) 내 에 각각 남겨진 제1 밀착막(43)과 제1 W막(44)을 각각 제1∼제3 도전성 플러그(45a∼45c)로 한다.
다음에, 도 12의 (c)에 도시하는 바와 같이, 제1∼제3 도전성 플러그(45a∼45c) 및 제1 층간 절연막(42) 위에, SiON으로 이루어지는 산화 방지막(46)을 플라즈마 CVD법에 의해 예컨대 130 ㎚의 막 두께로 형성한다. 또한 산화 방지막(46) 위에, 제2 층간 절연막(47)으로서 실리콘 산화막을 예컨대 300 ㎚의 두께로 형성한다. 실리콘 산화막은 TEOS를 원료로 한 플라즈마 CVD법에 의해 예컨대 300 ㎚의 막 두께로 형성된다.
또한, 산화 방지막(46)으로서, SiON막 대신에, SiN막이나 산화알루미늄(Al2O3)막을 형성하여도 좋다.
또한, 도 13의 (a)에 도시하는 바와 같이, 제2 층간 절연막(47) 및 산화 방지막(46)을 패터닝함으로써, p웰(32)의 양측 근처의 제2, 제3 도전 플러그(45b, 45c) 위에 제4, 제5 콘택트홀(48b, 48c)을 형성한다.
다음에, 제4, 제5 콘택트홀(48b, 48c) 내에, 제1 밀착막(43), 제1 W막(44)과 동일한 조건으로, 제2 밀착막(49)과 제2 W막(50)을 순서대로 형성한다. 그 후에, CMP에 의해 제2 W막(50)과 제2 밀착막(49)을 제2 층간 절연막(43)의 상면 위로부터 제거한다.
이 CMP에서는, 연마 대상인 제2 밀착막(49)과 제2 W막(50)의 연마 속도가, 하지의 제2 층간 절연막(47)의 연마 속도보다 빨라지는 슬러리, 예컨대 Cabot Microelectronics Corporation제의 상품 SSW2000을 사용한다. 그리고, 제2 층간 절연막(47) 위에 연마 잔여물을 남기지 않기 때문에, 이 CMP에 의한 연마량은 제2 밀착막(49) 및 제2 W막(50)의 합계막 두께보다 두껍게 설정된다. 즉, 그 CMP는 과도한 연마가 된다.
이것에 의해, 제4, 제5 콘택트홀(48b, 48c) 내에 남겨진 제2 W막(50)과 제2 밀착막(49)을 제4, 제5 도전성 플러그(51, 52)로 한다. 제4, 제5 도전성 플러그(51, 52)는 각각, 이들 아래의 도전성 플러그(45b, 45c)를 통해 제2, 제3 소스/드레인 확산 영역(37, 38)에 접속된다.
다음에, 암모니아(NH3) 플라즈마에 의해 발생시킨 NH기를 제2 층간 절연막(47) 표면의 산소 원자에 결합시킨다.
이것에 의해, 그 후에 발생시키는 Ti 원자가 제2 층간 절연막(47) 위에 더 퇴적되어도, 퇴적된 Ti 원자는 산소 원자에 포획되어 버리는 경우는 없다. 이것에 의해, Ti 원자는 제2 층간 절연막(47) 표면을 자유롭게 이동할 수 있고, 그 결과 제2 층간 절연막(47) 위에는, (002) 배향에 자기 조직화된 Ti막(도시 생략)이 형성된다.
그 암모니아 플라즈마 처리는, 예컨대 반도체 기판(30)에 대하여 약 9 ㎜(350 mils) 이격된 위치에 대향 전극을 갖는 평행 평판형의 플라즈마 처리 장치를 사용한다. 그 처리 조건으로서, 예컨대 266 Pa(2 Torr)의 압력 하, 400℃의 기판 온도로 유지된 처리 용기 안에 암모니아 가스를 350 sccm의 유량으로 공급하고, 피처리 기판측에 13.56 MHz의 고주파를 100 W의 전력으로, 또한 상기 대향 전극에 350 kHz의 고주파를 55 W의 전력으로, 60초간 공급한다.
다음에, 예컨대 반도체 기판(30)과 타겟(도시 생략) 사이의 거리를 60 ㎜로 설정한 스퍼터 장치의 챔버 안을 0.15 Pa의 Ar 분위기로 하고, 20℃의 기판 온도로 2.6 ㎾의 스퍼터 DC 전력을 35초간 공급한다. 이것에 의해, 강한 (002) 배향의 Ti막이 예컨대 100 ㎚의 두께로 형성된다.
그 후, RTA로 질소 분위기 내에서 Ti막을 650℃, 60초의 열처리를 행하고, 도 13의 (b)에 도시하는 바와 같이, Ti막을 (111) 배향의 TiN의 도전성 밀착막(53)으로 변경한다. 이 도전성 밀착막(53)의 두께로서 100 ㎚∼300 ㎚가 바람직하다. 본 실시예는 약 100 ㎚가 된다.
또한, 도전성 밀착막(3)은, 질화티탄막에 한정되지 않고, 텅스텐막, 실리콘막, 및 구리막 중 어느 하나를 형성하여도 좋다.
다음에, 도 13의 (c)에 도시하는 바와 같이, 도전성 밀착막(53) 위에, 산소 확산 배리어막(54)으로서 TiAlN막을 반응성 스퍼터에 의해 예컨대 100 ㎚의 두께로 형성한다. 도전성 밀착막(53)을 형성하는 스퍼터 조건으로서, Ti와 Al을 합금화한 타겟을 사용하고, 스퍼터 분위기 내에서 Ar을 40 sscm, 질소를 10 sccm으로 도입하며, 스퍼터 분위기 내를 253.3 Pa의 압력 하로 설정하고, 400℃의 기판 온도로 설정하며, 스퍼터 전력을 1.0 ㎾로 설정한다.
다음에, 도 14의 (a)에 도시하는 바와 같이, 산소 확산 배리어막(54) 위에, 하부 전극막(55)과 강유전체막(56)을 순서대로 형성한다.
하부 전극막(55)으로서, 스퍼터에 의해 100 ㎚ 두께의 Ir막이 형성된다. 하부 전극막(55)의 스퍼터 조건으로서, Ar 분위기 내에 Ir 타겟을 설치하고, 그 내부를 0.11 Pa의 압력 하로 설정하고, 기판 온도를 500℃, 스퍼터 전력을 0.5 ㎾로 설정한다.
하부 전극막(55) 형성 후에, 실리콘 기판(30)을 RTA로 Ar 분위기 내에서, 650℃ 이상, 60초의 열처리를 행한다. 이 열처리는 하부 전극막(55)을 형성하는 온도보다 높고, 실리콘 기판(30) 전체면의 온도를 균일하게 하기 때문에, 실리콘 기판(30) 중앙으로부터 주변에 이를 때까지 하부 전극막(55)의 결정성을 향상시킬 수 있다. 이것에 의해, 하부 전극막(55)의 결정성은 실리콘 기판(30)의 면내 분포를 상당히 개선할 수 있다. 열처리의 분위기는, Ar에 한하지 않는 불활성 가스 예컨대 N2, He 등이어도 좋다.
또한, 하부 전극막(55)으로서 Ir막 대신에 Pt 등의 백금족의 금속, 또는 PtO, IrOx, SrRuO3 등의 도전성 산화물을 이용하여도 좋다. 또한 하부 전극막(55)은, 상술한 금속 또는 금속 산화물의 적층막으로 하여도 좋다. 이 경우, 하부 전극막(55)과 산소 확산 배리어막(54)의 합금으로서 PtAlx 또는 RuAlx가 형성된다.
상술한 강유전체막(56)으로서, 예컨대 PZT막이 하부 전극막(55) 위에 MOCVD법에 의해 형성된다. PZT막은 보다 구체적으로는 이하와 같은 공정으로 형성된다.
우선, Pb(DPM)2과 Zr(DMHD)4와 Ti(O-iPr)2(DPM)2를 각각 테트라히드로푸란(THF) 용매 내에서 모두 0.3 mol/l(몰/리터)의 농도로 용해하고, Pb, Zr 및 Ti의 각 액체 원료를 형성한다. 또한 이들 3개의 액체 원료를, MOCVD 장치의 기화기에 유량이 0.474 ml(밀리리터)/분의 THF 용매와 함께, 각각 0.326 ml/분, 0.200 ml/분, 및 0.200 ml/분의 유량으로 공급하고, 기화시킴으로써, Pb, Zr 및 Ti의 원료 가스를 생성한다.
또한, MOCVD 장치의 챔버 안을 665 Pa(5 Torr)의 압력 하로 설정하고, 기판 온도를 620℃로 유지한다. 그리고 상술한 Pb, Zr 및 Ti의 각 원료 가스를 MOCVD 장치의 챔버 안에 620초간 도입한다. 이것에 의해, 하부 전극막(55) 위에는, 원하는 PZT막이 약 100 ㎚의 두께로 형성된다.
또한, 산소를 포함하는 분위기 내에서 600℃∼620℃의 온도로 60초간의 열처리를 PZT막에 실시하는 것이 바람직하다. 이 열처리는 PZT막 표면에 흡착한 불순물을 비산시키고, 커패시터의 특성을 향상시킨다. 여기서 산소에 불활성 가스를 첨가하여도 좋다. 또한 PZT막을 결정화하여도 좋다.
계속해서, PZT막 전체면에, 예컨대 스퍼터법에 의해, 비정질 강유전체막을 형성한다. 비정질 강유전체막으로서는, 예컨대 막 두께가 1 ㎚∼30 ㎚(예컨대 20 ㎚)의 강유전체막을 형성한다.
강유전체막을 MOCVD로 성막하는 경우는, 예컨대 납(Pb) 공급용의 유기 소스로서, Pb(DPM)2[Pb(C11H19O2)2]를 THF액에 녹인 재료가 이용된다. 또한 지르코늄(Zr) 공급용 유기 소스로서, Zr(DMHD)4[Zr(C9H15O2)4]를 THF액에 녹인 재료가 이용된다. 티탄(Ti) 공급용의 유기 소스로서, Ti(O-iPr)2(DPM)2[Ti(C3H7O)2(C11H19O2)2]를 THF액 에 녹인 재료가 이용된다.
다음에, 도 14의 (b)에 도시하는 바와 같이, 강유전체막(56) 위에 제1 도전성 산화막(57)을 형성한다. 제1 도전성 산화막(57) 형성에 있어서는, 우선 강유전체막(56) 위에, 두께가 20 ㎚∼70 ㎚, 예컨대 25 ㎚의 성막 시점에서 결정화한 IrOx막을 스퍼터법에 의해 형성한다. 성막 조건에 대해서, 예컨대 성막 온도를 300℃로 하고, 성막 가스로서 Ar 및 O2를 이용하여, Ar의 유량을 140 sccm, O2의 유량을 60 sccm로 설정하며, 스퍼터 전력을 예컨대 1 ㎾ 정도로 한다.
이어서, 실리콘 기판(30)을 RTA법으로 열처리한다. 이 열처리는 강유전체막(56)을 완전히 결정화시키고, 강유전체막(56)을 구성하는 PZT막중의 산소 결손을 보상하는 동시에, 플라즈마 손상을 받은 제1 도전성 산화막(56)의 막질도 회복시킬 수 있다. RTA법의 조건에 대해서는, 가열 분위기 내에 놓이는 기판 온도를 725℃로 설정하고, 가열 분위기 내에 산소를 유량 200 sccm, Ar을 유량 1800 sccm으로 도입하며, 추가로 열처리 시간을 60초간으로 한다.
계속해서, 도 14의 (c)에 도시하는 바와 같이, IrOx의 제1 도전성 산화막(57) 위에 IrOy의 제2 도전성 산화막(58)을 스퍼터법에 의해 50 ㎚∼200 ㎚의 두께로 형성한다. 이때, 성막 온도를 30℃ 이상, 100℃ 이하의 온도 범위, 바람직하게는 50℃ 이상, 75℃ 이하의 범위 내로 설정한다. 제2 도전성 산화막(58)은 성막 시점에서 IrOy가 미세 결정화되어 돌담형 또는 기둥형으로 다수 결합되어 있는 것이 바람직하다. 또한, 온도 범위의 상세에 대해서는, 제1 실시형태에서 이미 설명했기 때문에, 여기서는 생략한다.
제2 도전성 산화막(58)의 성막시에는, Ir 타겟과 Ar 및 O2의 가스를 이용한다. 그 때의 Ar에 대한 O2의 비율은, IrOx의 제1 도전성 산화막(57)의 성장시의 그 비율보다 높은 것을 전제로 한다. IrOy 성막의 가스의 유량은, 예컨대 Ar의 유량을 100 sccm, O2의 유량을 100 Sccm로 한다. 또한 스퍼터 전력은, 예컨대 1 ㎾ 정도로 설정된다.
이상의 조건으로 형성된 IrOy로 이루어지는 제2 도전성 산화막(58)은, 이상 산화가 없고, 깨끗한 결정막를 얻을 수 있었다. 이 때, 공정 열화를 억제하기 위해, 제1 실시형태와 마찬가지로 IrOy막은 IrO2의 화학 양론 조성에 가까운 조성을 갖고 있기 때문에, 수소에 대하여 촉매 작용이 잘 생기지 않고, 강유전체막이 수소 라디칼에 의해 환원되어 버리는 문제가 억제되어, 커패시터의 수소 내성이 향상한다.
또한, 제1, 제2 도전성 산화막(57, 58)을 구성하는 재료로서, IrOx, IrOy 또는 IrO2 대신에 플래티늄(Pt), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 레늄(Re), 오스뮴(Os), 팔라듐(Pd)이나 그 산화물, 및 SrRuO3 등의 도전성 산화물이나 이들 중 어느 하나를 선택한 적층 구조로 하여도 좋다.
강유전체막(56), 제1, 제2 도전성 산화막(57, 58) 형성에 대해서는, 제1 실시형태에 나타낸 제2∼제5 예의 공정을 포함하는 방법을 채용하여도 좋다.
다음에, RTA법에 의해 실리콘 기판(30)을 열처리한다. 그 조건으로서, 예컨대 기판 온도를 700℃로 설정하고, 산소를 유량 20 sccm, Ar를 유량 2000 sccm로 도입하는 분위기 내에서 기판의 열처리 시간을 60초간으로 한다. 이 열처리에 의하면, 강유전체막(56) 및 제1, 2 도전성 산화막(57, 58)의 밀착성 향상 후에, 제2 도전성 산화막(58)의 결정성보다 안정시켜, 산소 결손 등의 결함을 없앤다.
계속해서, 도 15의 (a)에 도시하는 바와 같이, IrOy로 이루어지는 제2 도전성 산화막(58) 위에, 두께가 50 ㎚∼150 ㎚인 Ir 또는 Ru로 이루어지는 금속막(59)을 형성한다. Ir인 경우, 예컨대 기판 온도를 400℃로 설정하고, 성막 분위기 내에서 Ar을 유량 199 sccm으로 도입하는 스퍼터법에 의해 형성한다.
따라서, 제1 도전성 산화막(57), 제2 도전성 산화막(58)을 각각 제1 층, 제2 층으로 하면, 금속막(59)은 제3 층으로서 그 구성 금속은 제1 층 또는 제2 층의 구성 금속과 동일한 또는 상이한 귀금속 또는 귀금속을 포함하는 합금 또는 도전성 귀금속 산화물로 구성되다.
상기와 같은 IrOx로 이루어지는 제1 도전성 산화막(57)과, IrOy로 이루어지는 제2 도전성 산화막(58)과, Ir 또는 Ru로 이루어지는 금속막(59)은, 합쳐서 커패시터의 상부 전극막이 된다.
실리콘 기판(30)의 배면을 세정한 후에, 도 15의 (b)에 도시하는 바와 같이, 상부 전극을 구성하는 금속막(59) 위에 스퍼터법으로 알루미나막, 질화티탄막을 형성하고, 이들을 제1 마스크 재료층(60a)으로 한다. 또한 제1 마스크 재료층(60a) 위에, TEOS 가스를 사용하는 CVD법에 의해 산화 실리콘막을 형성하고, 그 산화 실리콘막을 제2 마스크 재료층(60b)으로 한다.
계속해서, 제2 마스크 재료층(60b) 위에 포토레지스트를 도포하고, 이것을 노광, 현상하여, 제4, 제5 도전성 플러그(51, 52) 위에 커패시터 평면 형상을 갖는 섬형의 레지스트 패턴(R)을 형성한다. 그리고, 레지스트 패턴(R)을 마스크로 하여 제2 마스크 재료층(60b)을 패터닝한다. 또한 패터닝된 제2 마스크 재료층(60b)을 마스크로 하여 제1 마스크 재료층(60a)을 에칭한다.
패터닝된 제1, 제2 마스크 재료층(60a, 60b)은 도 16의 (a)에 도시하는 바와 같이, 하드마스크(M)로서 사용된다. 레지스트 패턴(R)은, 제1 마스크 재료층(60a)을 에칭한 후에 제거된다.
다음에, 도 16의 (b)에 도시하는 바와 같이, HBr, O2, Ar 및 C4F8의 혼합 가스를 에칭 가스로 하는 플라즈마 에칭에 의해, 하드 마스크(M)에 덮여 있지 않은 부분의 상부 전극막(57∼59), PZT막(56) 및 하부 전극막(55)을 연속하여 건식 에칭한다.
이것에 의해, 패터닝된 상부 전극막(57∼59)은 커패시터 상부 전극(61)이 되고, 패터닝된 강유전체막(56)은 커패시터 유전체막(56q)이 되며, 또한 패터닝된 하부 전극막(55)은 커패시터 하부 전극(55q)이 되고, 커패시터 상부 전극(61), 커패 시터 유전체막(56q) 및 커패시터 하부 전극(55q)에 의해 강유전체 커패시터(Q2)가 구성된다.
계속해서, 도 17의 (a)에 도시하는 바와 같이, 건식 에칭 또는 습식 에칭에 의해 제2 마스크 재료층(60b)을 제거한다. 예컨대 습식 에칭으로서 플루오르화수소산이 사용된다.
다음에, 도 17의 (b)에 도시하는 바와 같이, 강유전체 커패시터(Q2)에 덮여 있지 않은 부분의 산소 배리어 메탈막(54), 도전성 밀착막(53) 및 제1 마스크 재료층(60a)을 건식 에칭하여 제거한다.
또한, 도 18의 (a)에 도시하는 바와 같이, 강유전체 커패시터(Q2)를 덮는 Al2O3으로 이루어지는 제1 보호 절연막(62)을 스퍼터법에 의해 20 ㎚의 두께로 형성한다. 또한, 제1 보호 절연막(62)으로서, ALD(atomic layer deposition)법으로 막 두께 2 ㎚의 알루미나막을 형성하여도 좋고, 또한 스퍼터법에 의해 PZT막 또는 TiOx막을 형성하여도 좋다.
계속해서, 도 18의 (b)에 도시하는 바와 같이, 손상을 받은 커패시터 유전체막(56q)의 막질을 회복시킬 목적으로, 산소 함유 분위기 내에서 커패시터 유전체막(56q)에 대하여 회복 어닐링을 실시한다. 이 회복 어닐링의 조건은 특별히 한정되지 않지만, 본 실시형태에서는 가열로 내에서 기판 온도 550℃∼700℃로서 행해진다. 또한, 커패시터 유전체막(56q)이 PZT인 경우에는, 산소 분위기 내에서 기판 온도 600℃로 60분간 어닐링하는 것이 바람직하다.
또한, 도 19의 (a)에 도시하는 바와 같이, 제1 보호 절연막(62) 및 강유전체 커패시터(Q2)를 덮는 제2 보호 절연막(63)을 형성한다. 제2 보호 절연막(63)은, 수소 배리어막으로서 기능한다. 또한, 제2 보호 절연막(63)으로서, Al2O3을 CVD법에 의해 약 40 ㎚의 두께로 형성하여도 좋다.
다음에, 도 19의 (b)에 도시하는 바와 같이, 제2 보호 절연막(63) 위에, 예컨대 막 두께가 1500 ㎚인 실리콘 산화물로 구성되는 제3 층간 절연막(64)을 형성한다. 실리콘 산화물은 기판 전체면에, 예컨대 플라즈마 CVD법에 의해 형성된다. 그 원료 가스로서, 예컨대 TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 이용한다. 또한, 제3 층간 절연막(64)으로서, 예컨대 절연성을 갖는 무기막 등을 형성하여도 좋다.
계속해서, 예컨대 CMP법에 의해, 제3 층간 절연막(64) 표면을 평탄화한다. 또한 N2O 가스 또는 N2 가스 등을 이용하여 발생시킨 플라즈마 분위기로써, 제3 층간 절연막(64)에 대하여 열처리를 행한다. 열처리의 결과, 제3 층간 절연막(64) 내의 수분이 제거되고, 제3 층간 절연막(64)의 막질이 변화되며, 그 안에 수분이 잘 들어가지 않게 된다.
그 후, 제3 층간 절연막(64) 전체면에, 예컨대 스퍼터법 또는 CVD법에 의해, 배리어막(제3 보호 절연막)(65)을 형성한다. 배리어막(65)으로서, 예컨대 막 두께가 20 ㎚∼100 ㎚의 산화알루미늄막을 형성한다. 평탄화된 제3 층간 절연막(64) 위에 형성된 배리어막(65)은 평탄해진다.
다음에, 도 20의 (a)에 도시하는 바와 같이, 배리어막(65) 전체면에 제4 층간 절연막(66)을 형성한다. 제4 층간 절연막(66)으로서, 예컨대 TEOS 가스를 이용하여 플라즈마 CVD법에 의해 막 두께가 800 ㎚∼1000 ㎚인 실리콘 산화막을 형성한다. 또한 제4 층간 절연막(66)으로서, SiON막 또는 실리콘 질화막 등을 형성하여도 좋다. 이 후에, 예컨대 CMP법에 의해, 제4 층간 절연막(66) 표면을 평탄화한다.
또한, 도 20의 (b)에 도시하는 바와 같이, 강유전체 커패시터(Q2) 위에 제6∼제8 도전성 플러그(69∼70)를 형성한다. 제6∼제8 도전성 플러그(69∼70)는 이하의 공정에 의해 형성된다.
우선, 강유전체 커패시터(Q2)의 위쪽에 개구부를 갖는 레지스트 패턴(도시 생략)을 제4 층간 절연막(66) 위에 형성한다. 그 후에, 그 레지스트 패턴을 마스크에 사용하여 제4 층간 절연막(66)으로부터 제3 층간 절연막(64)까지를 에칭함으로써, 강유전체 커패시터(Q2)의 커패시터 상부 전극(60) 위에 비아홀(66a)을 형성한다. 이것에 의해, 비아홀(66a)로부터 제2 보호 절연막(63)이 노출된다.
레지스트 패턴을 제거한 후에, 실리콘 기판(30)을 산소 분위기 내에 두고 450℃로 열처리한다. 이것에 의해, 제1 비아홀(66a)의 형성에 따라 커패시터 유전체막(56q)에 생긴 산소 결손을 회복시킨다.
이후에, 비아홀(66a)의 형성과 같은 방법에 의해, 제4 층간 절연막(66)으로 부터 제3 층간 절연막(42)까지를 에칭하고, p웰(32)의 중앙 영역 위에 있는 제1 도전성 플러그(45a)의 위쪽에 콘택트홀(66b)을 형성한다. 이것에 의해, 콘택트홀(66b)로부터는 산화 방지막(46)이 노출된다.
다음에, 비아홀(66a)을 통해 산화 방지막(46)을 습식 에칭함으로써, 커패시터 상부 전극(60)의 상면을 노출시킨다. 또한 콘택트홀(66b)을 통과시켜 제1, 제2 보호 절연막(62, 63)을 부분적으로 에칭함으로써, 제1 도전성 플러그(45a)의 상면을 노출시킨다.
그 후에, 비아홀(66a)과 콘택트홀(66b) 표면에 TiN막을 단층으로 밀착막(67)으로서 형성한다. 밀착막(67)은 Ti막을 스퍼터에 의해 형성하고, 그 위에 TiN막을 MOCVD법에 의해 형성함으로써, 2층 구조로 구성하는 것도 가능하다.
이 경우, TiN막으로부터 탄소를 제거하기 위해, 질소와 수소의 혼합 가스 플라즈마 내에서의 처리가 필요하게 된다. 그러나, 본 실시형태에서는 커패시터 상부 전극(60)의 최상층인 금속막(59)이 수소 배리어 기능을 갖는 Ir막으로 구성하고 있기 때문에, 커패시터 상부 전극(60)이 환원되는 문제는 생기지 않는다.
이 후에, 밀착막(67) 위에 W막(68)을 CVD법에 의해 성장하고, 이것에 의해 비아홀(66a)과 콘택트홀(66b) 안을 W막(68)으로 매립한다. 계속해서, 제4 층간 절연막(66) 위의 W막(68) 및 밀착막(67)을 CMP에 의해 제거한다.
이것에 의해, 콘택트홀(66b) 내에 남겨진 W막(68)을 제6 도전성 플러그(69)로 하고, 또한 비아홀(66a) 안에 남겨진 W막(68)을 비아 플러그(70)로 한다.
다음에, 제4 층간 절연막(66) 위에는, 예컨대 스퍼터법에 의해, 막 두께가 60 ㎚인 Ti막, 막 두께가 30 ㎚인 TiN막, 막 두께가 360 ㎚인 AlCu 합금막, 막 두께가 5 ㎚인 Ti막, 및 막 두께가 70 ㎚인 TiN막을 순차 형성한다. 이 결과, Ti막, TiN막, AlCu 합금막, Ti막 및 TiN막으로 이루어지는 적층막이 형성된다.
다음에, 도 21에 도시하는 바와 같이, 포토리소그래피 기술을 이용하여 적층막을 패터닝한다. 이것에 의해, 적층막으로 이루어지는 배선(제1 금속 배선층)이 형성된다. 즉, 비아 플러그(70)에 접속되는 배선(72)과, 제6 도전성 플러그(69)에 접속되는 도전성 패드(73) 등이 형성된다. 배선(72)은, 콘택트홀(66a)을 통해 상부 전극(61)에 접속되고, 제1, 제2 도전성 산화막(57, 58)에 접속된다. 그 접속은, 전기적인 접속을 포함한다.
그 후, 또한 층간 절연막의 형성, 콘택트 플러그의 형성 및 아래에서 제2∼제5층째 이후의 배선의 형성 등을 행한다. 그리고, 예컨대 TEOS 산화막 및 SiN막으로 이루어지는 커버막을 형성하고 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다. 그것의 상세한 설명은 생략한다.
이상과 같은 구성을 갖는 본 실시형태에 따른 강유전체 커패시터(Q2)의 전기 특성을 이하에 설명한다.
여기서, IrOy의 조성 y=2로서, 제2 도전성 산화막(58)을 IrO2로 구성한다. 성막 온도를 다음 2개의 조건 I, II로 설정하여, IrO2막을 제작하였다.
I. 웨이퍼(실리콘 기판) 온도를 제어하지 않고 초기 상태에서는 실온으로 IrO2막을 성막한다. 즉, 정전 척의 온도 제어를 OFF한다. 이 경우, IrO2막의 성장 과정에서, 웨이퍼의 온도가 서서히 상승한다.(W/OES).
II. IrO2막을 성장할 때의 복수 웨이퍼의 각 온도를 25℃, 50℃, 60℃, 75℃ 및 100℃로 각각 설정하여 복수의 시료를 작성하였다.
이들 조건에 의해 형성된 복수의 강유전체 커패시터(Q2)에 대해서, 도 21에 도시한 1층째의 배선(72)을 형성한 후의 상태에서, 전기 특성을 각각 측정하고, 또한 5층째의 배선(도시 생략)을 형성한 후의 프로세스 아웃 상태의 전기 특성을 측정하였다.
도 22는, 커패시터 상부 전극(61)을 구성하는 제2 도전성 산화막(58), 즉 IrO2막의 성장 온도 조건을 상이하게 한 복수의 강유전체 커패시터(Q2) 각각에 대해서 측정한 스위칭 전하량(반전 전하량)(Qsw)을 나타낸다. 도면 중 W/OES는, 상기 (I)의 조건으로 제2 도전성 산화막(58)을 형성한 경우를 도시한다. 또한, 반전 전하량의 측정 인가 전압을 ±1.8 V로 하였다.
강유전체 커패시터(Q2)의 시료로서 크기가 상이한 2 종류를 작성하였다. 제1 종류는, 평면 형상이 50 ㎛×50 ㎛인 정사각형의 동일한 커패시터를 실리콘 기판(1)에 서로 독립하도록 56개 작성한 디스크리트(Discrete)형 커패시터이고, 그 스위칭 전하량은 QSW(SQ)로서 나타낸다.
제2 종류는, 평면 형상이 0.7 ㎛×0.7 ㎛인 동일한 커패시터를 5152개 밀집시켜 형성하는 셀 영역 56 지점을 작성한 셀 어레이(Cell Array)이고, 그 스위칭 전하량은 QSW(CA)로서 나타낸다.
도 22에 의하면, 제2 도전성 산화막(58)을 구성하는 IrO2막의 성막 온도를 제어하지 않거나, 또는 25℃로 성막한 경우에는, QSW(CA)의 스위칭 전하량이 작아진다. 스위칭 전하량이 작아지는 것은, 제2 도전성 산화막(58)을 구성하는 IrO2막의 성막 온도를 제어하지 않거나, 또는 25℃로 성막한 경우, IrO2막은 비정질형이 되고, 그 후의 열처리에 의해 막 중공 구멍이 발생하기 쉬어지기 때문이다.
예컨대 도 23의 레퍼런스의 강유전체 커패시터에 도시하는 바와 같이, 제2 도전성 산화막(58a)의 성장시에, 온도 제어를 하지 않고, 성막 전력을 변화시켜, 하층부(58b)에 비정질막, 상층부(58c)에 기둥형 구조의 결정막(58c)을 형성한다. 상층부가 결정화되는 이유는, 전력의 변화에 의한 성막 중의 기판 온도의 상승에 의한 것이다. 이 경우, 제2 도전성 산화막(58a)에는 이상 성장이 보이지 않는다.
이와 같은 층 구조를 갖는 제2 도전성 산화막(58a) 위에 Ir 금속막(59)을 형성하고, 또한 Ir 금속막(59) 위에, TiN과 산화 실리콘 TEOS막의 적층 구조의 하드마스크를 형성하면, 하드마스크 성장시의 열처리에 의해 제2층 도전성 산화막(58a) 의 비정질의 하층부(58b)가 결정화된다. 즉, 하층부(58b)인 IrO2의 비정질 부분의 결정이 서서히 성장하고, 결정 사이에 산소 결손 등의 보이드(58v)가 생긴다.
이들 보이드(58v)는 수소나 물 침입 경로가 되기 때문에, 강유전체 커패시터의 위쪽에 다층 배선을 형성하는 공정에서, 제2 도전성 산화막(58a) 및 제1 도전성 산화막에 수소 등이 침입하고, 이것이 강유전체막(57)을 열화하여, 결국에는 전기 특성을 열화시켜 버린다. 또한 다층 배선 공정에서, 강유전체 커패시터에 막 박리가 발생하기 쉬워진다.
또한, 도 20의 (b)에 도시한 바와 같이, 상부 전극(61) 위에 W 플러그(70)를 형성할 때에는, 고온, 환원 분위기로 W막을 성막해야 한다. 그 성막시에 발생하는 수소는, W 플러그의 글루막인 TiN에 의해 대부분은 블록화되는 것이지만, 수소가 과잉 공급되면 TiN의 블록을 통과하여, 수소가 커패시터 상부 전극(61)에 진입해 오고, 커패시터 상부 전극의 IrOx를 환원하여 체적 수축(슈링크)을 일으키며, W 플러그(70)의 글루막(67)과 커패시터 상부 전극(61) 사이에 공극이 생긴다. 이 때문에, 커패시터 상부 전극(61)의 콘택트 저항이 불안정해진다.
5층째의 배선을 형성한 후의 레퍼런스의 강유전체 커패시터의 TEM 사진을 도 24에 도시한다. 상부 전극의 2층째 IrO2에 대량의 구멍이 보인다. 이들 구멍은 내수소나 물의 능력이 낮고, 그 후의 공정에서 강유전체막에 열화를 발생시킨다.
이것에 대하여, 본 발명의 실시형태에서는, 도 25의 (a)에 도시하는 바와 같이, 제2 도전성 산화막(58)은, 성막 온도가 50℃∼75℃로 제어되어 안정적인 미세 결정 IrO2이 된다. 미세 결정 IrO2은, 입경 20 ㎚∼50 ㎚ 정도의 작은 결정립이 돌담형 또는 기둥형으로 균일하게 접합하여 존재하고, 산소 결손의 보이드(58v)는 적다. 이 때문에, 제2 도전성 산화막(58) 내의 수소나 물의 침입 경로는 매우 좁거나 또는 거의 존재하지 않는다.
따라서, 금속막(59)을 투과하여 수소가 제2 도전성 산화막(58)에 들어가도, 제1 도전성 산화막(57)에서 수소나 물을 원활하게 투과시키지 않아, 강유전체막(56)의 열화가 억제된다. 제2 도전성 산화막(58) 내의 미세 결정은, 그 후의 열처리에 의해 결정화되고 도 25의 (b)에 도시하는 바와 같이 거의 기둥형이 된다.
본 실시형태에 따른 제2 도전성 산화막(58)을 구성하는 IrO2는, 제1 실시형태에서 도 8∼도 11에 도시한 바와 같이, 성막 온도가 100℃ 이상이 되면, IrO2는 성장시에 결정 또는 결정과 미세 결정이 혼재하기 때문에, 이상 성장하기 쉬워진다. IrO2막중에 구멍 또는 이상 성장이 존재하는 경우, 커패시터의 내공정 열화 능력은 약해진다.
한편, IrO2의 성막 온도가 60℃ 부근인 경우에, IrO2는 입경이 35 ㎚∼45 ㎚의 균일한 미세 결정이고, 그 후에 열처리하여도, 균일한 돌담형 또는 기둥형의 결정이 되기 때문에, 내공정 열화 능력이 강해진다.
이상의 이유에 의해, 도 22에서, 60℃ 부근의 온도로 성막한 제2 도전성 산화막(58)의 커패시터 스위칭 전하량이 가장 커진다. 또한, 동일한 조건으로 성막한 커패시터의 전기 특성은 프로세스 아웃에서도 변하지 않는 결과를 얻을 수 있었다.
또한, 그 스위칭 전하량의 애시메트리(asymmetry)를 도 26에 도시한다. 도 26에 의해, 50℃ 이상 성막한 커패시터의 애시메트리가 작아진다. 즉, 히스테리시스의 시프트가 적고, 커패시터의 내임프린트(imprint-resistant) 특성을 향상시킬 수 있다.
스위칭 전하량(Qsw)은, 도 27을 참조하여 Qsw=[(N-U)+(P-D))/2]로 나타내고, 애시메트리(Assy)는 Assy=[(N-U)-(P-D)/2]로 나타낸다.
강유전체 메모리에서의 강유전체 커패시터의 인가 전압과 반전 전하량(QSW)과의 관계를 측정한 바, 도 26에 도시하는 특성 결과가 되었다. 도 28의 (a)는, 상술한 디스크리트 구조의 강유전체 커패시터의 특성이고, 도 28의 (b)는, 상기한 셀 어레이 구조의 강유전체 커패시터의 특성도이다.
도 28의 (a), (b)에 의해, 50℃∼75℃로 성막한 제2 도전성 산화막의 커패시터로서는, 인가 전압의 저전압으로부터 포화 전압에 걸쳐, 높은 반전 전하량(QSW)을 얻을 수 있고, 그 경사가 커져 있는 것을 알 수 있다. 이것은, 50℃∼75℃로 성막한 제2 도전성 산화막의 강유전체 커패시터가 공정 열화에 강하고, 저전압 동작의 강유전체 메모리에 매우 적합한 것을 나타내고 있다.
이상의 결과로부터, 본 실시형태에서는, 강유전체막(55) 위에 IrOx로 이루어지는 제1 도전성 산화막(56)은, 상부 전극(61)과 강유전체막(55)의 계면을 개선한다. 또한, 제1 도전성 산화막(58) 위에 산화도가 높은 미세 결정의 IrOy로 이루어지는 제2 도전성 산화막(58) 내에서는 구멍이 잘 형성되지 않고, 상부 전극(61) 내의 IrOy이 약해지는(구멍) 현상의 발생을 막는다.
이것에 의해 그 후의 공정에 의한 제2 도전성 산화막(58)의 막질 열화가 억 제되고, 산화이리듐의 이상 성장을 없애, 깨끗한 결정화 상부 전극을 얻을 수 있었다. 그리고, 이러한 강유전체 커패시터는 차세대 저전압으로 동작하는 강유전체 메모리에 매우 적합하다.
(제3 실시형태)
도 29, 도 30은, 본 발명의 제2 실시형태에 따른 강유전체 메모리(반도체 장치) 및 그 제조 방법을 도시하는 단면도이다. 또한 도 29, 도 30에서, 도 12∼도 21과 동일 부호는 동일한 요소를 나타내고 있다.
우선, 도 13의 (a)에 도시한 바와 같이, 제2 층간 절연막(47) 위에 도전성 플러그(51, 52)를 형성할 때까지는, 제2 실시형태와 동일한 프로세스로 한다. 도전성 플러그(51, 52)를 형성하기 위한 CMP에 의하면, 일반적으로 도전성 플러그(51, 52) 상면의 높이가 제2 층간 절연막(47)의 상면보다 낮아지고, 도전성 플러그(51, 52) 주위의 제2 층간 절연막(47)에 리세스가 형성되기 쉽다. 리세스의 깊이는 20 ㎚∼50 ㎚이고, 전형적으로는 약 50 ㎚ 정도이다.
리세스는, 제2 층간 절연막(47) 위에 순서대로 형성되는 하지 도전막(53)으로부터 강유전체막(56)까지의 복수의 막 각각의 면 배향에 영향을 부여하지만, 그 영향은 이하와 같은 공정에 의해 저감된다.
그래서 다음에, 도 29의 (a)에 도시하는 바와 같이, 제2 층간 절연막(47) 표면을 암모니아(NH3) 플라즈마로 처리하고, 제2 층간 절연막(47) 표면의 산소 원자에 NH기를 결합시킨다.
NH기가 결합된 제2 층간 절연막(47) 표면에서는, 그 위에 하지 도전막(53)을 구성하는 Ti 원자를 퇴적할 때에, Ti 원자는 제2 층간 절연막(47)의 산소 원자에 잘 포획되지 않게 되고, 제2 층간 절연막(47) 표면을 자유롭게 이동할 수 있다. 그 결과, 도 29의 (b)에 도시하는 바와 같이, (002) 배향에 자기 조직화된 Ti막(53a)이 제2 층간 절연막(47) 위에 형성된다.
상기한 암모니아 플라즈마 처리는, 예컨대 실리콘 기판(30)에 대하여 약 9 ㎜(350 mils) 이격된 위치에 대향 전극(도시 생략)을 갖는 평행 평판형의 플라즈마 처리 장치를 사용한다. 그리고 266 Pa(2 Torr)의 압력으로 조정되고, 400℃의 기판 온도로 유지된 처리 용기중에 암모니아 가스를 350 sccm의 유량으로 공급하며, 실리콘 기판(30)측에 13.56 MHz의 고주파를 100 W의 전력으로, 또한 대향 전극에 350 kHz의 고주파를 55 W의 전력으로, 60초간 공급함으로써 실행할 수 있다.
또한, Ti막의 형성 조건은, 예컨대 실리콘 기판(30)과 Ti 타겟 사이의 거리를 60 ㎜로 설정한 스퍼터 장치중에서, 0.15 Pa의 Ar 분위기, 20℃의 기판 온도로 설정하고, 2.6 ㎾의 스퍼터 DC 전력을 타겟·기판 사이에 35초간 더 공급한다. 이것에 의해, 강한 (002) 배향의 Ti막(53a)이 제2 층간 절연막(47) 위에 형성된다. Ti막(53a)은 예컨대 100 ㎚의 두께로 형성된다.
다음에, 질소 분위기에 실리콘 기판(30)을 두고, 기판 온도 650℃, 60초의 조건으로, RTA에 의한 열처리를 행함으로써, Ti막(53a)을 질화시킨다. 이것에 의해, 도 30의 (a)에 도시하는 바와 같이, 제2 층간 절연막(47) 위에는, (111) 배향의 TiN으로 이루어지는 하지 도전막(53)이 형성된다. 하지 도전막(53)의 두께는 100 ㎚∼300 ㎚이 바람직하다. 본 실시형태에서는, 그 두께는 약 100 ㎚가 된다.
또한, 하지 도전막(53)은 질화티탄막에 한정되지 않고, 텅스텐막, 실리콘막, 및 구리막 중 어느 하나를 하지 도전막(53)으로서 형성하여도 좋다.
그런데, 리세스(47r)의 깊이나 Ti막(53a)의 형성 조건에 의해서는, TiN으로 이루어지는 하지 도전막(53)의 상면에는 오목부가 형성된다. 도 30의 (b)에서는 그 오목부가 나타나 있다. 이러한 오목부는, 하지 도전막(53)의 위쪽에 형성되는 강유전체막(56)의 결정성을 열화시킬 우려가 있다.
그래서, 본 실시형태에서는, 도 30의 (b)에 도시하는 바와 같이, CMP법에 의해 하지 도전막(53)의 상면을 연마하고 평탄화하며, 상기한 오목부를 제거한다. 이 CMP에서 사용되는 슬러리는 특별히 한정되지 않지만, 본 실시형태에서는 Cabot Microelectronics Corporation제의 SSW2000(상품명)을 사용한다.
CMP에 의해 처리되어 하지 도전막(53)의 두께는, 연마 오차에 기인하여, 실리콘 기판(30) 면내나, 실리콘 기판(30)마다 변동된다. 그 변동을 고려하여, 본 실시형태에서는 연마 시간을 제어함으로써, CMP 후의 하지 도전막(53) 두께의 목표값을 50 ㎚∼100 ㎚, 보다 바람직하게는 50 ㎚로 한다.
연마된 채의 상태에 있는 하지 도전막(53)의 상면은 연마에 의해 왜곡된 상태가 되기 쉽다. 그리고, 결정에 왜곡이 발생하고 있는 하지 도전막(53)의 위쪽에 커패시터의 하부 전극(55)을 형성하면, 그 왜곡을 하부 전극(55)이 골라내어 그 결정성이 열화되고, 더 나아가서는 그 위의 강유전체막(56)의 강유전체 특성이 열화하게 된다.
그래서, 도 30의 (b)에 도시하는 바와 같이, 하지 도전막(53)의 연마면을 NH3 플라즈마에 노출시킴으로써, 하지 도전막(56) 결정의 왜곡이 하지 도전막(53) 위쪽에 형성되는 막에 전해지지 않도록 한다.
이것에 의해, 하지 도전막(53)의 상면에서는, 그 후에 형성되는 산소 확산 배리어막(54)을 구성하는 원소가 이동하기 쉬워지고, 산소 확산 배리어막(54)의 결정 방위가 양호해진다. 따라서, 산소 확산 배리어막(54) 위의 하부 전극(55), 강유전체막(56)의 강유전체 특성이 양호해진다.
이상과 같이, 하지 도전막(53)의 연마면을 NH3 플라즈마에 노출한 후의 프로세스는, 제2 실시형태와 동일한 공정이 된다.
따라서, 본 실시형태에 의하면, 하지 전극(55), 강유전체막(56)의 결정 방위를 개선하는 것 이외에, 제2 실시형태와 동일한 효과를 얻을 수 있다.
(제4 실시형태)
도 31, 도 32는, 본 발명의 제4 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 단면도이다. 또한 도 31, 도 32에서, 도 12∼도 21과 동일한 부호는 동일한 요소를 나타내고 있다.
우선, 도 30의 (a)에 도시한 바와 같이, 제2 층간 절연막(47) 위에 하지 도전막(53)을 형성할 때까지의 공정은, 제3 실시형태와 마찬가지이다.
이 후에, 도 31의 (a)에 도시하는 바와 같이, 하지 도전막(53)을 CMP법에 의해 연마하고, 그 하지 도전막(53)을 플러그(51, 52) 위와 그 주변의 리세스(47r)에 만 남긴다.
이 후에, 도 31의 (b)에 도시하는 바와 같이, 암모니아 플라즈마를 도전성 플러그(51, 52) 위의 하지 도전막(35)과 제2 층간 절연막(47)에 실시한다.
이것에 의해, 도 32의 (a)에 도시하는 바와 같이, 하지 도전막(53) 및 제2 층간 절연막(47) 위에 형성되는 산소 확산 배리어층(54)의 결정 방위는 양호해지고, 제3 실시형태와 마찬가지로, 그 위에 형성되는 하부 전극막(55), 강유전체막(56)의 결정 방위도 양호해진다.
이상과 같이, 하지 도전막(53) 및 제2 층간 절연막(47)의 연마면을 NH3 플라즈마에 노출한 후의 프로세스는, 제3 실시형태와 동일한 공정을 경유하여, 도 32의 (b)에 도시하는 바와 같은 구조의 반도체 장치가 형성된다.
(제5 실시형태)
도 33, 도 34는 본 발명의 제4 실시형태에 따른 반도체 장치의 형성 공정을 도시하는 단면도이다. 또한 도 33, 도 34에서, 도 12∼도 21과 동일한 부호는 동일한 요소를 나타내고 있다.
우선, 도 12의 (a)에 도시하는 바와 같이, 실리콘 기판(30) 위에 STI(31), p웰(32)을 형성한 후에, 제1 층간 절연막(42)을 형성할 때까지의 공정은, 제1 실시형태와 마찬가지이다.
그 후에, 도 33의 (a)에 도시하는 바와 같이, 포토리소그래피법에 의해 커버 절연막(41)과 제1 층간 절연막(42)을 패터닝하여, p웰(32)의 양측 근처의 제2, 제3 소스/드레인 확산 영역(37, 38) 각각을 노출하는 제2, 제3 콘택트홀(42b, 42c)을 형성하고, 이들 안에 도전성 플러그(45b, 45c)를 형성한다.
도전성 플러그(45b, 45c)의 형성 방법은 제1 실시형태와 마찬가지이다. 계속해서, 제1 층간 절연막(42) 위에 직접 하지 도전막(53)을 형성하고, 그 위에 산소 확산 배리어막(54)을 형성한다.
하지 도전막(53)의 형성에 대해서는, 제3, 제4 실시형태와 동일한 방법을 채용하여도 좋다.
계속해서, 도 33의 (b)에 도시하는 바와 같이, 제2 실시형태와 동일한 프로세스에 의해 하지 도전막(53)의 형성으로부터 제1 층간 절연막(64)까지의 구조를 형성한다.
다음에, 도 34의 (a)에 도시하는 바와 같이, p웰(32)의 중앙 근처에 있는 소스/드레인 영역(36) 위의 제3 층간 절연막(64)으로부터 커버 절연막(41)을 포토리소그래피법에 의해 부분적으로 에칭하여 콘택트홀(64a)을 형성한다. 그 후에, 콘택트홀(64a) 안에 도전성 플러그(79)를 매립한다. 도전성 플러그(79)는, 제2 실시형태의 제4 도전성 플러그(69)의 형성과 동일한 방법에 의해 형성된다.
또한, 제2 실시형태와 같은 방법에 의해 비아홀(64b)을 강유전체 커패시터(Q2) 위에 형성한다.
이후에, 도 34의 (b)에 도시하는 바와 같이, 비아홀(64a) 내를 통해 커패시터 상부 전극(61)에 접속되는 배선(72)을 제3 층간 절연막(64) 위에 형성한다.
이상의 실시형태에 의하면, 제3 층간 절연막(64)에는 1회의 도전성 플러그(79)의 형성 공정만으로 끝냄으로써, 제2 실시형태에 비해 공정이 줄어든다.
또한, 상기한 실시형태에서는, 강유전체막으로서는, PZT를 사용했지만, 예컨대 열처리에 의해 결정 구조가 Bi 층상 구조 또는 페로브스카이트 구조가 되는 막을 형성하여도 좋다. 이러한 막으로서는, PZT막 이외에, La, Ca, Sr 및/또는 Si 등을 미량 도핑한 PZT, SBT, BLT 및 Bi계 층상 화합물 등의 일반식 XYO3(X, Y는 원소)으로 나타내는 막을 들 수 있다. 또한, 강유전체막은 졸-겔법, 유기 금속 분해법, CSD(Chemical Solution Deposition)법, 화학 기상 증착법, 에피텍시얼 성장법, 스퍼터법 또는 MOCVD법 중 어느 하나의 방법으로 형성된다.
(제6 실시형태)
본 발명의 제6 실시형태에 따른 반도체 장치의 형성 공정은, 강유전체 커패시터의 상부 전극을 제외하고 제2 실시형태와 거의 동일한 공정을 채용한다. 그래서, 이하에 상부 전극의 형성 공정을 설명한다.
우선, 도 14의 (a)에 도시하는 바와 같은 실리콘 기판(30)의 위쪽에 강유전체막(56)을 형성할 때까지의 공정은, 제2 실시형태에 따른다.
다음에, 도 35의 (a)에 도시하는 바와 같이, 강유전체막(56) 위에 제1 도전성 산화막(57)을 형성한다. 제1 도전성 산화막(57)의 형성에 있어서는, 우선 강유전체막(56) 위에, 두께가 20 ㎚∼70 ㎚, 예컨대 25 ㎚ 또는 50 ㎚로서 성막 시점에서 결정화하는 IrOx막을 스퍼터법에 의해 형성한다. 그 성막 조건에 대해서, 예컨 대 성막 온도를 300℃로 하고, 성막 가스로서 Ar 및 O2를 이용하여, Ar의 유량을 140 sccm, O2의 유량을 60 sccm으로 설정하며, 스퍼터 전력을 예컨대 1 ㎾ 정도로 한다.
제1 도전성 산화막(57)을 형성할 때에는, 실리콘 기판(30)을 정전 척을 이용하여 웨이퍼 스테이지에 고정시키지 않는다.
이어서, 실리콘 기판(30)을 RTA법으로 열처리한다. 이 열처리는 강유전체막(56)을 완전히 결정화시키고, 강유전체막(56)을 구성하는 PZT막중의 산소 결손을 보상하는 동시에, 플라즈마 손상을 받은 제1 도전성 산화막(56)의 막질도 회복할 수 있다. RTA법의 조건에 대해서는, 가열 분위기 내에 놓이는 기판 온도를 725℃로 설정하고, 가열 분위기 내에 산소를 유량 200 sccm, Ar을 유량 1800 sccm으로 도입하며, 추가로 열처리 시간을 60초간으로 한다.
계속해서, 도 35의 (b)에 도시하는 바와 같이, IrOx의 제1 도전성 산화막(57) 위에 IrOy의 제2 도전성 산화막(58)을 스퍼터법에 의해 50 ㎚∼200 ㎚의 두께, 바람직하게는 100 ㎚∼180 ㎚의 두께, 보다 바람직하게는 125 ㎚ 이상, 150 ㎚ 이하의 두께로 형성한다. 이때, 성막 온도를 30℃ 이상, 100℃ 이하의 온도 범위, 바람직하게는 50℃ 이상, 75℃ 이하의 범위 내, 보다 바람직하게는 60℃로 설정한다. 제2 도전성 산화막(58)은, 성막 시점에서 IrOy가 미세 결정화되어 돌담형 또는 기둥형으로 다수 결합하고 있는 것이 바람직하다.
여기서, 성막 온도를 예컨대 60℃로 설정하기 위해, 실리콘 기판(30)을 정전 척(ES)으로 고정한다.
이상의 조건으로 형성된 IrOy로 이루어지는 제2 도전성 산화막(58)은, 이상 산화가 없고, 깨끗한 결정막이 된다. 이 때, 공정 열화를 억제하기 위해, 제1 실시형태와 마찬가지로, IrOy막은 IrO2의 화학 양론 조성에 가까운 조성을 갖기 때문에, 수소에 대하여 촉매 작용이 잘 생기지 않고, 수소 라디칼에 의한 강유전체막(56)의 환원이 억제되며, 커패시터의 수소 내성이 향상한다.
또한, 제1, 제2 도전성 산화막(57, 58)을 제2 실시형태에 나타낸 재료 또는 적층 구조로 구성하여도 좋다. 또한, 강유전체막(56), 제1, 제2 도전성 산화막(57, 58)의 형성에 대해서는, 제1 실시형태에 나타낸 제2∼제5 예의 공정을 포함하는 방법을 채용하여도 좋다.
다음에, RTA법에 의해 실리콘 기판(30)을 열처리한다. 그 조건으로서, 예컨대 기판 온도를 700℃로 설정하고, 산소를 유량 20 sccm, Ar을 유량 2000 sccm로 도입하는 분위기 내에서 기판의 열처리 시간을 60초간으로 한다. 이 열처리에 의하면, 강유전체막(56) 및 제1, 제2 도전성 산화막(57, 58)의 밀착성이 향상하고, 제2 도전성 산화막(58)의 결정성을 보다 안정시켜, 산소 결손 등의 결함을 없앤다.
계속해서, 도 35의 (c)에 도시하는 바와 같이, IrOy로 이루어지는 제2 도전성 산화막(58) 위에, 두께가 50 ㎚∼150 ㎚의 Ir 또는 Ru 등의 귀금속 또는 귀금속 함유 재료로 이루어지는 금속막(59)을 형성한다. Ir의 경우, 예컨대 기판 온도를 400℃로 설정하고, 성막 분위기 내에서 Ar을 유량 199 sccm으로 도입하는 스퍼터법에 의해 형성한다.
이상의 금속막(59), 제2 도전성 산화막(58) 및 제1 도전성 산화막(57)은 강유전체 커패시터의 상부 전극(61) 중 적어도 일부를 구성한다.
그 후의 공정은, 제2 실시형태와 동일한 방법을 채용한다.
다음에, 상부 전극을 구성하는 제2 도전성 산화막(58)의 막 두께에 대해서, 종래와의 비교에 있어서 설명한다.
우선, 강유전체 커패시터를 구성하는 상부 전극에 대해서 종래 기술과 본 실시형태를 비교하기 위해 총 4종류의 제1∼제4 상부 전극을 각각 상이한 웨이퍼 위에 형성하였다.
제1 상부 전극은, 상기한 특허문헌 2에 기재된 조건에 의해 형성된다. 그 방법은, 제1 도전성 산화막이 되는 IrOx를 본 실시형태에 나타낸 것과 같은 조건으로 50 ㎚의 막 두께로 형성한 후에 열처리하고, 그 후에 제2 도전성 산화막이 되는 IrOy를 형성한다고 하는 공정을 갖고 있다. 이 경우, 성막 챔버 안에서는, 기판을 정전 척하지 않고 스테이지에 얹는다.
IrOy의 형성 공정은, 우선 Ar의 유량을 100 sccm, O2의 유량을 100 sccm, 성막 전력을 1 ㎾로 설정하여 75 ㎚의 두께로 형성한 후에, 그 성막 전력을 2 ㎾로 변경하여 25 ㎚의 두께로 형성한다고 하는 2단계로 구성된다. 이것에 의해 총 100 ㎚ 두께의 제2 도전성 산화막을 형성한다.
성막 도중에서 성막 전력을 올리는 것은, 두께 100 ㎚의 IrOy막 모두를 성막 전력 1 ㎾로 하여 성막하면, IrOy의 산화도가 높아지기 때문에 표면이 이상 성장해 버리기 때문이다.
종래 방법에서는, IrOy막의 형성시에, 정전 척을 동작시키지 않고 기판이 웨이퍼 스테이지에 얹어져 있기 때문에, 기판 온도는 성막중에 상승한다. 예컨대 2단계의 조건으로 두께 100 ㎚의 IrOy막을 성장한 후에는 성막용 플라즈마의 영향으로 기판 온도는 100℃ 이상이 된다.
그 후, 제2 실시형태와 동일한 방법으로 열처리를 수행하고, 추가로 제2 도전성 산화막 위에 Ir의 제3 도전성막을 100 ㎚의 두께로 형성한다.
이러한 방법으로 형성한 제1 상부 전극은, 두께 50 ㎚의 IrOx막과, 두께 100 ㎚의 IrOy막과, 두께 100 ㎚의 Ir막을 순서대로 형성하여 구성되고, 그 전체 막 두께는 250 ㎚가 된다.
제2, 제3 및 제4 상부 전극 각각은, 본 실시형태에 따른 반도체 장치 내의 강유전체 커패시터를 구성한다.
제2 상부 전극은, 두께 50 ㎚의 IrOx막과, 두께 100 ㎚의 IrOy막과, 두께 100 ㎚의 Ir막을 순서대로 형성하여 구성된다.
제3 상부 전극은, 두께 25 ㎚의 IrOx막과, 두께 125 ㎚의 IrOy막과, 두께 100 ㎚의 Ir막을 순서대로 형성하여 구성된다.
제4 상부 전극은, 두께 25 ㎚의 IrOx막과, 두께 150 ㎚의 IrOy막과, 막 두께 75 ㎚의 Ir막을 순서대로 형성하여 구성된다.
이상의 제2∼제4 상부 전극의 총 막 두께는 제1 상부 전극의 총 막 두께와 동일해지지만, IrOy막 형성시에, 정전 척에 의해 웨이퍼 스테이지에 유지되어 기판의 온도가 제2 실시형태에 나타낸 60℃가 되기 때문에, 제2∼제4 상부 전극의 IrOy막은, 제1 상부 전극의 IrOy막과는 막질이 상이하다. 즉, 정전 척을 온으로 하여 사용하면 IrOy막 형성시의 성막 온도의 상승이 억제된다.
이상 4종류의 상부 전극을 형성한 후에, 제2 실시형태에 나타낸 바와 마찬가지로, 각 웨이퍼 위에서 금속막(59)의 형성으로부터 5층 구조의 금속 배선 형성까지의 공정을 실시하여, 프로세스 아웃 후에 모니터를 측정하였다.
측정 대상이 되는 모니터는 4종류의 강유전체 커패시터로서, 각각 상이한 웨이퍼에 복수 형성되어 있다. 제1 모니터의 강유전체 커패시터는 제1 상부 전극을 가지며, 제2 모니터의 강유전체 커패시터는 제2 상부 전극을 가지며, 제3 모니터의 강유전체 커패시터는 제3 상부 전극을 가지며, 제4 모니터의 강유전체 커패시터는 제4 상부 전극을 갖고 있다. 이들 모니터는, 각각 0.7 ㎛×0.7 ㎛의 평면 형상으로서 공정 열화하기 쉬운 단일 비트 모니터이다.
각 웨이퍼의 복수 지점에 형성된 복수의 모니터, 즉 복수의 강유전체 커패시터의 반전 전하량의 측정 결과의 분포를 웨이퍼마다 도 36a, 도 36b, 도 36c, 도 36d에 도시한다. 또한, 이들 반전 전하량의 각 웨이퍼면내 분포의 중심값과 중심값 ±3σ(표준 편차)의 비교 결과를 도 37에 도시한다.
도 36a, 도 37에 도시하는 바와 같이, 종래 방법으로 형성한 제1 상부 전극을 갖는 복수의 제1 모니터 각각의 단일 비트 반전 전하량(QSW0)은 매우 낮고, QSW0의 웨이퍼면내 분포의 변동도 크다. 이것은, 제1 상부 전극의 내공정 열화 능력이 낮기 때문이다.
내공정 열화 능력이 낮으면, 커패시터 형성 후의 다층 배선 구조의 형성 공정에서, 층간 절연막에 포함되는 물 또는 수소가 제1 상부 전극에 침입하고, 그 아래의 강유전체막의 강유전성을 더 파괴하게 된다. 이것에 의해, 제1 모니터에 대해서는, 웨이퍼면내의 반전 전하량(QSW0)은 전체적으로 작고, 또한 웨이퍼에서 15 μC/cm2 미만의 모니터가 절반 정도 존재한다.
한편, 본 실시형태에 따른 복수의 제2 모니터 각각의 단일 비트 반전 전하량(QSW0)은, 도 36b, 도 37에 도시하는 바와 같은 특성이 되고, 종래 구조의 제1 모니터의 특성에 비해 대폭 향상하고 있다. 그러나, 단일 비트 반전 전하량의 면내 분포를 도시하는 도 36b를 보면, 단일 비트 반전 전하량(QSW0)이 15 μC/cm2 미만인 작은 모니터가 아직 약간 존재한다.
본 실시형태에 따른 복수의 제3 모니터 각각의 단일 비트 반전 전하량(QSW0)은, 도 36c, 도 37에 도시하는 바와 같은 특성이 되고, 단일 비트 반전 전하량의 면내 분포, 중심값 모두 제2 모니터의 특성에 비해 향상하고 있다. 또한, 도 36c에서 단일 비트 반전 전하량(QSW0)은 모든 영역에서 20 μC/cm2 이상이고, 25 μC/cm2 미만인 영역이 하나만 존재한다.
이것은, 제3 모니터의 상부 전극의 IrOx막을 제2 모니터의 IrOx막보다 얇게 함으로써, IrOx막 형성 후의 열처리시에 IrOx막과 강유전체막의 계면에 산소를 많이 공급할 수 있는 것과, IrOy막의 막 두께를 제2 모니터의 막 두께보다 두꺼운 125 ㎚로 함으로써 촉매 효과를 저감할 수 있는 것에 기인한다고 생각된다.
따라서, IrOx의 제1 도전성 산화막을 가능한 한 얇게 하고, IrOy의 제2 도전성 산화막을 가능한 한 두껍게 형성하는 것이 바람직하다. 그러나, 제2 도전성 산화막이 너무 두꺼우면 반대로 열화가 생기기 쉬워진다. 이와 같은 상부 전극의 구성을 채용함으로써, 단일 비트 모니터의 반전 전하량(QSW0)은 통상의 셀 어레이와 같은 수준이 되고, 공정 열화는 거의 보이지 않는다.
본 실시형태에 따른 복수의 제4 모니터 각각의 단일 비트 반전 전하량(QSW0)은, 도 36d, 도 37에 도시하는 바와 같은 특성이 되고, 웨이퍼 위의 각 단일 비트 반전 전하량(QSW0)의 중심값은 제3 모니터와 거의 동일하게 되어 있다. 그러나, 단일 비트 반전 전하량의 면내 분포를 도시한 도 36d를 보면, 반전 전하량(QSW0)이 25 μC/cm2∼30 μC/cm2 미만인 작은 제4 모니터는 하나뿐이고, 그 외는 모두 30 μC/cm2 이상, 45 μC/cm2 이하로 커져 있다.
또한, 제4 모니터는, 도 37에 도시하는 바와 같이, 도 3 모니터에 비해 ±3σ이 작아져 있다. 3σ가 작다는 것은, 제3 모니터에 비해, 제4 모니터의 단일 비트 반전 전하량(QSW0)의 웨이퍼면내 분포의 변동이 개선되어 있는 것을 의미한다.
이상의 것으로부터, 제4 모니터에 의하면, 웨이퍼면 전체의 커패시터 특성의 열화가 더 억제되고, 이것에 의해 디바이스의 단일 비트 불량 문제를 저감할 수 있으며, 수율 및 리텐션 특성을 대폭 향상시킬 수 있다. 따라서, 제4 모니터의 형성 조건 및 그 구성의 채용은 강유전체 커패시터의 제조에 매우 유효한 방법 및 구조라고 할 수 있다.
그런데, 제4 모니터에 있어서, 제2 도전성 산화막을 구성하는 IrOy의 두께는 150 ㎚이고, 그 이상 두꺼워지면, IrOy막 표면이 이상 성장하기 쉬워진다. IrOy막 표면에 이상 성장이 발생하면 내공정 열화 능력이 낮아진다.
이것을 개선하는 방법은, IrOy를 스퍼터의 성막 전력 1 ㎾로 150 ㎚의 두께로 성막한 후에, 성막 전력을 2 ㎾로 변경하여 산화도를 약간 낮추는 방법이 있다. 이것에 의하면, 내공정 열화 능력을 갖는 IrOy의 제2 도전성 산화막 두께의 상한은 더 두꺼워진다. 그러나, 상부 전극이 너무 두꺼워지면 에칭이 어려워지기 때문에, 그 막 두께의 상한은 200 ㎚ 정도, 바람직하게는 180 ㎚이다.
이상의 결과로부터, 정전 척에 의해 유지된 실리콘 기판(40)의 위쪽에 형성되는 제2 도전성 산화막(58)의 두께는 50 ㎚∼200 ㎚, 바람직하게는 100 ㎚∼180 ㎚가 바람직하고, 보다 최적의 조건은 125 ㎚∼150 ㎚라고 생각된다.
제2∼제4의 상부 전극과 동일한 조건, 특히 제3, 제4 상부 전극과 동일한 조건으로 성막한 상부 전극(58)은, 형성 후의 각 공정에서의 열화를 종래보다 대폭 억제할 수 있고, 디바이스의 수율, 리텐션 특성을 대폭 향상시킬 수 있다.
다음에, 막 두께가 상이한 제2 도전성 산화막(58)인 IrOy막 표면을 금속 현미경에 의해 관찰한 화상의 사진을 도 38의 (a)∼(d)에 도시한다. 이들 막 두께는 125 ㎚, 150 ㎚, 210 ㎚이다.
도 38의 (a), (b)는 각각 두께 125 ㎚, 150 ㎚의 IrOy막 표면을 도시하고, 특별히 이상은 보이지 않는다. 또한, 도 38의 (c)는 두께 160 ㎚의 IrOy막 표면을 도시하고, 약간 이상이 보인다. 도 38의 (d)는 두께 210 ㎚의 IrOy막 표면을 도시하고, 이상 산화가 발생하고 있다.
이와 같은 실험 결과로부터, 도전성 귀금속 산화막의 막 두께로서 125 ㎚∼150 ㎚를 선택하는 것은, 양호한 결정의 제2 도전성 산화막(58)을 얻기 위해 유효한 것을 알 수 있다.
이상 설명한 실시형태는 전형예로서 든 것에 지나지 않고, 그 각 실시형태의 구성 요소를 조합시키는 것, 그 변형 및 배리에이션은 당업자에 있어서 명백하며, 당업자이면 본 발명의 원리 및 청구의 범위에 기재한 발명의 범위를 일탈하지 않고 전술의 실시형태의 여러 가지의 변형을 행할 수 있는 것은 명백하다.

Claims (20)

  1. 반도체 기판과, 상기 반도체 기판 위에 형성된 강유전체 커패시터로 이루어지는 반도체 장치에 있어서,
    상기 강유전체 커패시터는, 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극으로 이루어지고,
    상기 상부 전극은,
    조성 파라미터 x1을 사용하여 화학식 AOx1(A: 금속 원소, O: 산소)로 나타내고 실제 조성을 조성 파라미터 x2를 사용하여 화학식 AOx2로 나타내는 제1 산화물로 이루어지는 제1 층과,
    상기 제1 층 위에 형성되며, 조성 파라미터 y1을 사용하여 화학식 BOy1로 나타내고 실제 조성을 조성 파라미터 y2를 사용하여 화학식 BOy2(B: 금속 원소)로 나타내는 제2 산화물로서, 돌담형 또는 기둥형의 결정으로 이루어지고, 상기 제1 층보다 산화 비율이 높게 구성되며, 상기 조성 파라미터 x1, x2, y1 및 y2 사이에는, 관계 y2/y1>x2/x1이 성립하는 제2 층
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 층을 구성하는 상기 금속 원소 A는, 상기 제2 층을 구성하는 상기 금속 원소 B와 동일한 금속 원소에 의해 구성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 층을 구성하는 상기 금속 원소 A와 상기 제2 층을 구성하는 상기 금속 원소 B는 상이한 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 층 위에 형성되고, 귀금속막 또는 귀금속을 포함하는 합금 또는 이들의 산화물로 이루어지는 제3 층을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1 층을 구성하는 상기 금속 원소와 상기 제3 층을 구성하는 금속 원소는 동일한 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 반도체 기판의 위쪽에는, 상기 강유전체 커패시터를 덮도록 다층 배선 구조가 설치되고, 상기 제2 층이 상기 다층 배선 구조 중 배선 패턴과, 콘택트홀을 통해 접속되는 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 층의 막 두께는, 상기 제2 층의 막 두께보다 얇은 것을 특징으로 하는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제2 층의 막 두께는 125 ㎚ 이상 150 ㎚ 이하인 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판 위에 하부 전극을 형성하는 공정과,
    상기 하부 전극 위에 강유전체막을 퇴적하는 공정과,
    상기 강유전체막 위에 제1 도전성 산화막을 퇴적하는 공정과,
    상기 제1 도전성 산화막 위에 제2 도전성 산화막을 퇴적하는 공정을 포함하고,
    상기 제1 도전성 산화막을 퇴적하는 공정에서는, 상기 제2 도전성 산화막의 퇴적 공정에서 보다 불활성 가스 유량에 대한 산소 유량의 비율이 작은 조건하에서 실행하며,
    상기 제2 도전성 산화막을 퇴적하는 공정에서는, 산화물이 돌담형 또는 기둥형으로 미세 결정화되는 범위 내에서 상기 반도체 기판의 온도를 제어하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 제2 도전성 산화막 위에, 귀금속막 또는 귀금속을 포함하는 합금 또는 이들의 산화물로 이루어지는 제3 층을 퇴적하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제9항에 있어서, 상기 강유전체막을 퇴적하는 공정 후이며, 상기 제1 도전성 산화막을 퇴적하는 공정 전에, 불활성 가스와 산화성 가스의 혼합 분위기 내에서, 제1 온도로 상기 강유전체막을 열처리하는 공정을 포함하고, 산소를 포함하는 분위기 내에서, 상기 제1 온도보다 높은 제2 온도로 열처리하여 상기 강유전체막을 결정화하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제9항에 있어서, 상기 강유전체막을 퇴적하는 공정 후이며, 상기 제1 도전성 산화막을 퇴적하는 공정 전에, 불활성 가스와 산화성 가스의 혼합 분위기 내에서, 제1 온도로 상기 강유전체막을 열처리하는 공정을 포함하고, 상기 제1 도전성 산화막을 퇴적하는 공정 후에, 산소를 포함하는 분위기 내에서, 상기 제1 온도보다 높은 제2 온도로 상기 강유전체막을 열처리하여 상기 강유전체막을 결정화하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제9항에 있어서, 상기 강유전체막을 퇴적하는 공정 후이며, 상기 제1 도전성 산화막을 퇴적하는 공정 전에, 불활성 가스와 산화성 가스의 혼합 분위기 내에서, 제1 온도로 상기 강유전체막을 열처리하는 공정과, 결정화되어 있는 상기 강유전체막 위에 상기 강유전체막보다 얇은 비정질 강유전체막을 퇴적하는 공정을 더 포함하고, 상기 제1 도전성 산화막을 퇴적하는 공정 후, 산소를 포함하는 분위기 내에서 상기 제1 온도보다 높은 제2 온도로 상기 강유전체막을 열처리하여 상기 강유전체막을 결정화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제9항에 있어서, 상기 강유전체막을 퇴적하는 공정 후이며, 상기 제1 도전성 산화막을 퇴적하는 공정 전에, 산화성 가스를 포함하는 분위기 내에서, 제1 온도로 상기 강유전체막을 열처리하는 공정과, 상기 강유전체막보다 얇은 비정질 강유전체막을 퇴적하는 공정을 더 포함하고, 상기 제1 도전성 산화막을 퇴적하는 공정 후, 산소를 포함하는 분위기 내에서, 상기 제1 온도보다 높은 제2 온도로 상기 강유전체막을 열처리하여 상기 강유전체막을 결정화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서, 상기 제2 도전성 산화막을 퇴적하는 공정 후, 산소를 포함하는 분위기 내에서, 상기 강유전체막과 제1, 2 도전성 산화막의 밀착성을 향상시키는 제3 온도로 상기 제2 도전성 산화막을 열처리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제9항 내지 제15항 중 어느 한 항에 있어서, 상기 제2 도전성 산화물막을 형성하는 공정은, 플래티늄, 이리듐, 루테늄, 로듐, 레늄, 오스뮴 및 팔라듐으로 이루어지는 군에서 선택된 적어도 1종의 귀금속 원소를 포함하는 타겟을 이용한 스퍼터링을, 상기 귀금속 원소의 산화가 생기는 조건 하에서 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제9항 내지 제16항 중 어느 한 항에 있어서, 상기 제2 도전성 산화물막을 형 성하는 공정에 있어서, 성막 온도를 제어함으로써, 상기 도전성 산화물막을 미세 결정화하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제9항 내지 제17항 중 어느 한 항에 있어서, 상기 제2 도전성 산화물막을 형성하는 공정에 있어서, 성막 온도가 30℃ 이상, 100℃ 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제9항 내지 제18항 중 어느 한 항에 있어서, 상기 제2 도전성 산화물막을 형성하는 공정에 있어서, 성막 온도가 50℃ 이상, 75℃ 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제9항 내지 제19항 중 어느 한 항에 있어서, 상기 제2 도전성 산화물막의 막 두께는, 125 ㎚ 이상 150 ㎚ 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
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