JP2003204043A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2003204043A
JP2003204043A JP2002065270A JP2002065270A JP2003204043A JP 2003204043 A JP2003204043 A JP 2003204043A JP 2002065270 A JP2002065270 A JP 2002065270A JP 2002065270 A JP2002065270 A JP 2002065270A JP 2003204043 A JP2003204043 A JP 2003204043A
Authority
JP
Japan
Prior art keywords
film
insulating film
hole
capacitor
lower electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2002065270A
Other languages
English (en)
Other versions
JP2003204043A5 (ja
Inventor
Kaoru Saigo
薫 西郷
Nobutaka Oyagi
信孝 大八木
Koji Tani
耕治 谷
Hisashi Miyazawa
久 宮澤
Kazutaka Miura
一隆 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002065270A priority Critical patent/JP2003204043A/ja
Priority to US10/277,877 priority patent/US20030089938A1/en
Publication of JP2003204043A publication Critical patent/JP2003204043A/ja
Publication of JP2003204043A5 publication Critical patent/JP2003204043A5/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】キャパシタを有する半導体装置の製造方法に関
し、電極を構成するプラチナと配線を構成するアルミニ
ウムの反応を十分に防止すること。 【解決手段】半導体基板１の上方の第１絶縁膜１０の上
に形成されてコンタクト領域を有し且つプラチナからな
る下部電極１１ａと、下部電極１１ａ上に誘電体膜１２
ａを介して形成された上部電極１３ａとを有するキャパ
シタと、キャパシタの上に形成された第２絶縁膜１８
と、第２絶縁膜１８のうち下部電極１１ａのコンタクト
領域の上に形成されたホール２０ｂと、ホール２０ｂの
底における最小膜厚が３０ｎｍよりも厚い下地導電膜２
１とアルミニウム膜２２とを順に形成して構成されてホ
ール２０ｂ内から第２絶縁膜１８の上に形成される配線
２１ｂとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、キャパシタを有する
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】プレーナ型ＦｅＲＡＭ(ferroelectric r
andom access memory)の強誘電体キャパシタは図１に示
すような構造を有している。
【０００３】図１において、半導体基板１０１のうち素
子分離絶縁膜１０２に囲まれたウェル領域１０３には、
半導体基板１０１上にゲート絶縁膜を介して形成された
２つのゲート電極１０５ａ，１０５ｂと、ゲート電極１
０５ａ，１０５ｂのそれぞれの両側のウェル領域１０３
に形成された不純物拡散領域１０６ａ，１０６ｂとを有
する２つのＭＯＳトランジスタが形成され、それらのＭ
ＯＳトランジスタは第１、第２の絶縁膜１０４ａ，１０
４ｂに覆われている。
【０００４】第２の絶縁膜１０４ｂの上面は化学機械研
磨（ＣＭＰ）法により平坦化され、その上面の上にはエ
ンキャップ層１１４に覆われた強誘電体キャパシタＱ0
が形成されている。強誘電体キャパシタＱ0 は、コンタ
クト領域を有する下部電極１１１ａと、強誘電体膜１１
２ａと、上部電極１１３ａとを有していている。下部電
極１１１ａは、強誘電体膜１１２ａの結晶方位を制御す
るために、主にプラチナから構成されている。
【０００５】さらに、エンキャップ層１１４及び第２絶
縁膜１０４ｂの上には、第３絶縁膜１０４ｃが形成され
ている。
【０００６】また、２つのゲート電極１０５ａ，１０５
ｂの両側の不純物拡散領域１０６ａ，１０６ｂの表面に
はそれぞれシリサイド層１０７が形成されている。シリ
サイド層１０７ののうちの２つのゲート電極１０５ａ，
１０５ｂの間に挟まれる領域の上には第１のコンタクト
ホール１１７ａが形成され、ウェル領域１０３の両側寄
りのシリサイド層１０７の上には第２のコンタクトホー
ル１１７ｂが形成されている。また、下部電極１１１ａ
の上には第３のコンタクトホール１１７ｃが形成されて
いる。
【０００７】第１、第２及び第３のコンタクトホール１
１７ａ〜１７ｃ内には、それぞれ密着層とタングステン
層からなる第１、第２及び第３の導電性プラグ１１８
ａ，１１８ｂ，１１８ｃが形成されている。
【０００８】さらに、キャパシタの上部電極１１３ａの
上には第４のコンタクトホール１１５が形成されてい
る。
【０００９】第３絶縁膜１０４ｃの上において、第１の
導電性プラグ１１８ａ上には導電性パッド１２０ａが形
成されている。
【００１０】また、第３絶縁膜１０４ｃの上では、第２
の導電性プラグ１１８ｂの上面に接続されるとともに第
４のコンタクトホール１１５を通してキャパシタＱ0 の
上部電極１１３ａに接続される第１の配線１２０ｂが形
成され、さらに、下部電極１１１ａ上の第３の導電性プ
ラグ１１８ｃの上には第２の配線１２０ｃが形成されて
いる。
【００１１】導電性パッド１２０ａ、第１の配線１２０
ｂ及び第２の配線１２０ｃは、それぞれ窒化チタン膜と
アルミニウム膜を有する積層膜から構成されている。
【００１２】ところで、第１〜第３のコンタクトホール
１１７ａ〜１１７ｃ内にタングステンを深く埋め込むた
めには、反応ガスとして六フッ化タングステン(WF6) 、
シラン（SiH4）及び水素（H2）を使用するＣＶＤ法によ
り形成する必要がある。
【００１３】
【発明が解決しようとする課題】しかし、そのような反
応ガスは還元性を有するので、その反応ガスがコンタク
トホール１１７ｃを通してキャパシタＱ0 の下部電極１
１１ａに供給され、さらに、下部電極１１１ａに沿って
移動して酸化物の強誘電体膜１１２ａを還元してキャパ
シタ特性を劣化させてしまう。
【００１４】本発明の目的は、電極の上のコンタクトホ
ール内に形成される導電膜によってその周辺が劣化しな
い構造をもつ半導体装置及びその製造方法を提供するこ
とにある。
【００１５】
【課題を解決するための手段】上記した課題は、半導体
基板に形成された第１の不純物領域及び第２の不純物領
域と該半導体基板上に形成されたゲート電極とを有する
トランジスタと、前記トランジスタを覆い且つ表面が平
坦化された第１の絶縁膜と、前記第１の絶縁膜の上に形
成され、強誘電体材料と高誘電体材料のいずれかよりな
る誘電体膜と該誘電体膜を挟む上部電極及び下部電極と
を有するキャパシタと、前記キャパシタ及び前記第１の
絶縁膜の上に形成されて表面が平坦化された第２の絶縁
膜と、前記第１の絶縁膜のうち前記第１の不純物領域の
上に形成された第１のホールと、前記第１のホールの中
に形成された第１のプラグと、前記第２の絶縁膜のうち
前記キャパシタの前記下部電極と前記上部電極の上にそ
れぞれ形成された第２のホールと第３のホールと、前記
第２の絶縁膜の上に形成された導電膜から構成され、前
記第３のホールを通して前記上部電極に接続され且つ前
記第１のプラグに接続される第１の導電パターンと、前
記第２の絶縁膜の上で前記導電膜から構成され、かつ前
記第２のホールを通して前記下部電極に接続される第２
の導電パターンとを有することを特徴とする半導体装置
によって解決される。
【００１６】上記した課題は、半導体基板の上方の第１
絶縁膜の上に形成されてコンタクト領域を有し且つプラ
チナからなる電極と、前記電極の上に形成された第２絶
縁膜と、前記第２絶縁膜のうち前記電極の前記コンタク
ト領域の上に形成されたホールと、前記ホールの底にお
ける最小膜厚が３０ｎｍより厚い下地導電膜とアルミニ
ウム膜とを順に形成して構成されて前記ホール内から前
記第２絶縁膜の上に形成される埋込導電層とを有するこ
とを特徴とする半導体装置により解決される。
【００１７】本発明によれば、キャパシタを覆う絶縁膜
の上に形成される配線をホールを通してキャパシタの下
部電極に電気的に接続する構造において、その配線を導
電性プラグを介さずに直接に下部電極に接続するように
している。配線材料としてアルミニウムを用いると、ア
ルミニウムは還元ガスを使用せずにスパッタにより形成
できるので、還元ガスが下部電極に沿って誘電体膜に供
給されることがなくなり、下部電極コンタクト構造の形
成時のキャパシタ特性劣化が防止される。
【００１８】また、本発明によれば、電極の上のホール
内に形成される埋込導電膜として、下地導電膜とアルミ
膜を順に形成するとともに、ホールの底面での下地導電
膜の最小膜厚を３０ｎｍより厚くしている。
【００１９】従って、電極上のホールにアルミニウムを
スパッタで埋め込むことができるので、電極の周辺を還
元性ガスによって劣化させることはない。しかも、ホー
ル内に形成されるアルミニウムの下地となる導電膜膜の
ホール底面での最小膜厚を３０ｎｍ以上にしたので、電
極を構成するプラチナ膜と埋込導電層を構成するアルミ
ニウム膜との反応が十分に防止される。
【００２０】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。
【００２１】図２〜図１０は本発明の第１実施形態の半
導体装置の製造工程に示す断面図である。また、図１１
〜図１５は、本発明の第１実施形態に係る半導体装置の
キャパシタの形成と配線形成を示すワード線方向の断面
図である。
【００２２】まず、図２に示す断面構造を形成するまで
の工程を説明する。
【００２３】ｎ型又はｐ型のシリコン（半導体）基板１
表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法
により素子分離絶縁膜２を形成する。素子分離絶縁膜２
としてＳＴＩ(Shallow Trench Isolation)を採用しても
よい。
【００２４】そのような素子分離絶縁膜２を形成した後
に、シリコン基板１のメモリセル領域における所定の活
性領域（トランジスタ形成領域）にｐウェル３を形成す
る。
【００２５】その後、シリコン基板１の活性領域表面を
熱酸化してシリコン酸化膜を形成してこれをゲート絶縁
膜４として用いる。
【００２６】次に、シリコン基板１の上側全面に多結晶
シリコン又は高融点金属シリサイドからなる導電膜を形
成する。その後に、導電膜をフォトリソグラフィ法によ
り所定の形状にパターニングして、ゲート絶縁膜４上に
ゲート電極５ａ，５ｂを形成する。メモリセル領域にお
ける１つのｐウェル３上には２つのゲート電極５ａ，５
ｂがほぼ平行に配置される。それらのゲート電極５ａ，
５ｂはワード線の一部を構成する。
【００２７】続いて、ゲート電極５ａ，５ｂの両側のｐ
ウェル３内にｎ型不純物をイオン注入して、ｎチャネル
ＭＯＳトランジスタのソース／ドレインとなるｎ型不純
物拡散領域６ａ，６ｂを形成する。さらに、シリコン基
板１の全面に絶縁膜を形成した後、その絶縁膜をエッチ
バックしてゲート電極５ａ，５ｂの両側部分に側壁絶縁
膜７として残す。その絶縁膜は、例えばＣＶＤ法により
形成された酸化シリコン（SiO2）膜である。
【００２８】さらに、ゲート電極５ａ，５ｂと側壁絶縁
膜７をマスクに使用して、ウェル３内に再びｎ型不純物
イオンを注入することによりｎ型不拡散領域６ａ，６ｂ
をＬＤＤ構造にする。なお、１つのｐウェル３におい
て、２つのゲート電極５ａの間に挟まれるｎ型不純物拡
散領域６ｂは後述するビット線に電気的に接続され、ま
た、ｐウェル３の両側の２つの不純物拡散領域６ａは後
述するキャパシタ上部電極に電気的に接続される。
【００２９】以上のように、メモリセル領域のｐウェル
３では、ゲート電極５ａ，５ｂとｎ型不純物拡散領域６
ａ，６ｂ等によって２つのｎ型ＭＯＳＦＥＴが構成され
る。
【００３０】次に、全面に高融点金属膜を形成した後
に、この高融点金属膜を加熱してｐ型不純物拡散領域６
ａ，６ｂの表面にそれぞれ高融点金属シリサイド層８
ａ，８ｂを形成する。その後、ウエットエッチングによ
り未反応の高融点金属膜を除去する。
【００３１】さらに、プラズマＣＶＤ法により、ＭＯＳ
トランジスタを覆うカバー膜９として酸窒化シリコン
（SiON）膜をシリコン基板１の全面に約２００ｎｍの厚
さに形成する。さらに、ＴＥＯＳガスを用いるプラズマ
ＣＶＤ法により、第１の層間絶縁膜１０として二酸化シ
リコン（SiO2）をカバー膜９上に約１．０μｍの厚さに
成長する。続いて、第１の層間絶縁膜１０を化学的機械
研磨（ＣＭＰ；ChemicalMechanical Polishing)法によ
り研磨してその上面を平坦化する。
【００３２】次に、図３(a) に示す構造を形成するまで
の工程を説明する。
【００３３】まず、ＤＣスパッタ法によって、厚さ１０
０〜３００ｎｍのプラチナ（Pt）膜を第１の層間絶縁膜
１０上に形成して、これを第１の導電膜１１とする。プ
ラチナ膜と第１の層間絶縁膜１０との密着性を改善する
ために、それらの間に厚さ１０〜３０ｎｍのチタン膜を
形成してもよい。なお、第１の導電膜１１を構成するプ
ラチナ膜は、プラチナ合金膜であってもよい。
【００３４】次に、スパッタリング法により、ＰＺＴ
((Pb(Zr1-xTiX )O3)を第１の導電膜１１の上に１００〜
３００ｎｍの厚さに形成し、これを強誘電体膜１２とし
て使用する。
【００３５】続いて、酸素雰囲気中にシリコン基板１を
置き、例えば７２５℃、２０秒間、昇温速度１２５℃／
sec の条件で、強誘電体膜１２を構成するＰＬＺＴ膜を
ＲＴＡ(Rapid Thermal Annealing) 処理することによ
り、ＰＺＴ膜の結晶化処理を行う。
【００３６】強誘電膜１２の形成方法としては、上記し
たスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯ
Ｄ(Metal Organi Deposition) 法、ＭＯＣＶＤ法があ
る。また、強誘電体膜１２の材料として、ＰＬＺＴ(lea
d lanthanum zirconate titanate;(Pb1-3x/2Lax )(Zr
1-y Tiy )O3 ）、SrBi2(Tax Nb1-x )2O9（但し、０＜ｘ
≦１）、Bi4Ti2O12 のようなビスマス酸化化合物などを
形成してもよい。
【００３７】そのような強誘電体膜１２を形成した後
に、その上に第２の導電膜１３として酸化イリジウム(I
rOx ) 膜をスパッタリング法により１５０〜２５０ｎｍ
の厚さに形成する。なお、第２の導電膜１３として、プ
ラチナ膜又はルテニウム酸ストロンチウム（ＳＲＯ）膜
をスパッタ法により形成してもよい。
【００３８】その後に、第２の導電膜１３上にレジスト
を塗布し、これを露光、現像することにより、上部電極
形状の第１のレジストパターン１４を形成する。図３
(a) のＩ−Ｉ線の断面図を図１１(a) に示す。
【００３９】次に、図３(b) 、図１１(b) に示すよう
に、第１のレジストパターン１４をマスクに使用して第
２の導電膜１３をエッチングし、これにより残った第２
の導電膜１３をキャパシタ上部電極１３ａとする。
【００４０】第１のレジストパターン１４を除去した後
に、温度６５０℃、６０分間の条件で、キャパシタ上部
電極１３ａを透過させて強誘電体膜１２を酸素雰囲気中
でアニールする。このアニールは、スパッタリング及び
エッチングの際に入ったダメージから強誘電体膜１２を
回復させるために行われる。
【００４１】次に、キャパシタ上部電極１３ａ及び強誘
電体膜１２の上にレジストを塗布し、これを露光、現像
することにより、図４(a) 、図１２(a) に示すように、
第２のレジストパターン１５を形成する。第２のレジス
トパターン１５は、ゲート電極（ワード線）５ａ，５ｂ
の延在方向に並んだ複数のキャパシタ上部電極１３ａの
上を通るストライプ形状を有する。
【００４２】その後、図４(b) 、図１２(b) に示すよう
に、第２のレジストパターン１５をマスクに使用して強
誘電体膜１２をエッチングし、これによりパターニング
された強誘電体膜１２をキャパシタ誘電体膜１２ａとし
て使用する。
【００４３】第２のレジストパターン１５を除去した後
に、温度６５０℃、６０分間でキャパシタ誘電体膜１２
ａを酸素雰囲気中でアニールする。
【００４４】さらに、図５(a) に示すように、キャパシ
タ上部電極１３ａ、キャパシタ誘電体膜１２ａ及び第一
の導電膜１１の上に、エンキャップ層１７としてAl2O3
膜をスパッタリング法により５０ｎｍの厚さに常温で形
成する。このエンキャップ層１７は、還元され易いキャ
パシタ誘電体膜１２ａを水素から保護するために形成さ
れる。エンキャップ層１７として、ＰＺＴ膜、ＰＬＺＴ
膜又は酸化チタン膜を形成してもよい。
【００４５】その後に、酸素雰囲気中で、７００℃、６
０秒間、昇温速度１２５℃／sec の条件で、エンキャッ
プ層１７の下のキャパシタ誘電体膜１２ａを急速熱処理
してその膜質を改善する。
【００４６】次に、図５(b) 、図１３(a) に示すよう
に、エンキャップ層１７の上にレジストを塗布し、これ
を露光、現像することにより、キャパシタ誘電体膜１２
ａよりもワード線の延在方向に長いストライプ形状の第
３のレジストパターン１６をキャパシタ誘電体膜１２ａ
の上に沿って形成する。
【００４７】その後に、図１３(b) に示すように、第３
のレジストパターン１６をマスクに使用してエンキャッ
プ層１７及び第１の導電膜１１をエッチングし、これに
より第３のレジストパターン１６の下に残ったストライ
プ状の第１の導電膜１１をキャパシタ下部電極１１ａと
して使用する。キャパシタ下部電極１１ａは、キャパシ
タ誘電体膜１２ａからはみ出した形状を有し、プレート
線とも呼ばれる。この後に、第３のレジストパターン１
６を除去する。
【００４８】これにより、図６(a) に示すように、スト
ライプ状の１つのキャパシタ上部電極１２ａとその下の
キャパシタ誘電体膜１２ａ及びキャパシタ下部電極１１
ａによって１つの強誘電体キャパシタＱが構成される。
【００４９】続いて、酸素雰囲気中で温度６５０℃、６
０分間の条件で、キャパシタ誘電体膜１２ａをアニール
してダメージから回復させる。
【００５０】次に、図６(b) に示すように、強誘電体キ
ャパシタＱ及び第１の層間絶縁膜１０の上に、第２の層
間絶縁膜１８として膜厚１２００ｎｍのSiO2膜をＣＶＤ
法により形成した後に、第２の層間絶縁膜１８の表面を
ＣＭＰ法により平坦化する。第２の層間絶縁膜１８の成
長は、反応ガスとしてシラン（SiH4）を用いてもよい
し、ＴＥＯＳを用いて行ってもよい。第２の層間絶縁膜
１８の表面の平坦化は、キャパシタ上部電極１３ａの上
面から２００ｎｍの厚さとなるまで行われる。
【００５１】次に、図７(a) に示す構造を形成するまで
の工程について説明する。
【００５２】まず、第１及び第２の層間絶縁膜１０，１
８、カバー膜９をパターニングして、ｎ型不純物拡散層
６ａ，６ｂの上にコンタクトホール１８ａ，１８ｂを形
成する。第１及び第２の層間絶縁膜１０，１８とカバー
膜９のエッチングガスとして、CF系ガス、例えばCF4 に
Arを加えた混合ガスを用いる。
【００５３】次に、第２の層間絶縁膜１５上面とコンタ
クトホール１８ａ，１８ｂ内面に、スパッタリング法に
よりチタン（Ti）膜を２０ｎｍ、窒化チタン(TiN）膜を
５０ｎｍの厚さに形成し、これらの膜を密着層とする。
さらに、フッ化タングステンガス(WF6) 、アルゴン、水
素の混合ガスを使用するＣＶＤ法により、密着層の上に
タングステン膜を形成し、これにより各コンタクトホー
ル１８ａ，１８ｂを完全に埋め込む。
【００５４】さらに、第２の層間絶縁膜１５上のタング
ステン膜と密着層をＣＭＰ法により除去し、各コンタク
トホール１８ａ，１８ｂ内にのみ残す。これにより、コ
ンタクトホール１８ａ，１８ｂ内のタングステン膜と密
着層を導電性プラグ１９ａ，１９ｂとして使用する。
【００５５】なお、メモリセル領域の１つのｐウェル３
において、２つのゲート電極５ａ，５ｂに挟まれる中央
のｎ型不純物拡散領域６ｂ上の第１の導電性プラグ１９
ｂは後述するビット線に電気的に接続され、さらに、そ
の両側方の２つの第２の導電性導電性プラグ１９ａは、
後述する配線を介してキャパシタ上部電極１３ａに電気
的に接続される。
【００５６】その後に、真空チャンバ内で３９０℃の温
度で第２の層間絶縁膜１８を加熱して水を外部に放出さ
せる。
【００５７】次に、図７(b) 、図１４(a) に示す構造を
形成するまでの工程を説明する。
【００５８】まず、第２の層間絶縁膜１８と導電性プラ
グ１９ａ，１９ｂの上に、酸化防止膜２０としてSiON膜
をプラズマＣＶＤ法により例えば１００ｎｍの厚さに形
成する。このSiON膜は、シラン（SiH4）とN2O の混合ガ
スを用いて形成される。
【００５９】続いて、酸化防止膜２０の上にフォトレジ
スト（不図示）を塗布し、これを露光、現像してキャパ
シタ上部電極１３ａの上とキャパシタ下部電極１１ａの
張り出し部分の上に窓を形成する。そして、フォトレジ
ストをマスクに用いてエンキャップ層１７、第２の層間
絶縁膜１８及び酸化防止膜２０をエッチングすることに
より、キャパシタ上部電極１３ａ上とキャパシタ下部電
極１１ａの上にそれぞれコンタクトホール２０ａ，２０
ｂを形成する。
【００６０】この場合、キャパシタ下部電極１１ａ上の
コンタクトホール２０ｂの開口寸法は、その上部で例え
ば１．８μｍ×１．８μｍ、又は０．６μｍ×１．８μ
ｍの大きさとする。その開口部は一辺で０．６μｍ以上
となるように設計されるのが好まし。
【００６１】フォトレジスト（不図示）を除去した後
に、５５０℃、６０分間の条件で、キャパシタ誘電体膜
１２ａを酸素雰囲気中でアニールして、キャパシタ誘電
体膜１２ａの膜質を改善する。この場合、導電性プラグ
１９ａ，１９ｂは酸化防止膜２０によって酸化が防止さ
れる。
【００６２】次に、図１４(b) に示す構造を形成するま
での工程を説明する。
【００６３】まず、CF系のガスを用いて酸化防止膜２０
をドライエッチングして除去する。
【００６４】その後に、第２の層間絶縁膜１８の上と導
電性プラグ１９ａ，１９ｂの上とコンタクトホール２０
ａの内面上に、下地導電膜２１として窒化チタン(TiN)
膜をスパッタにより形成する。この下地導電膜２１は、
後述するアルミニウム膜と密着性のよいバリア膜として
機能する。下地導電膜２１の構成材料は、窒化チタンに
限られるものではなく、窒化チタンとチタンの積層構造
であってもよいし、窒化タングステンであってもよい。
【００６５】キャパシタ下部電極１１ａ上のコンタクト
ホール２０ｂ内のTiN 膜２１は、図１６に示すように、
その底面上の最も薄い部分の膜厚、例えばコンタクトホ
ール２０ｂの底の周縁部の膜厚ｔが３５ｎｍ以上になる
ように形成される。そのコンタクトホール２０ｂの開口
寸法が１．８μｍ×１．８μｍ、又は０．６μｍ×１．
８μｍの大きさの場合には、第２の層間絶縁膜１８の上
のTiN 膜の厚さを１５０ｎｍ以上に形成するとコンタク
トホール２０ｂ内の底部における薄い部分のTiN 膜２１
の膜厚は６０ｎｍ以上になる。
【００６６】次に、図８、図１５(a) に示すように、下
地導電膜２１の上にアルミニウム膜２２をスパッタによ
り形成する。アルミニウム膜２２は、第２層間絶縁膜１
８の上で約５００ｎｍとなるように形成される。なお、
アルミニウム膜２２には銅が含有されることもある。
【００６７】そして、図９、図１５(b) に示すように、
アルミニウム膜２２と下地導電膜２１をフォトリソグラ
フィー法によりパターニングして、キャパシタ下部電極
１１ａ上のコンタクトホール２０ｂ内から外部に引き出
される下部電極引出配線２１ｂを形成する。これと同時
に、アルミニウム膜２２と下地導電膜２１をパターニン
グして、ｐウェル３中央の導電性プラグ１９ｂの上にビ
アコンタクトパッド２１ｃを形成するとともに、その両
側方の導電性プラグ１９ａの上面からコンタクトホール
２０ａを通してキャパシタ上部電極１３ａの上面に接続
される上部電極引出配線２１ａを形成する。
【００６８】これにより、キャパシタ下部電極１１ａ
は、下部電極引出配線２１ｂを介して周辺回路領域（不
図示）に接続される。また、キャパシタ上部電極１３ａ
は、上部電極引出配線２１ａ、導電性プラグ１９ａ及び
高融点金属シリサイド層８ａを介してｐウェル３の両側
寄りのｎ型不純物拡散領域６ａに接続される。
【００６９】なお、下地導電膜２１やアルミニウム膜２
２を形成するためのスパッタとしてロングスロースパッ
タ(Long Through Spattering) を用いてもよい。
【００７０】次に、図１０の構造を形成するまでの工程
を説明する。
【００７１】まず、ＴＥＯＳをソースに用いたプラズマ
ＣＶＤ法によりSiO2膜を第３の層間絶縁膜２３ａとして
２３００ｎｍの厚さに形成する。これにより、第２の層
間絶縁膜１８、上部電極引出配線２１ａ、下部電極引出
配線２１ｂ、コンタクトパッドｃは第３の層間絶縁膜２
３ａにより覆われる。これに続いて、第３の層間絶縁膜
２３ａの表面をＣＭＰ法により平坦化する。
【００７２】さらに、ＴＥＯＳを用いてプラズマＣＶＤ
法によりSiO2よりなる保護絶縁膜２３ｂを第３の層間絶
縁膜２３ａの上に形成する。そして、第３の層間絶縁膜
２３ａと保護絶縁膜２３ｂをパターニングして、メモリ
セル領域のｐウェル３の中央の上方にあるコンタクトパ
ッド２１ｃの上にホール２２ａを形成する。
【００７３】次に、保護絶縁膜２３ｂの上面とホール２
２ａの内面の上に、膜厚９０ｎｍ〜１５０ｎｍの窒化チ
タン(TiN) よりなる密着層２４をスパッタ法により形成
し、その後、基板温度を約４００℃に設定し、ホール２
２ａを埋め込むようにブランケットタングステン膜２５
をWF6 を用いるＣＶＤ法により形成する。
【００７４】次に、ブラケットタングステン膜２５をエ
ッチバックしてホール２２ａの中にのみ残し、ホール２
２ａ内のブラケットタングステン膜２５を二層目の導電
性プラグとして使用する。
【００７５】その後に、密着層２４、ブラケットタング
ステン膜２５の上に金属膜２６をスパッタ法により形成
する。続いて、金属膜２６をフォトリソグラフィー法に
よりパターニングして、二層目の導電性プラグ２５、コ
ンタクトパッド２１ｃ、一層目の導電性プラグ１９ｂ及
び高融点金属シリサイド層８ｂを介してｎ型不純物拡散
領域６ｂに電気的に接続されるビット線ＢＬを形成す
る。
【００７６】上記した実施形態では、キャパシタ下部電
極１１ａ上のコンタクトホール２０ｂ内に形成される下
地導電膜２１となるTiN 膜の膜厚を、コンタクトホール
２０ｂの底部の最も薄い部分で３５ｎｍ以上の厚さにし
たところ、コンタクトホール２０ｂ内で下地導電膜２１
の上に形成されるアルミニウム膜２２とプラチナよりな
るキャパシタ下部電極１１ａの反応が防止できた。
【００７７】なお、キャパシタ上部電極１３ａをプラチ
ナから形成する場合には、コンタクトホール２０ａ内で
下地導電膜２１の上のアルミニウム膜２２と下部導電膜
２１の下のキャパシタ上部電極１３ａとの反応が防止さ
れる。
【００７８】そのように、TiN 膜２１の厚さを３５ｎｍ
以上にすることによってキャパシタ下部電極１１ａとア
ルミニウム膜２２との反応が防止できることは、表１に
示すような実験によって確認された。
【００７９】
【表１】
【００８０】表１に示した実験に使用する試料として、
基板上にプラチナ膜と厚さ３５ｎｍの窒化チタン膜とア
ルミニウム膜を順に形成した第１の試料を用意する。こ
の場合のプラチナ膜は、室温〜約１００℃の範囲の基板
温度でスパッタにより形成されたものである。このプラ
チナ膜は、表においてPt＋EBで示されている。
【００８１】また、別の試料として、基板上に高温プラ
チナ膜と窒化チタン膜とアルミニウム膜を順に形成した
第２の試料を用意する。第２の試料における高温プラチ
ナ膜は、５５０℃の基板加熱下でスパッタにより形成さ
れたものである。この高温成長のプラチナ膜は、表にお
いてH-Pt＋EBで示されている。また、第２の試料につい
ては窒化チタン膜の膜厚を３５ｎｍ、６０ｎｍ、８０ｎ
ｍに形成したものを３種類用意した。
【００８２】なお、各試料の作成において、窒化チタン
膜を形成する前にプラチナ膜の表面を僅かにエッチング
している。これは、図１４(a) に示すように、コンタク
トホール２０ｂを形成する際にプラチナからなる下部電
極１１ａの表面がエッチングされるに対応させるためで
ある。
【００８３】それらの試料を別々に窒素雰囲気において
種々の温度で３０分間ブレークアニールしたところ、表
１に示すような結果が得られた。
【００８４】表１によれば、第１の試料において、窒化
チタン膜の膜厚が３５ｎｍあれば、４２０℃の加熱下で
低温形成プラチナ膜とアルミニウム膜との反応を防止す
ることができた。
【００８５】また、第２の試料において、窒化チタン膜
の膜厚が３５ｎｍでは高温成長プラチナ膜とアルミニウ
ム膜との反応は３９０℃で発生してしまう。しかし、第
２の試料において、窒化チタンの膜厚が少なくとも６０
ｎｍあれば、４２０℃の温度下で高温成長プラチナ膜と
アルミニウム膜との反応を防止することができることが
分かった。
【００８６】このことから、キャパシタ下部電極１１ａ
として低温成長のプラチナ膜を層間絶縁膜１０上に形成
する場合には、キャパシタ下部電極１１ａ上のコンタク
トホール２０ｂ内の底に形成される窒化チタン膜２１は
最小膜厚が３５ｎｍ以上必要である。
【００８７】また、キャパシタ下部電極１１ａとして高
温成長のプラチナ膜を層間絶縁膜１０上に形成する場合
には、キャパシタ下部電極１１ａ上のコンタクトホール
２０ｂ内の底に形成される窒化チタン膜２１の膜厚は６
０ｎｍ以上必要となる。
【００８８】これに対して、図１７に示すように、コン
タクトホール２０ｂ内に形成される窒化チタン膜１０９
が３５ｎｍよりも薄くなると、アルミニウム膜１１０と
プラチナ下部電極１１１が反応して反応層１１９が生じ
て膨らみ、しかも、絶縁膜１８が浮き上がる場合があ
り、最悪の場合には絶縁膜１８にクラックが発生する場
合がある。
【００８９】本発明者らは、さらに、プラチナ膜の上に
窒化チタン膜とアルミニウム膜をロングスロースパッタ
（ＬＴＳ）法により順に形成した試料を複数枚用意し
て、窒化チタン膜の膜厚とアルミニウム膜・プラチナ膜
ブレーク温度との関係を調べたところ図１８に示すよう
な結果が得られた。なお、基板温度を５５０℃として形
成されたプラチナ膜を高温プラチナ膜とし、基板温度を
１００℃以下として形成されたプラチナ膜を低温プラチ
ナ膜と定義した。
【００９０】図１８によれば、低温成長プラチナ（Pt）
膜の上に窒化チタン膜を介してアルミニウム膜を形成し
た試料においては、４００℃の温度において窒化チタン
膜の膜厚が３０ｎｍで低温成長プラチナ膜とアルミニウ
ム膜の反応が開始することが分かった。即ち、４００℃
の温度で低温成長プラチナ膜とアルミニウム膜との反応
を防止するためには３０ｎｍよりも厚い膜厚で窒化チタ
ン膜を形成する必要がある。４００℃より低い温度の場
合にはそれに応じて窒化チタン膜を３０ｎｍ以下にして
もよい。従って、４００℃以下の温度での低温成長プラ
チナ膜とアルミニウム膜との反応を防止するためには、
窒化チタン膜の厚さを３０ｎｍより厚くしておけばよ
い。
【００９１】また、図１８によれば、高温成長プラチナ
（H-Pt）膜の上に窒化チタン膜を介してアルミニウム膜
を形成した試料においては、４００℃の温度において窒
化チタン膜の膜厚が４０ｎｍで高温成長プラチナ膜とア
ルミニウム膜の反応が開始することが分かった。即ち、
４００℃の温度での高温成長プラチナ膜とアルミニウム
膜との反応を防止するためには４０ｎｍよりも厚い膜厚
で窒化チタン膜を形成する必要がある。４００℃より低
い温度の場合にはそれに応じて窒化チタン膜を４０ｎｍ
以下にしてもよい。従って、４００℃以下の温度での高
温成長プラチナ膜とアルミニウム膜との反応を防止する
ためには、窒化チタン膜の厚さを３０ｎｍより厚くして
おけばよい。
【００９２】なお、４００℃を基準としたのは、図１５
(b) に示した下部電極引出配線２１ｂを形成した後に、
アルミニウム膜２２からなる下部電極引出配線２１ｂの
劣化を防止するために、その上の膜２３ａ，２３ｂ等の
形成を４００℃又はそれ以下の温度で形成することが好
ましいからである。
【００９３】ところで、第２の層間絶縁膜１８のうちキ
ャパシタ下部電極１１ａの上のコンタクトホール２０ｂ
において、第２の層間絶縁膜１８のスパッタエッチング
条件を変えることによって図１９に示すようにその上部
を広くしてワイングラス状に形成することが可能であ
る。そして、コンタクトホール２０ｂの上部を広くする
ことによって、コンタクトホール２０ｂの底部での窒化
チタンの膜厚を厚くすることができる。
【００９４】次に、図１９に示したように、キャパシタ
下部電極１１ａの上のコンタクトホール２０ｂの内面上
部の傾斜を内面下部の傾斜よりも緩やかにして広く形成
し、その内部に形成される窒化チタン膜２１のうちコ
ンタクトホール底面周縁、コンタクトホール底面中
央、コンタクトホール内周面での膜厚を調べたところ
表２に示すような結果が得られ、最も薄い部分でも３５
ｎｍ以上になった。
【００９５】なお、表２に示したウェハの上部、中部、
下部、左部、右部のそれぞれは、半導体ウェハのオリエ
ントフラット部を下に位置させた場合のウェハ上での位
置を示している。
【００９６】
【表２】
【００９７】上記した実施形態では、キャパシタＱを覆
う第２の層間絶縁膜１８の上に形成される下部電極引出
配線２１ｂをコンタクトホール１９ｂを通してキャパシ
タＱの下部電極１１ａに接続する構造において、下部電
極引出配線２１ｂを導電性プラグを介さずに直に下部電
極１１ａに接続するようにしている。
【００９８】従って、キャパシタＱの下部電極１１ａと
上部電極１３ａのそれぞれの上にコンタクトホール２０
ａ，２０ｂを同時に形成することが可能になるので、下
部電極１１ａ上にコンタクトホール２０ｂを形成する際
に深さが大きく異なる不純物拡散領域６ａ，６ｂ上のコ
ンタクトホール１８ａ，１８ｂと同時に形成する必要は
無くなり、各コンタクトホール１８ａ，１８ｂ，２０
ａ，２０ｂの条件の設定が容易になる。 （付記１）半導体基板に形成された第１の不純物領域及
び第２の不純物領域と該半導体基板上に形成されたゲー
ト電極とを有するトランジスタと、前記トランジスタを
覆い且つ表面が平坦化された第１の絶縁膜と、前記第１
の絶縁膜の上に形成され、強誘電体材料と高誘電体材料
のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電
極及び下部電極とを有するキャパシタと、前記キャパシ
タ及び前記第１の絶縁膜の上に形成されて表面が平坦化
された第２の絶縁膜と、前記第１の絶縁膜のうち前記第
１の不純物領域の上に形成された第１のホールと、前記
第１のホールの中に形成された第１のプラグと、前記第
２の絶縁膜のうち前記キャパシタの前記下部電極と前記
上部電極の上にそれぞれ形成された第２のホールと第３
のホールと、前記第２の絶縁膜の上に形成された導電膜
から構成され、前記第３のホールを通して前記上部電極
に接続され且つ前記第１のプラグに接続される第１の導
電パターンと、前記第２の絶縁膜の上で前記導電膜から
構成され、かつ前記第２のホールを通して前記下部電極
に接続される第２の導電パターンとを有することを特徴
とする半導体装置。 （付記２）半導体基板の上方の第１絶縁膜の上に形成さ
れてコンタクト領域を有し且つプラチナからなる電極
と、前記電極の上に形成された第２絶縁膜と、前記第２
絶縁膜のうち前記電極の前記コンタクト領域の上に形成
されたホールと、前記ホールの底における最小膜厚が３
０ｎｍより厚い下地導電膜とアルミニウム膜とを順に形
成して構成されて前記ホール内から前記第２絶縁膜の上
に形成される埋込導電層とを有することを特徴とする半
導体装置。 （付記３）半導体基板の上方の第１絶縁膜の上に形成さ
れてコンタクト領域を有し且つプラチナからなる下部電
極と、該下部電極上に誘電体膜を介して形成された上部
電極とを有するキャパシタと、前記キャパシタの上に形
成された第２絶縁膜と、前記第２絶縁膜のうち前記下部
電極の前記コンタクト領域の上に形成されたホールと、
前記ホールの底における最小膜厚が３０ｎｍより厚い下
地導電膜とアルミニウム膜とを順に形成して構成されて
前記ホール内から前記第２絶縁膜の上に形成される配線
とを有することを特徴とする半導体装置。 （付記４）前記下地導電膜は、窒化チタン、窒化チタン
・チタン積層、窒化タングステンのいずれかから構成さ
れることを特徴とする付記２又は付記３に記載の半導体
装置。 （付記５）前記第２絶縁膜上での前記下地導電膜の厚さ
は１２５ｎｍ以上であることを特徴とする付記２乃至付
記４に記載の半導体装置。 （付記６）前記ホールは下部よりも上部が広くなってい
ることを特徴とする付記１乃至付記５のいずれかに記載
の半導体装置。 （付記７）前記ホールの上部はワイングラス状に広がっ
ていることを特徴とする付記１乃至付記６のいずれかに
記載の半導体装置。 （付記８）前記ホールのアスペクト比は２以下であるこ
とを特徴とする付記１乃至付記７のいずれかに記載の半
導体装置。 （付記９）前記誘電体膜は、強誘電体材料から構成され
ていることを特徴とする付記１乃至付記７のいずれかに
記載の半導体装置。 （付記１０）前記下部電極は加熱下で形成された高温プ
ラチナ膜であって、前記下地導電膜の前記ホールの前記
底での最小膜厚は４０ｎｍより厚いことを特徴とする付
記１乃至付記９のいずれかに記載の半導体装置。 （付記１１）前記アルミニウム膜の中には他の元素が含
まれていることを特徴とする付記２乃至付記１０のいず
れかに記載の半導体装置。 （付記１２）半導体基板の上方に第１絶縁膜を形成する
工程と、コンタクト領域を有し且つプラチナからなる下
部電極と、該下部電極の上に誘電体膜を介して形成され
る上部電極を有するキャパシタを前記第１絶縁膜の上に
形成する工程と、前記キャパシタの上に第２絶縁膜を形
成する工程と、前記第２絶縁膜をパターニングして前記
下部電極の前記コンタクト領域の上にホールを形成する
工程と、前記ホールの底での最小膜厚が３０ｎｍより厚
い下地導電膜を前記ホール内と前記第２絶縁膜の上面に
形成する工程と、アルミニウム膜を前記下地導電膜上に
形成する工程と、前記アルミニウム膜と前記下地導電膜
をパターニングすることにより前記ホールを通して前記
下部電極に接続される配線を前記第２絶縁膜上に形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 （付記１３）前記下地導電膜は窒化チタン、窒化チタン
・チタン積層、窒化タングステンのいずれかであること
を特徴とする付記１２に記載の半導体装置の製造方法。 （付記１４）前記下部電極を構成する前記プラチナを高
温で形成する場合には、前記下地導電膜の前記ホールの
前記底における最小膜厚を４０ｎｍより厚く形成するこ
とを特徴とする付記１２又は付記１３に記載の半導体装
置の製造方法。 （付記１５）前記誘電体膜は強誘電体材料から形成する
ことを特徴とする付記１２乃至付記１４のいずれかに記
載の半導体装置の製造方法。 （付記１６）前記ホールの上部をその下部よりも広く形
成することを特徴とする付記１２乃至付記１５のいずれ
かに記載の半導体装置の製造方法。 （付記１７）前記アルミニウム膜は、アルミニウムに他
の元素を加えた材料から形成されていることを特徴とす
る付記１２乃至付記１６のいずれかに記載の半導体装置
の製造方法。 （付記１８）前記第１絶縁膜に覆われるトランジスタを
前記半導体基板に形成する工程を有することを特徴とす
る付記１２乃至付記１７のいずれかに記載の半導体装置
の製造方法。
【００９９】
【発明の効果】以上述べたように本発明によれば、電極
の上に形成されるホール内から絶縁膜の上面にかけて形
成される配線を下地導電膜とアルミニウム膜の複数層構
造にするとともに、ホールの底面上の下地導電膜の最小
膜厚を３０ｎｍより厚くしたので、電極を構成するプラ
チナと配線を構成するアルミニウムとの反応を下地導電
膜によって十分に防止することができる。
【０１００】しかも、アルミニウムはＰＶＤにより容易
にホール内を埋め込むことができるので、電極を通して
その周囲を還元雰囲気に置くことを防止できる。その電
極がキャパシタの下部電極又は上部電極の場合には、キ
ャパシタの強誘電体膜の劣化を防止できる。
【図面の簡単な説明】
【図１】図１は、従来のＦｅＲＡＭにおけるキャパシタ
の形状を示す断面図である。
【図２】図２は、本発明の実施形態の半導体装置の製造
工程を示す断面図（その１）である。
【図３】図３は、本発明の実施形態の半導体装置の製造
工程を示す断面図（その２）である。
【図４】図４は、本発明の実施形態の半導体装置の製造
工程を示す断面図（その３）である。
【図５】図５は、本発明の実施形態の半導体装置の製造
工程を示す断面図（その４）である。
【図６】図６は、本発明の実施形態の半導体装置の製造
工程を示す断面図（その５）である。
【図７】図７は、本発明の実施形態の半導体装置の製造
工程を示す断面図（その６）である。
【図８】図８は、本発明の実施形態の半導体装置の製造
工程を示す断面図（その７）である。
【図９】図９は、本発明の実施形態の半導体装置の製造
工程を示す断面図（その８）である。
【図１０】図１０は、本発明の実施形態の半導体装置の
製造工程を示す断面図（その９）である。
【図１１】図１１は、図３(a) のＩ−Ｉ線から見た本発
明の実施形態の半導体装置の製造工程を示す断面図（そ
の１）である。
【図１２】図１２は、図３(a) のＩ−Ｉ線から見た本発
明の実施形態の半導体装置の製造工程を示す断面図（そ
の２）である。
【図１３】図１３は、図３(a) のＩ−Ｉ線から見た本発
明の実施形態の半導体装置の製造工程を示す断面図（そ
の３）である。
【図１４】図１４は、図３(a) のＩ−Ｉ線から見た本発
明の実施形態の半導体装置の製造工程を示す断面図（そ
の４）である。
【図１５】図１５は、図３(a) のＩ−Ｉ線から見た本発
明の実施形態の半導体装置の製造工程を示す断面図（そ
の５）である。
【図１６】図１６は、図１５(b) に示したコンタクトホ
ール内の配線とキャパシタ下部電極の接続状態を示す断
面図である。
【図１７】図１７は、リファレンスの半導体装置におけ
るコンタクトホール内の配線とキャパシタ下部電極の接
続状態を示す断面図である。
【図１８】図１８は、プラチナ膜、窒化チタン膜及びア
ルミニウム膜を順に形成した構造において、窒化チタン
膜の膜厚とアルミニウム・プラチナ反応開始温度との関
係を示す図である。
【図１９】図１９は、本発明の実施形態におけるコンタ
クトホールの形状の他の例を示す断面図である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁膜、３…ｐウェ
ル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６
ａ，６ｂ…ｎ型不純物拡散領域、７…側壁絶縁膜、８
ａ，８ｂ…高融点金属シリサイド層、９…カバー膜、１
０…層間絶縁膜、１１…第１の導電膜、１１ａ…下部電
極、１２…強誘電体膜、１２ａ…誘電体膜、１３…第２
の導電膜、１３ａ…上部電極、１４，１５，１６…レジ
ストパターン、１７…エンキャップ層、１８…層間絶縁
膜、１９ａ，１９ｂ，１９ｃ…導電性プラグ、２０…酸
化防止膜、２０ａ，２０ｂ…コンタクトホール、２１…
窒化チタン（バリア）膜、２１ａ…上部電極引出配線、
２１ｂ…下部電極引出配線、２１ｃ…コンタクトパッ
ド、２２…アルミニウム膜、２３ａ…層間絶縁膜、２３
ｂ…保護絶縁膜、２４…密着層、２５…ブラケットタン
グステン膜、２６…ビット線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷 耕治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 宮澤 久 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 三浦 一隆 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F033 HH04 HH08 HH09 HH18 HH26 HH33 HH34 JJ01 JJ08 JJ09 JJ18 JJ19 JJ33 JJ34 KK01 KK07 KK18 KK31 KK35 LL04 MM05 MM13 NN06 NN07 PP06 PP15 PP21 QQ08 QQ09 QQ10 QQ11 QQ19 QQ31 QQ37 QQ48 QQ58 QQ65 QQ70 QQ73 RR03 RR04 RR08 SS02 SS04 SS08 SS11 SS15 TT02 TT08 VV16 WW02 XX01 XX13 XX14 XX20 XX28 5F083 FR02 GA21 JA02 JA05 JA15 JA17 JA19 JA35 JA36 JA37 JA38 JA39 JA40 JA43 JA53 KA19 MA05 MA06 MA19 MA20 NA01 PR03 PR21 PR22 PR23 PR33 PR34

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】半導体基板に形成された第１の不純物領域
    及び第２の不純物領域と該半導体基板上に形成されたゲ
    ート電極とを有するトランジスタと、前記トランジスタ
    を覆い且つ表面が平坦化された第１の絶縁膜と、前記第
    １の絶縁膜の上に形成され、強誘電体材料と高誘電体材
    料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部
    電極及び下部電極とを有するキャパシタと、前記キャパ
    シタ及び前記第１の絶縁膜の上に形成されて表面が平坦
    化された第２の絶縁膜と、前記第１の絶縁膜のうち前記
    第１の不純物領域の上に形成された第１のホールと、前
    記第１のホールの中に形成された第１のプラグと、前記
    第２の絶縁膜のうち前記キャパシタの前記下部電極と前
    記上部電極の上にそれぞれ形成された第２のホールと第
    ３のホールと、前記第２の絶縁膜の上に形成された導電
    膜から構成され、前記第３のホールを通して前記上部電
    極に接続され且つ前記第１のプラグに接続される第１の
    導電パターンと、前記第２の絶縁膜の上で前記導電膜か
    ら構成され、かつ前記第２のホールを通して前記下部電
    極に接続される第２の導電パターンとを有することを特
    徴とする半導体装置。
  2. 【請求項２】半導体基板の上方の第１絶縁膜の上に形成
    されてコンタクト領域を有し且つプラチナからなる電極
    と、前記電極の上に形成された第２絶縁膜と、前記第２
    絶縁膜のうち前記電極の前記コンタクト領域の上に形成
    されたホールと、前記ホールの底における最小膜厚が３
    ０ｎｍより厚い下地導電膜とアルミニウム膜とを順に形
    成して構成されて前記ホール内から前記第２絶縁膜の上
    に形成される埋込導電層とを有することを特徴とする半
    導体装置。
  3. 【請求項３】半導体基板の上方の第１絶縁膜の上に形成
    されてコンタクト領域を有し且つプラチナからなる下部
    電極と、該下部電極上に誘電体膜を介して形成された上
    部電極とを有するキャパシタと、前記キャパシタの上に
    形成された第２絶縁膜と、前記第２絶縁膜のうち前記下
    部電極の前記コンタクト領域の上に形成されたホール
    と、前記ホールの底における最小膜厚が３０ｎｍより厚
    い下地導電膜とアルミニウム膜とを順に形成して構成さ
    れて前記ホール内から前記第２絶縁膜の上に形成される
    配線とを有することを特徴とする半導体装置。
  4. 【請求項４】半導体基板の上方に第１絶縁膜を形成する
    工程と、コンタクト領域を有し且つプラチナからなる下
    部電極と、該下部電極の上に誘電体膜を介して形成され
    る上部電極を有するキャパシタを前記第１絶縁膜の上に
    形成する工程と、前記キャパシタの上に第２絶縁膜を形
    成する工程と、前記第２絶縁膜をパターニングして前記
    下部電極の前記コンタクト領域の上にホールを形成する
    工程と、前記ホールの底での最小膜厚が３０ｎｍより厚
    い下地導電膜を前記ホール内と前記第２絶縁膜の上面に
    形成する工程と、アルミニウム膜を前記下地導電膜上に
    形成する工程と、前記アルミニウム膜と前記下地導電膜
    をパターニングすることにより前記ホールを通して前記
    下部電極に接続される配線を前記第２絶縁膜上に形成す
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  5. 【請求項５】前記下地導電膜は窒化チタン、窒化チタン
    ・チタン積層、窒化タングステンのいずれかであること
    を特徴とする請求項４に記載の半導体装置の製造方法。
JP2002065270A 2001-10-24 2002-03-11 半導体装置及びその製造方法 Withdrawn JP2003204043A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002065270A JP2003204043A (ja) 2001-10-24 2002-03-11 半導体装置及びその製造方法
US10/277,877 US20030089938A1 (en) 2001-10-24 2002-10-23 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001327022 2001-10-24
JP2001-327022 2001-10-24
JP2002065270A JP2003204043A (ja) 2001-10-24 2002-03-11 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2003204043A true JP2003204043A (ja) 2003-07-18
JP2003204043A5 JP2003204043A5 (ja) 2005-09-08

Family

ID=26624083

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002065270A Withdrawn JP2003204043A (ja) 2001-10-24 2002-03-11 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20030089938A1 (ja)
JP (1) JP2003204043A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253532A (ja) * 2005-03-14 2006-09-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
US8390045B2 (en) 2007-03-20 2013-03-05 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing same
US8405188B2 (en) 2007-02-28 2013-03-26 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4015981B2 (ja) * 2003-09-22 2007-11-28 沖電気工業株式会社 強誘電体素子及びその製造方法
US8133368B2 (en) 2008-10-31 2012-03-13 Applied Materials, Inc. Encapsulated sputtering target

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3045928B2 (ja) * 1994-06-28 2000-05-29 松下電子工業株式会社 半導体装置およびその製造方法
US5691219A (en) * 1994-09-17 1997-11-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor memory device
EP0837504A3 (en) * 1996-08-20 1999-01-07 Ramtron International Corporation Partially or completely encapsulated ferroelectric device
KR100279297B1 (ko) * 1998-06-20 2001-02-01 윤종용 반도체 장치 및 그의 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253532A (ja) * 2005-03-14 2006-09-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4526421B2 (ja) * 2005-03-14 2010-08-18 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US8405188B2 (en) 2007-02-28 2013-03-26 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the semiconductor device
US8664011B2 (en) 2007-02-28 2014-03-04 Fujitsu Limited Semiconductor device and method of manufacturing the semiconductor device
US8390045B2 (en) 2007-03-20 2013-03-05 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing same
US8609440B2 (en) 2007-03-20 2013-12-17 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing same
US8629487B2 (en) 2007-03-20 2014-01-14 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing same

Also Published As

Publication number Publication date
US20030089938A1 (en) 2003-05-15

Similar Documents

Publication Publication Date Title
JP4874456B2 (ja) 三重金属配線一つのトランジスター／一つのキャパシタ及びその製造方法
US7518173B2 (en) Semiconductor device having ferroelectric capacitor and its manufacture method
US8956881B2 (en) Method of manufacturing a FeRAM device
JP3396131B2 (ja) 半導体装置およびその製造方法
US7223614B2 (en) Method for manufacturing semiconductor device, and semiconductor device
JP2001036026A (ja) 半導体装置及びその製造方法
JP2003347517A (ja) 半導体装置及びその製造方法
JP2008210893A (ja) 半導体装置とその製造方法
US7190015B2 (en) Semiconductor device and method of manufacturing the same
JP4252537B2 (ja) 半導体装置の製造方法
JP2003332536A (ja) 半導体装置の製造方法
JP2001217397A (ja) 半導体装置とその製造方法
JP2003068991A (ja) 半導体装置及びその製造方法
KR100668881B1 (ko) 커패시터 및 그 제조방법
JP2003204043A (ja) 半導体装置及びその製造方法
JP3833580B2 (ja) 半導体装置の製造方法
US7105400B2 (en) Manufacturing method of semiconductor device
US7091538B2 (en) Semiconductor device and method for manufacturing the same
US20060284231A1 (en) Dielectric memory and method for manufacturing the same
JP2004288696A (ja) 半導体装置の製造方法
JP2003273217A (ja) 半導体装置及びその製造方法
US20030058678A1 (en) Ferroelectric memory device and method of fabricating the same
JP2004303995A (ja) 半導体装置の構造およびその製造方法
JP3144405B2 (ja) 半導体記憶装置の製造方法
JP2004193176A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050311

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050311

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20061005