JP2003273217A

JP2003273217A - 半導体装置及びその製造方法

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Publication number: JP2003273217A
Application number: JP2002076920A
Authority: JP
Inventors: Tetsuo Izumitani; 鉄男泉谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-03-19
Filing date: 2002-03-19
Publication date: 2003-09-26

Abstract

(57)【要約】【課題】ホールとその下の配線とが位置ずれしても、
ホール内の導電性プラグにより電気的に接続される上下
の配線間の層間コンタクト抵抗の上昇を防止することが
できる半導体装置及びその製造方法を提供すること。【解決手段】チタン膜４１を含む一層目配線２０ｂをシ
リコン基板（半導体基板）１の上方に形成する工程と、
一層目配線２０ｂを覆う第３層間絶縁膜２１を形成する
工程と、一層目配線２０ｂが露出するホール２１ａを第
３層間絶縁膜２１に形成する工程と、ホール２１ａ内に
露出する配線２０ｂを窒化処理する工程と、窒化処理
後、化学的気相成長法によりホール２１ａ内及び第３層
間絶縁膜２１上にタングステン膜２４を形成する工程
と、タングステン膜２４をホール２１ａ内に残して第２
導電性プラグ２５ａにする工程とを有する半導体装置の
製造方法による。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化に伴いデザ
インルールが縮小化され、それにより上下の配線を電気
的に接続するプラグの径や配線幅が縮小されている。そ
のプラグは、層間絶縁膜のホール内に形成されるが、ホ
ールの径や配線幅が上記のように縮小されることで、ホ
ールの中には位置ずれを起こして下層配線から脱落する
ものが出てくる。この様子を図１２（ａ）に示す。

【０００３】図１２（ａ）に示すように、第１層間絶縁
膜１０１には第１プラグ１０２が埋め込まれ、その第１
プラグ１０２と電気的に接続される一層目配線１０３が
第１層間絶縁膜１０１上に形成される。なお、第１プラ
グ１０２は、第１層間絶縁膜１０１の下方に形成された
ＭＯＳトランジスタ（不図示）のソース／ドレイン領域
と電気的に接続されている。

【０００４】一層目配線１０３は、下から順にTiN膜１
０３ａ、Al膜１０３ｂ、Ti膜１０３ｃ、及びTiN膜１０
３ｄを積層してなる。そして、この一層目配線１０３上
には第２層間絶縁膜１０４が形成され、更にその第２層
間絶縁膜１０４には一層目配線１０３に至るホール１０
５が形成される。

【０００５】そのホール１０５は、本来ならば図の点線
で示される位置に形成され、一層目配線１０３上に収ま
らなければならない。しかし、上述した位置ずれによ
り、図のようにホール１０５が一層目配線１０３から脱
落する場合がある。その結果、スリット状の細い隙間１
０５ａがホール１０５の下に形成される。

【０００６】上記のようにホール１０５が脱落している
か否かによらず、図１２（ｂ）に示すように、従来はホ
ール１０５内にグルー膜１０６としてTiN膜がスパッタ
法により形成される。

【０００７】しかしながら、スパッタ法ではグルー膜１
０６をカバレッジ良く形成することができないので、隙
間１０５ａが存在するとグルー膜１０６でホール１０５
内を十分に覆いきることができない。その結果、隙間１
０５ａに通じる開口１０６ａがグルー膜１０６に形成さ
れてしまう。

【０００８】その後、ホール１０５内にプラグを形成す
るため、図１３（ａ）に示すように、グルー膜１０６上
にタングステン膜１０７が形成される。そのタングステ
ン膜１０７は、六フッ化タングステンガス（WF₆）を用
いたＣＶＤ法（化学的気相成長法）により形成される。

【０００９】このとき、六フッ化タングステンガスは、
グルー膜１０６に開口１０６ａが形成されたことで隙間
１０５ａにも流入する。その結果、隙間１０５ａに露出
するTi膜１０３ｃが六フッ化タングステンガスに曝され
ることになる。

【００１０】しかしながら、そのようにTiが六フッ化タ
ングステンガスに曝されると、両者が反応して反応ガス
が生成される。その反応ガスは、成膜中にタングステン
膜１０７の中に閉じ込められる。

【００１１】また、タングステン膜１０７の埋め込み性
を良くするため、タングステン膜１０７の成膜時にはシ
リコン基板（不図示）が加熱されるが、その加熱により
第２層間絶縁膜１０４が脱ガスし、そのガスもタングス
テン膜１０７の中に閉じ込められる。

【００１２】次いで、図１３（ｂ）に示すように、第２
層間絶縁膜１０４の上面上のタングステン膜１０７とグ
ルー膜１０６とをＣＭＰ法により研磨し、それらを第２
プラグ１０９としてホール１０５内に残す。

【００１３】その後、この第２プラグ１０９と電気的に
接続される二層目配線１０８を第２層間絶縁膜１０４上
に形成する。その二層目配線１０８は、下からAl膜、Ti
膜、TiN膜を順に積層してなる。

【００１４】

【発明が解決しようとする課題】しかしながら、上記の
ようにタングステン膜１０７内に反応ガスや脱ガスが閉
じ込められると、タングステン膜１０７がホール１０５
内に埋め込み不良となり、一層目配線１０３と二層目配
線１０８との層間コンタクト抵抗が異常となって、ひい
ては半導体装置の歩留まりを低下させてしまう。

【００１５】この問題点は、デザインルールが微細化さ
れてホール１０５と一層目配線１０３との位置合わせ余
裕が確保できなくなったことに起因するが、位置合わせ
余裕の確保とデザインルールの微細化とはトレードオフ
の関係にあり、一方を満足しようと思えば他方で不都合
が生じてしまう。

【００１６】本発明の目的は、たとえホールとその下の
配線とが位置ずれしても、そのホール内の導電性プラグ
により電気的に接続される上下の配線間の層間コンタク
ト抵抗の上昇を防止することができる半導体装置及びそ
の製造方法を提供することである。

【００１７】

【課題を解決するための手段】上記した課題は、チタン
膜を含む積層膜よりなる配線を半導体基板の上方に形成
する工程と、前記配線を覆う絶縁膜を形成する工程と、
前記配線が露出するホールを前記絶縁膜に形成する工程
と、前記ホール内に露出する配線を窒化処理する工程
と、前記窒化処理後、化学的気相成長法により前記ホー
ル内及び前記絶縁膜上にタングステン膜を形成する工程
と、前記タングステン膜を前記ホール内に残して導電性
プラグにする工程とを有する半導体装置の製造方法によ
って解決する。

【００１８】次に、本発明の作用について説明する。

【００１９】本発明によれば、配線を覆う絶縁膜にホー
ルを形成した後、そのホール内に露出する配線に対して
窒化処理を行い、その後ホール内にタングステン膜を形
成する。

【００２０】そのため、ホールと配線とが位置ずれして
配線中のチタン膜の側面がホールの一部に露出しても、
窒化処理によってその側面が窒化されTiNとなるので、
ホール内にチタンが直に露出することが防止される。こ
れにより、化学的気相成長法によりタングステン膜をホ
ール内に形成する際に六フッ化タングステンを使用して
も、その六フッ化タングステンがチタンと反応するのが
防止され、それらが反応する際に生成されるガスがタン
グステン膜に閉じ込められないので、タングステン膜が
ホール内に埋め込み不良とならない。そのため、タング
ステン膜を介して電気的に接続される上下の配線間の層
間コンタクト抵抗が上昇せず、半導体装置の歩留まりが
向上される。

【００２１】しかも、上記の窒化処理の際に半導体基板
を加熱してその温度を室温よりも高くすると、窒化処理
中に絶縁膜からの脱ガスをホールの外に出しきることが
できるので、タングステン膜を形成する際に半導体基板
を加熱しても、タングステン膜に絶縁膜の脱ガスが閉じ
込められることが防止される。これによっても、配線間
の層間コンタクト抵抗が上昇するのが防止される。

【００２２】上記によって、本発明では、ホールとその
下の配線との位置合わせ余裕があまり大きく確保できな
くても、歩留まりの低下を防ぎながら半導体装置を高集
積化及び微細化することができる。

【００２３】

【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。

【００２４】図１〜図１０は本発明の実施形態に係る半
導体装置の製造方法を工程順に示す断面図である。

【００２５】以下では、強誘電体メモリ（ＦｅＲＡＭ）
の製造方法を例にして本発明を説明するが、本発明の適
用範囲はＦｅＲＡＭに限られない。

【００２６】まず、図１（ａ）に示す断面構造を得るま
での工程を説明する。

【００２７】図１（ａ）に示すように、ｎ型又はｐ型の
シリコン（半導体）基板１表面に、素子分離絶縁膜２と
してＬＯＣＯＳ（Local Oxidation of Silicon）を形成
する。素子分離絶縁膜２としてはＬＯＣＯＳに代えて、
ＳＴＩ(Shallow Trench Isolation)を採用してもよい。

【００２８】その素子分離膜２を形成後、シリコン基板
１のトランジスタ形成領域にｐ型不純物を導入し、ｐウ
エル３を形成する。

【００２９】次いで、シリコン基板１のトランジスタ形
成領域の表面を熱酸化し、ゲート絶縁膜４としてシリコ
ン酸化膜を形成する。

【００３０】続いて、シリコン基板１の上側全面に非晶
質又は多結晶のシリコン膜を形成し、そのシリコン膜を
フォトリソグラフィ法により所定の形状にパターニング
して、ゲート電極５ａ〜５ｂを形成する。

【００３１】次に、ゲート電極５ａ，５ｂの両側のｐウ
ェル３内にｎ型不純物をイオン注入して、ｎチャネルＭ
ＯＳトランジスタのソース／ドレインとなるｎ型不純物
拡散領域６を形成する。

【００３２】続いて、シリコン基板１の全面に絶縁膜を
形成した後、その絶縁膜をエッチバックしてゲート電極
５ａ、５ｂの両側部分にのみ側壁絶縁膜７として残す。
その絶縁膜として、例えばＣＶＤ法により酸化シリコン
（SiO₂）を形成する。

【００３３】さらに、ゲート電極５ａ、５ｂと側壁絶縁
膜７とをマスクに使用して、ｐウェル３内に再びｎ型不
純物イオンを注入することによりｎ型不拡散領域６をＬ
ＤＤ（Lightly Doped Drain）構造にする。

【００３４】以上のようにして、まず、ｐウェル３、ゲ
ート電極５ａ，５ｂ、及びｎ型不純物拡散領域６等によ
って構成されるｎ型ＭＯＳＦＥＴがトランジスタ形成領
域上に形成される。

【００３５】次に、全面に高融点金属膜を形成した後
に、この高融点金属膜を加熱してｐ型不純物拡散領域６
の表面に高融点金属シリサイド層８を形成する。その
後、ウエットエッチングにより未反応の高融点金属膜を
除去する。

【００３６】次に、プラズマＣＶＤ法により、シリコン
基板１の全面にカバー絶縁膜９として酸窒化シリコン
（SiON）膜を約２００ｎｍの厚さに形成する。さらに、
プラズマＣＶＤ法により、そのカバー絶縁膜９上に第１
層間絶縁膜１０として二酸化シリコン（SiO₂）を約１．
０μｍの厚さに形成する。

【００３７】続いて、第１層間絶縁膜１０を化学的機械
研磨（ＣＭＰ；Chemical Mechanical Polishing）法に
より研磨してその表面を平坦化する。

【００３８】次いで、図１（ｂ）に示すように、ＤＣス
パッタ法により、チタン（Ti）膜とプラチナ（Pt）膜を
第１層間絶縁膜１０上に順に形成し、これらの積層膜を
第１導電膜１１とする。これらの膜のうち、Ti膜の厚さ
は約２０ｎｍであり、Pt膜の厚さは約１７５ｎｍであ
る。そのチタン膜は、プラチナ膜と第１の層間絶縁膜１
０との密着性を改善する役割を果たす。

【００３９】なお、第１の導電膜１１として、イリジウ
ム、ルテニウム、酸化ルテニウム、酸化ルテニウムスト
ロンチウム(SrRuO₃)等の膜を形成してもよい。

【００４０】次に、強誘電体膜１２としてＰＺＴ(Pb(Zr
_1-xTi_x)O₃)膜を第１導電膜１１の上にスパッタ法により
約２４０ｎｍの厚さに形成する。そして、酸素雰囲気中
にシリコン基板１を置き、強誘電体膜１２を構成するＰ
ＺＴ膜を急速熱処理（ＲＴＡ:Rapid Thermal Annealin
g）処理することにより、ＰＺＴ膜の結晶化処理を行
う。

【００４１】強誘電体膜１２の形成方法としては、上記
のスパッタ法の他に、スピンオン法、ゾル−ゲル法、Ｍ
ＯＤ（Metal Organi Deposition）法、ＭＯＣＶＤ法が
ある。また、強誘電体膜１２を構成する材料としては、
ＰＺＴの他に、ＰＺＴにランタン（La）を添加したＰＬ
ＺＴ（Lead Lanthanum Zirconate Titanate :(Pb_1-3x _/2
La_x)(Zr_1-yTi_y)O₃）、及びＰＺＴにランタン（La）とカ
ルシウム（Ca）とストロンチウム（Sr）とを添加したＰ
ＬＣＳＺＴのようなＰＺＴ系材料や、ビスマス（Bi）系
材料のSrBi₂(Ta_xNb_1-x)₂O₉（但し、０＜ｘ≦１）、Bi₄T
i₂O₁₂等がある。

【００４２】上記のような強誘電体膜１２を形成した
後、その上に第２導電膜１３として酸化イリジウム（Ir
O_x）膜をスパッタ法により厚さ約２００ｎｍ程度に形成
する。なお、第２導電膜１３として、プラチナ（Pt）膜
又は酸化ルテニウムストロンチウム（ＳＲＯ）膜をスパ
ッタにより形成しても良い。

【００４３】次に、図１（ｃ）に示す構造を得るまでの
工程を説明する。

【００４４】まず、第２導電膜１３をパターニングする
ことによりキャパシタ上部電極１３ａを形成する。その
後、強誘電体膜１２を酸素雰囲気中でアニールし、スパ
ッタ及びエッチングの際に強誘電体膜１２に入ったダメ
ージを回復させる。

【００４５】次いで、強誘電体膜１２をパターニングし
てキャパシタ誘電体膜１２ａを形成し、そのキャパシタ
誘電体膜１２ａを酸素雰囲気中でアニールする。このア
ニールは、キャパシタ誘電体膜１２ａの下の膜に吸収さ
れた水分等を脱ガスするために行われる。

【００４６】次に、図２（ａ）に示すように、キャパシ
タ誘電体膜１２ａとキャパシタ上部電極１３ａとを覆う
キャパシタ保護絶縁膜１４として、アルミナ（Al₂O₃）
をスパッタ法により約５００ｎｍの厚さに常温下で形成
する。このキャパシタ保護絶縁膜１４は、還元され易い
キャパシタ誘電体膜１２ａを水素等の還元性物質から保
護して、還元性物質がその内部に入るのをブロックする
ために形成される。

【００４７】次に、図２（ｂ）に示す構造を得るまでの
工程を説明する。

【００４８】まず、キャパシタ保護絶縁膜１４の下のキ
ャパシタ誘電体膜１２ａを酸素雰囲気中で急速熱処理
（ＲＴＡ）してその膜質を改善する。

【００４９】次に、キャパシタ保護絶縁膜１４の上にレ
ジスト（不図示）を塗布し、それを露光、現像して、キ
ャパシタ上部電極１３ａとキャパシタ誘電体膜１２ａを
覆うように残す。そして、そのレジストをエッチングマ
スクに使用して、キャパシタ保護絶縁膜１４と第１導電
膜１１とをパターニングする。これにより、キャパシタ
保護絶縁膜１４は、キャパシタ上部電極１３ａ上とキャ
パシタ誘電体膜１２ａ上とに残る。そして、このパター
ニングにより残った第１導電膜１１をキャパシタ下部電
極１１ａとして使用する。なお、キャパシタ保護絶縁膜
１４と第１導電膜１１とのエッチングは、塩素をエッチ
ングガスに使用するドライエッチングにより行われる。

【００５０】これにより、第１層間絶縁膜１０の上に
は、下部電極１１ａ、キャパシタ誘電体膜１２ａ、及び
上部電極１３ａを順に積層してなるキャパシタＱが形成
されることになる。

【００５１】次いで、図２（ｃ）に示すように、キャパ
シタＱ及び第１層間絶縁膜１０の上に、第２層間絶縁膜
１５として膜厚１２００ｎｍのSiO₂膜をＣＶＤ法により
形成した後に、この第２層間絶縁膜１５の表面をＣＭＰ
法により平坦化する。その平坦化は、上部電極１３ａの
上面における第２層間絶縁膜１５の厚さが２００ｎｍと
なるまで行われる。

【００５２】なお、上記ＣＶＤ法における成膜ガスとし
ては、Si₂F₆、Si₃F₈、及びSi₂F₃Cl等のポリシラン化合
物やシラン（SiH₄）等を含むガスが用いられる。更に、
ＣＶＤ法に代えて、上記成膜ガスを熱やレーザ光で励起
して第２層間絶縁膜１５を形成してもよい。

【００５３】次に、図３（ａ）に示すように、第２層間
絶縁膜１５の上にレジスト１６を塗布し、これを露光、
現像して、ｎ型不純物拡散領域６上とキャパシタ下部電
極１１ａ上とにそれぞれホール形成用窓１６ａ〜１６ｄ
を形成する。

【００５４】続いて、そのレジスト１６をエッチングマ
スクに使用し、第２層間絶縁膜１５、第１層間絶縁膜１
０、カバー絶縁膜９、及びキャパシタ保護絶縁膜１４を
ドライエッチングする。これにより、ｎ型不純物拡散領
域６上にはコンタクトホール１５ａ〜１５ｃが形成され
ると共に、キャパシタ下部電極１１ａ上にもコンタクト
ホール１５ｄが形成される。

【００５５】これら第１層間絶縁膜１０、第２層間絶縁
膜１５、及びカバー絶縁膜９は、CF系ガス、例えばCHF₃
にCF₄、Arを加えた混合ガスを用いてエッチングされ
る。

【００５６】このエッチングの際には、キャパシタＱの
下部電極１１ａを覆っているAl₂O₃よりなるキャパシタ
保護絶縁膜１４のエッチレートが他の絶縁膜よりも小さ
いので、下部電極１１ａ上に形成される浅いコンタクト
ホール１５ｄと他のコンタクトホール１５ａ〜１５ｃと
のエッチング深さの違いはキャパシタ保護絶縁膜１４に
よって吸収される。

【００５７】次に、レジスト１６を除去した後に、図３
（ｂ）に示すように、第２層間絶縁膜１５の上とコンタ
クトホール１５ａ〜１５ｄの内面にスパッタ法によりチ
タン（Ti）膜を２０ｎｍ、窒化チタン(TiN) 膜を５０ｎ
ｍの厚さに形成し、これらの膜をグルー膜１７とする。
さらに、六フッ化タングステン(WF₆)ガス、アルゴン、
水素の混合ガスを使用するＣＶＤ法により、グルー膜１
７の上にタングステン膜１８を形成する。タングステン
膜１８は、各コンタクトホール１５ａ〜１５ｄを完全に
埋め込む厚さ、例えば第２層間絶縁膜１５上で５００ｎ
ｍ程度とする。

【００５８】次に、図４（ａ）に示すように、第２層間
絶縁膜１５上のタングステン膜１８とグルー膜１７とを
ＣＭＰ法により除去し、各コンタクトホール１５ａ〜１
５ｄ内にのみ残す。これにより、タングステン膜２１と
グルー膜２０との２層構造の第１導電性プラグ１８ａ〜
１８ｄがコンタクトホール１５ａ〜１５ｄ内に形成され
ることになる。

【００５９】続いて、図４（ｂ）に示すように、第２層
間絶縁膜１５とプラグ１８ａ〜１８ｄの上に、プラズマ
ＣＶＤ法によりSiON膜を例えば１００ｎｍの厚さに形成
する。このSiON膜は、シラン（SiH₄）とN₂O の混合ガス
を用いて形成され、プラグ１８ａ〜１８ｄの酸化を防止
するための酸化防止膜１９として使用される。

【００６０】次に、図５（ａ）に示すように、フォトリ
ソグラフィー法によりキャパシタ保護絶縁膜１４と第２
層間絶縁膜１５と酸化防止膜１９とをパターニングし
て、キャパシタＱの上部電極１３ａ上にコンタクトホー
ル１５ｅを形成する。

【００６１】この後に、キャパシタＱの誘電体膜１２ａ
を酸素雰囲気中でアニールして、誘電体膜１２ａの膜質
を改善する。この場合、第１導電性プラグ１８ａ〜１８
ｄは酸化防止膜１９によって酸化が防止される。

【００６２】次いで、図５（ｂ）に示すように、CF系の
ガスを用いてSiON酸化防止膜１９をドライエッチングす
る。そして、ＲＦエッチング法によりプラグ１８ａ〜１
８ｄ、上部電極１３ａの各表面を約１０ｎｍエッチング
して清浄面を露出させる。

【００６３】その後に、図６（ａ）に示すように、第２
層間絶縁膜１５、第１導電性プラグ１８ａ〜１８ｄ、コ
ンタクトホール１５ｅの上に、チタン（Ti）膜を含む４
層構造の積層膜をスパッタ法により形成する。その積層
膜は、下から順に、膜厚１５０ｎｍの窒化チタン（Ti
N）膜３９、膜厚５００ｎｍの銅含有（０．５％）アル
ミニウム（Al）膜４０、膜厚５ｎｍのチタン（Ti）膜４
１、膜厚５０ｎｍの窒化チタン（TiN）膜４２である。

【００６４】このうち、窒化チタン（TiN）膜４２は、
後の工程でこの積層膜上に形成される導電性プラグ内に
アルミニウム膜４０内のアルミニウムが拡散するのを防
止し、その導電性プラグと積層膜とのコンタクト抵抗が
高くなるのを防ぐ役割を果たす。また、この窒化チタン
（TiN）膜４２は、チタンのターゲットを窒素雰囲気中
でスパッタする反応性スパッタ法により形成される。

【００６５】一方、チタン（Ti）膜４１は、上記の反応
性スパッタの際にアルミニウム膜４０の表面が窒化され
るのを防止し、上記したコンタクト抵抗が高くなるのを
防止する役割を果たす。更に、Tiは還元作用を有するた
め、このチタン（Ti）膜４１によってアルミニウム膜４
０表面の自然酸化膜が除去される。これにより、自然酸
化膜によって上記コンタクト抵抗が高くなるのを一層防
止することができる。

【００６６】そして、上記のような導電膜をフォトリソ
グラフィー法によりパターニングして、図６（ａ）に示
すように、一層目配線２０ａ〜２０ｄを形成する。

【００６７】次に、図６（ｂ）に示すように、プラズマ
ＣＶＤ法により第３層間絶縁膜２１としてSiO₂膜を２２
００ｎｍの厚さに形成し、この第３層間絶縁膜２１によ
り第２層間絶縁膜１５と一層目配線２０ａ〜２０ｄを覆
う。その後、この第３層間絶縁膜２１の表面をＣＭＰ法
により平坦化する。

【００６８】次いで、図７に示すように、第３層間絶縁
膜２１上にレジスト５０を形成し、それを露光、現像す
ることで、レジスト開口５０ａ、５０ｂを有するレジス
トパターンにする。そして、そのレジストパターンをエ
ッチングマスクに使用して第３層間絶縁膜２１を選択的
にエッチングすることにより、第１配線２０ｂ、２０ｄ
が露出するホール２１ａ、２１ｂを第３層間絶縁膜２１
に形成する。そのホール２１ａ、２１ｂを形成後、レジ
スト５０はアッシングされて除去される。

【００６９】ところで、ＦｅＲＡＭを高集積化する場
合、一層目配線２０ｂが微細化されて、その一層目配線
２０ｂとホール２１ａとの位置合わせ余裕が確保し難く
なり、それらを位置合わせすることができない場合が生
じる。こうなると、図８（ａ）に示すように、ホール２
１ａの一部が一層目配線２０ｂからはみ出し、ホール２
１ａの一部にスリット状の細い隙間２１ｃが形成されて
しまう。

【００７０】しかしながら、その隙間２１ｃは後の工程
においてグルー膜で塞ぐことができず、ホール２１ａに
チタン膜４１の側面が露出する場合がある。そして、既
述のように、チタン膜４１の側面が露出した状態では、
後工程でタングステン膜をホール２１ａ内に所望に埋め
込むことができない。

【００７１】そこで、本発明では、チタン膜４１中のチ
タンが隙間２１ｃ内に露出するのを防止するため、露出
しているチタン膜４１の側壁を窒化してそこに窒化層
（TiN層）を形成する。窒化の方法には次の二通りがあ
り、いずれか一方を採用すれば良い。

【００７２】第１の方法では、シリコン基板１を不図示
のチャンバ内に入れ、そこで窒素プラズマ処理を行う。
そのチャンバ内には、シリコン基板１を載せる支持電極
とこれに対向する対向電極が配置される。その支持電極
にはシリコン基板１を加熱するためのヒータ等の加熱手
段が備えられ、一方、対向電極には高周波電源が接続可
能な状態となっている。そして、チャンバ内に窒素ガス
を導入し、対向電極に高周波電源を印加して、支持電極
でシリコン基板１を加熱した状態で電極間に窒素プラズ
マを発生させることにより窒化処理を行う。

【００７３】この場合の条件は次の通りである。・高周波電源の周波数・・・１３．５６ＭHz ・高周波電源のパワー・・・３００W ・窒素ガス流量・・・９００sccm ・チャンバ内圧力・・・３Torr ・シリコン基板１の温度・・・約３５０℃ ・処理時間・・・２分これに対し、第２の方法では、不図示のファーネス内に
シリコン基板１を入れて加熱し、更にそのファーネスに
窒素ガスを導入することにより窒化処理を行う。

【００７４】この場合の条件は次の通りである。・窒素ガス流量・・・２００００sccm ・シリコン基板１の温度・・・約２５０〜４００℃ ・処理時間・・・１２０分上記のいずれかの窒化処理を行うことで、図８（ｂ）に
示すように、チタン膜４１の側面が窒化してTiNとなる
ので、チタンが隙間２１ｃ内に露出することがない。

【００７５】しかも、上記のいずれの処理においても、
シリコン基板１が加熱されてその温度が室温よりも高く
なるので、この処理中に第３層間絶縁膜２１からの脱ガ
スを隙間２１ｃの外に出しきることができる。これによ
り、後の工程でホール２１ａ内にプラグを形成する際、
そのプラグの埋め込み性を良くするためにシリコン基板
１を加熱しても、そのプラグ内に脱ガスが閉じ込められ
ることがない。

【００７６】この処理の後は、図９（ａ）に示すよう
に、ホール２１ａ内と第３層間絶縁膜２１上とにグルー
膜２３としてTiN膜をスパッタ法により約５０nmの厚さ
に形成する。スパッタ法ではグルー膜２３をカバレッジ
良く形成することができないので、そのグルー膜２３は
ホール２１ａを十分覆いきることが出来ず、隙間２１ｃ
に通じる開口２３ａが形成されることがある。

【００７７】次いで、図９（ｂ）に示すように、六フッ
化タングステンガス、アルゴン、及び水素を含む反応ガ
スを使用するＣＶＤ法により、グルー膜２３上にタング
ステン膜２４を形成する。このタングステン膜２４の成
膜条件は次の通りである。・六フッ化タングステンガス流量・・・１５０sccm ・アルゴン流量・・・第１ステップ６０００sccm＋第２ステップ７５００sccm＋第３ステップ１０００sccm＋第４ステップ８０００sccmの多段処理・水素流量・・・第１ステップ６０００sccm＋第２ステップ９０００sccm＋第３ステップ８０００sccmの多段処理・成膜圧力・・・８０Torr ・成膜温度・・・３７０℃ なお、そのタングステン膜２４の厚さはグルー膜２３の
上面上で約８００ｎｍ程度である。

【００７８】このタングステン膜２４を成膜する際、グ
ルー膜２３の開口２３ａを通じて六フッ化タングステン
ガスが隙間２１ｃに流入し、その隙間２１ｃに露出して
いるチタン膜４１の側面が六フッ化タングステンガスに
曝されることになる。

【００７９】しかし、そのように曝されても、チタン膜
４１の側面は窒化されてTiNとなっているので、従来の
ようにチタンと六フッ化タングステンとが反応して反応
ガスが生成されることがなく、その反応ガスがタングス
テン膜２４内に閉じ込められることがない。

【００８０】しかも、上記の成膜条件では、タングステ
ン膜４１の埋め込み特性を向上させるためにシリコン基
板１を加熱しているが、このようにしても、既述のよう
にチタン膜４１の窒化処理時に第３層間絶縁膜２１が既
に加熱されてその脱ガスが出しきられているため、その
脱ガスがタングステン膜２４内に閉じ込められることが
ない。

【００８１】このように、本実施形態ではタングステン
膜２４中にガスが閉じ込められないので、そのタングス
テン膜２４がホール２１ａ内で埋め込み不良となること
を防止することができる。

【００８２】なお、ＣＶＤ法に代えて、熱やレーザ光等
で上記の反応ガスを励起することによりタングステン膜
２４を形成してもよい。

【００８３】この後は、図１０（ａ）に示すように、上
記のグルー膜２３とタングステン膜２４とをＣＭＰ法に
より研磨し、それらをホール２１ａ、２１ｂ内に第２導
電性プラグ２５ａ、２５ｂとして残す。なお、図１０に
おいて、ホール２１ａと一層目配線２０ｂとは位置ずれ
をしていないが、位置ずれをしている場合でも同様の工
程が行われる。

【００８４】次いで、図１０（ｂ）に示すように、導電
性プラグ２５ａ、２５ｂ、及び第３層間絶縁膜２１上に
導電膜を形成し、それをパターニングすることで、導電
性プラグ２５ａ、２５ｂと電気的に接続された二層目配
線２６ａ、２６ｂとする。なお、この二層目配線２６
ａ、２６ｂは、下から順に膜厚５００ｎｍの銅含有
（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、
及び膜厚１００ｎｍの窒化チタン膜を積層した積層膜よ
りなる。

【００８５】上記した実施形態によれは、一層目配線２
０ｂを構成するチタン膜４１の側面を窒化処理した後、
ホール２１ａ内にタングステン膜２４を形成するように
する。これによれば、チタン膜４１の側面が窒化されて
TiNとなるので、タングステン膜２４の形成時に使用さ
れる六フッ化タングステンガスとチタン膜４１とが反応
しなくなり、その反応ガスがタングステン膜２４内に閉
じ込められることがない。

【００８６】しかも、その窒化処理の際にシリコン基板
１を加熱することで、窒化処理時に第３層間絶縁膜２１
を脱ガスさせることができるので、タングステン膜２４
の形成時に脱ガスが導電性プラグ２５ａ内に閉じ込めら
れることがない。

【００８７】これにより、たとえホール２１ａと一層目
配線２０ｂとが位置ずれしても、タングステン膜２４の
ホール２１ａへの埋め込み不良を防止することができる
ので、一層目配線２０ｂと二層目配線２６ａとの層間コ
ンタクト抵抗が上昇するのが防止することができる。従
って、本実施形態では、ホール２１ａと一層目配線２０
ｂとの位置合わせ余裕があまり大きく確保できなくて
も、歩留まりの低下を防ぎながら半導体装置を高集積化
及び微細化することができる。

【００８８】この効果を確認するため、次のような調査
が行われた。この調査では、上記図１〜図１０の工程に
従ってシリコンウエハにＦｅＲＡＭを集積形成し、一層
目配線２０ｂと二層目配線２６ａとの層間コンタクト抵
抗が異常な部位の数（これを総欠陥数と言う）を調べ
た。そして、その総欠陥数の中から４０個を任意に抽出
し、その４０個のうち導電性プラグ２５ａの埋め込み不
良（Ｗ埋め込み不良）の数を調べた。

【００８９】なお、この実験では、チタン膜４１の窒化
処理として窒素プラズマ処理を採用した。その条件は既
述の通りである。また、比較のため、この窒素プラズマ
処理を行わなかったシリコンウエハについても同様のこ
とが調査された。

【００９０】その結果は下の表１の通りである。

【００９１】

【表１】

【００９２】表１に示されるように、窒素プラズマ処理
が無い場合は総欠陥数が２２７６であるのに対し、窒素
プラズマ処理を行った場合は総欠陥数が５１０に減少し
た。

【００９３】更に、窒素プラズマ処理が無い場合は、欠
陥のある４０箇所のうち３５箇所でＷ埋め込み不良が見
られたのに対し、窒素プラズマ処理を行った場合はそれ
が８箇所に減少した。

【００９４】また、上記の調査が行われたシリコンウエ
ハに対して歩留まりも調べられた。その結果を図１１に
示す。

【００９５】図１１において、ＰＴ１がその歩留まりを
表す。そして、ＰＴ２とは、ＰＴ１を調べた後更に熱処
理を行うことにより、良品の中でも不良に近いものを排
除した場合の歩留まりを表す。これらＰＴ１、ＰＴ２の
値は右側の縦軸に対応する。一方、左側の縦軸は、ＰＴ
２とＰＴ１との比（ＰＴ２／ＰＴ１）に１００を乗じた
ものを示す。

【００９６】図１１から明らかなように、ＰＴ１とＰＴ
２の双方とも、窒素プラズマ処理が有る場合の方が無い
場合よりも大きい。

【００９７】上記の調査結果により、チタン膜４１の側
面を窒化することで、タングステン膜２４の埋め込み不
良が減少し、且つ、歩留まりが向上されることが明らか
となった。

【００９８】以上、本実施形態について詳細に説明した
が、本発明は本実施形態に限定されない。例えば、二層
目配線２０ａ〜２０ｄはチタン膜を含むものであればよ
く、その積層順序は特に限定されない。

【００９９】以下に、本発明の特徴を付記する。（付記１）半導体基板と、前記半導体基板の上方に形
成され、チタン膜を含む積層膜よりなる配線と、前記配
線を覆う絶縁膜と、前記絶縁膜に形成され、前記配線か
ら一部がはみ出してそこに前記チタン膜の側面が露出す
るホールと、前記ホールに埋め込まれて前記配線と電気
的に接続された導電性プラグとを備え、前記ホールの一
部に露出する前記チタン膜の側面に窒化層が形成された
ことを特徴とする半導体装置。（付記２）前記導電性プラグはグルー膜とタングステ
ン膜との２層構造を有し、前記ホールの一部に通じる開
口が前記グルー膜に形成されたことを特徴とする付記１
に記載の半導体装置。（付記３）前記積層膜は、アルミニウム含有膜を含む
ことを特徴とする付記１又は付記２に記載の半導体装
置。（付記４）チタン膜を含む積層膜よりなる配線を半導
体基板の上方に形成する工程と、前記配線を覆う絶縁膜
を形成する工程と、前記配線が露出するホールを前記絶
縁膜に形成する工程と、前記ホール内に露出する配線を
窒化処理する工程と、前記窒化処理後、化学的気相成長
法により前記ホール内及び前記絶縁膜上にタングステン
膜を形成する工程と、前記タングステン膜を前記ホール
内に残して導電性プラグにする工程とを有する半導体装
置の製造方法。（付記５）前記タングステン膜を形成する工程は、フ
ッ化タングステンを含む反応ガスを使用する化学的気相
成長法により行われることを特徴とする付記４に記載の
半導体装置の製造方法。（付記６）前記ホールを形成する工程は、該ホールの
一部を前記配線からはみ出して形成することにより、前
記配線のチタン膜の側面を前記ホールの一部に露出させ
ることを特徴とする付記４乃至付記５のいずれかに記載
の半導体装置。（付記７）前記ホールを形成する工程は、前記絶縁膜
上にレジストパターンを形成して、該レジストパターン
をエッチングマスクにして前記絶縁膜を選択的にエッチ
ングすることにより前記ホールを形成し、前記配線を窒
化処理する工程は、前記レジストパターンを除去した後
に行われることを特徴とする付記４乃至付記６のいずれ
かに記載の半導体装置の製造方法。（付記８）前記窒化処理のとき、前記半導体基板を加
熱することにより、前記半導体基板の温度を室温よりも
高くすることを特徴とする付記４乃至付記７のいずれか
に記載の半導体装置。（付記９）前記窒化処理は、前記配線を窒素プラズマ
に曝すことにより行われることを特徴とする付記４乃至
付記８のいずれかに記載の半導体装置の製造方法。（付記１０）前記窒化処理は、前記半導体基板を加熱
してその温度を室温よりも高くした状態で前記配線を窒
素に曝すことにより行われることを特徴とする付記４乃
至付記７のいずれかに記載の半導体装置の製造方法。（付記１１）前記タングステン膜を形成する工程は、
該タングステン膜を形成する前に前記ホール内及び前記
絶縁膜上にグルー膜を形成する工程を含み、前記グルー
膜上に前記タングステン膜を形成することを特徴とする
付記４乃至付記１０のいずれかに記載の半導体装置の製
造方法。（付記１２）前記グルー膜をスパッタ法により形成す
ることを特徴とする付記１１に記載の半導体装置の製造
方法。

【０１００】

【発明の効果】以上説明したように、本発明によれば、
配線を覆う絶縁膜にホールを形成した後、そのホール内
に露出する配線に対して窒化処理を行うようにしたの
で、六フッ化タングステンを用いてホール内にタングス
テン膜を形成しても、配線のチタン膜と六フッ化タング
ステンとが反応するのが防がれ、タングステン膜がホー
ル内に埋め込み不良となるのを防止することができる。

【０１０１】しかも、その窒化処理の際に半導体基板を
加熱してその温度を室温よりも高くすることで絶縁膜を
脱ガスすることができ、タングステン膜をホール内に形
成する際に上記の脱ガスがタングステン膜に閉じ込めら
れるのを防止することができ、タングステン膜の埋め込
み不良を防止することができる上記によって、本発明で
は、ホールとその下の配線との位置合わせ余裕を考慮し
なくても、歩留まりの低下を防ぎながら半導体装置を高
集積化及び微細化することができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体装置の製造工
程を示す断面図（その１）である。

【図２】本発明の実施形態に係る半導体装置の製造工
程を示す断面図（その２）である。

【図３】本発明の実施形態に係る半導体装置の製造工
程を示す断面図（その３）である。

【図４】本発明の実施形態に係る半導体装置の製造工
程を示す断面図（その４）である。

【図５】本発明の実施形態に係る半導体装置の製造工
程を示す断面図（その５）である。

【図６】本発明の実施形態に係る半導体装置の製造工
程を示す断面図（その６）である。

【図７】本発明の実施形態に係る半導体装置の製造工
程を示す断面図（その７）である。

【図８】本発明の実施形態に係る半導体装置の製造工
程を示す断面図（その８）である。

【図９】本発明の実施形態に係る半導体装置の製造工
程を示す断面図（その９）である。

【図１０】本発明の実施形態に係る半導体装置の製造
工程を示す断面図（その１０）である。

【図１１】本発明の実施形態において、配線の窒化処
理をした場合としない場合とにおける歩留まりの違いに
ついて示すグラブである。

【図１２】従来例に係る半導体装置の製造工程を示す
断面図（その１）である。

【図１３】従来例に係る半導体装置の製造工程を示す
断面図（その２）である。

【符号の説明】

１・・・シリコン基板（半導体基板）、２・・・素子分離絶縁
膜、３・・・ｐウエル、４・・・ゲート絶縁膜、５ａ、５ｂ・・
・ゲート電極、６・・・ｎ型不純物拡散領域、７・・・側壁絶
縁膜、８・・・高融点金属シリサイド層、９・・・カバー絶縁
膜、１０、１０１・・・第１層間絶縁膜、１１・・・第１導電
膜、１１ａ・・・キャパシタ下部電極、１２・・・強誘電体
膜、１２ａ・・・キャパシタ誘電体膜、１３・・・第２導電
膜、１３ａ・・・キャパシタ上部電極、１４・・・キャパシタ
保護絶縁膜、１５、１０４・・・第２層間絶縁膜、１５ａ
〜１５ｅ・・・コンタクトホール、１６、５０・・・レジス
ト、１６ａ〜１６ｄ・・・ホール形成用窓、１７、２３、
１０６・・・グルー膜、１８、２４、１０７・・・タングステ
ン膜、１８ａ〜１８ｄ、１０２・・・第１導電性プラグ、
１９・・・酸化防止膜、２０ａ〜２０ｄ、１０３・・・一層目
配線、２１・・・第３層間絶縁膜、２１ａ、２１ｂ、１０
５・・・ホール、２１ｃ、１０５ａ・・・隙間、２５ａ、２５
ｂ、１０９・・・第２導電性プラグ、２６ａ、２６ｂ、１
０８・・・二層目配線、３９、４２、１０３ａ、１０３ｄ・
・・窒化チタン（TiN）膜、４０、１０３ｂ・・・アルミニウ
ム（Al）膜、４１、１０３ｃ・・・チタン（Ti）膜。

フロントページの続きＦターム(参考） 5F033 HH04 HH05 HH07 HH08 HH09 HH18 HH33 HH35 JJ18 JJ19 JJ33 KK01 KK08 KK18 KK26 KK33 MM05 MM08 MM13 NN06 NN07 NN08 PP03 PP06 PP15 PP16 QQ08 QQ09 QQ10 QQ11 QQ35 QQ39 QQ48 QQ58 QQ65 QQ74 QQ78 QQ82 QQ89 RR03 RR04 RR08 SS02 SS08 SS11 SS15 SS22 TT02 TT08 VV10 VV16 XX01 XX09 XX15 5F083 FR01 GA27 JA02 JA05 JA15 JA17 JA35 JA36 JA38 JA39 JA40 JA43 JA53 JA56 MA05 MA06 MA16 MA19 PR03 PR12 PR21 PR34

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板の上方に形成され、チタン膜を含む積層
膜よりなる配線と、前記配線を覆う絶縁膜と、前記絶縁膜に形成され、前記配線から一部がはみ出して
そこに前記チタン膜の側面が露出するホールと、前記ホールに埋め込まれて前記配線と電気的に接続され
た導電性プラグとを備え、前記ホールの一部に露出する前記チタン膜の側面に窒化
層が形成されたことを特徴とする半導体装置。
【請求項２】チタン膜を含む積層膜よりなる配線を半
導体基板の上方に形成する工程と、前記配線を覆う絶縁膜を形成する工程と、前記配線が露出するホールを前記絶縁膜に形成する工程
と、前記ホール内に露出する配線を窒化処理する工程と、前記窒化処理後、化学的気相成長法により前記ホール内
及び前記絶縁膜上にタングステン膜を形成する工程と、前記タングステン膜を前記ホール内に残して導電性プラ
グにする工程とを有する半導体装置の製造方法。
【請求項３】前記ホールを形成する工程は、該ホール
の一部を前記配線からはみ出して形成することにより、
前記配線のチタン膜の側面を前記ホールの一部に露出さ
せることを特徴とする請求項２に記載の半導体装置。
【請求項４】前記窒化処理は、前記配線を窒素プラズ
マに曝すことにより行われることを特徴とする請求項２
又は請求項３に記載の半導体装置の製造方法。
【請求項５】前記窒化処理は、前記半導体基板を加熱
してその温度を室温よりも高くした状態で前記配線を窒
素に曝すことにより行われることを特徴とする請求項２
又は請求項３に記載の半導体装置の製造方法。