JP4049741B2 - 半導体装置および誘電体を備えた素子 - Google Patents

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Description

この発明は半導体素子の配線に関するものである。
従来、半導体素子の配線には、Al,W,Ta,Tiまたはそのシリサイド、アルミニウム合金(Al-Si-Cu等)、銅またはその合金、不純物をドープしたポリシリコン等が用いられている。しかし、アルミニウムを用いた場合には、アルミニウム形成後に４５０゜Ｃ以上の温度処理ができないという問題点がある。これは、４５０゜Ｃ以上になるとアルミニウムが融けてしまうからである。
ポリシリコンは融点が高いため上記のような問題を生じない。しかし、ポリシリコンは抵抗が高く、長い距離の配線や細い配線には適していない。
また、アルミニウムをシリコン層上に形成すると、アルミニウムがシリコン中に入り込み（スパイク）、アルミニウムが欠線する等の問題があった。このため、従来は、シリコン層の上に、まず薄いTiNをバリア層として形成し、その上にアルミニウムを形成するようにしていた。このTiNのバリア層によって、シリコン中へのアルミニウムの拡散（スパイク）を防止している。
しかしながら、TiNのバリア層を形成した後にＯ２を含む雰囲気で熱処理するとTiが酸化して、導電性のない酸化チタンが形成され、コンタクトが取れなくなるおそれがあった。また、TiNは非常に硬いため、熱膨張係数の違いにより金属やシリコンに対してはがれを生じるおそれもあった。
この発明は上記のような問題点を解決して、高性能の配線を有する半導体装置を提供することを目的とする。
この発明の半導体装置は、配線部を酸化イリジウムによって形成したことを特徴としている。
この発明の半導体装置は、酸化イリジウムが、酸素の欠乏した状態で形成されていることを特徴としている。
この発明の半導体装置における配線方法は、半導体素子領域に接続される配線部を、酸素の欠乏した状態で形成される酸化イリジウムによって形成することを特徴としている。
この発明の誘電体を備えた素子は、当該誘電体の直下に形成される導電層から延長して配線部を一体に形成するとともに、導電層および配線部を酸素の欠乏した状態で形成される酸化イリジウムによって形成したことを特徴としている。
この発明の半導体装置は、配線部を酸化イリジウムによって形成している。したがって、高温処理にも強く、シリコン等との界面に絶縁物を生じない。
この発明の半導体装置は、酸化イリジウムが、酸素の欠乏した状態で形成されている。したがって、シリコン等との界面において、酸化物の生成を防止することができる。
この発明の誘電体を備えた素子は、当該誘電体の直下に形成される導電層から延長して配線部を一体に形成するとともに、導電層および配線部を酸化イリジウムによって形成している。したがって、導電層形成後に熱処理によって誘電体を形成することができるばかりでなく、導電層と配線部を同時に一体に形成することができる。
図１に、この発明の一実施例による半導体装置の構成を示す。この実施例では、基板２には、ソース領域４およびドレイン領域６が形成されている。ソース領域４とドレイン領域６の間のチャネル領域８の上には、絶縁膜を介してゲート電極１０が形成されている。さらに、これらの上に層間絶縁膜１２が形成されている。ドレイン領域６の上部にあたる絶縁層１２には、開口部１４が設けられている。
層間絶縁膜１２の上および開口部１４の内部には、イリジウム層１６が設けられている。このイリジウム層１６は、キャパシタの下部電極１６ａになる部分と、ドレイン領域６とのコンタクトのための配線１６ｂになる部分とから構成されている。イリジウム層１６の下部電極１６ａの部分の上には、ＰＺＴからなる強誘電体層１８が形成され、さらにその上には上部電極としてのイリジウム層２０が設けられている。
図２および図３に、図１の半導体装置の製造プロセスを示す。まず、シリコン基板２に、ＬＯＣＯＳによって素子分離領域３０を形成するとともに、ゲート酸化膜３２を形成する。ゲート酸化膜３２の上にポリシリコンやポリサイドによってゲート電極１０を形成する。このゲート電極１０をマスクにして、イオンを注入して拡散し、ソース領域４およびドレイン領域６を形成する（図２Ａ参照）。
次にこの上に、ＣＶＤによってSiO２やBPSG等を６０００オングストロームの厚さに形成し、層間絶縁膜１２とする（図２Ｂ参照）。その後、ドレイン領域６上の層間絶縁膜１２に開口を形成するため、図２Ｃのようにフォトレジストマスク３４を形成する。このマスク３４にしたがって、層間絶縁膜１２をエッチングし、開口１４を形成する（図２Ｄ参照）。
この状態で、スパッタリング、ＣＶＤ、真空蒸着等によって、全面にイリジウム層１６を形成した後、Ar,Cl２等のガスを用いＲＩＥ、イオンミリング、ＥＣＲ等のドライエッチングによって、必要部分のみを残す（図３Ａ参照）。なお、ドライエッチングに代えて、ウエットエッチングを行っても良い。
次に、このイリジウム層１６および層間絶縁膜１２の上に、ゾルゲル法によって、強誘電体層１８としてＰＺＴ膜を形成する。出発原料として、Pb(CH３COO)２・3H２O,Zr(T-OC４H９)４,Ti(i-OC３H７)４の混合溶液を用いた。この混合溶液をスピンコートした後、１５０度（摂氏、以下同じ）で乾燥させ、ドライエアー雰囲気において４００度で３０秒の仮焼成を行った。これを５回繰り返した後、Ｏ２雰囲気
中で、７００度以上の熱処理を施した。このようにして、２５０ｎｍの強誘電体層１８を形成した。
さらにその上に、スパッタリング、ＣＶＤ、真空蒸着等によって、上部電極としてのイリジウム層２０を形成する。エッチングによって不要部分を取り除き、図３Ｂに示すように、下部電極１６ａの上部分にのみ、強誘電体層１８とイリジウム層２０を残す。次に、プラズマＣＶＤ等により、Si３N４,SiO２等を保護膜４０として形成する（図３Ｃ参照）。
この実施例においては、下部電極１６ａおよび配線１６ｂとしてイリジウム層１６を用いている。イリジウムはアルミニウムよりも融点が高いので、イリジウム層１６を形成した後に、ＰＺＴのための熱処理を行なっても、イリジウムが溶けるおそれがない。したがって、図１に示すように下部電極１６ａとしてだけではなく、配線１６ｂとしても用いることができる。また、熱処理によってイリジウムが酸化しても、導電性のある酸化イリジウムとなるので、電極もしくは配線としての性能を損なうことがない。また、ポリシリコン等に比べて抵抗が小さい。
これに対して、配線としてアルミニウム２４を用いた場合には、図６に示すように、ＰＺＴを成膜した後にアルミニウム膜２４を形成しなければならず、余分な絶縁層２２が必要となって構成が複雑となる。
さらに、図１に示す本実施例では、下部電極１６ａと配線１６ｂを同時に形成でき、製造が容易である。
また、下部電極１６ａとしてイリジウムを用いることにより、白金等による電極に比べて、その上に形成される強誘電体層１８の誘電性が向上した。
上記実施例では、強誘電体層１８として、ＰＺＴ膜を形成したが、ＰＬＺＴ、BaTiO３、BiSr２Ta２O９等を形成してもよい。また、強誘電体層１８に代えて、高誘電率を有する誘電体層（たとえば、SrTi0３,(Sr,Ba)TiO３のペロブスカイト構造を有する高誘電率薄膜）を形成してもよい。
上記実施例では、配線１６ｂ（および下部電極１６ａ）として、イリジウム層１６を用いているが、これに代えて酸化イリジウム層を用いてもよい。酸化イリジウムは、シリコンとの密着性が良好であるため配線として好ましい。酸化イリジウムは、反応性スパッタリング等によって形成することができる。
また、酸化イリジウムはシリコンとの反応性が極めて低いため、ドレイン領域６との界面α（図１参照）において、シリサイドを生じるおそれがない。これを検証するため、シリコン基板の上に種々の金属材料を形成した場合に形成される物質を、Ｘ線解析によって調べたチャートを図４に示す。図４Ａが白金の場合、図４Ｂががチタンの上に白金を載せた場合、図４Ｃが酸化イリジウムの場合、図４Ｄが酸化イリジウムの上にイリジウムを載せた場合、図４Ｅは酸化イリジウムの上に白金を載せた場合である。図４Ａと図４Ｃを比べれば明らかなように、白金の場合にはシリコンとの化合物が生じているのに対し、イリジウムの場合にはシリコンとの化合物は生じていない。
また、酸化イリジウムを形成する際に、酸素欠乏状態とし、IrO２−Ｘ（Ｘ＝０−２）と
して形成することもできる。このようにすれば、界面において酸化物（例えばシリコン酸化物）が形成されたとしても、これを還元（シリコンに還元）することができる。つまり、界面における好ましくない酸化物の生成を排除することができる。
上記実施例では、電極と配線を同時に形成する場合について説明したが、配線のみを形成する場合にもこの発明を適用することができる。
この発明の他の実施例による半導体装置を図５に示す。この実施例では、配線部５０を、バリア層である酸化イリジウム層５２とその上に形成された主導電層であるイリジウム層５４によって構成した。酸化イリジウム層５２をバリア層として形成することにより、シリコンとの密着性をよくすることができる。この実施例では、主導電層をイリジウム層５４によって形成しているので、酸化イリジウムのみ配線部全体を形成した場合に比べ、抵抗を低く抑えることができる。
なお、上記実施例では、主導電層をイリジウム層によって構成しているが、白金、アルミニウム等を用いてもよい。この場合、主導電層の金属がシリコンにスパイクするのを、酸化イリジウム層５２のバリア効果によって防止することができる（図４Ｅ参照）。
この実施例における酸化イリジウム層５２も、酸素欠乏状態としてIrO２−Ｘ（Ｘ＝０−2）として形成することにより、酸化物の生成を防止することができる。
この発明の一実施例による半導体装置の一例を示す図である。 図１の半導体装置の製造フローを示す図である。 図１の半導体装置の製造フローを示す図である。 酸化イリジウムとシリコンとの無反応性を明らかにするＸ線解析結果を示すチャートである。 他の実施例による半導体装置を示す図である。 従来の半導体装置を示す図である。
符号の説明
２・・・シリコン基板
４・・・ソース領域
６・・・ドレイン領域
１６・・・イリジウム層

Claims (2)

  1. 半導体素子領域、
    前記半導体素子領域上に形成される絶縁膜およびその開口部、
    前記半導体素子領域に接続される配線部、
    を備えた半導体装置において、
    前記配線部を酸素の欠乏した状態で形成される酸化イリジウム層で形成し、
    前記配線部を前記絶縁膜上に直接形成し、前記開口部から半導体素子領域に接続したこと、
    を特徴とする半導体装置。
  2. 誘電体を備えた素子であって、
    当該誘電体の直下に形成される導電層から延長して配線部を一体に形成するとともに、導電層および配線部を酸素の欠乏した状態で形成される酸化イリジウムによって形成したこと、
    を特徴とする誘電体を備えた素子。
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