CN101641782B - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件及其制造方法，改善构成铁电电容器的电容器上部电极的结晶度。电容器上部电极包括：第一层57，由第一氧化物构成，使用组成参数x1来将该第一氧化物表示为化学式AOx1(A：金属元素)，使用组成参数x2来将该第一氧化物的实际组成表示为化学式AOx2；第二层58，由第二氧化物形成在第一层57上，使用组成参数y1来将该第二氧化物表示为化学式BOy1，使用组成参数y2来将该第二氧化物的实际组成表示为化学式BOy2(B：金属元素)，第二层58由石墙状或柱状的晶体构成，氧化比例比第一层高，并且组成参数x1、x2、y1及y2之间满足关系y2/y1＞x2/x1；第三层59，形成在第二层58上，并且由贵金属或含有贵金属的合金或者它们的氧化物构成。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别是涉及具有形成在半导体衬底上的用于保持记忆的铁电电容器的铁电存储器及其制造方法。 
背景技术
近年来，随着数字技术的发展，越来越倾向于高速处理或保存大容量的数据。因此，对用于电子设备的半导体器件的高集成化以及高性能化的要求越来越高。 
关于半导体存储器件，为了实现例如DRAM(Dynamic Random AccessMemory：动态随机存取存储器)的高集成化，开始积极研发这样的技术，即，将铁电材料或高介电常数材料用作为用于构成DRAM的电容元件的电容绝缘膜，以代替现有的硅氧化物或者硅氮化物。 
另外，为了实现能够进行电压更低且更高速的写入作业以及读出作业的非易失性RAM(Random Access Memory：随机存取存储器)，还积极研发这样的技术，即，将具有自然极化特性的铁电膜用作为电容绝缘膜。具有这样的铁电电容绝缘膜的半导体存储器件被称为铁电存储器(FeRAM)。 
铁电存储器利用铁电体的磁滞(hysteresis)特性来存储信息。铁电存储器具有铁电电容器，铁电电容器被构成为：铁电膜作为电容电介质膜而夹在一对电极之间。铁电膜因电极之间被施加电压而发生极化，即使消除施加电压，也具有自然极化。另外，若使施加电压的极性反转，则自然极化的极性也反转。因此，若检测出该自然极化，则能够读出信息。与闪存器相比，铁电存储器能够在低电压工作，而且能够在低功耗下进行高速写入。 
构成FeRAM的电容器的铁电膜含有锆钛酸铅(PZT)、或在PZT中掺杂了La的PLZT、或在PZT中掺杂了微量的Ca、Sr或Si的PZT系列材料，或者，含有SrBi2Ta2O9(SBT、Y1)或SrBi2(Ta、Nb)2O9(SBTN、YZ)等Bi层状结构化合物等。通过溶胶-凝胶法、溅射法或MOCVD(Metal OrganicChemical Vapor Deposition：金属有机化学气相沉积)法等成膜法来形成这样 的铁电膜。 
通常，通过这些成膜法，在下部电极上形成非晶体或微晶体状态的铁电膜，并且通过之后的热处理使晶体结构变化为钙钛矿结构或铋层状结构。 
作为电容器的电极材料，需要使用难以氧化的材料或即使氧化也能够维持导电性的材料，一般广泛使用Pt(铂)、Ir(铱)以及IrOX(氧化铱)等白金系列金属或其氧化物。另外，作为布线材料，普遍与通常的半导体器件同样地使用Al(铝)。 
与其他半导体器件同样地，对于FeRAM也要求越发的高集成化以及高性能化，今后需要减少单元面积。已知在减少单元面积时，有效的方法是采用层叠结构来代替现有的平面结构。 
在此，所谓层叠结构是指如下结构：在形成于构成存储器单元的晶体管的漏极上的插件(接触插件)的正上方形成有电容器。 
在现有的层叠结构的FeRAM中，电容器具有如下结构：在由W(钨)构成的插件的正上方依次层叠有阻挡金属、下部电极、铁电膜以及上部电极。 
阻挡金属具有防止W插件被氧化的作用，一般选择兼具阻挡金属的效果和下部电极的效果的材料。因此，虽然不能使阻挡金属和下部电极材料明确分离，但是通常由从氮化钛(TiN)膜、氮化铝钛(TiAlN)膜、铱(Ir)膜、氧化铱(IrO2)膜、铂(Pt)膜以及锶钌氧(SRO:SrRuO3))膜中选择的2个以上的膜的组合来构成阻挡金属和下部电极。 
用于构成铁电电容器的铁电膜由氧化物构成，但是因非氧化环境中的处理而容易发生氧缺损，随之，反转电荷量、漏电流值等铁电膜特性会劣化。在制造铁电电容器时，为了使铁电膜上的损伤恢复，需要进行多次氧气环境中的热处理。因此，作为上部电极的材料，使用铂等在氧气环境中也难以氧化的金属，或者氧化铱、氧化钌等导电性氧化物。 
然而，近年来，对于FeRAM也严格要求微细化，随之要求采用铁电电容器的细微化以及多层布线结构。而且，关于向便携型信息处理装置的应用，要求低电压作业。 
为了使FeRAM能够以低电压进行工作，要求用于构成铁电电容器的铁电膜具有较大的反转电荷量Qsw。但是，在将多层布线结构形成在铁电电容器上方的工序中，在还原环境中的处理或者非氧化环境中的处理中铁电电容 器的特性会劣化。 
更具体地说，在由Pt膜或Ir膜等来形成铁电电容器上方的上部电极的情况下，发生这样的问题，即，在其上方形成多层布线结构时使用的还原环境中的氢侵入到Pt膜、Ir膜中，因这些金属的催化作用而被活性化，由于被活性化的氢，铁电电容器中的氧化物铁电膜被还原。 
若铁电膜被还原，则铁电电容器的工作特性会大幅度劣化。铁电膜特性的劣化问题随着铁电电容器的微细化以及电容器绝缘膜的微细化而更显著。 
在JP特开2004-273787号公报(专利文献1)中记载有如下方法：为了同时解决晶体中的氧缺损和因晶体生长中的过剩氧气而发生的结晶度的下降，在形成下部电极IrO2时使用容量为40％～97％的氧化气体。 
在JP特许第3661850号公报(专利文献2)中记载有如下技术：由第一导电性氧化膜和第二导电性氧化膜构成形成在铁电膜上的上部电极，而且，由比第一导电性氧化膜更接近化学计量组成的组成来形成第二导电性氧化膜，由此铁电电容器的电特性在多层布线结构工序中不劣化，而能够将铁电电容器微细化。 
在JP特开2006-128274(专利文献3)中，提出了如下提案：铁电电容器的3层的上部电极由白金、氧化铱、铱构成。 
在JP特开2000-91270号公报(专利文献4)中公开了如下方法：作为下部电极或上部电极，连续形成Ir膜和IrO2。而且，还公开了如下方法：为了减少铁电膜中的空穴，在形成IrO2膜之后进行RTA(Rapid ThermalAnnealing：快速退火)，进而形成Ir膜。 
在JP特许第3299909号公报(专利文献5)中记载有由如下层叠结构构成的电极，即，该层叠结构将膜厚为36nm～82nm的IrO2作为上层，将膜厚为22nm～66nm的Ir作为下层。 
在JP特开2001-127262号公报(专利文献6)中公开了如下2阶段溅射法：以低功率形成IrO2膜，然后以高功率进一步形成IrO2膜。 
在JP特开2002-246564号公报(专利文献7)、JP特开2005-183842号公报(专利文献8)等中记载有如下工序：(i)形成贵金属的导电性下部电极；(ii)用铁电材料层覆盖下部电极；(iii)对铁电层实施第一次快速加热退火(RTA)；(iv)形成贵金属氧化物的上部电极层；以及(v)对铁电层 和上部电极层实施第二次退火。在该公报中记载有：通过这样的工序，能够得到更高的交换电量(switching charge)，能够优选得到优异的疲劳特性。 
在JP特开2005-183842号公报(专利文献8)中还公开了如下方法：在铁电膜上形成导电性氧化物膜，然后实施RTA，进一步实施氧气环境中的炉退火。 
在JP特开2006-73648号公报(专利文献9)中公开了如下工序：当在铁电膜上形成上部电极膜时，形成包含被晶体化的微晶体的IrOx膜，然后，形成包含柱状晶的IrOx膜。在该公报中记载有：由此，即使进行薄膜化，也能够充分地发挥铁电膜的特性。 
在JP特开2003-204043号公报(专利文献10)中提出了如下方法：形成铁电膜，然后，通过溅射法在其上形成厚度为150～250nm的IrOx膜作为第二导电膜。 
在JP特开2006-245457号(公报专利文献11)中提出了如下提案：将构成电容器下部电极的Ir和IrO2的层叠膜的膜厚设为100nm以下，由此，在对该层叠膜进行蚀刻时，抑制在电容器的侧壁上的导电性膜的形成，从而使电容器上部电极和电容器下部电极之间的漏电流减小。 
专利文献1：JP特开2004-273787号公报 
专利文献2：JP特许第3661850号公报 
专利文献3：JP特开2006-128274号公报 
专利文献4：JP特开2000-91270号公报 
专利文献5：JP特许第3299909号公报 
专利文献6：JP特开2001-127262号公报 
专利文献7：JP特开2002-246564号公报 
专利文献8：JP特开2005-183842号公报 
专利文献9：JP特开2006-73648号公报 
专利文献10：JP特开2003-204043号公报 
专利文献11：JP特开2006-245457号公报 
发明内容
发明要解决的课题 
虽然开发了用于如上所述地提高铁电电容器的特性的各种技术，但是，在使用其中的专利文献2中记载的技术的情况下，根据形成条件，电容器特性有时被劣化。 
即，在铁电膜上的电容器上部电极中，以比下方的第一导电性氧化膜更接近化学计量组成的组成来形成上方的第二导电性氧化膜。但是，若使第二导电性氧化膜较厚，则有时在其本身上发生异常生长，从而使其下方的铁电膜的膜质劣化。 
本发明的目的在于，提供一种能够改善电容器上部电极的结晶度的半导体器件及其制造方法，其中，上述电容器上部电极具有氧组成量不同的多个导电性氧化膜，即，具有氧化度不同的多个导电性氧化膜。 
用于解决课题的方法 
本申请提供一种半导体器件及其制造方法，该半导体器件的构成铁电电容器的上部电极由如下各层形成：第一层，由第一氧化物构成，使用组成参数x1来将该第一氧化物表示为化学式AOx1(A为金属元素)，并且，使用组成参数x2来将该第一氧化物的实际组成表示为化学式AOx2；第二层，由第二氧化物形成在所述第一层上，使用组成参数y1来将该第二氧化物表示为化学式BOy1，使用组成参数y2来将该第二氧化物的实际组成表示为化学式BOy2(B为金属元素)。另外，还具有第三层，所述第三层形成在第二层58上，并且由贵金属或含有贵金属的合金或者它们的氧化物构成。进而，所述第二层由石墙状或柱状的晶体构成，氧化比例比所述第一层高，并且所述组成参数x1、x2、y1以及y2之间满足关系y2/y1＞x2/x1，在不改变所述上部电极的总厚度的前提下，减小所述第一层的厚度，增加所述第二层的厚度。 
本发明的半导体器件，包括半导体衬底和形成在所述半导体衬底上的铁电电容器，所述铁电电容器包括下部电极、形成在所述下部电极上的铁电膜以及形成在所述铁电膜上的上部电极，所述上部电极包括：第一层，由第一氧化物构成，使用化学计量学上的组成参数x1来将该第一氧化物表示为化学式AOx1，并且，使用组成参数x2来将该第一氧化物的实际组成表示为化学式AOx2，其中，A为金属元素，O为氧，第二层，由第二氧化物形成在所述第一层上，使用化学计量学上的组成参数y1来将该第二氧化物表示为 化学式BOy1，使用组成参数y2来将该第二氧化物的实际组成表示为化学式BOy2，其中，B为金属元素，所述第二层由石墙状或柱状的晶体构成，氧化比例比所述第一层高，并且所述组成参数x1、x2、y1以及y2之间满足关系y2/y1＞x2/x1；上述铁电膜包括：下侧的铁电膜，上侧的铁电膜，位于所述下侧的铁电膜的上侧，所述上侧的铁电膜比所述下侧的铁电膜薄。 
本发明的半导体器件的制造方法，其包括：在半导体衬底上形成下部电极的工序，在所述下部电极上堆积铁电膜的工序，在所述铁电膜上堆积上部电极的第一导电性氧化膜的工序，在所述第一导电性氧化膜上堆积所述上部电极的第二导电性氧化膜的工序；进而，在氧气流量相对于非活性气体流量的比例小于所述第二导电性氧化膜的堆积工序中的所述比例的条件下，执行堆积所述第一导电性氧化膜的工序，在堆积所述第二导电性氧化膜的工序中，在氧化物被微晶体化为石墙状或柱状的范围内控制所述半导体衬底的温度，在堆积所述第二导电性氧化膜的工序之后，还包括以下工序：在含有氧气的环境中，以用于提高所述铁电膜和第一、第二导电性氧化膜之间的紧贴性的第三温度，对所述第二导电性氧化膜进行热处理的工序。 
发明的效果 
在本申请中，在形成第二导电性氧化膜时，灵活控制成膜条件，从而使成膜后的第二导电性氧化膜由以石墙状或柱状集合的微晶体构成。在之后的热处理工序中，IrOy从微晶体进一步被晶体化，晶体的收缩(shrink)得以抑制，能够得到规整的第二导电氧化膜。即使在这样的结构的第二导电性氧化膜暴露在含有氢气的环境中的情况下，膜中的金属成分的催化剂作用也会减弱，难以使氢气活性化，进而相对于现有技术，本发明能够提高铁电膜的特 性。 
进而，不变更电容器上部电极的总膜厚，而使第一导电性氧化膜的膜厚比第二导电性氧化膜薄，并向上部电极和铁电膜的界面供给更多的氧气，使第二导电性氧化膜膜厚变厚，由此消除工序劣化，特别是能够改善单比特单元反转电荷量的劣化以及偏差。 
具有这样的上部电极的铁电电容器防止多层布线工序中的氢气等的浸入，消除工序劣化，因此能够消除单比特不良，有望提高设备的交换特性、初始特性以及保持特性。 
控制第二导电性氧化膜的成膜条件，例如，将成膜温度控制为50～75℃，则能够得到密度均匀的微晶体IrOy膜，然后，即使进行热处理也能够抑制膜中的空缺生成。进而，通过将第二导电性氧化膜的膜厚控制为125～150nm，能够抑制单比特单元的反转电荷量的劣化和偏差。由此，在形成铁电电容器后的多层布线工序中，防止氢气等浸入到铁电膜中，消除工序劣化，因此有望提高设备的交换特性、初始特性以及保持特性。 
附图说明
图1(a)～(c)是表示本发明第一实施方式的半导体器件的形成工序的剖面图(其一)。 
图2(a)～(c)是表示本发明第一实施方式的半导体器件的形成工序的剖面图(其二)。 
图3(a)～(c)是表示本发明第一实施方式的半导体器件的形成工序的剖面图(其三)。 
图4(a)、(b)是表示本发明第一实施方式的半导体器件的形成工序的剖面图(其四)。 
图5(a)、(b)是表示本发明第一实施方式的半导体器件的形成工序的剖面图(其五)。 
图6(a)、(b)是表示本发明第一实施方式的半导体器件的形成工序的剖面图(其六)。 
图7(a)、(b)是表示本发明第一实施方式的半导体器件的形成工序的剖面图(其七)。 
图8(a)～(f)是在改变了用于构成本发明实施方式的半导体器件的IrOy膜的成膜条件的情况下的RTA之前的膜表面的金属显微镜照片(其一)。 
图9(a)～(f)是在改变了用于构成本发明实施方式的半导体器件的IrOy膜的成膜条件的情况下的RTA之前的膜表面的金属显微镜照片(其二)。 
图10(a)～(f)是在改变了用于构成本发明实施方式的半导体器件的IrOy膜的成膜条件的情况下的RTA之后的膜表面的金属显微镜照片(其一)。 
图11(a)～(f)是在改变了用于构成本发明实施方式的半导体器件的IrOy膜的成膜条件的情况下的RTA之后的膜表面的金属显微镜照片(其二)。 
图12(a)～(c)是表示本发明第二实施方式的半导体器件的形成工序的剖面图(其一)。 
图13(a)～(c)是表示本发明第二实施方式的半导体器件的形成工序的剖面图(其二)。 
图14(a)～(c)是表示本发明第二实施方式的半导体器件的形成工序的剖面图(其三)。 
图15(a)、(b)是表示本发明第二实施方式的半导体器件的形成工序的剖面图(其四)。 
图16(a)、(b)是表示本发明第二实施方式的半导体器件的形成工序的剖面图(其五)。 
图17(a)、(b)是表示本发明第二实施方式的半导体器件的形成工序的剖面图(其六)。 
图18(a)、(b)是表示本发明第二实施方式的半导体器件的形成工序的剖面图(其七)。 
图19(a)、(b)是表示本发明第二实施方式的半导体器件的形成工序的剖面图(其八)。 
图20(a)、(b)是表示本发明第二实施方式的半导体器件的形成工序的剖面图(其九)。 
图21是表示本发明第二实施方式的半导体器件的形成工序的剖面图(其十)。 
图22是表示改变用于构成本发明第二实施方式的半导体器件的电容器上部电极的形成条件而形成的各个试料的交换电量的曲线图。 
图23是表示用于构成参考(reference)的半导体器件的电容器的剖面图。 
图24是表示用于构成参考的半导体器件的电容器的剖面的TEM照片。 
图25(a)、(b)是表示用于构成本发明第二实施方式的半导体器件的电容器中的第二导电性氧化膜的晶体状态的一例的剖面图。 
图26是表示改变用于构成本发明第二实施方式的半导体器件的电容器上部电极的形成条件而形成的各个试料的非平衡(asymmetry)的图标。 
图27是表示铁电电容器的电压-电荷的磁滞特性的图。 
图28(a)、(b)是表示在改变了本发明第二实施方式的半导体器件的形成条件的情况下的铁电电容器的供给电压-交换电量的特性的图。 
图29(a)、(b)是表示本发明第三实施方式的半导体器件的形成工序的剖面图(其一)。 
图30(a)、(b)是表示本发明第三实施方式的半导体器件的形成工序的剖面图(其二)。 
图31(a)、(b)是表示本发明第四实施方式的半导体器件的形成工序的剖面图(其一)。 
图32(a)、(b)是表示本发明第四实施方式的半导体器件的形成工序的剖面图(其二)。 
图33(a)、(b)是表示本发明第五实施方式的半导体器件的形成工序的剖面图(其一)。 
图34(a)、(b)是表示本发明第五实施方式的半导体器件的形成工序的剖面图(其二)。 
图35(a)～(c)是表示本发明第六实施方式的半导体器件的形成工序的剖面图。 
图36A是由现有技术的上部电极构成的单比特(single bit)电容器反转电荷量的晶片(wafer)面内分布图。 
图36B是本发明第六实施方式的半导体器件中的单比特电容器反转电荷量的第一晶片面内分布图。 
图36C是本发明第六实施方式的半导体器件中的单比特电容器反转电荷量的第二晶片面内分布图。 
图36D是本发明第六实施方式的半导体器件中的单比特电容器反转电 荷量的第三晶片面内分布图。 
图37是在现有的实施方式和第六实施方式的上部电极上形成的单比特电容器反转电荷量以及3σ的比较图。 
图38(a)～(d)是在改变了用于构成本发明第六实施方式的半导体器件的IrOy膜的膜厚的情况下的膜表面的金属显微镜照片。 
附图标记说明 
1 半导体衬底 
22 源极/漏极区域 
8 层间绝缘膜 
9 下部电极膜 
10 铁电膜 
11a 第一导电性氧化膜(第一层) 
11b 第二导电性专科膜(第二层) 
11c 金属膜或导电性贵金属氧化膜(第三层) 
9q 电容器下部电极 
10q 电容器电介质膜 
11q 电容器上部电极 
Q1 铁电电容器 
30 硅衬底(半导体衬底) 
37～38 源极/漏极区域 
42、47 层间绝缘膜 
45a、45b、45c、51、52 插件 
53 基底绝缘膜 
54 氧扩散阻挡膜 
55 下部电极膜 
56 铁电膜 
57 第一导电性氧化膜(第一层) 
58 第二导电性氧化膜(第二层) 
59 金属膜(第三层) 
M 掩模(mask) 
Q2 铁电电容器 
具体实施方式
下面，根据附图对本发明的实施方式进行详细说明。 
(第一实施方式) 
图1～图6是表示本发明第一实施方式的半导体器件的形成工序的剖面图。此外，本实施方式的半导体器件是铁电存储器，为了方便说明，关于其结构，与制造方法一并进行说明。 
首先，说明直至形成图1(a)所示的结构为止的工序。 
例如，通过区域硅氧化(LOCOS：Local Oxidation of Silicon)法，在硅等的半导体衬底1的表面上形成用于划分元件活性区域的元件分离绝缘膜2。此外，元件分离绝缘膜2也可以采用如下浅沟道隔离(STI：shallow trenchisolation)结构：在半导体衬底1上形成凹部，并在其中嵌入了氧化硅。 
接着，在由元件分离绝缘膜2划分的元件活性区域内，隔着栅极绝缘膜3而形成栅极电极4。例如，通过热氧化形成厚度为100nm左右的SiO2膜作为栅极绝缘膜3。另外，栅极电极4例如由形成有图案的多晶硅膜构成，在该栅极电极4上形成有硅化物层5。此外，将掺杂剂掺杂在多晶硅膜中。 
在栅极电极4两侧的半导体衬底1内，将掺杂剂分成多次进行掺杂，从而形成具有延伸区域21的源极/漏极扩散区域22。例如，将栅极电极4作为掩模，在半导体衬底1中导入掺杂剂，从而形成延伸区域21，然后，在栅极电极4的侧面上形成具有绝缘性的侧壁6，进而，将侧壁6和栅极电极4作为掩模，在半导体衬底1中导入掺杂剂，从而形成源极/漏极区域22。 
由这些栅极绝缘膜3、栅极电极4、硅化物层5、侧壁6、延伸区域层21以及源极/漏极扩散区域22等来构成晶体管(MOSFET)tr。 
接着，在半导体衬底1的整个面上形成氮氧化硅膜(SiON膜)7以覆盖MOSFETtr，进而在整个面上形成氧化硅膜8a。为了防止栅极绝缘膜3等因形成氧化硅膜8a时的氢而被劣化，形成有SiON膜7。 
例如，通过气相生长(CVD)法，在反应气体中使用四乙氧基硅烷 (Tetraethoxysilane(TEOS))，来形成厚度为700nm左右的氧化硅膜8a。接着，通过CMP(化学机械研磨)法，对氧化硅膜8a的上表面进行平坦化处理。 
然后，在氮气(N2)环境中以650℃的温度进行30分钟的退火处理，由此进行氧化硅膜8a的脱气。接着，例如，通过溅射法，在氧化硅膜8a上形成厚度为20nm左右的氧化铝(Al2O3)膜作为紧贴膜8b。 
作为紧贴膜8b，除了氧化铝膜以外，还可以采用厚度为20nm左右的Ti膜或TiOx膜等。或者，紧贴膜8b也可以采用由厚度为20nm的Ti膜和厚度为180nm的Pt膜构成的层叠结构。例如，能够以150℃的温度形成Ti膜，能够以100℃或350℃的温度形成Pt膜。将紧贴膜8b和氧化硅膜8a作为第一层间绝缘膜8。 
由此形成图1(a)所示的结构。 
接着，如图1(b)所示，在紧贴膜8b的上方形成下部电极膜9。例如，通过溅射法，形成厚度为150nm左右的Pt膜作为下部电极膜9。 
接着，图1(c)所示，在下部电极膜9上，以非结晶状态形成铁电膜10。例如，通过RF溅射法(射频溅射法)，形成厚度为100nm～200nm左右的PLZT膜作为铁电膜10。例如，将PLZT((Pb，La)(Zr，Ti)O3)用作为溅射用的靶(target)。 
接着，在含有非活性气体Ar和氧化气体O2的环境中，对铁电膜10以及下部电极膜9实施650℃以下的快速热处理(RTA：Rapid ThermalAnnealing，快速退火)，进而，在氧气环境中，以750℃的温度对铁电膜10以及下部电极膜9实施第二次RTA。其结果，铁电膜10被晶体化，并且将构成下部电极膜9的Pt膜进行致密化，抑制下部电极膜9、铁电膜10的界面近旁的Pt和O之间的相互扩散。 
然后，如图2(a)～(c)所示，在铁电膜10上形成上部电极膜11。 
在形成上部电极膜11时，首先，如图2(a)所示，在铁电膜10上形成第一导电性氧化膜11a。通过溅射法，形成厚度为10～50nm的、在成膜的时刻被晶体化的IrOx膜作为第一导电性氧化膜11a。 
IrOx膜的生长条件如下：例如，设成膜温度为300℃，将Ar以及O2用作为向成膜环境导入的气体，设溅射功率为0.5～3.0kW，例如，设溅射功率为0.5～3.0kW，例如，设溅射功率 为1.0kW左右。在这样的情况下，例如，设Ar的流量为140sccm，设O2的流量为60sccm。 
接着，如图2(b)所示，通过溅射法，在IrOx的第一导电性氧化膜11a上形成厚度为30nm～200nm的、由IrOy构成的第二导电性氧化膜11b。在这样的情况下，将IrOy的成膜温度设定为30℃以上且100℃以下的范围，优选设定为30℃以上且75℃以下的范围，从而使IrOy在成膜时刻被微晶体化，其粒子直径为5～60nm。 
将Ar和O2用作为向IrOy的成膜环境中导入的气体，其前提是：将O2的流量f1和Ar的流量f2的比例(f1/f2)设定为比IrOx的第一导电性氧化膜11a生长时的O2的流量f1和Ar的流量f2的比例更高。而且，在形成IrOy时，例如，设Ar的流量为100sccm，设O2的流量为100sccm。在这样的情况下，设溅射功率为0.5～3.0kW，例如设为1.0kW左右。 
为了将第一导电性氧化膜11a形成为大致相同的膜质，溅射功率与氧气的比例之间具有相关关系。例如，在降低溅射功率的情况下，若使氧气比例降低，则能够得到大致相同的膜质。另外，在提高溅射功率的情况下，若使氧气比例上升，则能够得到大致相同的膜质。 
在这样的条件下形成的IrOy的第二导电性氧化膜11b上不发生异常氧化，成为规整的IrOy微晶体膜。 
从以下的事前调查的结果导出了将IrOy生长时的衬底温度设定为30℃以上且100℃以下的范围的理由。在事前调查中，准备了如下两种试料，即，以不同的生长温度在晶片上生长了多个IrOy膜的RTA之前的试料，以及在含有容量为1％的氧气的环境中，通过RTA，以700℃的温度对各IrOy膜进行60秒钟的加热的RTA之后的试料。 
在调查中使用的IrOy膜分别形成在被通常的氧化膜覆盖的多个硅晶片上，该IrOy膜的厚度为100nm。将成膜时的各晶片的温度分别控制在50℃、75℃、100℃、150℃、200℃、250℃。进而，在含有容量为1％的氧气的环境中，通过RTA，以700℃的温度对生长的IrOy膜进行60秒钟的热处理。 
通过金属显微镜将通过RTA进行热处理之前的各IrOy膜的表面放大1000倍的图像的照片如图8、图9所示。进而，通过金属显微镜将通过RTA进行了热处理后的各IrOy膜的表面放大1000倍的图像的照片如图10、图11所示。 
此外，图8、图10所示的图像分别是硅晶片的中心部的IrOy膜的表面图像，图9、图11所示的图像分别是在硅晶片的右侧区域的IrOy膜的表面图像。 
首先，如图8(d)～(f)、图9(d)～(f)所示，若IrOz的成膜温度达到150℃以上，则IrOz完全被晶体化，但是在IrOz膜上发生异常生长，不能得到平滑的表面形态(morphology)。在IrOz的成膜温度为100℃时，微晶体和大的晶体混在一起，表面形态如图8(c)、图9(c)所示地稍微平滑。另外，在IrOz的成膜温度为75℃以下时，成为微晶体的IrOz，因此，如图8(a)、(b)、图9(a)、(b)所示，具有非常平滑的表面形态。 
根据图10(a)～(f)、图11(a)～(f)，在进行了RTA处理之后的IrOy膜的表面状态上原封不动地反映了RTA处理之前的状态。由此可知，RTA之后的表面状态依赖于由IrOy构成的第二导电性氧化膜11b的生长温度，为了得到平滑的表面形态，在100℃以下的温度下生长IrOy膜，优选在75℃以下的温度下生长IrOy膜。 
在如上所述的温度条件下形成第二导电性氧化膜11b，然后，如图2(c)所示，通过溅射法，在第二导电性氧化膜11b上形成由Ir、Ru等贵金属或含有该贵金属的合金构成的金属膜或导电性贵金属氧化膜11c。 
在如上所述的条件下形成的IrOx的第一导电性氧化膜11a、IrOy的第二导电性氧化膜11b、金属膜或导电性贵金属氧化膜11c，一并构成上部电极膜11。此外，也可以不形成金属膜或导电性贵金属氧化膜11c，而由第一导电性氧化膜11a和第二导电性氧化膜11b构成上部电极膜11。 
上述铁电膜10以及上部电极膜11的形成方法是第一例，也可以采用包括如下的第二例～第五例的工序的方法，也可以采用其他方法。 
第二例是包括如下工序的方法：在形成铁电膜10后，在含有Ar以及O2的环境中，以650℃以下的衬底温度，例如进行560℃的RTA处理，然后，在室温或比室温高的温度下形成厚度为20nm～75nm的IrOx作为第一导电性氧化膜11a。 
在室温下进行成膜的情况下，例如，将Ar设定为100sccm，将O2设定为56sccm，将成膜功率设为2kW。另外，在比室温高的温度下进行成膜的情况下，例如，在300℃的温度下进行成膜的情况下，将Ar的流量设定为 140sccm，将O2的流量设定为60sccm，将成膜功率设为1kW。然后，通过RTA，以650℃～750℃(例如，725℃)的温度对第一、第二导电性氧化膜11a、11b进行热处理。在该热处理中，使铁电膜10完全被晶体化，并且使铁电膜10和第一导电性氧化膜11a的界面变得平坦。该方法非常有利于铁电电容器的低电压作业及其交换特性的提高。 
第三例是包括如下工序的方法：在形成铁电膜10后，以与第一方法相同的方法进行热处理，从而形成更薄的非结晶铁电膜，然后，在与第一方法相同的条件下，在非结晶铁电膜上形成第一导电性氧化膜11a，并进行热处理。通过该方法形成的电容器除了具有在第一例的方法中说明的特征之外，还具有能够使电容器的漏电流减小的优点。 
第四例是包括如下工序的方法：在铁电膜10已被晶体化的情况下，在其上面形成非结晶铁电(未图示)膜，然后，形成第一导电性氧化膜11a。 
第五例是包括如下工序的方法：在形成第二导电性氧化膜11b后，再次在650～750℃范围的温度下通过RTA进行热处理，例如，进行700℃的热处理。该方法提高上部电极膜11和铁电膜10之间的紧贴性(粘合性)，而且使上部电极膜11的晶体变得更良好。 
在通过以上的方法形成上部电极膜11之后，清洗半导体衬底1的背面。接着，使用上部电极用掩模图案(未图示)，在上部电极膜11上形成图案，由此形成如图3(a)所示的电容器上部电极11q。例如，使该电容器上部电极11q位于元件分离绝缘膜2的上方。 
接着，在O2环境中，在温度为650℃、时间为60分钟的条件下，进行铁电膜10的膜质恢复退火处理。通过该热处理，使铁电膜10在形成电容器上部电极11q时所受到的物理损伤等恢复。 
然后，如图3(b)所示，使用掩模(未图示)在铁电膜10上形成图案，由此形成电容器电介质膜10q。电容器电介质膜10q形成在与电容器上部电极11q重叠的区域以及从此延伸的区域上。 
接着，进行用于防止之后形成的第一保护膜12剥离的氧退火。 
接着，如图3(c)所示，通过溅射法，在电容器上部电极11q、电容器绝缘膜10q、紧贴膜8b上的整个面上形成Al2O3膜作为第一保护膜12。第一保护膜12防止氢从外部侵入到电容器电介质膜10q中。接着，为了缓和因 溅射处理而产生的电容器绝缘膜10q的损伤，进行氧退火。 
然后，如图4(a)所示，使用掩模(未图示)在第一保护膜12以及下部电极膜9上连续形成图案，由此形成由下部电极膜9构成的电容器下部电极9q。电容器下部电极9q的大小为，包括与电容器电介质膜10q、电容器上部电极11q重叠的区域以及从此延伸的区域。 
由通过以上的图案形成来形成的电容器下部电极9q、电容器电介质膜10q以及电容器上部电极11q构成铁电电容器Q1。 
接着，如图4(b)所示，进行用于防止接下来形成的第二保护膜13剥离的氧退火。 
通过溅射法，在第一保护膜13以及紧贴膜8b上形成Al2O3膜作为第二保护膜13。接着，为了减少铁电电容器Q1的漏泄(leak)，进行氧退火。 
然后，如图5(a)所示，通过高密度等离子体法，在整个面上形成第二层间绝缘膜14。第二层间绝缘膜14是使用TEOS来形成的氧化硅膜，其厚度例如为1.5μm左右。 
接着，通过CMP法，对第二层间绝缘膜14的上表面进行平坦化处理。接着，对第二层间绝缘膜14实施使用了N2O气体的等离子体处理。由此，使第二层间绝缘膜14表层稍微氮化，使水分难以侵入到其内部。此外，只要使用含有N或O中的至少一种气体，该等离子体处理就有效。 
接着，如图5(b)所示，在第二层间绝缘膜14、第二保护膜13、紧贴膜8b、氧化硅膜8a以及SION膜7上形成到达MOSFETtr的源极/漏极扩散区域22的深度的接触孔14a。 
然后，通过溅射法，在接触孔14a内连续形成Ti膜以及TiN膜作为阻挡金属膜15a。接着，使用含有六氟化钨的气体，用CVD法向接触孔14a内嵌入钨(W)膜15b。然后，通过CMP法从第二层间绝缘膜14的上表面去除W膜15b以及阻挡金属膜15a，由此将残留在接触孔14a内的W膜15b以及阻挡金属膜15a作为导电性插件15。 
接着，如图6(a)所示，例如通过等离子体增强CVD法(plasma enhancedCVD method)形成SiON膜作为插件15的防氧化膜16。 
接着，图6(b)所示，对SiON膜16、层间绝缘膜14以及第一、第二保护膜12、13的规定区域进行蚀刻，由此分别形成到达电容器上部电极11q 的接触孔14b和到达电容器下部电极9q的接触区域的接触孔14c。 
然后，为了使电容器电介质膜10q的损伤恢复，进行氧退火。 
接着，如图7(a)所示，通过对防氧化膜16进行蚀刻，去除整个面上的防氧化膜16，由此使W插件15的表面露出。 
接着，如图7(b)所示，在电容器上部电极11q的表面的一部分、电容器下部电极9q的表面的一部分以及插件15的表面露出的状态下，在第二层间绝缘膜14上形成Al膜，并在该Al膜上形成图案，由此形成Al布线17a～17c。在这样的情况下，第一Al布线17a与W插件15连接，第二Al布线17b经由接触孔14b与电容器上部电极11q连接，另外，第三Al布线17c经由接触孔14c与电容器下部电极9q连接。 
然后，虽然没有特别图示，但是形成层间绝缘膜、接触插件以及下数第二层以后的布线等。然后，形成例如由TEOS氧化膜以及SiN膜构成的覆盖膜，从而完成具有铁电电容器的铁电存储器。 
表1示出针对构成上述上部电极的第一、第二层导电性氧化膜11a、11b的IrOx、IrOy，通过高分解度RBS(卢瑟福背散射，Rutherford Back-scatteringSpectrometry)分析装置HRBSV500对以化学计量组成IrO2为基准的氧化程度进行研究的结果。IrO2相当于IrOy的组成参数y为2的情况。 
【表1】 
  导电性氧化膜   成膜温度   成膜气体流量(sccm)   Ar∶O2   HRBS结果x   (IrOx)
  IrOx   20℃   100∶52   1.20
  IrOx   20℃   100∶59   1.50
  IrOx   300℃   140∶60   1.92
  IrOy   20℃   100∶100   2.10
  IrOy   60℃   100∶100   2.10
  IrOy   300℃   120∶80   2.02
从表1可知，在如此形成的铁电电容器Q1中，构成第二导电性氧化膜11b的IrOy膜的氧化比例高于构成电容器上部电极11q的第一导电性氧化膜 11a的IrOx膜的氧化比例(x＜y)，第二层导电性氧化膜11b的IrOy膜16具有大致理想的化学计量组成。组成y优选2或其以上。 
在本实施方式中，如上述，在第一导电性氧化膜11a上形成有氧化度比其高的IrOy的第二导电性氧化膜11b，进而在其上形成有贵金属或含有贵金属的金属膜、或者导电性贵金属氧化膜11c。由这些膜11a～11c构成的电容器上部电极11q能够避免异常的IrOx晶体生长。关于更详细的细节，在第二实施方式中进行说明。 
另外，通过以上的方法形成的电容器Q1难以与铁电膜10的上层、上部电极膜11发生反应，抑制这些界面上的层的生成，而且抑制第二导电性氧化膜11b上的巨大晶体的生长，因此，在之后的还原环境中的热处理中也难以使氢扩散，难以使铁电膜还原。因此，能够得到良好的电容器特性。 
一般，已知金属状态的Ir、Pt发挥氢催化剂的作用。即，若与金属状态的Ir或Pt接触，则氢气被活性化。若由单膜的Ir或Pt构成电容器上部电极，则由于在半导体器件的制造工序中铁电电容器容易被劣化，因此无法使用。 
另外，即使在第一层导电性氧化膜11a上直接形成金属状态的Ir或Pt的金属膜而构成上部电极膜11，也同样会容易发生工序劣化。 
即，在第二层间绝缘膜14的上方以三层结构的形式形成布线之后，铁电电容器的交换电量为形成之前的50％以下。其原因在于，在用于构成第一导电性氧化膜11a的IrOx膜(x＝1.3～1.9)中，组成参数x的值比化学计量组成x＝2.0小，因此发生氧缺损，氧化物成分和金属成分混在一起。 
未氧化的金属成分使在形成铁电电容器后的层间绝缘膜形成工序或布线图案形成工序中生成的氢气被活性化。该被活性化的氢气使电容器特性劣化。 
另一方面，在用于构成接近化学计量组成的第二导电性氧化膜11b的IrOy膜(y＝2)中，氧缺损较少，几乎不含有金属Ir成分，因此难以使氢气活性化。而且，在100℃以下、优选在30℃以上且75℃以下的范围的温度下生长用于构成上部电极膜11的第二导电性氧化膜11b，因此构成第二导电氧化膜11b的、粒子直径为5nm～60nm的IrOy成为石墙(stone-wall)状或柱状的微晶体。由此，使第二导电性氧化膜11b比现有的导电性氧化膜更致密，消除在其中生成大的空穴(空心)的现象，抑制氢气的流通。因此，可以认 为，在铁电电容器Q1上形成多层布线结构之后，其电容器特性也不被劣化，能够维持电容器特性。 
即，根据上述实施方式，能够改善电容器上部电极11q和电容器铁电膜10q之间的界面，另外，能够改善工序劣化。其结果，能够使反转电荷量增多，使抗电压减小，使耐疲劳性以及耐刻印性提高。而且，这样的铁电电容器非常适于以低电压进行工作的下一代的铁电存储器。 
然而，若用A、B表示构成上部电极膜11的第一、第二导电性氧化膜11a、11b的各自的构成金属，用O表示氧气，则在成膜当初，使用化学计量学上的组成参数x1，用化学式AOx1表示第一导电性氧化膜11a。进而，在经过其后的处理工序的实际状态下，使用实际的组成参数x2，用化学式AOx2表示上述第一导电性氧化膜11a，其中，上述经过其后的处理工序的实际状态例如是成膜后的热处理状态或电容器的恢复热处理后的状态等。此外，A和B可相同，也可不相同。作为不相同的例子，有如下层，即，A和B中的一方为Ir、另一方为Ru的层。 
另外，在进行成膜的当初，使用化学计量学上的组成参数y1，用化学式BOy1表示形成在第一导电性氧化膜11a上的第二导电性氧化膜11b。进而，在经过其后的处理工序的实际状态下，使用实际的组成参数y2，用化学式BOy2表示上述第二导电性氧化膜11b，其中，上述经过其后的处理工序的实际状态，例如是成膜后的热处理状态或电容器的恢复热处理后的状态等。 
最初，第二导电性氧化膜11b是非常小的微晶体的石墙状的膜，经过其后的热处理，多个微晶体接合而成为柱状，其氧化比例比第一导电性氧化膜11a高，而且，在组成参数x1、x2、y1以及y2之间满足(y2/y1)＞(x2/x1)的关系。即，在半导体器件的形成工序中，即使电容器上部电极11q内的氧含量从初始状态开始变化，第二导电性氧化膜11b的氧化的组成也大于第一导电性氧化膜11a的氧化的组成。另外，组成y1优选2或其以上。x1、x2、y1以及y2的关系在以下的第二～第六实施方式中也相同。 
(第二实施方式) 
以下，对本发明的实施方式进行说明。其中，在此，为了方便说明，关于铁电存储器的各存储器单元的剖面结构，与其制造方法一同进行说明。 
图12～图21是表示本发明实施方式的铁电存储器(半导体器件)的制造方法的工序顺序的剖面图。 
首先，对直至形成图12(a)所示的结构为止的工序进行说明。 
在n型或p型的硅(半导体)衬底30的表面上，形成用于划分晶体管的活性区域的STI(Shallow Trench Isolation：浅沟道隔离)用的槽，并在其中嵌入氧化硅等绝缘膜来作为元件分离绝缘膜31。此外，元件分离绝缘膜31的结构不仅限于STI，也可以用LOCOS(Local Oxidation of Silicon：硅的局部氧化)法来形成。 
接着，在硅衬底30的活性区域内导入p型杂质，从而形成p阱32，然后，对该活性区域的表面进行热氧化处理，由此形成成为栅极绝缘膜33的热氧化膜。 
接着，在硅衬底31的上侧的整个面上形成非晶质或多晶体的硅膜，并通过光刻法，在这些膜上形成图案，从而形成两个栅极电极34、35。 
在p阱32上，有间隔地平行配置上述两个栅极电极34、35，这些栅极电极34、35构成字线的一部分。 
接着，通过以栅极电极34、35作为掩模来进行离子注入，向栅极电极34、35的横向的硅衬底30中导入n型杂质，从而形成第一、第二源极/漏极延伸区域36a、37a、38a。 
然后，在硅衬底30的上侧的整个面上形成绝缘膜，并对该绝缘膜进行蚀刻，从而使绝缘膜作为绝缘性侧壁36s、38s残留在栅极电极34、35的侧面上。例如，通过CVD法形成氧化硅膜作为该绝缘膜。 
接着，将绝缘性侧壁36s、38s和栅极电极34、35作为掩模，再次以离子的形式向硅衬底30注入n型杂质，由此在两个栅极电极34、35的两侧的硅衬底30的表层上形成源极/漏极区域(杂质扩散区域)36、37、38。 
由形成在硅衬底30的活性区域上的栅极绝缘膜、栅极电极34、35以及源极/漏极区域36、37、38构成第一、第二MOS晶体管T1、T2。 
接着，通过溅射法在硅衬底30的上侧的整个面上形成钴层等高熔点金属层，然后，对该高熔点金属层进行加热，从而使其与硅发生反应，从而在源极/漏极区域36、37、38的表层上形成高熔点金属硅化物层39。在该工序中，在栅极电极34、35的表层部分也形成高熔点金属硅化物层40，从而使 栅极电极34、35的电阻变小。通过湿式蚀刻，去除在元件分离绝缘膜31上的未发生反应的高熔点金属层。 
接着，通过等离子体CVD法形成厚度约为200nm的SiON膜作为覆盖绝缘膜41。接着，在覆盖绝缘膜41上形成厚度约为1000nm的氧化硅膜作为第一层间绝缘膜42。通过使用TEOS气体的等离子体CVD法，形成氧化硅膜。 
然后，通过CMP法对第一层间绝缘膜42的上表面进行研磨，从而使其变得平坦。该CMP的结果，在硅衬底30的平坦面上，第一层间绝缘膜42的厚度约为700nm。 
接着，如图12(b)所示，通过光刻法在覆盖绝缘膜41和第一层间绝缘膜42上形成图案，从而形成直径为0.25μm的第一～第三接触孔42a～42c，从而使第一～第三源极/漏极扩散区域36～38分别露出，并在这些接触孔中形成导电性插件45a～45c。 
在形成导电性插件45a～45c的工序中，在第一～第三接触孔42a～42c内依次层叠厚度为30nm的Ti膜和厚度为20nm的TiN膜，由此构成第一紧贴膜(胶膜)43。进而，通过CVD法，在第一紧贴膜43上生长第一W膜44，由此在第一～第三接触孔42a～42c内填充第一W膜44。第一W膜44在第一层间绝缘膜42上的平坦面上以约300nm的厚度生长。 
然后，通过CMP法，去除第一层间绝缘膜42的上表面上的剩余的第一紧贴膜43和第一W膜44。由此，将分别残留在第一～第三接触孔42a～42c内的第一紧贴膜43和第一W膜44分别作为第一～第三导电性插件45a～45c。 
接着，如图12(c)所示，在第一～第三导电性插件45a～45c以及第一层间绝缘膜42上，通过等离子体CVD法形成由SiON构成的防氧化膜46，其厚度例如为130nm。进而，在防氧化膜46上，形成厚度例如为300nm的氧化硅膜作为第二层间绝缘膜47。通过将TEOS作为原料的等离子体CVD法，形成厚度例如为300nm的氧化硅膜。 
此外，也可以形成SiN膜或氧化铝(Al2O3)膜作为防氧化膜46，以代替SiON膜。 
进而，如图13(a)所示，通过在第二层间绝缘膜47以及防氧化膜46 上形成图案，在p阱32两侧附近的第二、第三导电插件45b、45c上形成第四、第五接触孔48b、48c。 
接着，以与第一紧贴膜43、第一W膜44相同的条件，在第四、第五接触孔48b、48c内顺序形成第二紧贴膜49和第二W膜50。然后，通过CMP，从第二层间绝缘膜47的上表面去除第二W膜50和第二紧贴膜49。 
在该CMP中，使用能够使作为研磨对象的第二紧贴膜49和第二W膜50的研磨速度高于基底的第二层间绝缘膜47的研磨速度的研磨剂(slurry)，例如，使用Cabot Microelectronics Corporation制的商品SSW2000。而且，为了防止在第二层间绝缘膜47上不留下研磨残留物，将该CMP的研磨量设定为大于第二紧贴膜49以及第二W膜50的合计膜厚。即，该CMP是过度研磨。 
由此，将残留在第四、第五接触孔48b、48c内的第二W膜50和第二紧贴膜49作为第四、第五导电性插件51、52。第四、第五导电性插件51、52分别经由自身下方的导电性插件45b、45c而与第二、第三源极/漏极扩散区域37、38连接。 
接着，使因氨(NH3)等离子体而生成的NH基与第二层间绝缘膜47表面的氧原子结合。 
由此，即使其后生成的Ti原子进一步堆积在第二层间绝缘膜47上，堆积的Ti原子也不会被氧原子捕获。由此，Ti原子能够在第二层间绝缘膜47表面上自由移动，其结果，在第二层间绝缘膜47上形成自组织成为(002)取向的Ti膜(未图示)。 
例如，在该氨等离子体处理中使用在距离半导体衬底30约9mm(350mils)的位置具有对置电极的平行平板型的等离子体处理装置。其处理条件如下：例如，在266Pa(2Torr)的压力下，以350sccm的流量向保持400℃的衬底温度的处理容器中供给氨气，以100W的功率向被处理衬底侧供给13.56MHz的高频，另外，以55W的功率向上述对置电极供给350KHz的高频，供给高频的时间都是60秒钟。 
接着，例如，使得半导体衬底30和靶(未图示)之间的距离设定为60mm的溅射装置的室内成为0.15Pa的Ar环境，以20℃的衬底温度供给2.6kW的溅射DC功率，其供给时间为35秒钟。由此，形成例如厚度为100nm的很 强的(002)取向的Ti膜。 
然后，通过RTA，在氮气环境中以650℃的温度对Ti膜进行60秒钟的热处理，从而如图13(b)所示，使Ti膜成为(111)取向的TiN的导电性紧贴膜(基底导电膜)53。该导电性紧贴膜53的厚度优选100nm～300nm。在本实施方式中约为100nm。 
此外，导电性紧贴膜53不不仅限于氮化钛膜，也可以形成钨膜、硅膜、以及铜膜中的任一个。 
接着，如图13(c)所示，通过反应性溅射法，在导电性紧贴膜53上形成厚度例如为100nm的TiAlN膜作为氧扩散阻挡膜54。形成导电性紧贴膜53的溅射条件如下：使用由Ti和Al的合金构成的靶，向溅射环境中导入40sscm的Ar以及10sccm的氮气，并将溅射环境内的压力设定为253.3Pa，将衬底温度设定为400℃，将溅射功率设定为1.0kW。 
接着，如图14(a)所示，在氧扩散阻挡膜54上顺序形成下部电极膜55和铁电膜56。 
通过溅射法形成厚度为100nm的Ir膜作为下部电极膜55。下部电极膜55的溅射条件如下：在Ar环境中设置Ir靶，并将其内部压力设定为0.11Pa，将衬底温度设定为500℃，将溅射功率设定为0.5kW。 
在形成下部电极膜55后，通过RTA，在Ar环境中以650℃以上的温度对硅衬底30进行60秒钟的热处理。该热处理使硅衬底30的整个面的温度均匀且比用于形成下部电极膜55的温度高，因此，能够使得从硅衬底30的中央至周边，下部电极膜55的结晶度逐渐上升。由此，下部电极膜55的结晶度在硅衬底30的面内分布有效得以改善。热处理的环境不仅限于Ar，也可以是非活性气体，例如是N2、He等。 
此外，使用Pt等白金系列的金属、或PtO、IrOx、SrRuO3等导电性氧化物作为下部电极膜55，以这些金属或导电性氧化物来代替Ir膜。进而，下部电极膜55也可以是上述金属或金属氧化物的层叠膜。在这样的情况下，形成下部电极膜55和氧扩散阻挡膜54的合金PTalx或RuAlx。 
作为上述铁电膜56，例如通过MOCVD法在下部电极膜55上形成PZT膜。更具体地说，通过以下工序来形成PZT膜。 
首先，使Pb(DPM)2、Zr(DMHD)4、Ti(O-iPr)2(DPM)2均以 0.3mol/l(摩尔/升)的浓度分别溶解在四氢呋喃(THF)溶剂中，从而形成Pb、Zr以及Ti的各液体原料。进而，向MOCVD装置的气化器，以0.474ml(毫升)/分钟的流量供给THF溶剂，同时分别以0.326ml/分钟、0.200ml/分钟、0.200ml/分钟的流量供给上述三种液体原料，并使它们气化，由此形成Pb、Zr以及Ti的原料气体。 
进而，将MOCVD装置的室内的压力设定为665Pa(5Torr)，并使衬底温度保持为620℃。然后，向MOCVD装置的室内导入上述Pb、Zr以及Ti的各原料气体，导入时间为620秒钟。由此，在下部电极膜55上形成厚度约为100nm的所希望的PZT膜。 
此外，优选地，在含有氧气的环境中，以600℃～620℃的温度对PZT膜实施60秒钟的热处理。该热处理去除吸附在PZT膜表面上的杂质，提高电容器的特性。在此，也可以在氧气中添加非活性气体。另外，也可以对PZT膜进行晶体化。 
接着，例如，通过溅射法，在PZT膜的整个面上形成非结晶铁电膜。例如，形成膜厚为1nm～30nm(例如20nm)的铁电膜作为非结晶铁电膜。 
在通过MOCVD形成铁电膜的情况下，例如，作为铅(Pb)供给用的有机源，使用将Pb(DPM)2(Pb(C11H19O2)2)溶解在THF溶液中而成的材料。另外，作为锆(Zr)供给用的有机源，使用将Zr(DMHD)4(Zr(C9H15O2) 4)溶解在THF溶液中而成的材料。作为钛(Ti)供给用的有机源，使用将Ti(O-iPr)2(DPM)2(Ti(C3H7O)2(C11H19O2)2)溶解在THF溶液中而成的材料。 
接着，如图14(b)所示，在铁电膜56上形成第一导电性氧化膜57。在形成第一导电性氧化膜57时，首先，通过溅射法，在铁电膜56上形成厚度为20nm～70nm的、在成膜时刻被晶体化的IrOx膜，例如，形成厚度为25nm的IrOx膜。成膜条件如下：例如，将成膜温度设为300℃，将Ar以及O2用作为成膜气体，将Ar的流量设为140sccm，将O2的流量设为60sccm，将溅射功率设定为例如1kW左右。 
接着，通过RTA法对硅衬底30进行热处理。该热处理使铁电膜56完全被晶体化，补偿用于构成铁电膜56的PZT膜中的氧缺损，同时也能够使受到等离子损伤(plasma damage)的第一导电性氧化膜56的膜质恢复。关于RTA法的条件，将放置在加热环境内的衬底的温度设定为725℃，向加热环境内，以200sccm的流量导入氧气，以1800sccm的流量导入Ar，进而将热处理时间设为60秒钟。 
接着，如图14(c)所示，通过溅射法，在IrOx的第一导电性氧化膜57上形成IrOy的第二导电性氧化膜58，其厚度为50nm～200nm。此时，将成膜温度设定为30℃以上且100℃以下的温度范围，优选50℃以上且75℃以下的范围内。优选地，在成膜时刻，使IrOy被微晶体化，并使多个IrOy结合为石墙状或柱状，从而构成第二导电性氧化膜58。此外，关于温度范围的细节，在第一实施方式中已经进行了说明，因此在此省略说明。 
在形成第二导电性氧化膜58时，使用Ir靶以及含有Ar和O2的气体。其前提是：将此时的O2与Ar的比例设定为比IrOx的第一导电性氧化膜57生长时的O2与Ar的比例高。将形成IrOy膜时的气体流量例如设定为：Ar的流量为100sccm，O2的流量为100sccm。另外，例如，将溅射功率设定为1kW左右。 
在以上条件下形成的由IrOy构成的第二导电性氧化膜58上不发生异常氧化，能够得到规整的晶体膜。此时，为了抑制工序劣化，与第一实施方式同样地使IrOy膜具有接近IrO2的化学计量组成的组成，使IrOy膜难以对氢气发挥催化剂作用，从而抑制铁电膜因氢自由基而被还原的问题，提高了电容器的耐氢气性。 
此外，第一、第二导电性氧化膜57、58也可以不使用IrOx、IrOy或IrO2等材料，而选择铂(Pt)、铱(Ir)、钌(Ru)、铑(Rh)、铼(Re)、锇(Os)、钯(Pd)或其氧化物和SrRuO3等导电性氧化物、或者它们中的某一个来形成层叠结构。 
关于形成铁电膜56、第一、第二导电性氧化膜57、58，可以采用第一实施方式所示的包括第二～第五例的工序的方法。 
接着，通过RTA法对硅衬底30进行热处理。其条件如下：例如，将衬底温度设定为700℃，进行热处理的环境是以20sccm的流量导入了氧气、以2000sccm的流量导入了Ar的环境，将对衬底进行热处理的时间设为60秒钟。通过该热处理，提高铁电膜56以及第一、第二导电性氧化膜57、58的紧贴性，而且使结晶度比第二导电性氧化膜58稳定，消除了氧缺损等损伤。 
接着，如图15(a)所示，在由IrOy构成的第二导电性氧化膜58上，形成厚度为50nm～150nm的由Ir或Ru构成的金属膜59。在Ir的情况下，例如，将衬底温度设定为400℃，以199sccm的流量向成膜环境导入Ar，在这样的条件下通过溅射法形成上述金属膜59。 
因此，若将第一导电性氧化膜57、第二导电性氧化膜58分别作为第一层、第二层，则金属膜59是第三层，且其构成金属为与第一层或第二层的构成金属相同或不同的贵金属，或是含有贵金属的合金，或是导电性贵金属氧化物。 
如上所述的由IrOx构成的第一导电性氧化膜57、由IrOy构成的第二导电性氧化膜58、由Ir或Ru构成的金属膜59，共同成为电容器的上部电极膜。 
在对硅衬底30的背面进行清洗后，如图15(b)所示，通过溅射法，在构成上部电极的金属膜59上形成氧化铝膜、氮化钛膜，并将它们作为第一掩模材料层60a。进而，通过使用TEOS气体的CVD法，在第一掩模材料层60a上形成氧化硅膜，并将该氧化硅膜作为第二掩模材料层60b。 
接着，在第二掩模材料层60b上涂覆光致抗蚀剂，并使其曝光、显影，从而在第四、第五导电性插件51、52上形成具有电容器平面形状的岛状的抗蚀图案R。然后，将抗蚀图案R作为掩模，在第二掩模材料层60b上形成图案。进而，将形成有图案的第二掩模材料层60b作为掩模，对第一掩模料层60a进行蚀刻。 
如图16(a)所示，将形成有图案的第一、第二掩模材料层60a、60b用作为硬质掩模M。在对第一掩模材料层60a进行蚀刻后去除抗蚀图案R。 
接着，如图16(b)所示，通过将HBr、O2、Ar以及C4F8的混合气体作为蚀刻气体的等离子体蚀刻，连续对未被硬质掩模M覆盖的部分的上部电极膜57～59、PZT膜56以及下部电极膜55进行干式蚀刻。 
由此，形成有图案的上部电极膜57～59成为电容器上部电极61，形成有图案的铁电膜56成为电容器电介质膜56q，而且，形成有图案的下部电极膜55成为电容器下部电极55q，由电容器上部电极61、电容器电介质膜56q以及电容器下部电极55q构成铁电电容器Q2。 
接着，如图17(a)所示，通过干式蚀刻或湿式蚀刻来去除第二掩模材料层60b。例如，将氟酸用作为湿式蚀刻的材料。 
接着，如图17(b)所示，对未被铁电电容器Q2覆盖的部分的氧阻挡金属膜54、导电性紧贴膜53以及第一掩模材料层60a进行干式蚀刻，从而去除它们。 
进而，如图18(a)所示，通过溅射法，形成用于覆盖铁电电容器Q2的由Al2O3构成的第一保护绝缘膜62，该第一保护绝缘膜62的厚度为20nm。此外，也可以通过ALD(atomic layer deposition：原子层沉积)法来形成膜厚为2nm的氧化铝膜作为第一保护绝缘膜62，另外，也可以通过溅射法形成PZT膜或TiOx膜作为第一保护绝缘膜62。 
接着，如图18(b)所示，为了使受损的电容器电介质膜56q的膜质恢复，在含有氧气的环境中对电容器电介质膜56q实施恢复退火。虽然没有特别限定该恢复退火的条件，但是在本实施方式中，将加热炉内的衬底温度设为550℃～700℃，在这样的条件下进行恢复退火。另外，在电容器电介质膜56q为PZT的情况下，优选在氧气环境中以600℃的衬底温度进行60分钟的退火。 
进而，如图19(a)所示，形成用于覆盖第一保护绝缘膜62以及铁电电容器Q2的第二保护绝缘膜63。第二保护绝缘膜63作为氢阻挡膜发挥功能。此外，作为第二保护绝缘膜63，也可以通过CVD法形成厚度约为40nm的Al2O3。 
接着，如图19(b)所示，在第二保护绝缘膜63上形成例如膜厚为1500nm的、由硅氧化物构成的第三层间绝缘膜64。在衬底的整个面上，例如通过等离子体CVD法来形成硅氧化物。例如，使用TEOS气体、氧气和氦气的混合气体作为其原料气体。此外，例如，也可以形成具有绝缘性的无机膜等作为第三层间绝缘膜64。 
接着，例如通过CMP法，对第三层间绝缘膜64的表面进行平坦化处理。进而，在使用N2O气体或N2气体等而生成的等离子体环境中，对第三层间绝缘膜64进行热处理。热处理的结果，去除第三层间绝缘膜64中的水分，并且使第三层间绝缘膜64的膜质发生变化，使的水分难以进入其中。 
然后，在第三层间绝缘膜64的整个面上，例如通过溅射法或CVD法形成阻挡膜(第三保护绝缘膜)65。例如，形成膜厚为20nm～100nm的氧化铝膜作为阻挡膜65。使形成在进行过平坦化处理的第三层间绝缘膜64上的阻挡膜65变得平坦。 
接着，如图20(a)所示，在阻挡膜65的整个面上形成第四层间绝缘膜66。例如，利用TEOS气体，通过等离子体CVD法形成膜厚为800nm～1000nm的氧化硅膜作为第四层间绝缘膜66。此外，也可以形成SiON膜或氮化硅膜等来作为第四层间绝缘膜66。然后，例如通过CMP法，对第四层间绝缘膜66的表面进行平坦化处理。 
进而，如图20(b)所示，在铁电电容器Q2上形成第六～第八导电性插件69～71。通过以下的工序来形成第六～第八导电性插件69～71。 
首先，在第四层间绝缘膜66上形成抗蚀图案(未图示)，该抗蚀图案在铁电电容器Q2的上方具有开口部。然后，将该抗蚀图案用作为掩模，对从第四层间绝缘膜66到第三层间绝缘膜64的部分进行蚀刻，由此在铁电电容器Q2的电容器上部电极60上形成通孔66a。由此，使第二保护绝缘膜63从通孔66a露出。 
在去除抗蚀图案后，将硅衬底30放置在氧环境中，并以450℃的温度对硅衬底30进行热处理。由此，使得随着形成第一通孔66a而在电容器电介质膜56q上发生的氧缺损恢复。 
然后，通过与通孔66a的形成方法相同的方法，对从第四层间绝缘膜66到第三层间绝缘膜42的部分进行蚀刻，从而在位于p阱32的中央区域上的第一导电性插件45a的上方形成接触孔66b。由此，使防氧化膜46从接触孔66b露出。 
接着，经由通孔66a对防氧化膜46进行湿式蚀刻，由此使电容器上部电极60的上表面露出。另外，经由接触孔66b对第一、第二保护绝缘膜62、63进行局部蚀刻，由此使第一导电性插件45a的上表面露出。 
然后，在通孔66a和接触孔66b的表面上形成单层的TiN膜作为紧贴膜67。通过溅射法形成Ti膜，并通过MOCVD法在其上形成TiN膜，由此形成二层结构的紧贴膜67。 
在这样的情况下，为了从TiN膜去除碳，需要在含有氮气和氢气的混合气体中进行处理。但是，在本实施方式中，电容器上部电极60的最上层即金属膜59由具有氢阻挡功能的Ir膜构成，因此不会发生电容器上部电极60被还原的问题。 
然后，通过CVD法，在紧贴膜67上生长W膜68，由此在通孔66a和接触孔66b中嵌入W膜68。接着，通过CMP去除第四层间绝缘膜66上的W膜68以及紧贴膜67。 
由此，将残留在接触孔66b内的W膜68作为第六导电性插件69，而且，将残留在通孔66a内的W膜68作为第七、第八导电性插件70、71。 
接着，例如，通过溅射法，在第四层间绝缘膜66上顺序形成膜厚为60nm的Ti膜、膜厚为30nm的TiN膜、膜厚为360nm的AlCu合金膜、膜厚为5nm的Ti膜、以及膜厚为70nm的TiN膜。其结果，形成由Ti膜、TiN膜、AlCu合金膜、Ti膜以及TiN膜构成的层叠膜。 
接着，如图21所示，利用光刻技术，在层叠膜上形成图案。由此，形成由层叠膜构成的布线(第一金属布线层)。即，形成与通孔插件70连接的布线72、与第六导电性插件69连接的导电性焊盘73等。布线72经由接触孔66a而与上部电极61连接，进一步与第一、第二导电性氧化膜57、58连接。该连接包括电连接。 
然后，进一步形成层间绝缘膜、接触插件以及从下开始第二～第五层以后的布线等。然后，形成例如由TEOS氧化膜以及SiN膜构成的覆盖膜，从而完成具有铁电电容器的铁电存储器。省略其详细说明。 
以下，对具有如上所述的结构的本实施方式的铁电电容器Q2的电特性进行说明。 
在此，使IrOy的组成y＝2，即由IrO2构成第二导电性氧化膜58。将成膜温度设定为如下的两种条件I、II，来制作了IrO2膜。 
I.不控制晶片(硅衬底)温度，在初始状态下，在室温下形成IrO2膜。即，不控制静电卡盘(Electrostatic Chuck)的温度。在这样的情况下，在IrO2膜的生长过程中，晶片的温度缓缓上升(W/OES)。 
II.将生长IrO2膜时的多个晶片的各温度分别设定为25、50、60、75以及100℃，来生成了多个试料。 
针对在这些条件下形成的多个铁电电容器Q2，在图21所示的形成了第一层布线72后的状态下分别测定电特性，进而，在形成了第五层布线(未图示)后的、工序结束(Process out)的状态下测定了电特性。 
图22表示针对在不同生长温度条件下形成了用于构成电容器上部电极 61的第二导电性氧化膜58即IrO2膜时的多个铁电电容器Q2测定的交换电量(反转电荷量)Qsw。图中的W/OES表示在上述(I)条件下形成了第二导电性氧化膜58的情况。此外，将测定反转电荷量时的施加电压设为±1.8V。 
生成了大小不同的两种试料作为铁电电容器Q2的试料。第一种是如下的分离(Discrete)的试料，即，在硅衬底1上，彼此孤立地生成了平面形状为50μm×50μm的正方形的相同的电容器，生成的电容器数目为56个。用Qsw(SQ)表示其交换电量。 
第二种是如下的单元阵列(Cell Array)，即，生成了将5152个平面形状为0.7μm×0.7μm的相同的电容器密集而形成的单元区域，生成的单元区域的数目为56个，用Qsw(CA)表示其交换电量。 
从图22可知，在不控制用于构成第二导电性氧化膜58的IrO2膜的成膜温度或者在25℃的温度下进行成膜的情况下，Qsw(CA)的交换电量减小。交换电量减小的原因在于，在不控制用于构成第二导电性氧化膜58的IrO2膜的成膜温度或者在25℃的温度下进行成膜的情况下，IrO2膜为非结晶状，因其后的热处理，在膜中容易产生空穴。 
例如，如图23的参考铁电电容器所示，在生长第二导电性氧化膜58a时，不进行温度控制而改变成膜功率，从而在下层部58b上形成非结晶膜，在上层部58c上形成柱状结构的晶体膜。上层部被晶体化的原因在于，根据功率变化，成膜时的衬底温度上升。在这样的情况下，在第二导电性氧化膜58a上不会发生异常生长。 
若在具有这样的层结构的第二导电性氧化膜58a上形成Ir金属膜59，进而，在Ir金属膜59上形成由TiN和氧化硅TEOS膜的层叠结构构成的硬质掩模，则由于硬质掩模生长时的热处理，使得第二层导电性氧化膜58a的非结晶的下层部58b被晶体化。即，作为下层部58b的IrO2的非结晶部分的晶体缓缓生长，同时在晶体之间生成氧缺损等空缺58v。 
这些空缺58v是氢气或水的侵入路径，因此在将多层布线形成在铁电电容器上方的工序中，氢气等浸入到第二导电性氧化膜58a以及第一导电性氧化膜中，由此使铁电膜57劣化，因此使电特性劣化。而且，在多层布线工序中，在铁电电容器中容易发生膜剥离。 
进而，如图20(b)所示，当在电容器上部电极61上形成W插件70时， 需要在高温、还原环境中形成W膜。进行上述成膜时生成的氢气大部分被作为W插件的胶膜的TiN阻塞，但是，若过剩地供给氢气，则氢气越过TiN块而进入电容器上部电极61，从而使电容器上部电极的IrOx还原，导致体积收缩(shrink)，在W插件70的胶膜67和电容器上部电极61之间生成空隙。因此，导致电容器上部电极61的接触电阻不稳定。 
形成第五层布线后的参考铁电电容器的TEM照片如图24所示。在上部电极的第二层IrO2上存在大量的空穴。这些空穴的耐氢气能力和耐水能力较低，在其后的工序中引起铁电膜的劣化。 
相对于此，在本发明的实施方式中，如图25(a)所示，将成膜温度控制为50℃～75℃，从而使第二导电性氧化膜58成为稳定的微晶体IrO2。粒子直径为20nm～50nm左右的小的晶体粒以石墙状或柱状接合，从而构成微晶体IrO2，在该微晶体IrO2中氧缺损的空缺58v较少。因此，第二导电性氧化膜58内的氢气和水的浸入路径非常窄或几乎不存在。 
因此，即使氢气透过金属膜59而进入到第二导电性氧化膜58，也不会使氢气和水顺利透过第一导电性氧化膜57，从而抑制铁电膜56的劣化。通过其后的热处理，第二导电性氧化膜58内的微晶体被晶体化，图25(b)所示，成为大致柱状。 
如图8～图11所示，在第一实施方式中，在成膜温度为100℃以上时，构成本实施方式的第二导电性氧化膜58的IrO2在生长时的结构是晶体、或者晶体和微晶体混在一起的结构，因此容易发生异常生长。当在IrO2膜中存在空穴或异常生长时，电容器的耐工序劣化能力减弱。 
另一方面，在IrO2的成膜温度为60℃附近的情况下，IrO2是粒子直径为35nm～45nm的均匀的微晶体，即使其后进行热处理，也成为均匀的石墙状或柱状的晶体，因此使耐工序劣化能力提高。 
由于以上理由，在图22中，以60℃附近的温度形成的第二导电性氧化膜58的电容器交换电量最大。另外，得到了如下结果：在相同条件下形成的电容器的电特性在工序结束后也不变。 
另外，该交换电量的非平衡如图26所示。根据图26可知，以50℃以上的温度形成的电容器的非平衡变小。即，磁滞的偏离较少，能够提高电容器的耐印记(Imprint)特性。 
参照图27，用Qsw＝((N-U)+(P-D))/2)表示交换电量Qsw，用Assy＝((N-U)-(P-D))/2)表示非平衡Assy。 
测定了铁电存储器中的铁电电容器的施加电压和反转电荷量Qsw之间的关系，结果得到了如图26所示的特性。图28(a)是上述分离结构的铁电电容器的特性图，图28(b)是上述单元阵列结构的铁电电容器的特性图。 
根据图28(a)、(b)可知，在以50℃～75℃的温度形成的第二导电性氧化膜的电容器中，在从低的施加电压到饱和的施加电压的范围内，得到高反转电荷量Qsw，并且其梯度逐渐变大。这说明以50℃～75℃的温度形成的第二导电性氧化膜的铁电电容器，其在工序中的抗劣化能力较强，非常适于以低电压进行工作的铁电存储器。 
从以上结果可知，在本实施方式中，形成在铁电膜56上的由IrOx构成的第一导电性氧化膜57能够改善电容器上部电极61和铁电膜56之间的界面。另外，在形成于第一导电性氧化膜57上的、由氧化度高的微晶体的IrOy构成的第二导电性氧化膜58内，难以生成空穴，从而防止上部电极61内的IrOy的空心(空穴)现象。 
由此，抑制了第二导电性氧化膜58的膜质因其后的工序而劣化，消除了氧化铱的异常生长，得到规整的晶体化上部电极。而且，这样的铁电电容器非常适合于下一代的以低电压进行工作的铁电存储器。 
(第三实施方式) 
图29、图30是表示本发明第三实施方式的铁电存储器(半导体器件)及其制造方法的剖面图。此外，在图29、图30中，与图12～图21相同的附图标记表示相同的要素。 
首先，如图13(a)所示，直至在第二层间绝缘膜47上形成导电性插件51、52为止，使用与第二实施方式相同的工序。若使用CMP来形成导电性插件51、52，则导电性插件51、52的上表面的高度一般低于第二层间绝缘膜47的上表面，在导电性插件51、52的周围的第二层间绝缘膜47上容易形成凹凸(recess)。凹凸的深度为20nm～50nm，典型的深度约为50nm左右。 
凹凸对顺序形成在第二层间绝缘膜47上的从基底导电膜53到铁电膜56 为止的多个膜的各自的面取向产生影响，但是通过以下的工序能够减少该影响。 
因此，接着，如图29(a)所示，用氨(NH3)等离子体对第二层间绝缘膜47的表面进行处理，从而使NH基与第二层间绝缘膜47的表面的氧原子结合。 
在与NH基结合的第二层间绝缘膜47的表面上，当在其上方堆积用于构成基底导电膜53的Ti原子时，第二层间绝缘膜47的氧原子难以捕获Ti原子，Ti原子能够在第二层间绝缘膜47的表面上自由移动。其结果，如图29(b)所示，在第二层间绝缘膜47上形成自组织成为(002)取向的Ti膜53a。 
在上述氨等离子体处理中，例如使用在距离硅衬底30约9mm(350mils)的位置具有对置电极(未图示)的平行平板型的等离子体处理装置。而且，以350sccm的流量向将压力调整为266Pa(2Torr)、使衬底温度保持400℃的处理容器供给氨气，以100W的功率向硅衬底30侧供给13.56MHz的高频，另外，以55W的功率向对置电极供给350kHz的高频，供给高频的时间均为60秒钟，由此能够执行上述氨等离子体处理。 
另外，Ti膜的形成条件如下：例如，在将硅衬底30和Ti靶之间的距离设定为60mm的溅射装置中，将Ar环境的压力设定为0.15Pa，将衬底温度设定为20℃，而且，向靶和衬底之间供给2.6kW的溅射DC功率，供给时间为35秒钟。由此，在第二层间绝缘膜47上形成较强的(002)取向的Ti膜53a。Ti膜53a的厚度例如为100nm。 
接着，将硅衬底30放置在氮气环境中，并在衬底温度为650℃、处理时间为60秒钟的条件下，通过RTA进行热处理，由此使Ti膜53a氮化。由此，如图30(a)所示，在第二层间绝缘膜47上形成由(111)取向的TiN构成的基底导电膜53。基底导电膜53的厚度优选100～300nm。在本实施方式中，其厚度约为100nm。 
此外，基底导电膜53不仅限于氮化钛膜，也可以形成钨膜、硅膜以及铜膜中的任一个来作为基底导电膜53。 
然而，根据凹凸47r的深度或Ti膜53a的形成条件，在由TiN构成的基底导电膜53的上表面上形成凹部。在图30(b)示出了该凹部。这样的凹部有可能使形成在基底导电膜53上方的铁电膜56的结晶度劣化。 
因此，在本实施方式中，如图30(b)所示，通过CMP法，对基底导电膜53的上表面进行研磨，从而使其变得平坦，去除上述凹部。虽然没有特别限定了在该CMP中使用的研磨剂，但是在本实施方式中，使用CabotMicroelectronics Corporation制的SSW2000(商品名)。 
因研磨误差，导致通过CMP进行了处理的基底导电膜53的厚度在硅衬底30的面内或各个硅衬底30上有偏差。考虑到该偏差，在本实施方式中，通过控制研磨时间将50nm～100nm作为CMP后的基底导电膜53的厚度的目标值，优选50nm。 
处于被研磨的状态的基底导电膜53的上表面因研磨而容易变形。而且，若在晶体已变形的基底导电膜53的上方形成电容器的下部电极膜55，则下部电极膜55会受到该变形的影响，因此其结晶度会被劣化，而且使其上的铁电膜56的铁电特性劣化。 
因此，如图30(b)所示，使基底导电膜53的研磨面暴露在NH3等离子体中，由此使得基底导电膜53的晶体变形不会传递至形成在基底导电膜53上方的膜。 
由此，使构成其后形成的氧扩散阻挡膜54的元素在基底导电膜53的上表面上容易移动，氧扩散阻挡膜54的晶体方位变得良好。因此，氧扩散阻挡膜54上的下部电极膜55、铁电膜56的铁电特性变得良好。 
如上述，使基底导电膜53的研磨面暴露在NH3等离子体中后的工序与第二实施方式相同。 
因此，根据本实施方式，能够改善下部电极膜55、铁电膜56的晶体方位，而且能够得到与第二实施方式相同的效果。 
(第四实施方式) 
图31、图32是表示本发明第四实施方式的半导体器件的形成工序的剖面图。此外，在图31、图32中，与图12～图21相同的附图标记表示相同的要素。 
首先，如图30(a)所示，直至在第二层间绝缘膜47上形成基底导电膜53为止的工序与第三实施方式相同。 
然后，如图31(a)所示，通过CMP法对基底导电膜53进行研磨，仅在插件51、52上以及其周边的凹凸47r上残留该基底导电膜53。 
然后，如图31(b)所示，对导电性插件51、52上的基底导电膜53和第二层间绝缘膜47实施氨等离子体处理。 
由此，如图32(a)所示，形成在基底导电膜53以及第二层间绝缘膜47上的氧扩散阻挡层54的晶体方位变得良好，与第三实施方式同样地，形成在其上的下部电极膜55、铁电膜56的晶体方位也变得良好。 
如上述，使基底导电膜53以及第二层间绝缘膜47的研磨面暴露在NH3等离子体中后的工序与第三实施方式相同，经过该工序，形成如图32(b)所示的结构的半导体器件。 
(第五实施方式) 
图33、图34是表示本发明第五实施方式的半导体器件的形成工序的剖面图。此外，在图33、图34中，与图12～图21相同的附图标记表示相同的要素。 
首先，如图12(a)所示，从在硅衬底30上形成STI31、p阱32后到形成第一层间绝缘膜42为止的工序与第一实施方式相同。 
然后，如图33(a)所示，通过光刻法，在覆盖绝缘膜41和第一层间绝缘膜42上形成图案，从而形成分别使p阱32两侧附近的第二、第三源极/漏极扩散区域37、38露出的第二、第三接触孔42b、42c，并在这些接触孔中形成导电性插件45b、45c。 
导电性插件45b、45c的形成方法与第一实施方式相同。接着，直接在第一层间绝缘膜42上形成基底导电膜53，并在其上形成氧扩散阻挡膜54。 
在形成基底导电膜53时，可以采用与第三、第四实施方式相同的方法。 
接着，如图33(b)所示，通过与第二实施方式相同的工序来形成从基底导电膜53到第一层间绝缘膜64为止的结构。 
接着，如图34(a)所示，通过光刻法，在p阱32的中央附近的源极/漏极区域36上，从第三层间绝缘膜64开始进行局部蚀刻，一直蚀刻到覆盖绝缘膜41，从而形成接触孔64a。然后，在接触孔64a中嵌入导电性插件79。通过与第二实施方式的第四导电性插件69的形成方法相同的方法来形成导 电性插件79。 
进而，通过与第二实施方式相同的方法，在铁电电容器Q2上形成通孔64b。 
然后，如图34(b)所示，在第三层间绝缘膜64上形成经由通孔64b而与电容器上部电极61连接的布线72。 
根据以上的实施方式，在第三层间绝缘膜64上形成一次导电性插件79即可，与第二实施方式相比，使工序简短。 
此外，在上述实施方式中，将PZT用作为铁电膜，但是，例如，也可以通过热处理形成晶体结构为Bi层状结构或钙钛矿结构的膜。作为这样的膜，除了PZT膜以外，还可以列举掺杂了微量的La、Ca、Sr和/或Si等的PZT、SBT、BLT以及Bi系列层状化合物等的通式为XYO3(X、Y为元素)的膜。另外，用溶胶-凝胶法(sol-gel method)、有机金属分解法、CSD(ChemicalSolution Deposition：化学溶液沉积)法、化学气相蒸镀法、外延生长法、溅射法、MOCVD法中的任意一种方法来形成铁电膜。 
(第六实施方式) 
除了铁电电容器的上部电极的形成工序以外，本发明第六实施方式的半导体器件的形成工序与第二实施方式大致相同。因此，以下，对上部电极的形成工序进行说明。 
首先，如图14(a)所示的直至在硅衬底30的上方形成铁电膜56为止的工序与第二实施方式相同。 
接着，如图35(a)所示，在铁电膜56上形成第一导电性氧化膜57。在形成第一导电性氧化膜57时，首先，通过溅射法，在铁电膜56上形成厚度为20nm～70nm的、在成膜时刻被晶体化的IrOx膜，例如，形成25nm或50nm的IrOx膜。其成膜条件如下：例如，将成膜温度设为300℃，将Ar和O2用作为成膜气体，将Ar的流量设定为140sccm，将O2的流量设定为60sccm，将溅射功率例如设定为1kW左右。 
在形成第一导电性氧化膜57时，不在晶片载物台上用静电卡盘来夹紧硅衬底30。 
接着，用RTA法对硅衬底30进行热处理。该热处理使铁电膜56完全 被晶体化，补偿用于构成铁电膜56的PZT膜中的氧缺损，并且还能够使受到等离子体损伤的第一导电性氧化膜57的膜质恢复。RTA法的条件如下：将放置在加热环境内的衬底温度设定为725℃，向加热环境内，以200sccm的流量导入氧气，以1800sccm的流量导入Ar，而且将热处理时间设为60秒钟。 
接着，如图35(b)所示，通过溅射法，在IrOx的第一导电性氧化膜57上形成IrOy的第二导电性氧化膜58，其厚度为50nm～200nm，优选100nm～180nm，更优选125nm以上且150nm以下。此时，将成膜温度设定为30℃以上且100℃以下的温度范围，优选设定为50℃以上且75℃以下的范围内，更优选设定为60℃。优选地，在成膜时刻，IrOy被微晶体化，并使多个IrOy以石墙状或柱状结合，从而构成第二导电性氧化膜58。 
在此，为了将成膜温度设定为例如60℃，用静电卡盘ES固定硅衬底30。 
在以上条件下形成的由IrOy构成的第二导电性氧化膜58上不发生异常氧化，成为规整的晶体膜。此时，为了抑制工序劣化，与第一实施方式同样地使IrOy膜具有接近IrO2的化学计量组成的组成，使IrOy膜难以对氢气发挥催化剂作用，抑制了铁电膜56因氢自由基而被还原的问题，提高了电容器的耐氢气性。 
此外，也可以由第二实施方式的材料或层叠结构来构成第一、第二导电性氧化膜57、58。另外，在形成铁电膜56、第一、第二导电性氧化膜57、58时，可以采用包括第一实施方式所示的第二～第五例的工序的方法。 
接着，通过RTA法对硅衬底30进行热处理。其条件如下：例如，将衬底温度设定为700℃，向环境内，以20sccm的流量导入氧气，以2000sccm的流量导入Ar，将衬底的热处理时间设为60秒钟。通过进行该热处理，提高铁电膜56以及第一、第二导电性氧化膜57、58的紧贴性，并且使第二导电性氧化膜58的结晶度更加稳定，消除了氧缺损等损伤。 
接着，如图35(c)所示，在由IrOy构成的第二导电性氧化膜58上形成厚度为50nm～150nm的金属膜59，该金属膜59由Ir或Ru等贵金属或者含有贵金属的材料构成。在Ir的情况下，例如，将衬底温度设定为400℃，以199sccm的流量向成膜环境内导入Ar，并通过溅射法形成。 
以上的金属膜59、第二导电性氧化膜58以及第一导电性氧化膜57构成铁电电容器的上部电极61的至少一部分。 
其后的工序采用与第二实施方式相同的方法。 
接着，关于构成上部电极的第二导电性氧化膜58的膜厚，通过与现有技术进行比较来进行说明。 
首先，为了将现有技术和本实施方式的用于构成铁电电容器的上部电极进行比较，将四种第一～第四上部电极分别形成在不同的晶片上。 
在上述专利文献2所记载的条件下形成第一上部电极。该方法包括如下工序：在与本实施方式相同的条件下形成膜厚为50nm的、成为第一导电氧化性膜的IrOx，然后进行热处理，然后形成成为第二导电性氧化膜的IrOy。在这样的情况下，在成膜室内，不静电夹紧衬底，而将其放置在载物台上。 
IrOy的形成工序包括如下两个步骤：首先，将Ar的流量设定为100sccm，将O2的流量设定为100sccm，将成膜功率设定为1kW，来形成厚度为75nm的IrOy，然后，将上述成膜功率变更为2kW，来形成厚度为25nm的IrOy。由此，形成总厚度为100nm的第二导电性氧化膜。 
在成膜途中提高成膜功率的原因在于，若将厚度为100nm的IrOy膜全部在1kW的成膜功率下进行成膜，则IrOy的氧化度变高，表面会异常生长。 
在现有方法中，在形成IrOy膜时，不静电夹紧衬底，而将该衬底放置在晶片载物台上，因此衬底温度在成膜中上升。例如，在两个步骤的条件下生长了厚度为100nm的IrOy膜后，由于成膜用等离子体的影响，衬底温度达到100℃以上。 
然后，以与第二实施方式相同的方法进行热处理，进而在第二导电性氧化膜上形成Ir的第三导电性膜，其厚度为100nm。 
以这样的方法形成的第一上部电极依次包括厚度为50nm的IrOx膜、厚度为100nm的IrOy膜、厚度为100nm的Ir膜，其总膜厚为250nm。 
第二、第三以及第四上部电极分别构成本实施方式的半导体器件内的铁电电容器。 
顺序形成厚度为50nm的IrOx膜、厚度为100nm的IrOy膜、厚度为100nm的Ir膜来构成第二上部电极。 
顺序形成厚度为25nm的IrOx膜、厚度为125nm的IrOy膜、厚度为100nm的Ir膜来构成第三上部电极。 
顺序形成厚度为25nm的IrOx膜、厚度为150nm的IrOy膜、厚度为75nm的Ir膜来构成第四上部电极。 
以上的第二～第四上部电极的总膜厚与第一上部电极的总膜厚相同，但是，在形成IrOy膜时，通过静电卡盘将衬底保持在晶片载物台上，从而使衬底的温度达到第二实施方式的60℃，因此第二～第四上部电极的IrOy膜的膜质不同于第一上部电极的IrOy膜。即，若使静电卡盘ON来使用它，则形成IrOy膜时的成膜温度的上升会得以抑制。 
在形成以上四种上部电极后，与第二实施方式同样地实施从在各晶片上形成金属膜59到形成5层结构的金属布线为止的工序，并在工序结束后进行了监视器测定。 
成为测定对象的监视器是四种铁电电容器，在分别不同的晶片上形成有多个铁电电容器。第一监视器的铁电电容器具有第一上部电极，第二监视器的铁电电容器具有第二上部电极，第三监视器的铁电电容器具有第三上部电极，第四监视器的铁电电容器具有第四上部电极。这些监视器的形状分别为0.7μm×0.7μm的平面形状，这些监视器是容易发生工序劣化的单比特监视器。 
图36A、图36B、图36C、图36D分别表示形成在各晶片的多个位置上的多个监视器即多个铁电电容器的反转电荷量的测定结果分布。另外，在图37示出了这些反转电荷量的各晶片面内分布的中心值和中心值±3σ(标准偏差)的比较结果。 
如图36A、图37所示，具有用现有方法形成的第一上部电极的各个第一监视器的单比特反转电荷量Qswo非常低，Qswo的晶片面内分布的偏移也大。这是因为，第一上部电极的耐工序劣化能力低。 
若耐工序劣化能力低，则在用于形成电容器后的多层布线结构的形成工序中，在层间绝缘膜中所含的水或氢气会浸入第一上部电极，进而会破坏其下方的铁电膜的强介电性。由此，针对第一监视器而言，晶片面内的反转电荷量Qswo整体上较小，而且，在晶片内，低于15μC/cm2的监视器占一半左右。 
另一方面，本实施方式的多个第二监视器的每一个的单比特反转电荷量Qswo具有图36B、图37所示的特性，与现有结构的第一监视器的特性相比， 有大幅度的提高。然而，若观察表示单比特反转电荷量的面内分布的图36B，则还存在一些单比特反转电荷量Qswo低于15μC/cm2的小的监视器。 
本实施方式的多个第三监视器的每一个的单比特反转电荷量Qswo具有如图36C、图37所示的特性，与第二监视器的特性相比，单比特反转电荷量的面内分布、中心值都有提高。另外，在图36C中，单比特反转电荷量Qswo在全部区域内均为20μC/cm2以上，低于25μC/cm2的区域只有一个。 
其原因在于，通过使第三监视器的上部电极的IrOx膜比第二监视器的上部电极的IrOx膜薄，在形成IrOx膜后进行热处理时，能够向IrOx膜和铁电膜的界面供给大量的氧气；通过将IrOy膜的膜厚设为125nm，即，使IrOy膜的厚度大于第二监视器的IrOx膜的厚度，能够减小催化剂效果。 
因此，优选尽量使IrOx的第一导电性氧化膜较薄，另外，尽量使IrOy的第二导电性氧化膜较厚。但是，若第二导电性氧化膜过厚，相反容易发生劣化。通过采用这样的上部电极的结构，使单比特监视器的反转电荷量Qswo与通常的单元阵列一样，几乎不存在工序劣化。 
本实施方式的多个第四监视器的每一个的单比特反转电荷量Qswo具有图36D、图37所示的特性，晶片上的各单比特反转电荷量Qswo的中心值与第三监视器大致相同。但是，从表示单比特反转电荷量的面内分布的图36D可知，反转电荷量Qswo低于25μC/cm2～30μC/cm2的第四监视器只有一个，其他均为30μC/cm2以上且45μC/cm2以下，较大。 
而且，如图37所示，第四监视器的±3σ比第三监视器小。3σ小意味着：与第三监视器相比，改善了第四监视器的单比特反转电荷量Qswo的晶片面内分布的偏移。 
由此，若使用第四监视器，则能够进一步抑制整个晶片面的电容器特性的劣化，由此剧减装置的单比特不良问题，能够大幅提高成品率以及保持特性。因此，第四监视器的形成条件及其结构的采用可以说是对铁电电容器制造非常有效的方法以及结构。 
然而，在第四监视器中，构成第二导电性氧化膜的IrOy的厚度为150nm，若比150nm厚，则在IrOy膜的表面上容易发生异常生长。若在IrOy膜的表面上发生异常生长，则会导致耐工序劣化能力的下降。 
作为对此进行改善的方法，有如下方法：通过溅射法，以1kW的成膜功率形成厚度为150nm的IrOy，然后，将成膜功率变更为2kW，从而稍微降低氧化度。由此，使具有耐工序劣化能力的IrOy的第二导电性氧化膜的膜厚的上限变得更厚。但是，若上部电极过厚，则难以进行蚀刻，因此，将其膜厚的上限设为200nm左右，优选180nm。
根据以上结果，可以认为：在通过静电卡盘来保持的硅衬底30的上方形成的第二导电性氧化膜60的厚度为50nm～200nm，优选100nm～180nm，更优选的条件为125nm～150nm。 
在与第二～第四上部电极相同的条件、特别是与第三、第四上部电极相同的条件下形成的上部电极58，能够比现有技术更大幅地抑制形成后的各工序中的劣化，能够大幅提高装置成品率和保持特性。 
接着，图38(a)～(d)表示通过金属显微镜来观察膜厚不同的第二导电性氧化膜58即IrOy膜的表面的图像的照片。它们的膜厚为125nm、150nm、210nm。 
图38(a)、(b)分别表示厚度为125nm、150nm的IrOy膜的表面，不存在特别的异常。另外，图38(c)表示厚度为160nm的IrOy膜的表面，稍微存在一些异常。图38(d)表示厚度为210nm的IrOy膜的表面，发生了异常氧化。 
从这些实验结果可知，选择125nm～150nm作为导电性贵金属氧化膜的膜厚，对于得到良好的晶体的第二导电性氧化膜58很有效。 
以上说明的实施方式仅是典型例，对于本领域技术人员来说，该各实施方式的构成要素的组合、其变形以及变更是显而易见的，只要是本领域技术人员，显然都能够在不脱离本发明的原理以及发明的保护范围的情况下进行上述实施方式的各种变形。 

Claims (18)

1.一种半导体器件，包括半导体衬底和形成在所述半导体衬底上的铁电电容器，其特征在于，
所述铁电电容器包括下部电极、形成在所述下部电极上的铁电膜以及形成在所述铁电膜上的上部电极，
所述上部电极包括：
第一层，由第一氧化物构成，使用化学计量学上的组成参数x1来将该第一氧化物表示为化学式AOx1，并且，使用组成参数x2来将该第一氧化物的实际组成表示为化学式AOx2，其中，A为金属元素，O为氧，
第二层，由第二氧化物形成在所述第一层上，使用化学计量学上的组成参数y1来将该第二氧化物表示为化学式BOy1，使用组成参数y2来将该第二氧化物的实际组成表示为化学式BOy2，其中，B为金属元素，所述第二层由石墙状或柱状的晶体构成，氧化比例比所述第一层高，并且所述组成参数x1、x2、y1以及y2之间满足关系y2/y1＞x2/x1；
上述铁电膜包括：
下侧的铁电膜，
上侧的铁电膜，位于所述下侧的铁电膜的上侧，所述上侧的铁电膜比所述下侧的铁电膜薄。
2.根据权利要求1所述的半导体器件，其特征在于，构成所述第一层的所述金属元素A由与构成所述第二层的所述金属元素B相同的金属元素构成。
3.根据权利要求1所述的半导体器件，其特征在于，构成所述第一层的所述金属元素A与构成所述第二层的所述金属元素B不同。
4.根据权利要求1至3中任一项所述的半导体器件，其特征在于，包括第三层，该第三层形成在所述第二层上，并且由贵金属或含有贵金属的合金或者它们的氧化物构成。
5.根据权利要求4所述的半导体器件，其特征在于，构成所述第一层的所述金属元素与构成所述第三层的金属元素相同。
6.根据权利要求1至3中任一项所述的半导体器件，其特征在于，在所述半导体衬底的上方设置有多层布线结构以覆盖所述铁电电容器，所述第二层经由接触孔而与所述多层布线结构中的布线图案连接。
7.根据权利要求1至3中任一项所述的半导体器件，其特征在于，所述第二层的膜厚为125nm以上且150nm以下。
8.一种半导体器件的制造方法，其特征在于，
包括：
在半导体衬底上形成下部电极的工序，
在所述下部电极上堆积铁电膜的工序，
在所述铁电膜上堆积上部电极的第一导电性氧化膜的工序，
在所述第一导电性氧化膜上堆积所述上部电极的第二导电性氧化膜的工序；
进而，在氧气流量相对于非活性气体流量的比例小于所述第二导电性氧化膜的堆积工序中的所述比例的条件下，执行堆积所述第一导电性氧化膜的工序，
在堆积所述第二导电性氧化膜的工序中，在氧化物被微晶体化为石墙状或柱状的范围内控制所述半导体衬底的温度，
在堆积所述第二导电性氧化膜的工序之后，还包括以下工序：在含有氧气的环境中，以用于提高所述铁电膜和第一、第二导电性氧化膜之间的紧贴性的第三温度，对所述第二导电性氧化膜进行热处理的工序。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，包括在所述第二导电性氧化膜上堆积第三层的工序，所述第三层由贵金属膜或含有贵金属的合金或者它们的氧化物构成。
10.根据权利要求8所述的半导体器件的制造方法，其特征在于，在堆积所述铁电膜的工序之后且堆积所述第一导电性氧化膜的工序之前，还包括以下工序：
在非活性气体和氧化性气体的混合环境中，以第一温度对所述铁电膜进行热处理的工序；
在含有氧气的环境中，以比所述第一温度高的第二温度进行热处理，以使所述铁电膜晶体化的工序。
11.根据权利要求8所述的半导体器件的制造方法，其特征在于，
在堆积所述铁电膜的工序之后且堆积所述第一导电性氧化膜的工序之前，还包括以下工序：在非活性气体和氧化性气体的混合环境中，以第一温度对所述铁电膜进行热处理的工序；
进而在堆积所述第一导电性氧化膜的工序之后，还包括以下工序：在含有氧气的环境中，以比所述第一温度高的第二温度对所述铁电膜进行热处理，以使所述铁电膜晶体化的工序。
12.根据权利要求8所述的半导体器件的制造方法，其特征在于，
在堆积所述铁电膜的工序之后且堆积所述第一导电性氧化膜的工序之前，还包括以下工序：
在非活性气体和氧化性气体的混合环境中，以第一温度对所述铁电膜进行热处理的工序，
在已晶体化的所述铁电膜上堆积比所述铁电膜薄的非结晶铁电膜的工序；
在堆积所述第一导电性氧化膜的工序之后，还包括以下工序：在含有氧气的环境中，以比所述第一温度高的第二温度对所述铁电膜进行热处理，以使所述铁电膜晶体化的工序。
13.根据权利要求8所述的半导体器件的制造方法，其特征在于，
在堆积所述铁电膜的工序之后且堆积所述第一导电性氧化膜的工序之前，还包括以下工序：
在含有氧化性气体的环境中，以第一温度对所述铁电膜进行热处理的工序，
堆积比所述铁电膜薄的非结晶铁电膜的工序；
在堆积所述第一导电性氧化膜的工序之后，还包括以下工序：在含有氧气的环境中，以比所述第一温度高的第二温度对所述铁电膜进行热处理，以使所述铁电膜晶体化的工序。
14.根据权利要求8至13中任一项所述的半导体器件的制造方法，其特征在于，形成所述第二导电性氧化物膜的工序包括如下工序：将使用了含有特定贵金属元素的靶的溅射处理，在所述特定贵金属元素发生氧化的条件下进行，其中，所述特定贵金属元素是选自铂、铱、钌、铑、铼、锇以及钯中的至少一种贵金属。
15.根据权利要求8至13中任一项所述的半导体器件的制造方法，其特征在于，在形成所述第二导电性氧化物膜的工序中，通过控制成膜温度来使所述第二导电性氧化物膜微晶体化。
16.根据权利要求8至13中任一项所述的半导体器件的制造方法，其特征在于，在形成所述第二导电性氧化物膜的工序中，成膜温度为30℃以上且100℃以下。
17.根据权利要求8至13中任一项所述的半导体器件的制造方法，其特征在于，在形成所述第二导电性氧化物膜的工序中，成膜温度为50℃以上且75℃以下。
18.根据权利要求8至13中任一项所述的半导体器件的制造方法，其特征在于，所述第二导电性氧化物膜的膜厚为125nm以上且150nm以下。
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