CN101253620B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的目的在于，提供一种构成电容器的电介质膜的铁电体或者高介电常数电介体的结晶度良好，而且电容器的交换电量高、可低电压动作的高可靠性的半导体器件以及其制造方法。在半导体衬底110上形成晶体管T1、T2之后，形成阻止层120以及层间绝缘膜121。然后，在层间绝缘膜121形成接触孔，而且在层间绝缘膜121上形成铜膜，并在接触孔内埋入铜。之后，通过低压CMP研磨或者ECMP研磨去除层间绝缘膜121上的铜膜使表面平坦，从而形成插塞124a、124b。接着，形成阻挡金属125、下部电极126a、铁电膜127以及上部电极128a。由此形成具有铁电电容器130的半导体器件(FeRAM)。

Description

半导体器件及其制造方法 
技术领域
本发明涉及具有在一对电极之间夹持铁电膜或者高介电常数电介体膜而构成的铁电电容器或者高介电常数电介体电容器的半导体器件及其制造方法，特别涉及具有由铁电电容器或者高介电常数电介体电容器和晶体管构成的存储单元的半导体器件及其制造方法。 
背景技术
近年来，随着数字技术的发展，对大容量数据高速地进行处理的必要性不断提高，而对电子设备所使用的半导体器件要求更进一步的高集成化和高性能化。因此，为了实现半导体记忆装置(DRAM：Dynamic Random-AccessMemory：动态随机存储器)的高集成化，作为构成DRAM的电容器的绝缘膜材料，广泛地研究采用铁电体材料或者高介电常数电介体材料来代替一直以来使用的硅氧化物或者硅氮化物的技术。 
FeRAM(Ferroelectric Random Access Memory：铁电存储器)是对电容器绝缘膜(电容绝缘膜)使用了铁电体的非易失性半导体记忆装置，其利用铁电体的磁滞特性记忆数据。铁电体具有若施加电压则产生极化，之后即使停止施加电压也维持自发极化的特性。另外，若将施加电压的极性改变，则自发极性也改变。从而，能够使一侧极性对应于“1”、另一侧极性对应于“0”而记录数据，并能够通过检测自发极化的极性读出所记忆的数据。 
构成FeRAM电容器的铁电膜由锆钛酸铅(PZT)、掺杂了La的PZT(PLZT)、掺杂了微量的Ca、Sr或Si的PZT类材料、或者SrBi2Ta2O9(SBT、Y1)或SrBi2(Ta、Nb)2O9(SBTN、YZ)等铋层状结构的化合物形成，并通过溶胶-凝胶法、溅射法或者MOCVD(Metal Organic Chemical Vapor Deposition：金属有机化学气相沉积)法等形成膜。 
通常通过这些成膜法，在下部电极上形成非结晶或者微结晶状态的铁电膜，之后通过热处理，使其结晶结构变为钙钛矿结构或者铋层状结构。作为电容器的电极材料，需要难以氧化的材料，或者是即使被氧化也能够维持导 电性的材料，因此一般广泛使用Pt(铂)、Ir(铱)以及IrOx(氧化铱)等铂类金属或其的氧化物。此外，作为配线材料，与通常的半导体器件相同一般使用Al(铝)。 
由于FeRAM也与其他半导体器件同样需要更高的高集成化和高性能化，所以今后要减少单元面积。为了减少单元面积，公知采用堆叠结构来代替现有的平面结构的方法有效。在此，所谓堆叠结构是指在构成存储单元的晶体管的漏极上形成的插塞(接触塞)正上方形成电容器的结构。在现有的堆叠结构的FeRAM中，电容器是在W(钨)插塞的正上方依次层叠阻挡金属、下部电极、铁电膜以及上部电极而构成的。阻挡金属具有防止W插塞氧化的作用。多选择兼有阻挡金属的和下部电极效果的材料。因此，虽然难以明确地区分阻挡金属与下部电极材料，但阻挡金属与下部电极通常由从TiN膜、TiAlN膜、Ir膜、IrO2膜、Pt膜以及SRO(SrRuO3)膜中选择的两种以上膜的组合而形成。 
在JP特开2000-31421号公报中，记载了这样的技术：为了防止存储节点过度颈缩的现象，在形成凹槽的W插塞以填充接触孔的一部分之后，通过在整个面上依次形成导电体膜(例如，Cu膜)以及绝缘膜(例如，SiON膜)，之后，对导电体膜以及绝缘膜进行CMP(Chemical Mechanical Polishing：化学机械研磨)，由此形成在中心部埋设绝缘物体的结构的接触塞。 
此外，在JP特开平10-242423号公报中，公开了这样的半导体器件：通过在第一层间绝缘膜的接触孔中填充多晶硅而形成的第一插塞上，层叠在第二层间绝缘膜的接触孔填充W而形成的第二插塞，并在该第二插塞上形成电容器。 
进而，在JP特开2003-68993号公报中，提出了这样的方案：为了避免在高浓度氢气环境中进行处理时出现的电容绝缘膜的特性劣化现象，在接触孔内面上形成由TiAlN、TiN或者TaN等构成的防氢气透过膜之后，形成W插塞。 
但是，本申请的发明人等认为在上述现有技术中存在如以下所述的问题点。图1是示出现有技术中问题点的示意图，其是以通过SEM(ScanningElectron Microscope：扫描电子显微镜)拍摄的照片为基础绘出来的图。在该图1中，10表示半导体衬底、11表示层间绝缘膜、12表示W(钨)插塞、 13表示阻挡金属、14表示电容器的下部电极、15表示铁电膜、以及16表示电容器的上部电极。 
在上述的现有技术中，都是将W埋入形成在半导体衬底10上的层间绝缘膜11中的接触孔中之后，对层间绝缘膜11上多余的W进行CMP研磨，使W只留在接触孔内，由此形成插塞12。但是，如图1所示，在CMP研磨过程中，在插塞12的表面上出现凹槽(凹陷或者侵蚀)。如果发生这种情况，则在插塞12上方的部分和平坦面上方的部分，阻挡金属13和下部电极14的结晶度不同，而在下部电极14上形成的铁电膜15的结晶度变低。由此，电容器的交换电量降低，因此发生可靠性降低同时低电压动作变困难的问题。 
图2是示出在半导体衬底上形成层间绝缘膜11和W插塞12，进而在其上形成阻挡金属13、下部电极14以及铁电膜15的状态的电子显微镜的图像。另外，图3(a)～(e)是在图2中a～e所示的部分中的控制视野电子束衍射图像。从图3(c)所示的电子束衍射图像，可知在平坦部中的阻挡金属13和下部电极14之间的界面部分(图2中用c表示的部分)，结晶(111)取向的情况。另外，从图3(d)所示的电子束衍射图像，可知在平坦部上方的部分(图2中用d表示的部分)，铁电膜15(PZT)(111)取向的事实。但是，从图3(a)、(b)所示的电子束衍射图像，可知在出现凹槽的W插塞12上方的阻挡金属13和下部电极14的界面部分(图2中用a及b表示的部分)，结晶(111)取向的事实。另外，从图3(e)所示的电子束衍射图像，可知在其上方部分(图2中用e表示的部分)，铁电膜15(PZT)没有(111)取向的事实。 
即，由于W插塞的凹槽的影响，铁电膜出现结晶无序的现象，结果，FeRAM的特性明显下降。 
专利文献1：JP特开2000-31421号公报 
专利文献2：JP特开平10-242423号公报 
专利文献3：JP特开2003-68993号公报 
发明内容
本发明的目的在于，提供一种构成电容器的电介质膜的铁电体或者高介 电常数电介体的结晶度良好，而且电容器的交换电量高、可低电压动作的高可靠性的半导体器件以及其制造方法。 
本发明的半导体器件，具有：半导体衬底；杂质区域，其向所述半导体衬底导入杂质而形成；层间绝缘膜，其形成在所述半导体衬底上；导电插塞，其贯通所述层间绝缘膜而形成；电容器，其配置于所述导电插塞的上方，所述半导体器件的特征在于，所述电容器由下部电极、电介质膜以及上部电极构成，其中，所述下部电极经由所述导电插塞电连接至所述杂质区域，所述电介质膜由该下部电极上的铁电体或者高介电常数电介体形成，所述上部电极位于该电介质膜上，而且至少在所述导电插塞的上部、或者所述导电插塞和所述电容器的所述下部电极之间，配置有上表面平坦的铜膜。 
在本发明中，至少在导电插塞的上部、或者导电插塞和电容器的下部电极之间，配置有上表面平坦的铜(Cu或Cu合金)膜。通过本申请的发明人等的试验和研究，证明了这样事实：若对铜膜进行低压CMP(ChemicalMechanical Polishing)研磨或者ECMP(Electro Chemical MechanicalPolishing：电化学机械研磨)，则能获得极其平坦的面。而且，若在该平坦的铜膜上形成以铁电体或者高介电常数电介体为电介质膜的电容器，则能避免电介质膜出现结晶无序的现象。由此，获得具有交换电量高、且可低电压动作的高可靠性的电容器的半导体器件。 
本发明的半导体器件的制造方法，其特征在于，包括：向半导体衬底导入杂质，从而形成杂质区域的工序；在所述半导体衬底上形成层间绝缘膜的工序；在所述层间绝缘膜形成贯通所述杂质区域的接触孔的工序；形成覆盖所述接触孔的壁面的导电紧贴层的工序；在所述层间绝缘膜上形成铜膜的同时，向所述接触孔内填充铜的工序；对所述铜膜进行低压CMP(ChemicalMechanical Polishing：化学机械研磨)研磨或者ECMP(Electro ChemicalMechanical Polishing：电化学机械研磨)研磨，以使铜膜仅留在所述接触孔内，由此形成导电插塞的工序；在所述导电插塞的上方形成电容器的工序，所述电容器由与所述导电插塞电连接的下部电极、该下部电极上的铁电体或者高介电常数电介体形成的电介质膜、以及位于该电介质膜上的上部电极构成。 
在本发明中，在层间绝缘膜中形成接触孔之后，在层间绝缘膜上形成铜 膜的同时，向接触孔内填充铜。然后，通过低压CMP研磨或者ECMP研磨去除层间绝缘膜上的铜膜，使铜膜仅留在接触孔内，由此形成导电插塞。如此形成的导电插塞的上表面极其平坦。这样一来，避免形成在导电插塞上的下部电极以及电介质膜出现结晶无序的现象，因此可制造具备交换电量高、且可低电压动作的高可靠性的电容器的半导体器件。 
此外，铜膜至少形成在接触孔的上部即可，而接触孔的下部由除了铜膜之外的导电体膜，例如钨或者多晶硅形成也可。 
本发明的其他半导体器件的制造方法，其特征在于，包括：向半导体衬底导入杂质，从而形成杂质区域的工序；在所述半导体衬底上形成层间绝缘膜的工序；在所述层间绝缘膜形成贯通所述杂质区域的接触孔的工序；形成覆盖所述接触孔的壁面的第一导电紧贴层的工序；将导电体埋入所述接触孔内，从而形成导电插塞的工序；在所述导电插塞以及所述层间绝缘膜的上方形成铜膜的工序；对所述铜膜进行低压CMP(Chemical Mechanical Polishing：化学机械研磨)研磨或者ECMP(Electro Chemical Mechanical Polishing：电化学机械研磨)研磨，由此进行平坦化处理的工序；在所述铜膜上，从下依次形成下部电极材料膜、由铁电体或者高介电常数电介体形成的电介质膜、以及上部电极材料膜的工序；对所述上部电极材料膜、所述电介质膜以及所述下部电极材料膜进行图案成形，从而形成电容器的工序；留下所述电容器下方的所述铜膜，而去除其他区域的所述铜膜的工序。 
在本发明中，在形成导电插塞之后，在层间绝缘膜以及导电插塞的上方形成铜膜，并对该铜膜低压CMP研磨或者ECMP研磨进行平坦化处理。通过该低压CMP研磨或者ECMP研磨，铜膜的表面变得极其平坦。从而，避免形成在铜膜上的下部电极材料膜以及电介质膜出现结晶无序的现象，因此可制造具备交换电量高、且可低电压动作的高可靠性的电容器的半导体器件。 
另外，在本发明中，由于在导电插塞上形成铜膜，所以在导电插塞上出现凹槽也可。从而，能够由钨或者多晶硅形成导电插塞。 
本发明的半导体器件，具有：半导体衬底；杂质区域，其向所述半导体衬底导入杂质而形成；层间绝缘膜，其形成在所述半导体衬底上；导电插塞，其贯通所述层间绝缘膜而形成；电容器，其配置于所述导电插塞的上方，所 述半导体器件的特征在于，所述电容器由下部电极、电介质膜以及上部电极构成，其中，所述下部电极经由所述导电插塞电连接至所述杂质区域，所述电介质膜由该下部电极上的铁电体或者高介电常数电介体形成，所述上部电极位于该电介质膜上，而且在所述导电插塞和所述电容器的所述下部电极之间以及所述层间绝缘膜和所述电容器的所述下部电极之间，配置有上表面平坦的铜膜。 
附图说明
图1是示出现有技术中的问题点的示意图。 
图2是示出在半导体衬底上形成层间绝缘膜和W插塞，进而在其上形成阻挡金属、下部电极以及铁电膜的状态的电子显微镜的图像。 
图3(a)～(e)是图2中的a～e所示部分的控制视野电子束衍射图像。 
图4是示出本发明的第一实施方式的半导体器件(FeRAM)的剖面图。 
图5是示出第一实施方式的半导体器件的制造方法的剖面图(其一)。 
图6是示出第一实施方式的半导体器件的制造方法的剖面图(其二)。 
图7是示出第一实施方式的半导体器件的制造方法的剖面图(其三)。 
图8是示出第一实施方式的半导体器件的制造方法的剖面图(其四)。 
图9(a)是示出本发明的第二实施方式的半导体器件(FeRAM)的剖面图，图9(b)是图9(a)中插塞的放大图。 
图10(a)、(b)是示出第二实施方式的半导体器件的制造方法的剖面图。 
图11是示出本发明的第三实施方式的半导体器件(FeRAM)的剖面图。 
图12是示出第三实施方式的半导体器件的制造方法的剖面图(其一)。 
图13是示出第三实施方式的半导体器件的制造方法的剖面图(其二)。 
具体实施方式
以下，参照附图说明本发明的实施方式。 
(第一实施方式) 
图4是示出本发明的第一实施方式的半导体器件(FeRAM)的剖面图。本实施方式中，针对构成存储单元的晶体管为n型的情况进行了说明。 
在半导体衬底110的上部设置有分离各元件区域的元件分离层111。另外，在由元件分离层111而分离的各元件区域设置有p阱112或者n阱(未图示)。如图4所示，在存储单元区域中，对应于一个p阱112，形成有两个晶体管T1、T2。即，在存储区域的p阱112上形成有相互平行地配置的两个栅电极114。在这些栅电极114两侧的p阱112的表面附近，形成有成为晶体管T1、T2的源极/漏极的低浓度n型杂质区域116以及高浓度n型杂质区域118。 
在半导体衬底110上形成有阻止层120以覆盖栅电极114，而在阻止层120上形成有第一层间绝缘膜121。在该第一层间绝缘膜121形成有Cu(铜) 插塞124a、124b，所述Cu(铜)插塞贯通阻止层120并与n型杂质区域118电连接。Cu插塞124a与设置在两个栅电极114之间的n型杂质区域118相连接，而Cu插塞124b与设置在栅电极114和元件分离层111之间的n型杂质区域118相连接。层间绝缘膜121以及Cu插塞124a、124b的上表面通过低压CMP研磨或者ECMP研磨实现了平坦化。 
在Cu插塞124b以及其附近的层间绝缘膜121上形成有铁电电容器130。该铁电电容器130是从下侧开始依次层叠形成阻挡金属125、下部电极126a、铁电膜127以及上部电极128a。另外，铁电电容器130的下部电极126a经由阻挡金属125电连接于Cu插塞124b。 
在第一层间绝缘膜121和铁电电容器130上形成有保护膜131，而在该保护膜131上形成有第二层间绝缘膜132。在第二层间绝缘膜132中形成有与Cu插塞124a相连接的插塞135a和与电容器130的上部电极128a相连接的插塞135b。另外，在第二层间绝缘膜132上形成有与插塞135a相连接的配线136a和与插塞135b相连接的配线136b。 
在这种结构的本实施方式的半导体器件(FeRAM)中，存储单元区域的晶体管T1、T2的栅电极114构成字线的一部分，而配线136a构成位线的一部分，该配线136a与这些晶体管T1、T2所共有的高浓度n型杂质区域118电连接。 
在本实施方式中，在Cu插塞124b上层叠有铁电电容器130，所以与平面结构的FeRAM相比，能实现更高的高集成化。另外，在本实施方式中，插塞124b由Cu形成，而且通过低压CMP研磨或者ECMP研磨对其表面进行平坦化处理。由此，插塞124b上所形成的阻挡金属125、下部电极126a以及铁电膜127的结晶度良好，因此铁电电容器130的交换电量大，从而能够进行低电压动作。 
图5～图8是示出本实施方式的半导体器件的制造方法的剖面图。通常，在半导体衬底上形成存储单元的同时，形成构成驱动电路(写入电路及读出电路等)的n型晶体管以及p型晶体管，在此省略了这些的图示。 
首先，说明了形成直到如图5(a)所示结构为止的工序。如图5(a)所示，在半导体衬底(硅衬底)110的规定区域形成元件分离层111。具体来讲，通过光刻法在半导体衬底110的规定区域形成沟槽，并将SiO2等绝缘物 埋入该沟槽内作为元件分离层111。如此，通过埋入绝缘物的沟槽来形成元件分离层111的方法称之为STI(Shallow Trench Isolation：浅槽隔离)法。代替通过STI法形成的元件分离层11，也可以通过公知的LOCOS(LocalOxidation of Silicon：硅局部氧化)法形成元件分离层。另外，半导体衬底110可以是p型，也可以是n型。 
接着，通过对半导体衬底110的n型晶体管形成区域(存储单元区域以及驱动电路的n型晶体管形成区域，以下相同)导入p型杂质(例如硼(B)等)形成p阱112。另外，通过对半导体衬底110的p型晶体管形成区域(驱动电路的p型晶体管形成区域，以下相同)导入n型杂质(例如磷(P)等)形成n阱(未图示)。 
接着，对p阱112和n阱(未图示)的表面进行热氧化，形成栅极绝缘膜113。之后，通过CVD法在半导体衬底110上侧的整个面上形成多晶硅膜，并通过光刻法对该多晶硅膜进行图案成形来形成栅电极114。 
此外，优选地，在p阱112的上方形成导入了n型杂质的栅电极，而在n阱(未图示)的上方形成导入p型杂质的栅电极。另外，如图5(a)所示，在存储单元区域，在一个p阱112上配置相互平行的两个栅电极114。 
接着，以栅电极114为掩模，对n型晶体管形成区域的p阱112离子注入磷(P)等n型杂质，形成低浓度n型杂质区域116。与此相同，以栅电极114为掩模，对p型晶体管形成区域的n阱(未图示)离子注入硼(B)等p型杂质，形成低浓度p型杂质区域(未图示)。 
接着，在栅电极114的两侧形成侧壁117。该侧壁是，通过CVD法在硅衬底110上侧的整个面上形成由SiO2或者SiN等构成的绝缘膜之后，对该绝缘膜进行蚀刻使其只残留在栅电极114的两侧来形成的。 
之后，以栅电极114以及侧壁117为掩模，对n型晶体管形成区域的p阱112离子注入n型杂质，从而形成高浓度n型杂质区域118。与此相同，以p型晶体管形成区域的栅电极以及侧壁为掩模，对n阱(未图示)离子注入p型杂质，从而形成高浓度p型杂质区域(未图示)。如此，在各晶体管形成区域形成具有LDD(Lightly Doped Drain：轻掺杂漏)结构的源极/漏极的晶体管。到此为止的工序基本上与通常的CMOS制造工序相同。 
此外，优选地，在栅电极114以及n型杂质扩散区域118的表面上形成 钴硅化物或者钛硅化物等金属硅化物(Silicide)层来作为接触层。 
接着，通过CVD法在硅衬底110上侧的整个面上形成例如200nm厚度的SiON膜来作为阻止层120，进而，在阻止层120上形成例如1000nm厚度的SiO2膜来作为层间绝缘膜121。之后，通过通常的CMP研磨对层间绝缘膜121的表面进行平坦化处理。 
以下，说明了形成直到图5(b)所示结构为止的工序。在上述工序中，对层间绝缘膜121表面进行平坦化处理之后，通过光刻法形成接触孔121a，所述接触孔121a从层间绝缘膜121的表面到达n型晶体管形成区域的高浓度n型杂质层118以及p型晶体管形成区域的高浓度p型杂质层(未图示)。之后，在N2环境中，在650℃的温度下进行30分钟的退火来作为脱气处理。 
接着，通过溅射法在半导体衬底110上侧的整个面上形成紧贴层122。对该紧贴层122而言，不仅需要提高层间绝缘膜121和Cu插塞124a、124b之间的紧贴性的功能，还需要防止层间绝缘膜121中所含有的氢气以及水分扩散到铁电膜127的功能、和防止Cu原子从Cu插塞124a、124b扩散到层间绝缘膜121的功能。不存在紧贴层122时，层间绝缘膜121中所含有的氢气以及水分扩散到插塞124b内，进而经由阻挡金属125以及下部电极126a的贵金属进入铁电膜127，因此导致铁电膜127的性能恶化。另外，Cu原子从Cu插塞124a、124b扩散到层间绝缘膜121中，因此导致晶体管T1、T2的性能恶化。在本实施方式中，紧贴层122是由从下面开始依次层叠厚度约为20nm的Ti膜、厚度约为50nm的TaN膜以及厚度约为20nm的Ta膜而形成的层叠膜构成的。优选地紧贴层122是将由TiAlN、Ir、IrOx、Pt、Ru、Ti、Ta、TaN或TiN等构成的导电体膜，或者从这些导电体膜中选择出的两种以上的膜层叠而形成的。另外，紧贴层122的厚度优选为100nm以下。 
接着，在紧贴层122上形成厚度约为500nm的Cu膜123，并将Cu埋入接触孔121a内。该Cu膜123能够通过电镀法、化学镀膜法、PVD(PhysicalVapor Deposition：物理气相沈积)法、MOCVD(Metal Organic Chemical VaporDeposition：金属有机化学气相沉积)法、CSD(Chemical Solution Deposition：化学溶液沉积)法、CVD法、LSCVD(Liquid Source Chemical VaporDeposition：液态源化学气相淀积)法以及它们的组合来形成。 
若通过电镀法形成Cu膜123，通常使用以硫酸铜以及硫酸为主成分， 另外含有有机类添加剂以及卤素离子等的电镀液。电镀液中的Cu浓度为14～60g/l左右，硫酸的浓度为1～240g/l左右。对有机类添加剂而言，其浓度以及组成对Cu膜123的均匀性、硬度、可塑性以及伸缩强度产生影响。有机类添加剂一般包括有反应抑制剂(聚乙二醇等聚合物)、反应催化剂(硫化化合物)以及稳定剂(二次抑制剂)。各添加剂的添加量根据电镀条件(电镀槽的状态、电流密度、流量以及晶片的处理个数等)适当地设定。 
化学镀膜法是通过电镀液中所含有的还原剂(福尔马林或者磷酸等)在被处理物表面析出金属并形成金属膜的方法。在化学镀膜法中，能够使用例如对还原剂采用甲醛的上村工业株式会社制造的化学镀铜液。 
以下，说明了形成直到图6(a)所示结构为止的工序。在上述工序中，形成Cu膜123之后，通过低压CMP研磨或者ECMP研磨去除层间绝缘膜121上的Cu膜123以及紧贴层122，从而对表面进行平坦化处理。由此，Cu膜123只留在各接触孔121a内，而形成Cu插塞124a、124b。 
在普通的CMP研磨中，对被处理物(晶片)施加1～5psi(6.89×103Pa～3.45×103Pa)的压力的同时进行研磨。与此相对，在低压CMP研磨(包括超低压CMP研磨)中，对被处理物施加的压力为大于等于0.05psi(3.45×102Pa)且小于lpsi(6.89×103Pa)。另外，ECMP研磨是将低压CMP研磨和电解研磨相结合的技术，其对被处理物施加例如0.5psi(3.45×103Pa)的压力并进行CMP研磨的同时对被处理物的表面进行电解研磨。通过该低压CMP研磨或者ECMP研磨，Cu插塞124a、124b以及层间绝缘膜121的表面平坦性变得极其良好，并防止出现凹槽(凹陷或者侵蚀)。另外，在低压CMP研磨中，由于能够进行极高精度的细致的研磨，优选地使用低压的、且采用了可高速旋转的小直径研磨片(polishing pad)的正面(faceup)研磨方式的研磨装置。作为这种研磨装置，例如存在株式会社尼康的“NPS”系列的CMP研磨装置(NP2301以及NPS3301等)。另外，在低压CMP研磨中，能够使用现有普通的研磨液(slurry)。例如，能够使用日立化成株式会社的HS-C430(Cu用)、HS-C800(Cu用)、H-T605(TaN用)以及H-T705(TaN用)等。 
以下，说明了形成直到图6(b)所示结构为止的工序。在上述工序中，形成Cu插塞124a、124b之后，通过溅射法在半导体衬底110上侧的整个面 上形成例如厚度为100～200nm的阻挡金属(氧阻挡层)125。该阻挡金属125由Ir以及Ru等贵金属、或者TiAlN等形成。 
阻挡金属125是为了在后述的铁电膜127的成膜工序或结晶化工序中防止氧扩散到插塞124a、124b内而形成的。为了提高阻挡金属125和层间绝缘膜121之间的紧贴性，以及阻挡金属125的结晶度，在层间绝缘膜121和阻挡金属125之间设置由Ti(钛)、TiN、TiAlN、Ir(铱)、Pt(铂)、Ru(钌)或者Ta(钽)等形成的导电紧贴层(未图示)也可。该导电紧贴膜的厚度优选为30nm以下。 
接着，在阻挡金属125上形成成为铁电电容器130的下部电极126a的导电体膜126。该导电体膜126由从具有Pt、Ir、Ru、Rh、Re、Os及Pd等金属、这些金属的氧化物、以及SrRuO3的组中选择出的至少一种导电体材料形成。 
接着，通过MOCVD法在导电体膜126上形成由PZT形成的例如厚度为120nm的铁电膜127。PZT的成膜温度为580℃，作为Pb原料使用Pb(DPM)2 、作为Zr原料使用Zr(dmhd)4、作为Ti原料使用Ti(O-iPr)2(DPM)2 。另外，Pb(DPM)2的流量为0.32ml/min、Zr(dmhd)4的流量为0.2ml/min、Ti(O-iPr)2(DPM)2的流量为0.2ml/min，而氧气分压为5Torr(6.65×102Pa)。上述原料以3％摩尔比的浓度溶解于THF(tetrahydrofuran：四氢呋喃)，并以液体状态输送至气化器。然后，通过使气化器的温度变成例如260℃而使THF及原料气化，并在与氧气混合之后，通过花洒头喷向半导体衬底110上。成膜时间例如为420秒。检查在上述条件下形成的PZT膜的组成时，为Pb/(Zr+Ti)＝1.15、Zr/(Zr+Ti)＝0.45。 
铁电膜127由可表示为一般式ABO3的膜PZT、掺杂有微量的La、Ca、Sr或Si等的PZT、PLZT、BLT、或者SBT或SBTN等Bi类层状化合物形成。另外，铁电膜127的结晶结构采用钙钛矿结构或者铋层状结构即可。此外，虽然在本实施方式中通过MOCVD法形成铁电膜127，但通过溅射法、溶胶-凝胶法或者CVD法形成也可。 
如此形成铁电膜127之后，在含有氧气的环境中通过RTA(Rapid ThermalAnnealing：快速热处理)处理对铁电膜127进行结晶化。在本实施方式中，在Ar(氩)和O2的混合气体中，在衬底温度为600℃、处理时间为90秒的 条件下进行第一RTA处理之后，在氧气环境中，在衬底温度为750℃、处理时间为60秒的条件下进行第二RTA处理。即使在这样的条件下进行RTA处理，由于导电体膜126是贵金属，所以不容易氧化，因此不会发生膜剥落。另外，由于Cu插塞124a、124b被阻挡金属125覆盖，所以Cu插塞124a、124b不会被氧化。 
接着，在铁电膜127上形成成为铁电电容器130的上部电极128a例如厚度为200nm的导电体膜128。在本实施方式中，由IrO2形成导电体膜128。该导电体膜128层叠形成从由Pt(铂)、Ir(铱)、Ru(钌)、Rh(铑)、Re(铼)、Os(锇)、Pd(钯)以及SrRuO3组成的组中选择出的至少一种金属膜、这些金属的氧化膜，或者这些膜的两个以上的膜。 
以下，说明了形成直到图7(a)所示结构为止的工序。在上述工序中形成阻挡金属125、导电体膜126、铁电膜127以及导电体膜128之后，在导电体膜128的规定区域(铁电电容器的形成区域)上形成例如具有TiN膜及SiO2膜的层叠结构的硬掩模(未图示)，并对导电体膜128、铁电膜127、导电体膜126及阻挡金属125一并进行蚀刻。由此，如图7(a)所示，形成由下部电极126a、上部电极128a以及它们之间的铁电膜127构成的铁电电容器130。然后，去除硬掩模。 
以下，说明了形成直到图7(b)所示结构为止的工序。在上述工序中，通过对导电体膜128、铁电膜127、导电体膜126以及阻挡金属125进行蚀刻，形成铁电电容器130之后，在含有氧气的环境中以350℃的温度进行一小时的退火。该退火是为了确保在下面的工序中形成的保护膜131的紧贴性而进行的。 
接着，在层间绝缘膜121上形成覆盖铁电电容器130的例如厚度为20～100nm的保护膜131。该保护膜131例如由Al2O3(氧化铝)构成，并通过MOCVD法或者溅射法形成。 
接着，为了还原在蚀刻工序以及上部电极形成工序中的铁电膜127的损伤，进行还原退火。该还原退火以如下方式进行：在火炉内，在含有氧气的环境中例如以550～650℃温度进行60分钟的加热。 
以下，说明了形成直到图8所示结构为止的工序。在上述工序中进行还原退火之后，通过等离子CVD法在半导体衬底110上侧的整个面上形成例 如由SiO2形成的层间绝缘膜132。然后，通过光刻法，形成从层间绝缘膜132的表面到达规定插塞124b的接触孔132a、和到达铁电电容器130的上部电极128a的接触孔132b。 
接着，在衬底110上侧的整个面上形成例如厚度为50nm的由TiN形成的紧贴层，并用该紧贴层覆盖接触孔132a、132b的内面。之后，通过CVD法在紧贴层上形成W(钨)膜，并将W填充到接触孔132a、132b中。然后，通过通常的CMP研磨，去除层间绝缘膜132上的W和紧贴层，并通过将W只留在接触孔132a、132b内，形成插塞135a、135b。 
接着，在层间绝缘膜132上形成Ti(60nm)、TiN(30nm)、Al膜(400nm)、Ti(5nm)以及TiN(70nm)的层叠膜，并通过光刻法对该层叠膜进行图案成形，由此形成配线136a、136b。之后，根据需要还形成层间绝缘膜以及上层配线。这样完成在Cu插塞124b上层叠有铁电电容器130的堆叠结构的半导体器件(FeRAM)。 
根据本实施方式中，由Cu形成插塞124b，并通过低压CMP研磨或者ECMP研磨对其表面进行平坦化。因此，在插塞124b表面上不产生凹槽(凹陷或者侵蚀)，并铁电电容器130的铁电膜127结晶度变成良好的状态，铁电电容器130的交换电量变大。另外，在前述的JP特开平10-242423号公报中，记载了可以采用Cu插塞来代替W插塞的事实。但是，在该公报中仅对通常的CMP研磨进行了记载。即使通过的CMP法对Cu插塞的表面进行研磨，也不能获得足够的平坦性，而在插塞上形成的下部电极以及铁电膜的出现结晶无序的现象。从而，为了形成不出现结晶无序的现象的具有良好特性的铁电膜，如本实施方式这样，需要通过低压CMP研磨方法或者ECMP研磨方法对Cu插塞的上表面进行平坦化处理。 
另外，本实施方式中的半导体器件采用了堆叠结构的电容器，所以与具有平面结构的电容器的半导体器件相比，在相同交换电量的情况下，能够实现更进一步的高密度化。 
进而，在本实施方式中，由于采用Cu形成了插塞124a、124b，所以具有如下优点。即，若利用W(钨)形成插塞124a、124b，则在如图7(a)所示的工序中露出插塞124a，因此W被氧化导致导电性消失。从而，需要先形成插塞124a，并在其上面形成阻挡层(氧阻挡层)，之后形成插塞124b。 但是，在本实施方式中，由于采用作为与W相比不易氧化的材料的Cu形成了插塞124a、124b，所以能够同时形成插塞124a、124b，而且与采用W形成插塞124a、124b的情况相比，能减少工序数量。 
另外，在本实施方式中，在对Cu膜123进行研磨时(低压CMP研磨或者ECMP研磨)去除层间绝缘膜121上的紧贴层122，但通过对导电体膜128、铁电膜127、导电体膜126以及阻挡金属125进行蚀刻形成铁电电容器130之后，通过蚀刻去除层间绝缘膜121上的紧贴层122也可。此时，虽然在下部电极136a的下方残留紧贴层122，但对半导体器件的动作不产生影响。 
(第二实施方式) 
图9(a)是示出本发明的第二实施方式的半导体器件(FeRAM)的剖面图。图9(b)是图9(a)中插塞224a、224b的放大图。另外，对于图9(a)中与图4中的相同的部分赋予相同的附图标记，并省略其详细说明。 
在本实施方式中，如图9(b)所示，对应于第一实施方式的插塞124a、124b的插塞224a、224b是层叠W膜221和Cu膜222而形成的。从而，插塞224a、224b内的Cu量仅减少了对应于W膜221的量，所以即使例如紧贴层122的厚度变薄并降低对于Cu的防止污染性能，扩散到层间绝缘膜121的Cu原子量少，所以也能抑制由Cu污染引起的晶体管T1、T2的特性恶化。 
图10(a)、(b)是示出本实施方式的半导体器件的制造方法的剖面图。首先，如图10(a)所示，与第一实施方式相同，在半导体衬底110形成元件分离层111、p阱112、晶体管T1、T2、阻止层120以及第一层间绝缘膜121。之后，通过通常的CMP研磨对第二层间绝缘膜121的表面进行平坦化处理之后，形成从层间绝缘膜121的表面到达高浓度n型杂质区域118的接触孔121a。 
接着，通过溅射法在半导体衬底110上侧的整个面上形成例如由TiN或TiAlN形成的紧贴层122，并用该紧贴层122覆盖接触孔121a的壁面。之后，通过CVD法等在整个面上形成W膜221，并将W埋入接触孔121a内。然后，通过对该W膜221进行蚀刻，使W膜221缩回至接触孔121a内。此时，进行蚀刻的条件例如如下。 
使用平行平板型干蚀刻装置，将SF6以400ml/min的流量供给，将O2以 200ml/min的流量供给，并在压力为60Pa、RF功率为300W、晶片台的温度为30℃的条件下对W膜进行蚀刻。此时，与W膜221相比，由TiN或者TiAlN形成的紧贴层122的蚀刻率低，因此能够残留紧贴层122的同时，使W膜221缩回至接触孔121a的中途。另外，接触孔121a内的W膜221的上表面不平坦也可。 
接着，如图10(b)所示，通过电镀法在整个面上形成Cu膜222，并将Cu填充到接触孔121a内。之后，通过低压CMP研磨或者ECMP研磨，去除层间绝缘膜121上的Cu膜222以及紧贴层122，并使Cu膜222仅留在接触孔121a内。通过该低压CMP研磨或者ECMP研磨形成在上表面没有凹槽的插塞224a、224b。在低压CMP研磨中，例如，如株式会社尼康的“NPS”系列的CMP研磨装置(NP2301以及NPS3301等)，优选地使用低压的、且采用了可高速旋转的小直径研磨片的正面研磨方式的研磨装置。另外，例如使用日立化成株式会社的HS-C430(Cu用)、HS-C800(Cu用)、H-T605(TaN用)以及H-T705(TaN用)等作为研磨液。在低压CMP研磨时的研磨压力为大于等于0.05Pa且小于1Pa。 
接着，与第一实施方式相同，在插塞224b上形成阻挡金属125，进而在其上形成由下部电极126a、铁电膜127以及上部电极128a形成的铁电电容器130(参照图9)。然后形成覆盖该铁电电容器130的保护膜131，进而在保护膜131上形成第二层间绝缘膜132。之后，形成与插塞224a相连接的插塞135a和与铁电电容器130的上部电极128a相连接的插塞135b，并在第二层间绝缘膜132上形成与这些插塞135a、135b相连接的配线136a、136b。如此完成第二实施方式的半导体器件。 
在本实施方式中，采用低压CMP研磨或者ECMP研磨，所以插塞224b的上表面变平坦，可避免形成在插塞224b上的电容器30的铁电膜127出现结晶无序的现象。因此，与第一实施方式相同，能够制造交换电量高、且可低电压动作的高可靠性的半导体器件。 
此外，在上述实施方式中，虽然在接触孔121a内层叠W膜221和Cu膜222来形成插塞224a、224b，但替代W膜221，形成多晶硅或者其他导电体形成的膜也可。 
另外，在上述实施方式中，通过对W膜221进行蚀刻在接触孔121a的 上部形成间隙，并将Cu埋入该间隙中，由此形成层叠W膜221和Cu膜222结构的插塞224a、224b，但也能够通过其他方法形成插塞224a、224b。例如，只形成一部分的第一层间绝缘膜121之后，形成贯通高浓度n型杂质区域118的接触孔和覆盖该接触孔的壁面的导电紧贴层。之后，将W膜埋入接触孔内，并CMP研磨去除第一层间绝缘膜121上的W膜以及紧贴层。接着，在形成第一层间绝缘膜121的剩余部分之后，形成贯通W膜的接触孔和覆盖该接触孔的壁面的导电紧贴层。之后，将Cu膜埋入接触孔内，并通过低压CMP研磨或者ECMP研磨去除第一层间绝缘膜121上的Cu膜以及紧贴层，由此对表面进行平坦化处理。如此，能够形成层叠W膜221和Cu膜222的结构的插塞224a、224b。 
(第三实施方式) 
图11是示出本发明的第三实施方式的半导体器件(FeRAM)的剖面图。此外，图11中对于与图4中的相同的部分赋予相同的附图标记，并省略其详细说明。 
在本实施方式中，对应于第一实施方式的插塞124a、124b的插塞234a、234b由W(或者多晶硅)形成，而在表面上出现了凹槽(凹陷或者侵蚀)。而且，在插塞233b和铁电电容器130之间形成有导电紧贴层235、Cu膜236、阻挡金属237。Cu膜236是为了补偿插塞234b表面的凹槽而设置的，该Cu膜236的铁电电容器侧的面通过低压CMP研磨或者ECMP研磨实现了平坦化。 
图12、图13是示出本实施方式的半导体器件的制造方法的剖面图。首先，如图12(a)所示，与第一实施方式相同，在半导体衬底110形成元件分离层111、p阱112、晶体管T1、T2、阻止层120以及第一层间绝缘膜121。之后，通过通常的CMP研磨对第一层间绝缘膜121的表面进行平坦化处理之后，形成从层间绝缘膜121的表面到达高浓度n型杂质区域118的接触孔121a。 
接着，通过溅射法在半导体衬底110上侧的整个面形成例如由TiN或TiAlN形成的紧贴层122，并用第一导电紧贴层122覆盖接触孔121a的壁面。之后，通过CVD法在整个面上形成例如厚度为500nm的W膜，并将W埋 入接触孔121a内。然后，通过通常的CMP研磨去除层间绝缘膜121上的W膜241以及紧贴层122，并使W膜仅留在接触孔121a内，由此形成插塞234a、234b。在该CMP研磨中，在插塞234a、234b的表面出现凹槽(凹陷或者侵蚀)。另外，虽然在此采用W形成了插塞234a、234b，但采用多晶硅形成也可。 
接着，如图12(b)所示，在插塞234a、234b以及层间绝缘膜121上，形成厚度为20nm以下的第二导电紧贴层235。该紧贴层235例如由选自包括Ti、TiN、TiAlN、Ir、IrOx、Pt、Ru以及Ta的组中的导电体形成。 
接着，在紧贴层235上形成厚度大约为100nm的Cu膜236。然后，通过对该Cu膜236进行低压CMP或者ECMP研磨，对表面进行平坦化处理。在低压CMP研磨中，优选地使用例如，如株式会社尼康的“NPS”系列的CMP研磨装置(NP2301以及NPS3301等)这样，低压的、且采用了可高速旋转的小直径研磨片的正面研磨方式的研磨装置。另外，例如使用日立化成株式会社的HS-C430(Cu用)、HS-C800(Cu用)、H-T605(TaN用)以及H-T705(TaN用)等作为研磨液。 
之后，在Cu膜236上，形成例如厚度为100～200nm的TiAlN膜作为阻挡金属237，进而在其上形成成为铁电电容器的下部电极的导电体膜(例如Ir膜)238以及铁电膜(例如PZT膜)239。接着，进行RTA处理使铁电膜239结晶化之后，在铁电膜239上形成成为铁电电容器的上部电极的导电体膜(例如IrOx膜)240。 
接着，在铁电膜230的规定区域上形成具有TiN膜及SiO2膜的层叠结构的硬掩模(未图示)，并对导电体膜240、铁电膜239以及导电体膜238进行蚀刻，从而如图13(a)所示，形成由下部电极238a、铁电膜239以及上部电极240a构成的电容器130。此后，去除硬掩模之后，在整个面上形成由Al2O3形成的厚度为20～100nm的保护膜241，并为了还原在蚀刻过程中发生的铁电膜239的损伤，在氧气环境中进行还原退火。 
接着，采用抗蚀剂(未图示)覆盖导电体电容器130，并如图13(b)所示，对保护膜241、阻挡金属237、Cu膜236以及紧贴层235进行蚀刻。此后，在整个面上形成由Al2O3构成的厚度为20～100nm的保护膜242。然后，如图11所示，与第一实施方式相同，形成第二层间绝缘膜132，并形成 与插塞234a相连接的插塞135a、和铁电电容器130的上部电极240a相连接的插塞135b，进而，在第二层间绝缘膜132上形成与插塞135a相连接的配线136a、和与插塞135b相连接的配线136b。如此，完成本实施方式的半导体器件。 
在本实施方式中，在W插塞234b上形成Cu膜236，并通过低压CMP研磨或者ECMP研磨对该Cu膜236进行平坦化处理之后，在其上形成阻挡金属237、下部电极238以及铁电膜239，因此可避免由基底的凹凸引起的铁电膜239出现结晶无序的现象。与第一实施方式相同，能够制造交换电量高、且可低电压动作的高可靠性的半导体器件。 
此外，在上述的第一～第三实施方式中，都说明了将本发明适用于FeRAM时的例子，但本发明也能够适用于将电容绝缘膜由(BaSr)TiO3、SrTiO3以及BaTiO3等高介电常数电介体形成的DRAM。 
以下，备注本发明的特征。 
(备注1) 
一种半导体器件，具有：半导体衬底；杂质区域，其向所述半导体衬底导入杂质而形成；层间绝缘膜，其形成在所述半导体衬底上；导电插塞，其贯通所述层间绝缘膜而形成；电容器，其配置于所述导电插塞的上方，所述半导体器件的特征在于， 
所述电容器由下部电极、电介质膜以及上部电极构成，其中，所述下部电极经由所述导电插塞电连接至所述杂质区域，所述电介质膜由该下部电极上的铁电体或者高介电常数电介体形成、所述上部电极位于该电介质膜上，而且至少在所述导电插塞的上部、或者所述导电插塞和所述电容器的所述下部电极之间，配置有上表面平坦的铜膜。 
(备注2) 
如备注1所述的半导体器件，其特征在于，  在所述接触孔的下部配置有由钨或者多晶硅形成的导电体膜而作为所述导电插塞的一部分。 
(备注3) 
如备注1所述的半导体器件，其特征在于，在所述电容器的所述下部电极下形成有阻止氧透过的阻挡金属。 
(备注4) 
如备注3所述的半导体器件，其特征在于，所述阻挡金属是利用从由TiAlN、Ir以及Ru组成的组中的导电体形成的。 
(备注5) 
如备注1所述的半导体器件，其特征在于，在所述接触孔的壁面上形成有由导电体形成的紧贴层，其中，所述导电体是从由Ti、TiN、TiAlN、Ta、TaN、Ir、IrOx、Pt、以及Ru组成的组中选择的。 
(备注6) 
一种半导体器件的制造方法，其特征在于，包括： 
向半导体衬底导入杂质，从而形成杂质区域的工序； 
在所述半导体衬底上形成层间绝缘膜的工序； 
在所述层间绝缘膜形成贯通所述杂质区域的接触孔的工序； 
形成覆盖所述接触孔的壁面的导电紧贴层的工序； 
在所述层间绝缘膜上形成铜膜的同时，向所述接触孔内填充铜的工序； 
对所述铜膜进行低压CMP(Chemical Mechanical Polishing：化学机械研磨)研磨或者ECMP(Electro Chemical Mechanical Polishing：电化学机械研磨)研磨，以使铜膜仅残留在所述接触孔内，由此形成导电插塞的工序； 
在所述导电插塞的上方形成电容器的工序，所述电容器由下部电极、电介质膜以及上部电极构成，其中，所述下部电极与所述导电插塞电连接，所述电介质膜由该下部电极上的铁电体或者高介电常数电介体形成，所述上部电极位于该电介质膜上。 
(备注7) 
如备注6所述的半导体器件的制造方法，其特征在于，在进行所述低压CMP研磨或者所述ECMP研磨时的压力大于等于0.05psi(3.45×102Pa)且小于1psi(6.89×103Pa)。 
(备注8) 
如备注6所述的半导体器件的制造方法，其特征在于，在形成导电紧贴层的工序之后，包括在所述接触孔的下部填充钨或者多晶硅膜的工序，在形成所述铜膜时，在所述接触孔的剩余部分填充铜。 
(备注9) 
如备注6所述的半导体器件的制造方法，其特征在于，通过电镀法、CSD (Chemical Solution Deposition：化学溶液沉积)法、CVD(Chemical VaporDeposition：化学气相沉积)法、MOCVD(Metal Organic Chemical VaporDeposition：金属有机化学气相沉积)法、LSCVD(Liquid Source ChemicalVapor Deposition：液源化学气相沉积)法以及PVD(Physical VaporDeposition：物理气相沈积)法中的任一方法形成所述铜膜。 
(备注10) 
如备注6所述的半导体器件的制造方法，其特征在于，在所述导电插塞上，利用从由TiAlN、Ir以及Ru组成的组中选择的导电体形成阻挡金属，并在所述阻挡金属上形成所述电容器的所述下部电极。 
(备注11) 
如备注6所述的半导体器件的制造方法，其特征在于，所述电介质膜是利用从由PZT、PLZT、BLT以及SBT组成的组中选择的电介体形成的。 
(备注12) 
一种半导体器件的制造方法，其特征在于，包括： 
向半导体衬底导入杂质，从而形成杂质区域的工序； 
在所述半导体衬底上形成层间绝缘膜的工序； 
在所述层间绝缘膜形成贯通所述杂质区域的接触孔的工序； 
形成覆盖所述接触孔的壁面的第一导电紧贴层的工序； 
将导电体埋入所述接触孔内，从而形成导电插塞的工序； 
在所述导电插塞以及所述层间绝缘膜的上方形成铜膜的工序； 
对所述铜膜进行低压CMP(Chemical Mechanical Polishing：化学机械研磨)研磨或者ECMP(Electro Chemical Mechanical Polishing：电化学机械研磨)研磨，由此进行平坦化处理的工序； 
在所述铜膜上，从下依次形成下部电极材料膜、由铁电体或者高介电常数电介体形成的电介质膜、以及上部电极材料膜的工序； 
对所述上部电极材料膜、所述电介质膜以及所述下部电极材料膜进行图案成形，从而形成电容器的工序； 
留下所述电容器下方的所述铜膜，而去除其他区域的所述铜膜的工序。 
(备注13) 
如备注12所述的半导体器件的制造方法，其特征在于，在进行所述低 压CMP研磨或者所述ECMP研磨时的压力大于等于0.05psi(3.45×102Pa)且小于1psi(6.89×103Pa)。 
(备注14) 
如备注12所述的半导体器件的制造方法，其特征在于，埋入所述接触孔内的导电体为钨或者多晶硅。 
(备注15) 
如备注12所述的半导体器件，其特征在于，所述第一导电紧贴层是利用从由Ti、TiN、TiAlN、Ir、IrOx、Pt、Ru以及Ta组成的组中选择的导电体形成的。 
(备注16) 
如备注12所述的半导体器件，其特征在于，在形成所述导电插塞的工序和形成所述铜膜的工序之间，包括在所述层间绝缘膜以及所述导电插塞上面形成第二导电紧贴层的工序，在该第二导电紧贴层上面形成所述铜膜。 
(备注17) 
如备注16所述的半导体器件，其特征在于，所述第二导电紧贴层是利用从由Ti、TiN、TiAlN、Ir、IrOx、Pt、Ru以及Ta组成的组中选择的导电体形成的。 
(备注18) 
如备注12所述的半导体器件，其特征在于，通过电镀法、CSD(ChemicalSolution Deposition：化学溶液沉积)法、CVD(Chemical Vapor Deposition：化学气相沉积)法、MOCVD(Metal Organic Chemical Vapor Deposition：金属有机化学气相沉积)法、LSCVD(Liquid Source Chemical Vapor Deposition：液源化学气相沉积)法以及PVD(Physical Vapor Deposition：物理气相沈积)法中的任一方法形成所述铜膜。 
(备注19) 
如备注12所述的半导体器件，其特征在于，在所述铜膜上，利用从由TiAlN、Ir以及Ru组成的组中选择的导电体形成阻挡金属，并在该阻挡金属上形成所述电容器的所述下部电极。 
(备注20) 
如备注12所述的半导体器件的制造方法，其特征在于，所述电介质膜是利用从由PZT、PLZT、BLT以及SBT组成的组中选择的电介体形成。 

Claims (15)

1.一种半导体器件，具有：半导体衬底；杂质区域，其向所述半导体衬底导入杂质而形成；层间绝缘膜，其形成在所述半导体衬底上；导电插塞，其贯通所述层间绝缘膜而形成；电容器，其配置于所述导电插塞的上方，所述半导体器件的特征在于，
所述电容器由下部电极、电介质膜以及上部电极构成，其中，所述下部电极经由所述导电插塞电连接至所述杂质区域，所述电介质膜由该下部电极上的铁电体或者高介电常数电介体形成，所述上部电极位于该电介质膜上，而且
在所述导电插塞和所述电容器的所述下部电极之间以及所述层间绝缘膜和所述电容器的所述下部电极之间，配置有上表面平坦的铜膜。
2.如权利要求1所述的半导体器件，其特征在于，在所述层间绝缘膜上形成有所述导电插塞所贯通的接触孔，在所述接触孔的下部配置有由钨或者多晶硅形成的导电体膜而作为所述导电插塞的一部分。
3.如权利要求1所述的半导体器件，其特征在于，在所述电容器的所述下部电极下形成有阻止氧透过的阻挡金属。
4.如权利要求3所述的半导体器件，其特征在于，所述阻挡金属是利用从由TiAlN、Ir以及Ru组成的组中选择的导电体形成的。
5.如权利要求1所述的半导体器件，其特征在于，在所述层间绝缘膜上形成有所述导电插塞所贯通的接触孔，在所述接触孔的壁面上形成有由导电体形成的紧贴层，其中，所述导电体是从由Ti、TiN、TiAlN、Ta、TaN、Ir、IrOx、Pt以及Ru组成的组中选择的。
6.如权利要求1所述的半导体器件，其特征在于，在所述导电插塞和所述铜膜之间以及所述层间绝缘膜和所述铜膜之间，配置有导电紧贴层。
7.一种半导体器件的制造方法，其特征在于，包括：
向半导体衬底导入杂质，从而形成杂质区域的工序；
在所述半导体衬底上形成层间绝缘膜的工序；
在所述层间绝缘膜形成贯通所述杂质区域的接触孔的工序；
形成覆盖所述接触孔的壁面的第一导电紧贴层的工序；
将导电体埋入所述接触孔内，从而形成导电插塞的工序；
在所述导电插塞以及所述层间绝缘膜的上方形成铜膜的工序；
对所述铜膜进行低压化学机械研磨或者电化学机械研磨，由此进行平坦化处理的工序；
在所述铜膜上，从下依次形成下部电极材料膜、由铁电体或者高介电常数电介体形成的电介质膜、以及上部电极材料膜的工序；
对所述上部电极材料膜、所述电介质膜以及所述下部电极材料膜进行图案成形，从而形成电容器的工序；
留下所述电容器下方的所述铜膜，而去除其他区域的所述铜膜的工序。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，在进行所述低压化学机械研磨或者所述电化学机械研磨时的压力大于等于0.05psi(3.45×102Pa)且小于1psi(6.89×103Pa)。
9.如权利要求7所述的半导体器件的制造方法，其特征在于，埋入到所述接触孔内的导电体为钨或者多晶硅。
10.如权利要求7所述的半导体器件的制造方法，其特征在于，所述第一导电紧贴层是利用从由Ti、TiN、TiAlN、Ir、IrOx、Pt、Ru以及Ta组成的组中选择的导电体形成的。
11.如权利要求7所述的半导体器件的制造方法，其特征在于，在形成所述导电插塞的工序和形成所述铜膜的工序之间，包括在所述层间绝缘膜以及所述导电插塞上形成第二导电紧贴层的工序，在该第二导电紧贴层上形成所述铜膜。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，所述第二导电紧贴层是利用从由Ti、TiN、TiAlN、Ir、IrOx、Pt、Ru以及Ta组成的组中选择的导电体形成的。
13.如权利要求7所述的半导体器件的制造方法，其特征在于，通过电镀法、化学溶液沉积法、化学气相沉积法、金属有机化学气相沉积法、液源化学气相沉积法以及物理气相沉积法中的任一方法形成所述铜膜。
14.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述铜膜上，利用从由TiAlN、Ir以及Ru组成的组中选择的导电体形成阻挡金属，并在该阻挡金属上形成所述电容器的所述下部电极。
15.如权利要求7所述的半导体器件的制造方法，其特征在于，所述电介质膜是利用从由PZT、PLZT、BLT以及SBT组成的组中选择的电介体形成的。
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