CN109560103B - 磁阻式随机存储器及其制备方法 - Google Patents

Abstract

本发明提供了一种磁阻式随机存储器及其制备方法。本发明专利提出在磁阻式随机存储器的制备过程中，采用一种新型的刻蚀步骤，包括在与MTJ金属互连层连接的第一导电层表面形成第一金属隔离层，并在与CMOS金属连接层连接的第二导电层表面形成第二金属隔离层，且第一金属隔离层和第二金属隔离层中均包括扩散阻挡层，从而通过上述第二金属隔离层防止了在刻蚀位线通孔时CMOS金属连接层的暴露，有效地解决了刻蚀过程中铜等金属材料在通孔侧壁、沟道的再沉积以及通孔的金属表面生成各种化合物的问题，提高器件的良品率、可靠性以及其他性能。

Description

磁阻式随机存储器及其制备方法

技术领域

本发明涉及存储器领域，具体而言，涉及一种磁阻式随机存储器及其制备方法。

背景技术

磁阻式随机存储器(MRAM)是一种非易失型的存储器，其核心部分是磁性隧道结(MTJ)。每个磁性隧道结是由铁磁性的自由层和固定层以及隔离自由层和固定层的非磁性层组成，自由层的磁化方向可以利用外界磁场或电流而加以反转，而固定层的磁化方向保持不变，且磁性隧道结的电阻与自由层和固定层的相对磁化方向有关，当自由层的磁化方向相对于固定层的磁化方向平行(反平行)时，磁性隧道结呈现低电阻(高电阻)态，因此可以用来存储信息(如0或1)。

MRAM通常包括多个MTJ位元构成MTJ阵列，MTJ阵列和CMOS控制电路相结合可以实现数据的随机存储和读取。MTJ的下电极通过导电材料与MTJ金属互连层(CMOS landingpad)直接连接，而上电极通过位线与CMOS金属连接层(CMOS connection pad)连接，位线和CMOS connection pads的连接可以采用大马士革/或双大马士革工艺来实现。传统的位线与CMOS connection pads的连接方式是通过通孔刻蚀以及铜电镀工艺来实现，然而这种方式的缺点是通孔刻蚀以及清除光刻胶的过程中可能会有残留物，在等离子体刻蚀环境下，这些残留物会和刻蚀暴露出来的CMOS connection pads表面的Cu材料产生反应，从而形成含Cu、CuO、Cu₂O和其他材料的化合物。虽然可以利用湿法刻蚀来清洗这些表层化合物，但效果不是很理想，例如常用的稀释氢氟酸(dilute HF)在去除氧化铜(Copper Oxide)和碳氟化合物(CFx compounds)时效果不是很好，表面仍会有残留物化合物，这层残留的化合物会造成位线与底铜线的连接质量不好(如增加线路电阻或造成断路等)，从而影响器件性能和良品率。

发明内容

本发明的主要目的在于提供一种磁阻式随机存储器及其制备方法，以解决在现有的磁阻式随机存储器的制备方法中由于CMOS金属连接层暴露而影响器件性能和良品率的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种磁阻式随机存储器的制备方法，包括以下步骤：S1，在CMOS上形成MTJ金属互连层和CMOS金属连接层；S2，在MTJ金属互连层上形成第一导电层，在CMOS金属连接层上形成第二导电层；S3，在第一导电层上形成第一金属隔离层，并在第二导电层上形成第二金属隔离层，第一金属隔离层和第二金属隔离层中均包括扩散阻挡层，扩散阻挡层覆盖于第一导电层和第二导电层的表面；S4，在第一金属隔离层上形成MTJ阵列，MTJ阵列包括多个MTJ位元，各MTJ位元包括上电极和下电极，下电极与第一金属隔离层接触；以及S5，在第二金属隔离层的远离第二导电层的一侧形成与第二金属隔离层连通的通孔以及与通孔连通的第二沟道，在第一金属隔离层的远离第一导电层的一侧形成与上电极连通的第一沟道，并在通孔、第一沟道和第二沟道中形成位线，位线分别与MTJ阵列和第二金属隔离层连接。

进一步地，步骤S2包括以下过程：在MTJ金属互连层与CMOS金属连接层的远离CMOS的表面所在的第一表面上形成第一刻蚀阻挡层和第一绝缘层；在第一刻蚀阻挡层和第一绝缘层中形成第一通孔和第二通孔，第一通孔与MTJ金属互连层连通，第二通孔与MTJ金属互连层连通；以及在第一通孔和第二通孔中填充金属材料，形成第一导电层和第二导电层。

进一步地，第一金属隔离层的第一下表面与第一导电层的第一上表面接触，第一下表面的面积大于等于第一上表面的面积；优选第二金属隔离层的第二下表面与第二导电层的第二上表面接触，第二下表面的面积大于等于第二上表面的面积。

进一步地，步骤S3包括以下过程：在第一导电层与第二导电层的远离CMOS的一侧表面所在的第二表面上沉积扩散阻挡材料，形成扩散阻挡预备层，优选扩散阻挡材料包括Ti、TiN、Ta、TaN、W和TiW中的任一种或多种；刻蚀扩散阻挡预备层，得到扩散阻挡层。

进一步地，第一金属隔离层和第二金属隔离层还包括过刻蚀阻挡层，过刻蚀阻挡层覆盖于扩散阻挡层表面，在刻蚀扩散阻挡预备层的步骤之前，步骤S3还包括以下过程：在扩散阻挡预备层上沉积过刻蚀阻挡材料，形成过刻蚀阻挡预备层，过刻蚀阻挡预备层为单层结构或双层复合结构，优选形成单层结构的过刻蚀阻挡材料包括Ru、RuOx和PtMn中的任一种或多种，优选形成双层复合结构的过刻蚀阻挡材料包括Ru/TaN、Ru/α-Ta、RuOx/TaN和RuOx/α-Ta中的任一种；刻蚀过刻蚀阻挡预备层，得到过刻蚀阻挡层。

进一步地，第一金属隔离层和第二金属隔离层还包括缓冲层，缓冲层覆盖于过刻蚀阻挡层的表面，在刻蚀过刻蚀阻挡预备层的步骤之前，步骤S3还包括以下过程：在过刻蚀阻挡预备层上沉积过缓冲材料，形成缓冲预备层，优选缓冲材料包括Ta和/或TaN；刻蚀缓冲预备层，得到缓冲层。

进一步地，步骤S5包括以下过程：在MTJ阵列上依次形成第二刻蚀阻挡层和第二绝缘层；以及采用双大马士革工艺形成分别与MTJ阵列以及与第二金属隔离层中的刻蚀阻挡层连接的位线。

进一步地，双大马士革工艺采用的刻蚀气体为CF_x基气体，优选为CF₄、C₂F₆、C₄F₈、CHF₃和CH₂F₂中的任一种。

根据本发明的另一方面，提供了一种磁阻式随机存储器，包括多个存储单元，各存储单元包括设置在衬底上且相互电连接的MTJ位元与CMOS，各MTJ位元包括上电极和下电极，多个MTJ位元构成MTJ阵列，各存储单元还包括：第一导电层，第一导电层与CMOS连接；第二导电层，第二导电层与CMOS连接；第一金属隔离层，第一金属隔离层的一侧与第一导电层连接，第一金属隔离层的另一侧与下电极连接；第二金属隔离层，第二金属隔离层与第二导电层连接，且第二金属隔离层包括扩散阻挡层，扩散阻挡层覆盖于第二导电层表面；通孔，位于第二金属隔离层的远离第二导电层的一侧并与第二金属隔离层连通；第一沟道，位于第一金属隔离层的远离第一导电层的一侧并与上电极连接；第二沟道，位于通孔的远离第二金属隔离层的一侧并与通孔连通，且第一沟道和第二沟道相互隔离；以及位线，位线填充于通孔、第一沟道以及第二沟道中，并与MTJ阵列和第二金属隔离层连接。

进一步地，第一金属隔离层的第一下表面与第一导电层的第一上表面接触，第一下表面的面积大于等于第一上表面的面积；第二金属隔离层的第二下表面与第二导电层的第二上表面接触，第二下表面的面积大于等于第二上表面的面积。

进一步地，形成扩散阻挡层的材料包括Ti、TiN、Ta、TaN、W和TiW中的任一种或多种。

进一步地，第二金属隔离层还包括过刻蚀阻挡层，过刻蚀阻挡层覆盖于扩散阻挡层表面，刻蚀阻挡层为单层结构或双层复合结构，优选形成单层结构的刻蚀阻挡层的材料包括Ru、RuOx和PtMn中的任一种或多种，优选形成双层复合结构的刻蚀阻挡层的材料包括Ru/TaN、Ru/α-Ta、RuOx/TaN和RuOx/α-Ta中的任一种。

应用本发明的技术方案，提供了一种磁阻式随机存储器的制备方法，由于该制备方法先在CMOS上形成MTJ金属互连层和CMOS金属连接层，并在MTJ金属互连层上形成第一导电层，在CMOS金属连接层上形成第二导电层，然后在第一导电层上形成第一金属隔离层，并在第二导电层上形成第二金属隔离层，第二金属隔离层包括扩散阻挡层，扩散阻挡层覆盖于第二导电层表面，从而通过上述扩散阻挡层避免了在刻蚀位线通孔时CMOS金属连接层暴露，进而避免了CMOS金属连接层表面材料氧化等情况的发生，有效地提高了器件性能和良品率。

除了上面所描述的目的、特征和优点之外，本发明还有其它的目的、特征和优点。下面将参照图，对本发明作进一步详细的说明。

附图说明

构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了在本申请实施方式所提供的磁阻式随机存储器的制备方法中，在MTJ金属互连层与CMOS金属连接层构成的第一表面上形成第一刻蚀阻挡层和第一绝缘层后基体的剖面结构示意图；

图2示出了在图1所示的在MTJ金属互连层上形成第一导电层，并在CMOS金属连接层上形成第二导电层后基体的剖面结构示意图；

图3示出了在图2所示的第一导电层与第二导电层构成的第二表面上形成金属隔离预备层后基体的剖面结构示意图；

图4示出了刻蚀图3所示的金属隔离预备层，得到第一金属隔离层和第二金属隔离层后基体的剖面结构示意图；

图5示出了在图3所示的第一金属隔离层上形成MTJ阵列，并在第二金属隔离层上形成与MTJ阵列共面的第一介电层后基体的剖面结构示意图；

图6示出了在图4所示的第一介电层上形成第二刻蚀阻挡层和第二绝缘层后基体的剖面结构示意图；

图7示出了在图5所示的介电层中形成与第二金属隔离层连通的通孔后基体的剖面结构示意图；以及

图8示出了在图6所示的介电层中形成与上电极连通的第一沟道以及与通孔连通的第二沟道后基体的剖面结构示意图；

图9示出了在图7所示的，并在通孔、第一沟道和第二沟道中形成位线后基体的剖面结构示意图；以及

图10示出了本申请实施方式所提供的一种磁阻式随机存储器的结构示意图。

其中，上述附图包括以下附图标记：

200、第一介电层；200a、MTJ金属互连层；200b、CMOS金属连接层；201、第一刻蚀阻挡层；202、第一绝缘层；203a、第一导电层；203b、第二导电层；204、金属隔离预备层；204a、第一金属隔离层；204b、第二金属隔离层；205、第二介电层；206、第三介电层；207、MTJ阵列；208、第二刻蚀阻挡层；209、第二绝缘层；210、通孔；211a、第一沟道；211b、第二沟道；212、位线。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所介绍的，现有技术中的磁阻式随机存储器的制备方法中由于CMOS金属连接层暴露而影响器件性能和良品率。本发明的发明人针对上述问题进行研究，提出了一种磁阻式随机存储器的制备方法，包括以下步骤：S1，在CMOS上形成MTJ金属互连层200a和CMOS金属连接层200b；S2，在MTJ金属互连层200a上形成第一导电层203a，在CMOS金属连接层200b上形成第二导电层203b；S3，在第一导电层203a上形成第一金属隔离层204a，并在第二导电层203b上形成第二金属隔离层204b，第一金属隔离层204a和第二金属隔离层204b均包括扩散阻挡层，扩散阻挡层覆盖于第一导电层203a和第二导电层203b的表面；S4，在第一金属隔离层204a上形成MTJ阵列207，MTJ阵列207包括多个MTJ位元，各MTJ位元包括上电极和下电极，下电极与第一金属隔离层204a接触；以及S5，在第二金属隔离层204b的远离第二导电层203b的一侧形成与第二金属隔离层204b连通的通孔210以及与通孔210连通的第二沟道211b，在第一金属隔离层204a的远离第一导电层203a的一侧形成与上电极连通的第一沟道211a，并在通孔210、第一沟道211a和第二沟道211b中形成位线212，位线212分别与MTJ阵列207和第二金属隔离层204b连接。

上述磁阻式随机存储器的制备方法中由于先在CMOS上形成MTJ金属互连层和CMOS金属连接层，并在MTJ金属互连层上形成第一导电层，在CMOS金属连接层上形成第二导电层，然后在第一导电层上形成第一金属隔离层，并在第二导电层上形成第二金属隔离层，第二金属隔离层包括扩散阻挡层，扩散阻挡层覆盖于第二导电层表面，从而通过上述扩散阻挡层避免了在刻蚀位线通孔时CMOS金属连接层暴露，进而避免了CMOS金属连接层表面材料氧化等情况的发生，有效地提高了器件性能和良品率。

下面将更详细地描述根据本发明提供的磁阻式随机存储器的制备方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

首先，执行步骤S1：在CMOS上形成MTJ金属互连层200a和CMOS金属连接层200b。上述CMOS形成于衬底上，作为MTJ阵列的开关器，MTJ金属互连层200a用于连接CMOS的漏极，上述衬底可以是包括任何半导体器件的衬底，例如蓝宝石、硅衬底等。在上述步骤S1之前，可以预先在衬底中形成CMOS，CMOS的结构及制备工艺均属于现有技术，此处不再赘述。

在上述步骤S1中，MTJ金属互连层200a和CMOS金属连接层200b形成于第一介质层200中，形成上述MTJ金属互连层200a和CMOS金属连接层200b，形成上述第一介质层200的材料可以为现有技术中常规的介电材料，如SiO_x等。

在执行完上述步骤S1之后，执行步骤S2：在MTJ金属互连层200a上形成第一导电层203a，在CMOS金属连接层200b上形成第二导电层203b。上述第一导电层203a用于将CMOS与后续形成的MTJ电连接，在形成上述第一导电层203a的同时形成上述第二导电层203b，上述第一导电层203a与第二导电层203b具有基本持平的表面，从而易于后续工艺的实施；并且，本领域技术人员可以根据现有技术对上述第一导电层203a与第二导电层203b的导电材料进行合理选取。

在一种优选的实施方式中，上述步骤S2包括以下过程：在MTJ金属互连层200a与CMOS金属连接层200b的远离CMOS的表面所在的第一表面上形成第一刻蚀阻挡层201和第一绝缘层202，如图1所示；在第一刻蚀阻挡层201和第一绝缘层202中形成第一通孔和第二通孔，第一通孔与MTJ金属互连层200a连通，第二通孔与MTJ金属互连层200a连通；以及在第一通孔和第二通孔中填充金属材料，形成第一导电层203a和第二导电层203b，如图2所示。

在上述优选的实施方式中，形成第一刻蚀阻挡层201的材料包括但不限于SiN、SiCN等，其厚度可以为30～160nm；形成上述第一绝缘层202的材料包括但不限于SiO_x，其厚度可以为100～500nm。为了保证第一金属隔离层204a能够完全覆盖第一通孔，更为优选地，上述第一金属隔离层204a的第一下表面与第一导电层203a的第一上表面接触，第一下表面的面积大于等于第一上表面的面积；并且，为了保证第二金属隔离层204b能够完全覆盖第二通孔，更为优选地，第二金属隔离层204b的第二下表面与第二导电层203b的第二上表面接触，第二下表面的面积大于等于第二上表面的面积。

在执行完上述步骤S2之后，执行步骤S3：上形成第一金属隔离层204a，并在第二导电层203b上形成第二金属隔离层204b，第一金属隔离层204a和第二金属隔离层204b中均包括扩散阻挡层，扩散阻挡层覆盖于第一导电层203a和第二导电层203b的表面。即上述第一金属隔离层204a中包括一个扩散阻挡层，上述第二金属隔离层204b中也包括一个扩散阻挡层，第一导电层203a的表面被第一金属隔离层204a中的扩散阻挡层覆盖，第二导电层203b的表面被第二金属隔离层204b中的扩散阻挡层覆盖，通过上述扩散阻挡层避免了在刻蚀位线通孔时CMOS金属连接层暴露，进而避免了CMOS金属连接层表面材料氧化等情况的发生，有效地提高了器件性能和良品率。

在一种优选的实施方式中，上述步骤S3包括以下过程：在第一导电层203a与第二导电层203b的远离CMOS的一侧表面所在的第二表面上沉积扩散阻挡材料，形成包括扩散阻挡预备层的金属隔离预备层204，如图3所示；刻蚀扩散阻挡预备层，得到扩散阻挡层。采用低电阻材料形成上述扩散阻挡层，以防止下方CMOS金属连接层200b和第二导电层203b中Cu等金属材料的扩散；为了提高对Cu等金属材料的阻挡效果，优选地，上述扩散阻挡材料包括Ti、TiN、Ta、TaN、W和TiW中的任一种或多种。

在上述优选的实施方式中，第一金属隔离层204a和第二金属隔离层204b还可以包括过刻蚀阻挡层，上述过刻蚀阻挡层覆盖于扩散阻挡层表面，用于在形成MTJ阵列207的工艺中防止对第一金属隔离层204a的过刻蚀。此时，优选地，上述步骤S3还包括以下过程：在扩散阻挡预备层上沉积过刻蚀阻挡材料，形成过刻蚀阻挡预备层，过刻蚀阻挡预备层为单层结构或双层复合结构，此时形成于第二表面上的金属隔离预备层204包括该过刻蚀阻挡预备层和上述扩散阻挡预备层；刻蚀过刻蚀阻挡预备层，得到过刻蚀阻挡层。

本领域技术人员可以根据现有技术对上述过刻蚀阻挡材料的种类进行合理选取，为了提高其过刻蚀阻挡效果，优选地，形成上述单层结构的过刻蚀阻挡材料包括Ru、RuOx和PtMn中的任一种或多种；并且，优选地，形成上述双层复合结构的过刻蚀阻挡材料包括Ru/TaN、Ru/α-Ta、RuOx/TaN和RuOx/α-Ta中的任一种，如双层复合结构中的一层过刻蚀阻挡材料为Ru时，双层复合结构中的另一层过刻蚀阻挡材料为TaN。

在上述优选的实施方式中，第一金属隔离层204a和第二金属隔离层204b还可以包括缓冲层，缓冲层覆盖于过刻蚀阻挡层的表面，有助于MTJ阵列207的形成。此时，在刻蚀过刻蚀阻挡预备层的步骤之前，步骤S3还包括以下过程：在过刻蚀阻挡预备层上沉积过缓冲材料，形成缓冲预备层，此时形成于第二表面上的金属隔离预备层204包括该缓冲预备层、上述过刻蚀阻挡预备层和上述扩散阻挡预备层；刻蚀缓冲预备层，得到缓冲层。本领域技术人员可以根据现有技术对上述缓冲材料的种类进行合理选取，为了提高其缓冲效果，优选地，上述缓冲材料包括Ta和/或TaN。

在执行完上述步骤S3之后，执行步骤S4：在第一金属隔离层204a上形成MTJ阵列207，MTJ阵列207包括多个MTJ位元，各MTJ位元包括上电极和下电极，下电极与第一金属隔离层204a接触。本领域技术人员可以根据现有技术对上述MTJ位元的结构进行合理选取，MTJ位元可以包括自由层、势垒层和固定层，其中自由层的磁化方向既可以在面内，也可以垂直于膜面。

上述步骤S4可以包括以下步骤：在第一金属隔离层204a和第二金属隔离层204b之间填充第二介电层205，如图4所示，形成该第二介电层205的材料包括但不限于SiO_x；在第一金属隔离层204a、第二金属隔离层204b和第二介电层205上形成第三介电层206，形成该第三介电层206的材料包括但不限于TEOS、氧化铝AlO_x以及其他低介电常数绝缘物；在上述第三介电层206中形成多个MTJ位元，多个MTJ位元构成MTJ阵列207，且各MTJ位元分别与第一金属隔离层204a连接，如图5所示。

在执行完上述步骤S4之后，执行步骤S5：在第二金属隔离层204b的远离第二导电层203b的一侧形成与第二金属隔离层204b连通的通孔210以及与通孔210连通的第二沟道211b，在第一金属隔离层204a的远离第一导电层203a的一侧形成与上电极连通的第一沟道211a，并在通孔210、第一沟道211a和第二沟道211b中形成位线212，位线212分别与MTJ阵列207和第二金属隔离层204b连接。由于CMOS的漏极连接MTJ阵列207的一端，当CMOS的栅极开启时，源极、漏极、MTJ阵列207和位线212组成回路。

在一种优选的实施方式中，上述步骤S5包括以下过程：在MTJ阵列207上依次形成第二刻蚀阻挡层208和第二绝缘层209，如图6所示；以及采用双大马士革工艺形成分别与MTJ阵列207以及与第二金属隔离层204b中的刻蚀阻挡层连接的位线212，如图7至9所示。优选地，上述第二刻蚀阻挡层208形成于MTJ阵列207的远离第一金属隔离层204a的一侧表面与第三介电层206的远离第二金属隔离层204b的一侧表面所在的第三表面上，形成上述第二刻蚀阻挡层208的材料包括但不限于SiN、SiCN等，其厚度为30～120nm；形成上述第二绝缘层209的材料包括但不限于SiO_x，其厚度为100～500nm。

在上述优选的实施方式中，上述双大马士革工艺可以包括以下步骤：在作为介质层的第三介电层206、第二刻蚀阻挡层208和第二绝缘层209中刻蚀形成上述通孔210，如图7所示；在上述介质层中形成与MTJ位元的上电极连接的第一沟道211a以及与上述通孔210连通的第二沟道211b，如图8所示；在通孔210、第一沟道211a和第二沟道211b中填充位线材料，以形成分别与MTJ阵列207和第二金属隔离层204b连接的位线212，如图9所示。为了保证能够与第一金属隔离层204a和第二金属隔离层204b中的金属具有较高的选择比，使刻蚀能够停留在刻蚀阻挡层，不将底部的CMOS金属连接层200b和第二导电层203b中的Cu等金属材料暴露出来，优选地，上述双大马士革工艺采用的刻蚀气体为CF_x基气体，更优选为CF₄、C₂F₆、C₄F₈、CHF₃和CH₂F₂中的任一种。

根据本发明的另一个方面，还提供了一种磁阻式随机存储器，如图10所示，包括多个存储单元，各存储单元包括设置在衬底上且相互电连接的MTJ位元与CMOS，各MTJ位元包括上电极和下电极，多个MTJ位元构成MTJ阵列207，各存储单元还包括第一导电层203a、第二导电层203b、第一金属隔离层204a、第二金属隔离层204b、通孔210、第一沟道211a、第二沟道211b和位线212。

其中，第一导电层203a与CMOS连接；第二导电层203b与CMOS连接；第一金属隔离层204a，第一金属隔离层204a的一侧与第一导电层203a连接，第一金属隔离层204a的另一侧与下电极连接；第二金属隔离层204b与第二导电层203b连接，且第二金属隔离层204b包括扩散阻挡层，扩散阻挡层覆盖于第二导电层203b表面；通孔210位于第二金属隔离层204b的远离第二导电层203b的一侧并与第二金属隔离层204b连通；第一沟道211a位于第一金属隔离层204a的远离第一导电层203a的一侧并与上电极连接；第二沟道211b位于通孔210的远离第二金属隔离层204b的一侧并与通孔210连通，且第一沟道211a和第二沟道211b相互隔离；位线212填充于通孔210、第一沟道211a以及第二沟道211b中，并与MTJ阵列207和第二金属隔离层204b连接。

上述磁阻式随机存储器中由于MTJ金属互连层和CMOS金属连接层与CMOS连接，第一金属隔离层204a的一侧与第一导电层203a连接，第二金属隔离层204b与第二导电层203b连接，第二金属隔离层包括扩散阻挡层，扩散阻挡层覆盖于第二导电层表面，从而通过上述扩散阻挡层避免了在刻蚀位线通孔时CMOS金属连接层暴露，进而避免了CMOS金属连接层表面材料氧化等情况的发生，有效地提高了器件性能和良品率。

在本发明的上述磁阻式随机存储器中，为了保证第一金属隔离层204a能够完全覆盖第一通孔，优选地，第一金属隔离层204a的第一下表面与第一导电层203a的第一上表面接触，第一下表面的面积大于等于第一上表面的面积；并且，为了保证第二金属隔离层204b能够完全覆盖第二通孔，优选地，第二金属隔离层204b的第二下表面与第二导电层203b的第二上表面接触，第二下表面的面积大于等于第二上表面的面积。

在本发明的上述磁阻式随机存储器中，为了提高对Cu等金属材料的阻挡效果，优选地，形成扩散阻挡层的材料包括Ti、TiN、Ta、TaN、W和TiW中的任一种或多种。并且，优选地，第二金属隔离层204b还包括过刻蚀阻挡层，该过刻蚀阻挡层用于在形成MTJ阵列207的工艺中防止对第一金属隔离层204a的过刻蚀，过刻蚀阻挡层覆盖于扩散阻挡层表面，刻蚀阻挡层为单层结构或双层复合结构；更为优选地，形成上述单层结构的过刻蚀阻挡材料包括Ru、RuOx和PtMn中的任一种或多种；并且，优选地，形成上述双层复合结构的过刻蚀阻挡材料包括Ru/TaN、Ru/α-Ta、RuOx/TaN和RuOx/α-Ta中的任一种，如双层复合结构中的一层过刻蚀阻挡材料为Ru时，双层复合结构中的另一层过刻蚀阻挡材料为TaN。

下面将结合实施例进一步说明本发明提供的磁阻式随机存储器的制备方法。

实施例1

本实施例采用的磁阻式随机存储器的制备方法包括以下步骤：

采用金属Cu在CMOS上形成MTJ金属互连层200a和CMOS金属连接层200b；

采用SiN或SiCN在MTJ金属互连层200a与CMOS金属连接层200b的远离CMOS的表面所在的第一表面上形成第一刻蚀阻挡层201，采用SiO₂在第一刻蚀阻挡层201上形成第一绝缘层202，如图1所示；

在第一刻蚀阻挡层201和第一绝缘层202中形成第一通孔和第二通孔，第一通孔与MTJ金属互连层200a连通，第二通孔与MTJ金属互连层200a连通，在第一通孔和第二通孔中填充金属Cu，形成第一导电层203a和第二导电层203b，如图2所示；

在第一导电层203a与第二导电层203b的远离CMOS的一侧表面所在的第二表面上沉积TiN，形成厚度为2～30nm的扩散阻挡预备层，在扩散阻挡预备层上沉积Ru/TaN，形成厚度为1～20nm的双层复合结构的过刻蚀阻挡预备层，在刻蚀阻挡预备层上沉积TaN，形成厚度为2～30nm的缓冲预备层，扩散阻挡预备层、过刻蚀阻挡预备层和缓冲预备层构成金属隔离预备层204，如图3所示；

刻蚀上述金属隔离预备层，得到包括顺序层叠设置于第二表面上的扩散阻挡层、过刻蚀阻挡层和缓冲层，在第一金属隔离层204a和第二金属隔离层204b之间填充SiO₂，形成第二介电层205，如图4所示；

采用TEOS在第一金属隔离层204a、第二金属隔离层204b和第二介电层205上形成第三介电层206，在上述第三介电层206中形成多个MTJ位元，多个MTJ位元构成MTJ阵列207，且各MTJ位元分别与第一金属隔离层204a连接，如图5所示；

采用SiN或SiCN在MTJ阵列207的远离第一金属隔离层204a的一侧表面与第三介电层206的远离第二金属隔离层204b的一侧表面所在的第三表面上形成第二刻蚀阻挡层208，采用SiO₂在第二刻蚀阻挡层208上形成第二绝缘层209，如图6所示；

采用双大马士革工艺形成分别与MTJ阵列207以及与第二金属隔离层204b中的刻蚀阻挡层连接的位线212，在上述双大马士革工艺中，在作为介质层的第三介电层206、第二刻蚀阻挡层208和第二绝缘层209中刻蚀形成上述通孔210、上述第一沟道211a和上述第二沟道211b，刻蚀停留在Ru层(或Ru/TaN双层复合结构)，底部的Cu连接不被接触到，然后在通孔210、第一沟道211a和第二沟道211b中填充位线材料，以形成位线212，如图7至9所示。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

1、通过上述扩散阻挡层避免了在刻蚀位线通孔时CMOS金属连接层暴露，进而避免了CMOS金属连接层表面材料氧化等情况的发生，有效地提高了器件性能和良品率；

2、通过采用低电阻材料形成上述扩散阻挡层，使刻蚀该第二金属隔离层后形成的氧化物电阻值很小，且从而防止了通孔与第二金属隔离层连接处接触电阻的升高，提高了器件的信号传输速度，提升了良品率；

3、通过设置在CMOS金属连接层上形成第二导电层，减少了器件中通孔的长宽比，从而提高了阻挡金属的覆盖率，提高了良率，进而提高了器件的可靠性；

4、通过在双大马士革工艺中采用与第二金属分离层具有有较高选择比的刻蚀气体形成通孔，能够保证获得的通孔具有良好的形状，从而提高了器件的可靠性。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种磁阻式随机存储器的制备方法，其特征在于，包括以下步骤：

S1，在CMOS上形成MTJ金属互连层(200a)和CMOS金属连接层(200b)；

S2，在所述MTJ金属互连层(200a)上形成第一导电层(203a)，在所述CMOS金属连接层(200b)上形成第二导电层(203b)；

S3，在所述第一导电层(203a)上形成第一金属隔离层(204a)，并在所述第二导电层(203b)上形成第二金属隔离层(204b)，所述第一金属隔离层(204a)和所述第二金属隔离层(204b)中均包括扩散阻挡层，所述扩散阻挡层覆盖于所述第一导电层(203a)和所述第二导电层(203b)的表面；

S4，在所述第一金属隔离层(204a)上形成MTJ阵列(207)，所述MTJ阵列(207)包括多个MTJ位元，各所述MTJ位元包括上电极和下电极，所述下电极与所述第一金属隔离层(204a)接触；以及

S5，在所述第二金属隔离层(204b)的远离所述第二导电层(203b)的一侧形成与所述第二金属隔离层(204b)连通的通孔(210)以及与所述通孔(210)连通的第二沟道(211b)，在所述第一金属隔离层(204a)的远离所述第一导电层(203a)的一侧形成与所述上电极连通的第一沟道(211a)，并在所述通孔(210)、所述第一沟道(211a)和所述第二沟道(211b)中形成位线(212)，所述位线(212)分别与所述MTJ阵列(207)和所述第二金属隔离层(204b)连接。

2.根据权利要求1所述的制备方法，其特征在于，所述步骤S2包括以下过程：

在所述MTJ金属互连层(200a)与所述CMOS金属连接层(200b)的远离所述CMOS的表面所在的第一表面上形成第一刻蚀阻挡层(201)和第一绝缘层(202)；

在所述第一刻蚀阻挡层(201)和所述第一绝缘层(202)中形成第一通孔和第二通孔，所述第一通孔与所述MTJ金属互连层(200a)连通，所述第二通孔与所述CMOS金属连接层(200b)连通；以及

在所述第一通孔和所述第二通孔中填充金属材料，形成所述第一导电层(203a)和所述第二导电层(203b)。

3.根据权利要求1所述的制备方法，其特征在于，

所述第一金属隔离层(204a)的第一下表面与所述第一导电层(203a)的第一上表面接触，所述第一下表面的面积大于等于所述第一上表面的面积。

4.根据权利要求3所述的制备方法，其特征在于，

所述第二金属隔离层(204b)的第二下表面与所述第二导电层(203b)的第二上表面接触，所述第二下表面的面积大于等于所述第二上表面的面积。

5.根据权利要求1所述的制备方法，其特征在于，所述步骤S3包括以下过程：

在所述第一导电层(203a)与所述第二导电层(203b)的远离所述CMOS的一侧表面所在的第二表面上沉积扩散阻挡材料，形成扩散阻挡预备层；

刻蚀所述扩散阻挡预备层，得到所述扩散阻挡层。

6.根据权利要求5所述的制备方法，其特征在于，所述扩散阻挡材料包括Ti、TiN、Ta、TaN、W和TiW中的任一种或多种。

7.根据权利要求5所述的制备方法，其特征在于，所述第一金属隔离层(204a)和所述第二金属隔离层(204b)还包括过刻蚀阻挡层，所述过刻蚀阻挡层覆盖于所述扩散阻挡层表面，在刻蚀所述扩散阻挡预备层的步骤之前，所述步骤S3还包括以下过程：

在所述扩散阻挡预备层上沉积过刻蚀阻挡材料，形成过刻蚀阻挡预备层，所述过刻蚀阻挡预备层为单层结构或双层复合结构；

刻蚀所述过刻蚀阻挡预备层，得到所述过刻蚀阻挡层。

8.根据权利要求7所述的制备方法，其特征在于，形成所述单层结构的所述过刻蚀阻挡材料包括Ru、RuOx和PtMn中的任一种或多种。

9.根据权利要求7所述的制备方法，其特征在于，形成所述双层复合结构的所述过刻蚀阻挡材料包括Ru/TaN、Ru/ɑ-Ta、RuOx/TaN和RuOx/ɑ-Ta中的任一种。

10.根据权利要求7至9中任一项所述的制备方法，其特征在于，所述第一金属隔离层(204a)和所述第二金属隔离层(204b)还包括缓冲层，所述缓冲层覆盖于所述过刻蚀阻挡层的表面，在刻蚀所述过刻蚀阻挡预备层的步骤之前，所述步骤S3还包括以下过程：

在所述过刻蚀阻挡预备层上沉积过缓冲材料，形成缓冲预备层；

刻蚀所述缓冲预备层，得到所述缓冲层。

11.根据权利要求10所述的制备方法，其特征在于，所述缓冲材料包括Ta和/或TaN。

12.根据权利要求10所述的制备方法，其特征在于，所述步骤S5包括以下过程：

在所述MTJ阵列(207)上依次形成第二刻蚀阻挡层(208)和第二绝缘层(209)；以及

采用双大马士革工艺形成分别与所述MTJ阵列(207)以及与所述第二金属隔离层(204b)中的所述刻蚀阻挡层连接的所述位线(212)。

13.根据权利要求12所述的制备方法，其特征在于，所述双大马士革工艺采用的刻蚀气体为CF_x基气体。

14.根据权利要求13所述的制备方法，其特征在于，所述双大马士革工艺采用的刻蚀气体为CF₄、C₂F₆、C₄F₈、CHF₃和CH₂F₂中的任一种。

15.一种磁阻式随机存储器，包括多个存储单元，各所述存储单元包括设置在衬底上且相互电连接的MTJ位元与CMOS，各所述MTJ位元包括上电极和下电极，多个所述MTJ位元构成MTJ阵列(207)，其特征在于，各所述存储单元还包括：

第一导电层(203a)，所述第一导电层(203a)与所述CMOS连接；

第二导电层(203b)，所述第二导电层(203b)与所述CMOS连接；

第一金属隔离层(204a)，所述第一金属隔离层(204a)的一侧与所述第一导电层(203a)连接，所述第一金属隔离层(204a)的另一侧与所述下电极连接；

第二金属隔离层(204b)，所述第二金属隔离层(204b)与所述第二导电层(203b)连接，且所述第二金属隔离层(204b)包括扩散阻挡层，所述扩散阻挡层覆盖于所述第二导电层(203b)表面；

通孔(210)，位于所述第二金属隔离层(204b)的远离所述第二导电层(203b)的一侧并与所述第二金属隔离层(204b)连通；

第一沟道(211a)，位于所述第一金属隔离层(204a)的远离所述第一导电层(203a)的一侧并与所述上电极连接；

第二沟道(211b)，位于所述通孔(210)的远离所述第二金属隔离层(204b)的一侧并与所述通孔(210)连通，且所述第一沟道(211a)和所述第二沟道(211b)相互隔离；以及

位线(212)，所述位线(212)填充于所述通孔(210)、所述第一沟道(211a)以及所述第二沟道(211b)中，并与所述MTJ阵列(207)和所述第二金属隔离层(204b)连接。

16.根据权利要求15所述的磁阻式随机存储器，其特征在于，

所述第一金属隔离层(204a)的第一下表面与所述第一导电层(203a)的第一上表面接触，所述第一下表面的面积大于等于所述第一上表面的面积；

所述第二金属隔离层(204b)的第二下表面与所述第二导电层(203b)的第二上表面接触，所述第二下表面的面积大于等于所述第二上表面的面积。

17.根据权利要求15所述的磁阻式随机存储器，其特征在于，形成所述扩散阻挡层的材料包括Ti、TiN、Ta、TaN、W和TiW中的任一种或多种。

18.根据权利要求15所述的磁阻式随机存储器，其特征在于，所述第二金属隔离层(204b)还包括过刻蚀阻挡层，所述过刻蚀阻挡层覆盖于所述扩散阻挡层表面，所述刻蚀阻挡层为单层结构或双层复合结构。

19.根据权利要求18所述的磁阻式随机存储器，其特征在于，所述刻蚀阻挡层为单层结构，形成所述单层结构的所述刻蚀阻挡层的材料包括Ru、RuOx和PtMn中的任一种或多种。

20.根据权利要求18所述的磁阻式随机存储器，其特征在于，所述刻蚀阻挡层为双层复合结构，形成所述双层复合结构的所述刻蚀阻挡层的材料包括Ru/TaN、Ru/ɑ-Ta、RuOx/TaN和RuOx/ɑ-Ta中的任一种。

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