TWI728365B - 具有改良密封環之ｍｒａｍ裝置及其製造方法 - Google Patents

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Abstract

本揭露提供一種形成沒有密封環剝除瑕疵的方法、以及生成的裝置。實施例包括形成磁穿隧接面(MTJ)在MRAM裝置的密封環區域中的金屬化層上方；形成將該MTJ與該金屬化層連接的金屬填充通孔；形成穿隧接面通孔在該MTJ上方；以及形成頂部電極在該穿隧接面通孔上方。

Description

具有改良密封環之MRAM裝置及其製造方法
本揭露是關於半導體製作。特別地，本揭露是關於形成磁電阻隨機存取記憶體(magnetoresistive random-access memory；MRAM)。
基於自旋轉移力矩(spin transfer torque；STT)的MRAM裝置由於其低電能消耗、高儲存能力及高運作速度，因此是流行形式的非揮發性記憶體。微處理器工業繼續進展至較小、更有效率的例如MRAM裝置的微處理器的目標，其可整合在各種應用中，而不必在效能和成本上妥協。MRAM裝置的記憶體儲存元件已知為磁穿隧接面(magnetic tunnel junction；MTJ)，其被磁性地控制(開關)，以致能讀取和寫入運作。
不幸地，目前的STT-MRAM裝置由於2X通孔(WT)條擊穿通過(bar punch through)密封環區處的下覆金屬化層(M3或M5)，因此經受密封環(seal ring)剝除瑕疵(peeling defect)。在第1圖中，例示傳統STT-MRAM裝置的該記憶體區域A和邏輯區域B的剖面。該M3層101是形成在低介電常數(低k)介電層103中並在該記憶體區域A和邏輯區域B兩者中。該WT 105將該2X金屬層(BA)迴圈(loop)107連接至邏輯區域B的該密封環區中的該M3 101。該密封環封閉該活性區(active area)。該密封 環結構包括圍繞積體電路區域的內密封環部分，以保護電路。在該記憶體區域A中，該穿隧接面通孔109將該BA 107連接至該下覆MTJ 111。該WT 105是形成在該邏輯區域B中的低溫四乙基正矽酸鹽(tetraethyl orthosilicate；TEOS)113中，而該MTJ 111是形成在該記憶體區域A中的低溫TEOS 113中。因為該密封環與邏輯區B之間的顯著蝕刻率差異，因此在該密封環和邏輯區B兩者上從該WT 105蝕刻調校達成適合的著陸(landing)是困難的。因為WT 105條擊穿通過密封環區處的M3 101，因此顯示密封環剝除瑕疵115。該擊穿通過蝕刻延伸下至該M3層115a。
因此需要存在用來形成MRAM裝置的方法及生成的裝置，該MRAM裝置防止WT蝕刻擊穿和密封環剝除。
本揭露的態樣是形成沒有WT擊穿通過或密封環剝除的MRAM裝置(例如，STT-MRAM、ReRAM或FeRAM)的方法及相關的裝置。態樣包括在該邏輯區域中以MTJ層取代該WT條設計，以解決因為WT蝕刻擊穿通過至M3或M5的該密封環剝除議題。
本揭露的額外態樣和其它特徵將提出於該描述中，其接著並且部分地對於本領域中具有通常技術者在檢視下文時將是明顯的，或者可從本揭露的實踐習得。本揭露的優點可如附加的申請專利範圍所特別指示的加以實現和獲得。
依據本揭露，一些技術功效可部分地由一種方法達成，該方法包括：形成磁穿隧接面(MTJ)在MRAM裝置的密封環區域中的金屬化層上方；形成將該MTJ與該金屬化層連接的金屬填充通孔；形成穿隧接面通孔在該MTJ上方；以及形成頂部電極在該穿隧接面通孔上方。
本揭露的態樣包括形成該金屬化層在低介電常數(低k)層中。另一個態樣包括以銅(Cu)形成該金屬化層、該金屬填充通孔和頂部電極。另一個態樣包括形成N-Blok層在該低k介電層上方。其它態樣包括形成氧化物層在該N-Blok層上方，其中，該金屬填充通孔延伸通過該氧化物層和該N-Blok層。另外的態樣包括形成具有由絕緣穿隧阻障件(insulating tunnel barrier)所分離的至少兩個鐵磁層的該MTJ。其它態樣包括在該密封環區域中形成該金屬填充通孔具有大於該MRAM裝置的記憶體區域中的金屬填充通孔的寬度。額外的態樣包括在該密封環區域中形成該穿隧接面通孔具有大於該MRAM裝置的記憶體區域中的穿隧接面通孔的寬度。又其它態樣包括該密封環區域中的該MTJ為該MRAM裝置的該記憶體區域中的活性區域(active region)的磁性屏蔽件(magnetic shield)。
本揭露的仍然又另一個態樣包括一種裝置，其包括：形成在MRAM裝置的密封環區域中的金屬化層上方的MTJ；將該MTJ與該金屬化層連接的金屬填充通孔；形成在該MTJ上方的穿隧接面通孔；以及形成在該穿隧接面通孔上方的頂部電極。
額外的態樣包括該金屬化層為形成在低k介電層中。額外的態樣包括該金屬化層、該金屬填充通孔和頂部電極包括Cu。其它態樣包括形成在該低k介電層上方的N-Blok層。另外的態樣包括形成在該N-Blok層上方的氧化物層，其中，該金屬填充通孔延伸通過該氧化物層和該N-Blok層。其它態樣包括該MTJ包括由絕緣穿隧阻障件所分離的至少兩個鐵磁層。又其它態樣包括該金屬填充通孔形成在該密封環區域中具有大於該MRAM裝置的記憶體區域中的金屬填充通孔的寬度。另外的態樣包括該穿隧接面形成在該密封環區域中具有大於該MRAM裝置的記憶體區域中的穿隧接面通孔的寬度。
本發明的仍然又另一個態樣包括一種方法，其包括：形成Cu金屬化層在STT-MRAM裝置的密封環區域中的介電層中；形成MTJ在密封環區域中的該金屬化層上方；形成將該MTJ與該金屬化層連接的銅填充通孔；形成銅填充穿隧接面通孔在該MTJ上方；以及形成頂部銅電極在該穿隧接面通孔上方。
態樣包括在該密封環區域中形成該穿隧接面通孔具有大於該STT-MRAM裝置的記憶體區域中的穿隧接面通孔的寬度。另一個態樣包括該密封環區域中的該MTJ為該STT-MRAM裝置的該記憶體區域中的活性區域的磁性屏蔽件。
從接下來的詳細描述，本揭露的額外態樣和技術功效，對於本領域的熟習技術者而言，將是立即明顯的，其中，僅是藉由例示設想到以實踐本揭露的最佳模式來描述本揭露的實施例。如將會理解的，本揭露能夠有其它和不同實施例，並且其數個細節能夠在各種明顯方面修飾，所有均未偏離本揭露。因此，圖式和描述在本質上應視為例示，而非限制。
101‧‧‧M3層或M3
103‧‧‧低k介電層
105‧‧‧WT(2X通孔)
107‧‧‧2X金屬層(BA)迴圈或BA
109‧‧‧穿隧接面通孔
111‧‧‧MTJ(磁穿隧接面)
113‧‧‧TEOS(四乙基正矽酸鹽)
115‧‧‧密封環剝除瑕疵
115a‧‧‧M3層
201‧‧‧M3層或M3
203‧‧‧低k介電層
205‧‧‧矽-碳-氫-氮化物層或N-Blok層
207‧‧‧氧化物層或氧化物
209、211‧‧‧銅填充通孔
213‧‧‧MTJ迴圈或MTJ
215‧‧‧TEOS層
217‧‧‧再沉積層
219‧‧‧包覆層
221‧‧‧頂部和底部接點
223‧‧‧絕緣穿隧阻障件層
225‧‧‧鐵磁層
227‧‧‧穿隧接面通孔
229‧‧‧SiN硬遮罩層或SiN層
231‧‧‧TEOS層
233‧‧‧BA迴圈
A‧‧‧記憶體區域
B‧‧‧邏輯區域
藉由伴隨圖式的圖形中的範例、而非藉由限制，來例示本揭露，其中，相同的參考編號是指類似的元件，並且其中：第1圖示意地例示在40奈米(nm)技術節點中在邏輯區域中具有密封環剝除瑕疵的傳統STT-MRAM的剖面視圖；以及第2A圖至第2E圖示意地例示依據範例實施例生產MRAM的程序流程的剖面視圖。
在接下來的描述中，為了解釋的目的，提出數個特定細節，以為了提供範例實施例的透徹了解。然而，很明顯的，可沒有這些特定細節或以等效的配置，來實踐範例實施例。在其它案例中，眾所周知的結構和裝置是以方塊圖形式顯示，以避免不必要地模糊範例實施例。額外地，除非另外指示，否則說明書和申請專利範圍中所使用的表示數量、比例、和成分、反應條件等的數值性質的所有數目，應了解為在所有案例中均可由術語「大約」加以修飾。
本揭露對付並解決MRAM裝置中的密封環剝除的問題，而不需要標線(reticle)改變和添加至製造成本。特別藉由在該邏輯區域中以MTJ層取代該WT條設計，來解決此問題。
從接下來的詳細描述，仍然其它態樣、特徵和技術功效對於本領域的熟習技術者而言是立即明顯的，其中，僅藉由例示設想到的最佳模式，來顯示和描述較佳實施例。該揭露能夠有其它和不同實施例，並且其數個細節能夠在各種明顯方面修飾，所有均未偏離本揭露。因此，圖式和描述在本質上應視為例示，而非限制。
第2A圖至第2E圖示意地例示依據範例實施例形成MRAM(例如，STT-MRAM)的程序流程的剖面視圖。該40nm MRAM 2x間距是大約152nm，而該28/22nm MRAM 2x間距是180nm。參考第2A圖，M3層201形成在該MRAM裝置的記憶體區域A和邏輯區域B中的低k介電層203(k數值<3.9)中。雖然沒有顯示，但對28/22nm MRAM而言，意圖形成M5層在超低k介電質(k數值<2.5)中。該M3層是由銅(Cu)形成，並且藉由雙鑲嵌程序的方式形成。該低k介電層203可為碳摻雜的氧化物，例如，氧化矽(SiO)、二氧化矽(SiO2)、多孔的氧化物/多孔摻雜的氧化物、或具有適合介電常數的任何其它已知材料。矽-碳-氫-氮化物層 205(例如，N-BLoK)沉積在該低k介電層203上方。該N-Blok層205的厚度為20至50nm。該低k介電層203的厚度為140至220nm。
在第2B圖中，氧化物層207形成在該N-Blok 205上方至30至50nm的厚度。該氧化物層207可包括氧化矽、TEOS等。該銅填充通孔209延伸通過該氧化物層207和N-Blok層205下至該記憶體區域A中的該M3 201。在該邏輯區域B中，銅填充通孔211延伸通過該氧化物層207和N-Blok層205下至該M3 201。該銅填充通孔211的寬度為0.154至0.7μm，其寬於該銅填充通孔209的寬度。
在第2C圖中，該MTJ迴圈213形成在密封環區中的該記憶體區域A和邏輯區域B中。該MTJ 213在低溫TEOS層215中是形成如柱體(pillar)或胞元(cell)，並且藉由沉積和蝕刻該記憶體區域A中的該氧化物207上方和該邏輯區域B中的該氧化物層207上方的MTJ膜，來加以形成。邏輯區域B的該密封環區中的該MTJ 213的寬度大於該記憶體區域中的該MTJ 213的寬度，這允許該MTJ 213在該銅填充通孔211上具有完整著陸。
該MTJ膜包括由絕緣穿隧阻障件所分離的至少兩個鐵磁層。在此範例中，該MTJ 213包括再沉積層217，形成在MTJ蝕刻後。該再沉積層217包括氧化鉭(TaO)，其為非導電性。包覆(encapsulation)層219由例如低溫氮化矽(SiN)的氮化物層形成。該MTJ 213包括頂部和底部接點(contacts)221(例如，TaN)，分離兩個鐵磁層225(例如，CoFeB)的絕緣穿隧阻障件層223(例如，MgO)，其包括大約20個多重層(multi-layers)。間隔件層可形成在該頂部和底部接點221與該鐵磁層225之間。使用化學機械研磨(chemical mechanical polishing；CMP)步驟來移除過多的MTJ 213。
在第2D圖中，穿隧接面通孔227是形成在該MTJ 213上方的低溫TEOS層215中。SiN硬遮罩層229是形成至30至60nm的厚度。額外的TEOS層231沉積在該SiN層229上方。在第2E圖中，實施雙鑲嵌程序，以在該記憶體區域A和邏輯區域B中形成BA迴圈233。該Cu填充BA迴圈延伸下至該記憶體區域A和邏輯區域B中的該銅填充穿隧接面通孔227。該邏輯區域中的所有晶粒的密封環均作為記憶體區域的活性區的磁性屏蔽。
本揭露的實施例可達成數個技術功效，包括使用MTJ層、而不是WT條，以防止密封環剝除，來最佳化MRAM裝置的密封環區。依據本揭露的實施例所形成的裝置在各種工業應用中享有利用性，例如，微處理器、智慧手機、行動電話、蜂巢式手機、機上盒、DVD錄像機和播放器、汽車導航、印表機和周邊設備、網路和電信設備、遊戲系統、以及數位相機。本揭露在各種類型的半導體裝置的任何一者中享有工業實用性，包括在40nm和28/22nm及更先進的技術節點中的MRAM、STT-MRAM、ReRAM及FeRAM。
在先前的描述中，參考其特定地範例實施例描述本揭露。然而，很明確地，可對其作出各種修飾和改變，而不致於偏離如申請專利範圍中所提出的本揭露的較廣的精神和範疇。因此，說明書和圖式應視為例示而非限制。了解本揭露能夠使用各種其它組合與實施例，並且能夠在如本文中表明的發明性概念的範疇中的任何改變或修飾。
227‧‧‧穿隧接面通孔
231‧‧‧TEOS層
233‧‧‧BA迴圈
A‧‧‧記憶體區域
B‧‧‧邏輯區域

Claims (20)

  1. 一種半導體裝置，包含：磁穿隧接面(MTJ)，形成在MRAM裝置的密封環區域中的金屬化層上方；金屬填充通孔，將該MTJ與該金屬化層連接；穿隧接面通孔，形成在該MTJ上方；以及頂部電極，形成在該穿隧接面通孔上方。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該金屬化層是形成在低介電常數(低k)層中。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，該金屬化層、該金屬填充通孔和頂部電極包含銅(Cu)。
  4. 如申請專利範圍第2項所述之半導體裝置，進一步包含：N-Blok層，形成在該低介電常數層上方。
  5. 如申請專利範圍第4項所述之半導體裝置，進一步包含：氧化物層，形成在該N-Blok層上方，其中，該金屬填充通孔延伸通過該氧化物層和該N-Blok層。
  6. 如申請專利範圍第1項所述之半導體裝置，其中，該MTJ包含由絕緣穿隧阻障件所分離的至少兩個鐵磁層。
  7. 如申請專利範圍第1項所述之半導體裝置，其中，該金屬填充通孔是形成在該密封環區域中具有大於該MRAM裝置的記憶體區域中的金屬填充通孔的寬度。
  8. 如申請專利範圍第1項所述之半導體裝置，其中，該穿隧接面通孔是形成在該密封環區域中具有大於該MRAM裝置的記憶體區域中的穿隧接面通孔的寬度。
  9. 一種形成半導體裝置的方法，包含：形成磁穿隧接面(MTJ)在MRAM裝置的密封環區域中的金屬化層上方；形成將該MTJ與該金屬化層連接的金屬填充通孔；形成穿隧接面通孔在該MTJ上方；以及形成頂部電極在該穿隧接面通孔上方。
  10. 如申請專利範圍第9項所述之方法，包含：形成該金屬化層在低介電常數(低k)層中。
  11. 如申請專利範圍第9項所述之方法，包含：以銅(Cu)形成該金屬化層、該金屬填充通孔和頂部電極。
  12. 如申請專利範圍第10項所述之方法，進一步包含：形成N-Blok層在該低介電常數層上方。
  13. 如申請專利範圍第12項所述之方法，進一步包含：形成氧化物層在該N-Blok層上方，其中，該金屬填充通孔延伸通過該氧化物層和該N-Blok層。
  14. 如申請專利範圍第9項所述之方法，進一步包含：形成具有由絕緣穿隧阻障件所分離的至少兩個鐵磁層的該MTJ。
  15. 如申請專利範圍第9項所述之方法，包含：在該密封環區域中形成該金屬填充通孔具有大於該MRAM裝置的記憶體區域中的金屬填充通孔的寬度。
  16. 如申請專利範圍第9項所述之方法，包含： 在該密封環區域中形成該穿隧接面通孔具有大於該MRAM裝置的記憶體區域中的穿隧接面通孔的寬度。
  17. 如申請專利範圍第16項所述之方法，其中，該密封環區域中的該MTJ是該記憶體區域中的活性區域的磁性屏蔽件。
  18. 一種形成半導體裝置的方法，包含：形成銅(Cu)金屬化層在STT-MRAM裝置的密封環區域中的介電層中；形成磁穿隧接面(MTJ)在該密封環區域中的該金屬化層上方；形成將該MTJ與該金屬化層連接的銅填充通孔；形成銅填充穿隧接面通孔在該MTJ上方；以及形成頂部銅電極在該穿隧接面通孔上方。
  19. 如申請專利範圍第18項所述之方法，包含：在該密封環區域中形成該穿隧接面通孔具有大於該STT-MRAM裝置的記憶體區域中的穿隧接面通孔的寬度。
  20. 如申請專利範圍第19項所述之方法，其中，該密封環區域中的該MTJ是該STT-MRAM裝置的該記憶體區域中的活性區域的磁性屏蔽件。
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