KR102053971B1 - 자기 터널링 접합부와 통합된 반도체 구조물 및 그 제조 방법 - Google Patents

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Abstract

본 개시물은, 기판, 기판 위에 있는 게이트 및 적어도 부분적으로 기판 내에 있는 도핑된 영역을 포함하는 트랜지스터 영역, 트랜지스터 영역 위에 있는 제1 금속 상호접속부, 및 트랜지스터 영역과 제1 금속 상호접속부 사이에 있는 자기 터널링 접합부(MTJ, magnetic tunneling junction)를 포함하는, 반도체 구조물을 제공한다. 본 개시물은, 기판 위에 있고, 게이트 및 도핑된 영역을 포함하는 트랜지스터 영역을 형성하는 단계, 트랜지스터 영역 위에 있고, 트랜지스터 영역에 전기적으로 결합되는 자기 터널링 접합부(MTJ)를 형성하는 단계, 및 MTJ 위에 있고, MTJ 및 트랜지스터 영역에 전기적으로 결합되는 제1 금속 상호접속부를 형성하는 단계를 포함하는, 반도체 구조물을 제조하기 위한 방법을 제공한다.

Description

자기 터널링 접합부와 통합된 반도체 구조물 및 그 제조 방법{SEMICONDUCTOR STRUCTURE INTEGRATED WITH MAGNETIC TUNNELING JUNCTION AND MANUFACTURING METHOD THEREOF}
본 개시물은 자기 터널링 접합부와 통합된 반도체 구조물, 및 자기 터널링 접합부와 통합된 반도체 구조물을 제조하는 방법에 관한 것이다.
휴대용 컴퓨팅 디바이스들 및 무선 통신 디바이스들의 사용이 증가함에 따라, 메모리 디바이스들은 더 높은 밀도, 더 낮은 전력 및/또는 비휘발성 특성들을 요구할 수 있다. 자기 메모리 디바이스들은 전술한 기술적 요구들을 충족시키는 것이 가능할 수 있다.
자기 메모리 디바이스를 위한 예시적인 데이터 저장 메커니즘은 자기 터널 접합(MTJ, magnetic tunnel junction)의 터널 자기 저항(TMR, tunnel magneto resistance) 효과이다. 예를 들어, MTJ가 수백 내지 수천 퍼센트의 TMR 비율을 가질 수 있도록, MTJ를 갖는 자기 메모리 디바이스가 개발되었다.
자기저항 랜덤 액세스 메모리(MRAM, magnetoresistive random access memory) 셀은 자기 터널링 접합(MTJ)에 의하여 형성되며, 이는 2개의 강자성층들이 얇은 절연 배리어에 의해 분리되는 구조이다. 전위차가 2개의 강자성층들 양단에 인가될 때, 양자 역학 터널링(quantum mechanical tunneling)에 의하여 절연 배리어를 통해 전류가 흐른다. MTJ의 저항은 2개의 강자성층들의 자기 엘리먼트들의 상대 배향에 좌우된다. 저항은 자화가 병렬로 정렬(align)될 때 최저이고, 자화들이 역평행일 때 최고이다. 상대 배향들 중 하나는 "1"을 나타내는데 사용될 수 있고, 다른 것은 "0"을 나타내는데 사용될 수 있다. 일반적으로, 층들 중 하나(고정층)의 자기 배향은 고정된 채로 유지되는 반면, 다른 층들(자유층)의 자기 배향은 기록 동작으로 설정된다. MRAM 셀의 상태는 접합부의 저항을 측정함으로써 질의될 수 있다. MRAM 셀들의 어레이가 신뢰성 있는 데이터 저장을 제공하기 위하여, 2개의 가능한 상태들 간의 충분히 큰 차이가 어레이 내의 각각의 셀에 대해 실현되어야 한다.
본 개시물은, 기판, 기판 위에 있는 게이트 및 적어도 부분적으로 기판 내에 있는 도핑된 영역을 포함하는 트랜지스터 영역, 트랜지스터 영역 위에 있는 제1 금속 상호접속부, 및 트랜지스터 영역과 제1 금속 상호접속부 사이에 있는 자기 터널링 접합부(MTJ, magnetic tunneling junction)를 포함하는, 반도체 구조물을 제공한다. 기판 위의 제1 영역은 트랜지스터 영역과 제1 금속 상호접속부 사이에 제1 자기 터널링 접합부(MTJ)를 포함하고, 기판 위의 제2 영역은 제1 영역과 중첩되지 않는다.
본 개시물은, 기판, 기판 위에 있는 게이트 및 적어도 부분적으로 기판 내에 있는 도핑된 영역을 갖는 트랜지스터 영역, 및 트랜지스터 영역 위에 있는 제1 금속 상호접속부를 포함하는, 반도체 구조물을 제공한다.
본 개시물은, 기판 위에 있고, 게이트 및 도핑된 영역을 포함하는 트랜지스터 영역을 형성하는 단계, 트랜지스터 영역 위에 있고, 트랜지스터 영역에 전기적으로 결합되는 자기 터널링 접합부(MTJ)를 형성하는 단계, 및 MTJ 위에 있고, MTJ 및 트랜지스터 영역에 전기적으로 결합되는 제1 금속 상호접속부를 형성하는 단계를 포함하는, 반도체 구조물을 제조하기 위한 방법을 제공한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때, 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야의 표준 관행에 따라, 다양한 피쳐들은 축적에 따라 도시되는 것은 아니라는 점이 강조된다. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 본 개시물의 몇몇 실시예들에 따른 MTJ와 통합된 반도체 구조물의 판독 윈도우(read window)를 예시하는 도면이다.
도 2는 본 개시물의 몇몇 실시예들에 따른 MTJ와 통합된 반도체 구조물의 단면도이다.
도 3은 본 개시물의 몇몇 실시예들에 따른 MTJ와 통합된 반도체 구조물의 단면도이다.
도 4는 본 개시물의 몇몇 실시예들에 따른 MTJ와 통합된 반도체 구조물의 하나의 층의 상면도이다.
도 5는 본 개시물의 몇몇 실시예들에 따른 MTJ를 구성하는 층들을 예시하는 도면이다.
도 6은 본 개시물의 몇몇 실시예들에 따른 MTJ를 구성하는 층들을 예시하는 도면이다.
도 7은 본 개시물의 몇몇 실시예들에 따른, 제1 영역 및 제2 영역 내의 MTJ와 통합된 반도체 구조물의 단면도이다.
도 8은 본 개시물의 몇몇 실시예들에 따른, 제1 영역 내의 MTJ와 통합된 반도체 구조물의 단면도이다.
도 9는 본 개시물의 몇몇 실시예들에 따른, 제1 영역 및 제2 영역 내의 MTJ와 통합된 반도체 구조물의 단면도이다.
도 10은 본 개시물의 몇몇 실시예들에 따른 MTJ와 통합된 반도체 구조물의 하나의 층의 상면도이다.
도 11 내지 도 26은 본 개시물의 몇몇 실시예들에 따른, 제1 영역 및 제2 영역 내의 MTJ와 통합된 반도체 구조물의 형성의 단편적 단면도들을 보여준다.
예시적인 실시예들에 대한 이러한 설명은 전체적인 기록된 설명의 일부분으로 고려되는 첨부 도면들과 함께 판독되도록 의도된다. 본 명세서에 개시된 실시예들의 설명에서, 방향 또는 배향에 대한 임의의 참조는 단지 설명의 편의를 위해 의도된 것이며, 어떠한 방식으로든 본 발명의 범위를 제한하도록 의도되지 않는다. 상대적인 용어들, 예컨대, "하부", "상부", "수평", "수직", "위", "아래", "위쪽", "아래쪽", "상단", 및 "하단" 뿐 아니라 그들의 파생어들(예를 들어, "수평으로", "아래쪽으로", "위쪽으로" 등)은 그 후 설명되는 바와 같은 또는 논의 아래의 도면에 도시된 바와 같은 배향을 지칭하는 것으로 해석되어야 한다. 이들 상대적인 용어들은 단지 설명의 편의를 위한 것이며, 장치가 특정 배향으로 구성되거나 작동되도록 요구하지 않는다. 용어들, 예컨대 "부착된", "붙여진", "연결된" 및 "상호접속된"은 달리 명확하게 설명되지 않는 한, 착탈식 또는 강성 부착들 또는 관계들 모두 뿐 아니라, 개재 구조들을 통해 간접적으로 또는 직접적으로 구조물들이 서로에 고정되거나 부착되는 관계를 지칭한다. 또한, 발명의 피쳐들 및 이점들은 바람직한 실시예들을 참고하여 예시된다. 따라서, 발명은 명백하게, 단독으로 또는 피쳐들의 다른 조합들로 존재할 수 있는 피쳐들의 몇몇 가능한 비제한적 조합을 예시하는 그러한 바람직한 실시예들로 제한되어서는 안된다; 발명의 범위는 여기에 첨부된 청구항들에 의해서 정의된다.
도면들에서, 유사한 참조 번호들은 다양한 도면들 전반에 걸쳐 유사하거나 동일한 엘리먼트들을 지시하는데 사용되며, 본 발명의 예시적인 실시예들이 도시되고 설명된다. 도면들은 반드시 축적에 따라 도시되는 것은 아니며, 단지 예시를 목적으로 곳에 따라 과장되거나 간략화되었다. 본 기술분야의 당업자는 다음의 본 발명의 예시적인 실시예들에 기반하여, 본 발명의 복수의 가능한 적용예들 및 변형들을 인식할 것이다.
MRAM 셀의 판독 윈도우를 확대키는 것은 저항 레벨에 관한 디바이스 카운트 피크(device count peak)의 더 좁은 FWHM(full-width-half-maxima)를 획득함으로써 달성된다. 도 1을 참고하여, 도 1은 본 개시물의 몇몇 실시예들에 따른 MTJ와 통합된 반도체 구조물의 판독 윈도우를 예시하는 도면이다. 도 1의 상부도 및 하부도는 저항의 X 축 및 테스트된 디바이스들의 개수의 카운트들의 Y 축을 보여준다. 도 1의 상부도는 단지 디바이스 신호가 고려되고 가우시안 피크 1 및 가우시안 피크 2 양자 모두 상의 좁은 FWHM을 렌더링하는 이상적인 경우를 예시한다. 몇몇 실시예들에서, 가우시안 피크 1은 "로우" 논리 레벨(Rlow)을 지칭하는 반면, 가우시안 피크 2는 "하이" 논리 레벨(Rhigh)을 지칭한다.
유사하게, 도 1의 하부도는 디바이스 신호 뿐 아니라 금속 라우팅으로부터의 신호의 합산이 고려되고 가우시안 피크 1' 및 가우시안 피크 2' 양자 모두 상의 더 넓은 FWHM을 렌더링하는 실제적 경우를 예시한다. 몇몇 실시예들에서, 가우시안 피크 1'는 "로우" 논리 레벨(Rlow)을 지칭하는 반면, 가우시안 피크 2'는 "하이" 논리 레벨(Rhigh)을 지칭한다.
본 명세서에서 지칭되는 판독 윈도우는 "로우" 논리 레벨(Rlow)과 "하이" 논리 레벨(Rhigh) 사이에서 임의적으로 선택된 특정 저항의 범위이다. 도 1의 상부도 및 하부도의 판독 윈도우를 비교하면, 상부도의 판독 윈도우(Wr1)는 하부도의 판독 윈도우(Wr2)보다 실질적으로 더 넓다. 몇몇 실시예들에서, 도 1의 하부도는 2개의 순차적 금속층들(Mx 및 Mx +1) 사이에 MRAM 셀이 위치되는 실제 반도체 디바이스로부터 도출된다. 몇몇 실시예들에서, MRAM 셀은 제4 금속층(M4) 이후에 그리고 제5 금속층(M5) 이전에 형성된다. 본 명세서에서 지칭되는 금속층은 수직 금속성 접속부, 또는 소위 "비아"와 대조적으로 유전체 재료들 내의 수평 금속성 접속부로 지향될 수 있다. 그러한 조건에서, MRAM 셀의 신호는 필연적으로 상이한 레벨들에서의 금속 라인들 및 전술한 금속 라인들을 연결하는 모든 비아들을 포함하는, 이전의 금속 상호접속부들(M1, M2, M3)로부터의 모든 정보를 포함한다.
전술한 이전의 금속층들, MRAM 셀 및 아래 놓인 트랜지스터로부터 오는 정보는 디바이스마다 상이할 수 있다. 예를 들어, 프로세스 변화는 한정된 분배를 형성하기 위해 상이한 금속층 또는 비아들의 두께들 또는 길이들을 야기한다. 다시 말해, 동일한 제조 동작들을 겪으면, 디바이스 A 및 디바이스 B는 상이한 "로우" 논리 레벨(Rlow) 및 상이한 "하이" 논리 레벨(Rhigh)을 보일 수 있다. 제조되는 모든 디바이스들을 고려할 때, "로우" 논리 레벨(Rlow) 및 "하이" 논리 레벨(Rhigh)의 FWHM은 도 1의 하부도에 도시된 바와 같이 더 넓어지고, 도 1의 상부도에 도시된 이상적인 경우의 좁은 대응 부분으로부터 벗어난다.
메모리 디바이스의 더 좁은 판독 윈도우를 추구하는 것은 본 개시물의 한 의도됨 목적이다.
하부 금속층에서의 제조 변화가 상부 금속층에 대해 추가로 실행되는 경우 프로세스 변화는 확대될 수 있다. 예를 들어, 화학 기계적 연마(CMP, chemical mechanical polishing)는 다마신 금속 구조물을 위한 동작이다. 하부 금속층에서의 CMP 동작이 평탄화된 표면을 제공하지 않을 때, 상부 금속층에 도달할 때 작은 높이 변화가 확대되어, 더 심각한 높이 변화를 야기한다. 금속층들의 구조적 변화는 금속층들의 직렬 저항에 직접적으로 영향을 미칠 수 있다는 것이 이해된다. 제조되는 모든 디바이스들을 고려할 때, 금속층들의 직렬저항은 또한 분배를 형성할 수 있어, "로우" 논리 레벨(Rlow)의 피크 및 "하이" 논리 레벨(Rhigh)의 피크의 FWHM을 넓힌다.
Rlow 및 Rhigh 피크들의 FWHM을 좁게 하기 위해, 본 개시물은 트랜지스터 영역 위에 모든 금속층 이전에 형성된 메모리 셀을 제공한다. 예를 들어, MRAM 셀은 제1 금속 상호접속부(M1) 이전에 형성될 수 있다. 대안적으로 설명하면, 본 명세서에 설명된 MRAM 셀은 MEOL(middle-end-of-line) 동작 동안에 그리고 BEOL(back-end-of-line) 동작 이전에 형성된다. 몇몇 실시예들에서, MEOL 동작은 트랜지스터의 게이트 및 소스/드레인의 형성 이후의 그리고 임의의 금속층들의 형성 또는 Cu 프로세스 이전의 모든 동작을 지칭한다. 특정 MEOL 동작은 게이트 또는 소스/드레인 영역으로부터 도전성 플러그 구조물의 형성, 및 트랜지스터 구조물을 캡슐화하는 유전체층의 형성을 포함한다. 특정 BEOL 동작은 금속층의 형성 또는 Cu 프로세스 이후의 모든 동작들을 포함한다.
금속층들 이전의 MRAM 셀의 형성은 금속 라우팅으로부터의 신호를 최소화하고, 따라서 Rlow 및 Rhigh 피크들의 더 좁은 FWHM가 획득될 수 있다. 뿐만 아니라, BEOL에서 프로세스 변화의 기여가 메모리 디바이스가 관련되는 한 판독 윈도우에 더 작은 영향력을 생성한다는 사실로 인하여, BEOL에서 CMP 동작들을 위한 후속 프로세싱 윈도우는 더 넓어질 수 있다.
도 2를 참고하면, 도 2는 본 개시물의 몇몇 실시예들에 따른, MTJ가 통합된 반도체 구조물(10)의 단면도이다. 도 2에서, 트랜지스터를 사용하여 심볼화되는 트랜지스터 영역(11)이 기판(100)의 표면에 형성될 수 있다. 대안적인 실시예들에서, 기판(100)은 유전체 기판이며, 캐패시터들, 인덕터들, 레지스터들 등과 같은 수동 디바이스들이 형성될 수 있으나, 능동 디바이스들이 유전체 기판 상에 형성된다. 콘택 플러그들(113)은 층간 유전체(ILD, inter-layer dielectric)(115)에 형성되며, 트랜지스터 영역(11)에 전기적으로 결합될 수 있다. 반도체 디바이스(11) 및 콘택 플러그들(113)은 트랜지스터 영역으로서 총칭될 수 있다. 반도체 디바이스(11)는 게이트(103) 및 적어도 부분 적으로 기판(100) 내에 있는 도핑된 영역들(105a, 105b)을 포함한다. 도 2는 기판(100) 내에 도핑된 영역을 갖는 평면형 트랜지스터를 보여준다. 그러나, 본 개시물은 그로 제한되지 않는다. 임의의 비평면형 트랜지스터, 예컨대 FinFET 구조물은 융기된 도핑된 영역들(105a, 105b) 을 가질 수 있다.
금속 라인들(117) 및 비아들(119)을 내부에 포함하고, 트랜지스터 영역(11)에 전기적으로 결합되는 상호접속 구조물(12)이 ILD(115) 위에 형성된다. 금속 라인들(117) 및 비아들(119)은 실질적으로 순수한 구리(예를 들어, 높은 구리의 중량 퍼센트가 약 90 퍼센트보다 높은, 또는 약 95 퍼센트보다 높은), 또는 구리 합금들로 형성될 수 있으며, 단일 및/또는 듀얼 다마신 프로세스들을 사용하여 형성될 수 있다. 금속 라인들(117) 및 비아들(119)은 실질적으로 알루미늄이 없을 수도 있고, 아닐 수도 있다. 상호접속 구조물(12)은 복수의 금속 상호접속부들, 즉, M1, M2 ... Mtop(111)을 포함하며, 여기서 금속 상호접속부(M1)는 ILD(115)에 가장 근접한 금속 라인들 및 비아들인 한편, 금속 상호접속부 Mtop(111)는 ILD(115)에서 가장 먼 상단 금속 라인들 및 비아들이다. 설명 전반에 걸쳐, 용어 "금속 상호접속부들"은 동일한 층의 금속 라인들 및 비아들의 콜렉션을 지칭한다. 금속 상호접속부들 M1 내지 Mtop(111)이 금속간 유전체들(IMD, inter-metal dielectric)(115')에 형성되며, 이는 비-도핑 실리케이트 글라스(USG, un-doped Silicate Glass), 플루오르화 실리케이트 글라스(FSG, Fluorinated Silicate Glass), 로우-k 유전체 재료들 등과 같은 산화물들로 형성될 수 있다. IMD들(115')의 유전체 재료들이 또한 3.8에 가까울 수 있으나, 로우-k 유전체 재료들은 3.8보다 낮은 k 값들을 가질 수 있다. 몇몇 실시예들에서, 로우-k 유전체 재료들의 k 값들은 약 3.0보다 낮고, 약 2.5보다 낮을 수 있다.
도 2에서, 반도체 기판(100)은 그러나 예를 들어, 실리콘 기판으로 제한되지 않는다. 실시예에서, 다른 반도체 재료들, 예컨대 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물 등을 포함할 수 있으나, 기판(100)은 반도체 기판, 예컨대 실리콘 기판이다. 본 실시예에서, 기판(100)은 실리콘을 포함하는 n-타입 반도체 기판 (N-기판) 또는 p-타입 반도체 기판 (P-기판)이다. 대안적으로, 기판(100)은 다른 원소 반도체, 예컨대 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합물들을 포함한다. 또 다른 대안으로, 기판(100)은 SOI(semiconductor on insulator)이다. 다른 대안으로, 반도체 기판(100)은 도핑된 에피층, 그래디언트 반도체층, 및/또는 상이한 타입의 다른 반도체층 위에 놓이는 반도체층, 예컨대 실리콘 게르마늄층 상의 실리콘층을 포함할 수 있다. 기판(100)은 p-웰, n-웰 또는 이들의 조합물과 같은 도핑된 영역들을 포함할 수도 있고 포함하지 않을 수도 있다.
복수의 얕은 트렌치 격리(STI, shallow trench isolation) 영역들(101)이 반도체 기판(100)에 형성된다. 다른 트랜지스터들과 같은 이웃 반도체 디바이스들로부터 트랜지스터를 전기적으로 격리시키기 위하여 적절한 유전체 재료들로 형성될 수 있는 STI 영역들(101)이 제공될 수 있다. STI 영역들(101)은 예를 들어, 산화물(예를 들어, Ge 산화물), 산질화물(예를 들어, GaP 산질화물), 실리콘 이산화물(SiO2), 질소 함유(nitrogen-bearing) 산화물(예를 들어, 질소 함유 SiO2), 질소 도핑된 산화물(예를 들어, N2-주입 SiO2), 실리콘 산질화물(SixOyNz), 등을 포함할 수 있다. STI 영역들은 또한 임의의 적절한 "고 유전상수" 또는 "하이 k" 재료로 형성될 수 있으며, 여기서 k는 티타늄 산화물(TixOy, 예를 들어, TiO2), 탄탈룸 산화물(TaxOy, 예를 들어, Ta2O5), 바륨 스트론튬 티타네이트(BST, BaTiO3/SrTiO3) 등과 같이 약 8 이상이다. 대안적으로, STI 영역들은 임의의 적절한 "저 유전상수" 또는 "로우 k" 재료로 형성될 수 있으며, 여기서 k는 약 4 이하이다.
계속해서 도 2를 참고하여, ILD(115) 또는 IMD(115')가 그러한 층들을 형성하기 위한 다양한 기법들, 예를 들어, 화학 기상 증착(CVD, chemical vapor deposition), 저압 CVD(LPCVD, low-pressure CVD), 플라즈마 강화 CVD(PECVD, plasma-enhanced CVD), 스퍼터링, 및 물리 기상 증착(PVD, physical vapor deposition), 열적 성장 등에 의해 형성될 수 있다. 반도체 기판(100) 위의 유전체층은 예를 들어, 대략 50 옹스트롬에 달하는 범위의 두께를 가질 수 있으며, 다양한 유전체 재료들로 형성될 수 있고, 예를 들어, 산화물(예를 들어, Ge 산화물), 산질화물(예를 들어, GaP 산질화물), 실리콘 이산화물(SiO2), 질소-함유 산화물(예를 들어, 질소-함유 SiO2), 질소 도핑된 산화물(예를 들어, N2-주입 SiO2), 실리콘 산질화물(SixOyNz) 등일 수 있다.
계속해서 도 2를 참고하여, 금속 상호접속부들 M1, M2 및 Mtop은 IMD들(115') 내에 도전성 재료를 포함한다. 도전성 재료는 Ta, Cu, Al, 또는 다른 적절한 금속일 수 있다. IMD(115')는 임의의 적절한 유전체(들)의 하나 이상의 층들을 포함할 수 있다. 유전체는 SiO2일 수 있다. 몇몇 실시예들에서, 유전체는 로우-k 유전체들이다. 로우-k 유전체는 실리콘 이산화물의 유전 상수보다 낮은 유전 상수를 갖는 재료이다. 로우-k 유전체들의 예들은 올가노실리케이트 글라스들(OSG, organosilicate glass), 예컨대 탄소-도핑된 실리콘 이산화물, 불소-도핑된 실리콘 이산화물(다르게는 플루오르화된 실리카 글라스(또는 FSG)로 지칭됨), 및 유기 폴리머 로우-k 유전체들을 포함한다. 유기 폴리머 로우-k 유전체들의 예들은 폴리아릴렌 에테르, 폴리이미드(PI, polyimide), 벤토시클로부텐, 및 비정질 폴리테트라플루오로에틸렌(PTFE, polytetrafluoroethylene)을 포함한다. 로우-k 유전체는 예를 들어, 스핀 코팅 또는 CVD를 포함하는 임의의 적절한 수단에 의하여 도포될 수 있다.
메모리 구조물, 예를 들어, MRAM 셀이 반도체 디바이스(11)와 상호접속 구조물(12) 사이에 위치설정된다. 몇몇 실시예들에서, 복수의 강자성 및 비-강자성층들로 구성되는 MTJ층(201)은 복수의 층들과 평행한 하부 전극(202) 및 상부 전극(203)을 갖는다. 예를 들어, 하부 전극(202)은 반도체 디바이스(11)로부터 연장되는 콘택 플러그(113)와 접촉하도록 만들어질 수 있다. 상부 전극(203)은 제1 금속 상호접속부(M1)의 비아(119)와 접촉하도록 만들어질 수 있다. 제1 금속 상호접속부(M1)는 ILD(115)에 가장 가까운 금속 라인들(117) 및 비아(119)를 포함한다는 것에 유념하라. 상부 전극(203)은 제1 금속 상호접속부(M1) 아래에 있는데, 구체적으로, 상부 전극(203)은 제1 금속 상호접속부(M1)의 비아(119) 아래에 있다. 뿐만 아니라, MTJ층(201)의 적어도 측벽을 커버하는 보호층(204)이 유전체층들(206a, 206b) 위에 위치설정된다. 보호층(204)은 MTJ층(201)의 측벽을 산화 또는 후속 프로세스의 다른 오염으로부터 보호하도록 구성된다. MTJ층(201)의 구조적 무결성은 메모리의 성능에 아주 중대하다. 몇몇 실시예들에서, 유전체층들(206a, 206b)은 산화물(예를 들어, Ge 산화물), 산질화물(예를 들어, GaP 산질화물), 실리콘 이산화물(SiO2), 질소-함유 산화물(예를 들어, 질소-함유 SiO2), 질소 도핑된 산화물 (예를 들어, N2-주입 SiO2), 실리콘 산질화물(SixOyNz) 등일 수 있다. 또한, 다른 유전체층(205)이 보호층(204) 위에 형성될 수 있으며, MRAM 셀의 상부 전극(203)과 동일 높이에 있다.
도 2 및 도 3을 모두 참고하여, 도 3은 본 개시물의 몇몇 실시예들에 따른 MTJ와 통합된 반도체 구조물의 단면도이다. 도 2에서, MRAM 셀의 하부 전극(202)은 도핑된 영역(105b)과 전기적으로 결합된다. 몇몇 실시예들에서, 도핑된 영역(105b)은 드레인 또는 소스이다. 도 3에서, MRAM 셀의 하부 전극(202)은 게이트(103)와 전기적으로 결합된다. 몇몇 실시예들에서, 반도체 디바이스(11)의 게이트(103)는 폴리실리콘 게이트 또는 금속 게이트일 수 있다. 도 3에 도시된 바와 같이, MTJ층(201)의 높이(T)는 약 150 Å 내지 약 250 Å의 범위이다. 그러한 높이(T)는 상호접속 구조물(12)과 트랜지스터 영역 사이에, MEOL 동작에 MTJ층(201)을 통합시키기에 적합하다.
도 2 및 도 3에서, 제1 금속 상호접속부(M1), 게이트(103), 도핑된 영역들(105a, 105b), 및 MTJ층(201)이 도전성 루프를 형성하는 방식으로, MRAM 셀이 반도체 구조물(10) 내에 배치된다. 다시 말해, MRAM 셀이 도핑된 영역들(105a, 105b)위에 또는 게이트(103) 위에 위치설정되더라도, "로우" 논리 레벨(Rlow) 및 "하이" 논리 레벨(Rhigh)은 전류가 전술한 도전성 루프를 이동할 때 결정될 수 있다. 이와 관련하여, 도전성 신호는 상부 금속층들 Mx(x>1)로부터의 정보를 더 이상 포함하지 않고, MRAM 셀의 판독 윈도우를 좁게 할 수 있다.
도 4를 참고하면, 도 4는 본 개시물의 몇몇 실시예들에 따른 MTJ와 통합된 반도체 구조물의 하나의 층의 상면도이다. 몇몇 실시예들에서, 도 4는 도 2의 라인(AA')을 따라 절단되는 상면도이다. 상면에서 볼 때, 제1 금속 상호접속부(M1)의 비아들(119)은 예를 들어, 2개의 원들(40)의 풋 프린트(foot print)를 갖는다. 그러나, 제1 금속 상호접속부(M1)의 비아들(119)의 풋 프린트는 이에 제한되지 않을 수 있다. 다른 기하학적 형상들이 본 개시물의 고려 범위 내에 있다. 유전체층(206b)의 표면 상에, MTJ층(201)은 예를 들어, 원(41)의 풋 프린트를 갖는다. MTJ층(201)의 하단부는 직경(D1)을 가질 수 있고, MTJ층(201)의 상단부는 점선으로 도시된 직경(D2)을 가질 수 있다. 몇몇 실시예들에서, MTJ층(201)의 직경(D1)은 약 10nm 내지 약 60nm의 범위이다. 몇몇 실시예들에서, MTJ층(201)의 직경(D2)은 직경(D1)보다 20% 내지 50% 더 작다.
도 5는 본 개시물의 몇몇 실시예들에 따른 MTJ층(201)을 구성하는 복수의 강자성 및 비-강자성층들을 예시하는 도면이다. 도 5를 참고하면, MTJ층(201)은 강자성층들(15a1, 15a3 및 15a5), 스페이서들(15a2 및 15a4), 및 캡핑층(15a6)을 포함할 수 있다. 스페이서(15a2)는 강자성층(15a1) 상에 형성된다. 강자성층(15a1)은 스페이서(15a2) 상에 형성된다. 스페이서(15a2)가 강자성층(15a3) 상에 형성된다. 강자성층(15a3)이 스페이서(15a4) 상에 형성된다. 캡핑층(15a6)이 강자성층(15a1) 상에 형성된다. 강자성층들(15a1, 15a3 및 15a5) 각각은 강자성 재료를 포함할 수 있는데, 이 강자성 재료는 금속 또는 금속 합금, 예를 들어, Fe, Co, Ni, CoFeB, FeB, CoFe, FePt, FePd, CoPt, CoPd, CoNi, TbFeCo, CrNi 등일 수 있다. 스페이서(15a2)는 비-강자성 금속, 예를 들어, Ag, Au, Cu, Ta, W, Mn, Pt, Pd, V, Cr, Nb, Mo, Tc, Ru 등을 포함할 수 있다. 스페이서(15a4)는 인슐레이터, 예를 들어, Al2O3, MgO, TaO, RuO 등을 포함할 수 있다. 캡핑층(15a6)은 비-강자성 재료를 포함할 수 있으며, 이 비-강자성 재료는 금속 또는 인슐레이터, 예를 들어, Ag, Au, Cu, Ta, W, Mn, Pt, Pd, V, Cr, Nb, Mo, Tc, Ru, Ir, Re, Os, Al2O3, MgO, TaO, RuO 등일 수 있다. 캡핑층(15a6)은 그것과 연관된 자기 랜덤 액세스 메모리(MRAM) 셀의 기록 전류를 감소시킬 수 있다. 몇몇 실시예들에서, 스페이서(15a4) 및 캡핑층(15a6)은 임의의 적절한 유전체 재료들일 수 있다. 이들 층들에 대해 적절할 수 있는 유전체 재료들은 예를 들어, SiN, SiOX, 및 SiON을 포함한다. 몇몇 실시예들에서, 스페이서(15a4)는 SiN, SiOX, 및 SiON으로 구성되는 그룹으로부터 선택된 하나 이상의 재료들로 형성된다.
강자성층(15a1)은 자기 극성 또는 자기 배향이 그것의 연관된 MRAM 셀의 기록 동작 동안에 변경될 수 있는 자유층(215)으로서 기능할 수 있다. 강자성층들(15a3, 15a5) 및 스페이서(15a4)는 자기 배향이 그것의 연관된 MRAM 셀의 동작 동안에 변경되지 않을 수 있는 픽스(fixed) 또는 고정층(213)으로서 기능할 수 있다. 다른 실시예들에 따라, MTJ층(201)은 반강자성층(도 5에 미도시)을 포함할 수 있는 것으로 고려된다. 몇몇 실시예들에서, 고정층(213)은 자유층(215)보다 하부 전극(202)에 그리고 따라서 도핑된 영역(105b)에 더 가깝다. 자유층(215) 및 고정층(213)은 임의의 적합한 강자성 재료 또는 강자성 재료와 유사하게 수행하는 다른 재료일 수 있다. 적합할 수 있는 재료들은 NiFe, CoFe, CoFeB를 포함한다. 몇몇 실시예들에서, 자유층(215)은 CoFeB를 포함한다. 몇몇 실시예들에서, 고정층(213)은 CoFe 또는 COFeB 중 어느 하나를 포함한다.
도 5에서, MTJ층(201)의 상부면은 직경(D2)을 갖는 반면, MTJ층(201)의 하부면은 직경(D1)을 갖는다. 도 4를 참고하여, 직경(D1)은 직경(D2)보다 더 크다. 강자성층(15a5)은 하부 전극(202)과 접촉하고, 캡핑층(15a6)은 상부 전극(203)과 접촉한다.
도 6은 본 개시물의 몇몇 실시예들에 따른, MTJ를 구성하는 층들을 예시하는 도면이다. 도 6은 본 개시물의 몇몇 실시예들에 따른, MTJ층(201')을 구성하는 복수의 강자성 및 비-강자성층들을 예시하는 도면이다. 도 6을 참고하여, MTJ층(201')은 강자성층들(15a1, 15a3 및 15a5), 스페이서들(15a2 및 15a4), 및 캡핑층(15a6)을 포함할 수 있다. 스페이서(15a2)는 강자성층(15a1) 상에 형성된다. 강자성층(15a3)은 스페이서(15a4) 상에 형성된다. 스페이서(15a4)는 강자성층(15a5)상에 형성된다. 강자성층(15a5)은 스페이서(15a2) 상에 형성된다. 강자성층(15a1)은 캡핑층(15a6)상에 형성된다. 강자성층(15a1)은 자기 극성 또는 자기 배향이 그것의 연관된 MRAM 셀의 기록 동작 동안 변경될 수 있는 자유층(215)으로서 기능할 수 있다. 강자성층들(15a3, 15a5) 및 스페이서(15a4)는 자기 배향이 그것의 연관된 MRAM 셀의 동작 동안에 변경되지 않을 수 있는 픽스 또는 고정층(213)으로서 기능할 수 있다. 다른 실시예들에 따라, MTJ층(201)은 반강자성층(도 5에 미도시)을 포함할 수 있는 것으로 고려된다.
도 6에서, MTJ층(201)의 상부면은 직경(D2)을 갖는 반면, MTJ층(201)의 하부면은 직경(D1)을 갖는다. 도 4를 참고하여, 직경(D1)은 직경(D2)보다 더 크다. 캡핑층(15a6)은 하부 전극(202)과 접촉하고, 강자성층(15a3)은 상부 전극(203)과 접촉한다. 도 6은 도 5의 MTJ층들에 대해 반전된 MTJ층들이다. 도 5에서, 전류는 강자성층(15a5)에 진입하고, 캡핑층(15a6)을 통해 MTJ층(201)을 빠져나간다. 도 6에서, 전류는 강자성층(15a3)에 진입하고, 캡핑층(15a6)을 통해 MTJ층(201')을 빠져나간다. 상이한 전류 입력 방향들에 의존하여, MTJ층(201, 201')의 적층 순서는 이에 따라 변화될 수 있다. 몇몇 실시예들에서, 자유층(215)은 고정층(213)보다 하부 전극(202) 그리고 따라서 도핑된 영역(105b)에 더 가깝다.
MEOL 동작 동안 MTJ층(201)을 제조하는 것은 고온 환경 하에서, 특히 BEOL의 후속 금속화 동작들 동안에, MTJ층(201)을 노출시키는 기회를 증가시키기 때문에, 본 명세서에 도입된 MTJ층(201)은 메모리 디바이스 성능을 저하시키는 심각한 확산 없이 고온 환경을 견딜 수 있다.
도 7은 본 개시물의 몇몇 실시예들에 따른, 제1 영역(700a) 및/또는 제2 영역(700b) 내에 MJT와 통합된 반도체 구조물(20)의 단면도이다. 도 2 및 도 3의 것들과 동일한 도 7의 번호 라벨들은 도 2 및 도 3과 동일한 엘리먼트들 또는 등가물들을 지칭하며, 간략화를 위해 여기서 반복되지 않는다. 제1 MTJ층(201a) 및 제2 MTJ층(201b)은 각각 제1 영역(700a) 및 제2 영역(700b)에 위치설정된다. 제1 영역(700a) 및 제2 영역(700b)은 각각 적어도 하나의 트랜지스터 구조물을 갖는 집적 회로의 2개 부분들이며, 제1 영역(700a)은 제2 영역(700b)과 중첩되지 않는다. 그러나, 제1 영역(700a) 또는 제2 영역(700b) 각각은 동시에 MTJ를 가질 필요는 없다. 예를 들어, 도 8에 도시된 바와 같이, 제2 영역(700b)은 MTJ 또는 어떠한 다른 메모리 구조물도 없다. 도 7 및 도 9를 참고하여, 도 7의 MTJ들(201a, 201b)은 모두 도핑된 영역(105b)에 전기적으로 결합되는 반면, 도 9의 제1 영역(700a)의 제1 MTJ(201a)는 도핑된 영역(105b)에 결합되고 제2 영역(700b)의 제2 MTJ(201b)는 게이트(103)에 결합된다.
도 9에 도시된 바와 같이, 제1 영역(700a)의 제1 MTJ층(202a)의 높이(T1)는 제2 영역(700b)의 제2 MTJ층(202b)의 높이(T2)를 초과한다. 몇몇 실시예들에서, 제1 MTJ층(202a)의 하단부 직경(D1) 및 제2 MTJ층(202b)의 하단부 직경(D1')은 실질적으로 동일하며, 단지 2개의 MTJ층들(202a, 202b)의 높이들만이 상이하다. MTJ의 자기 극성을 변화시키기에 충분한 전류량은 MTJ의 전체 체적과 관련되는 것으로 알려져 있다. 제1 MTJ층(202a) 및 제2 MTJ층(202b)의 각각의 직경들(D1, D1')은 실질적으로 동일하기 때문에, 더 작은 높이(T2)를 갖는 제2 MTJ층(202b)은 동일한 전류 하에서 자기 극성을 변화시키는 경향이 있다. 몇몇 실시예들에서, MTJ층(202b)은 SRAM일 수 있고, MTJ층(202a)은 플래시일 수 있다.
다시 도 7을 참고하여, 제1 MTJ(201a)의 직경은 제2 MTJ(201b)의 직경과 상이하다. 도 10에 도시된 바와 같이, 도 10은 본 개시물의 몇몇 실시예들에 따른, 제1 영역(700a) 및 제2 영역(700b)의 MTJ와 통합된 반도체 구조물(20)의 라인(BB')으로부터 절단되는 상면도이다.
도 10에서, 상면에서 볼 때, 제1 영역(700a) 내의 제1 금속 상호접속부(M1)의 비아들(119)은 예를 들어, 2개의 원들(50a)의 풋 프린트를 갖는다. 그러나, 제1 영역(700a) 내의 제1 금속 상호접속부(M1)의 비아들(119)의 풋 프린트는 이것으로 제한되지 않을 수 있다. 다른 기하학적 형상들이 본 개시물의 고려 범위 내에 있다. 유전체층(206b)의 표면 상에, 제1 영역(700a)의 MTJ층(201a)은 예를 들어, 원(51a)의 풋 프린트를 갖는다. MTJ층(201a)의 하단부는 직경(D1)을 가질 수 있으며, MTJ층(201a)의 상단부는 점선으로 도시된 직경(D2)을 가질 수 있다. 몇몇 실시예들에서, MTJ층(201a)의 직경(D1)은 약 10nm 내지 약 60nm의 범위이다. 몇몇 실시예들에서, MTJ층(201a)의 직경(D2)은 직경(D1)보다 20% 내지 50%만큼 더 작다.
도 10에서, 상면에서 볼 때, 제2 영역(700b)의 제1 금속 상호접속부(M1)의 비아들(119)은 예를 들어, 2개의 원들(50b)의 풋 프린트를 갖는다. 그러나, 제2 영역(700b)의 제1 금속 상호접속부(M1)의 비아들(119)의 풋 프린트는 이에 제한되지 않을 수 있다. 다른 기하학적 형상들이 본 개시물의 고려 범위 내에 있다. 유전체층(206b)의 표면 상에서, 제2 영역(700b)의 MTJ층(201b)은 예를 들어, 원(51b)의 풋 프린트를 갖는다. MTJ층(201b)의 하단부는 직경(D1')을 가질 수 있으며, MTJ층(201b)의 상단부는 점선으로 도시된 직경(D2')을 가질 수 있다. 직경(D1')은 직경(D1)보다 작고, 유사하게, 직경(D2')은 직경(D2)보다 작다는 것에 유념하라. 몇몇 실시예들에서, 제1 영역(700a)의 메모리는 플래시이고, 제2 영역(700b)의 메모리는 SRAM이다.
몇몇 실시예들에서, MTJ층(201b)의 직경(D1')은 약 10nm 내지 약 60nm의 범위이다. 직경(D1')은 직경(D1)보다 작고, 유사하게, 직경(D2')은 직경(D2)보다 작다는 것에 유념하라. 몇몇 실시예들에서, MTJ층(201a)의 직경(D2')은 직경(D1')보다 20% 내지 50%만큼 더 작다.
도 11 내지 도 26은 본 개시물의 몇몇 실시예들에 따른, 제1 영역(700a) 및 제2 영역(700b) 내의 MTJ와 통합된 반도체 구조물의 형성의 단편적 단면도들을 보여준다. 도 11에서, 트랜지스터들의 형태의 2개의 트랜지스터 영역들이 기판(100) 위에 형성된다. 도 11에 도시된 바와 같이, 각각의 트랜지스터는 게이트(103) 및 도핑된 영역들(105a, 105b)을 포함한다. 제1 영역(700a) 및 제2 영역(700b) 내의 트랜지스터는 STI(101)에 의하여 격리된다. 몇몇 실시예들에서, 도핑된 영역들(105a, 105b)은 융기된 소스 및 드레인이고, 게이트(103)는 금속 게이트이다.
도 12에서, 도전성 플러그들(113)이 도핑된 영역들(105a, 105b) 및 게이트(103)로부터 연장되어 형성된다. 패터닝된 ILD(115)는 콘택 플러그들(113)의 충전 이전에 형성된다. 예를 들어, 관통 홀들이 ILD(115)에 형성되고, 후속하여 전기적 도전성 재료, 예를 들어, 구리, 금 또는 다른 적합한 금속 또는 합금으로 충전되어, 복수의 도전성 플러그들(113)을 형성한다. 도전성 플러그들(113)은 반도체 기판(100) 내의 트랜지스터들과 같은 반도체 디바이스들에 전기적으로 연결될 수 있다. 도전성 플러그들(113)은 다양한 기법들, 예를 들어, 전기도금, 전해도금, 고밀도 이온화 금속 플라즈마(IMP, ionized metal plasma) 증착, 고밀도 유도 결합 플라즈마(ICP, inductively coupled plasma) 증착, 스퍼터링, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD) 등에 의하여 형성될 수 있다. 도 12에서, 도전성 플러그들(113)의 상부면 및 ILD(115)의 상부면을 노출시키기 위하여 평탄화 동작이 수행된다.
도 13에서, 유전체층들(206a, 206b, 206c)은 도 12에 설명된 평탄화된 표면 위에 형성된다. 몇몇 실시예들에서, 유전체층들(206a, 206c)은 동일한 재료들로 이루어질 수 있는 반면, 유전체층(206b)은 에칭 또는 CMP 동작에 관하여 상이한 선택도를 갖는 다른 재료일 수 있다. 예를 들어, 유전체층(206b)은 실리콘 산화물층일 수 있는 반면, 유전체층들(206a, 206c)은 실리콘 산화물이 아닌 다른 유전체일 수 있다. 유전체층들(206a, 206b, 206c)의 스택은 다양한 기법들, 예를 들어, 화학 기상 증착(CVD), 저압 CVD(LPCVD), 플라즈마 강화 CVD(PECVD), 스퍼터링 및 물리 기상 증착(PVD), 열적 성장 등에 의하여 형성될 수 있다.
도 14 및 도 15에서, 2개의 개구들(1401a, 1401b)이 유전체층들(206a, 206b 및 206c)의 스택을 관통하도록 형성된다. 도 14에 도시된 바와 같이, 제1 개구(1401a)가 제1 영역(700a)의 도핑된 영역(105b)에 전기적으로 결합된 콘택 플러그(113) 위에 형성된다. 제2 개구(1401b)가 제2 영역(700b)의 도핑된 영역(105b)에 전기적으로 결합된 콘택 플러그(113) 위에 형성된다. 몇몇 실시예들에서, 제1 개구(1401a)의 폭은 제2 개구(1401b)의 폭보다 더 크다. 후속하여, 도전성 층(207)이 제1 개구(1401a) 및 제2 개구(1401b)를 채울 뿐 아니라, 유전체층들(206a, 206b 및 206c) 위에 형성된다. 도전성 층(207)은 다양한 기법들, 예를 들어, 고밀도 이온화 금속 플라즈마(IMP) 증착, 고밀도 유도 결합 플라즈마(ICP) 증착, 스퍼터링, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD), 등에 의하여 형성될 수 있다. 도 15에서, 도전성 재료들(207) 및 유전체층(206c)의 과하중(overburden)을 제거하기 위하여 평탄화 동작이 수행된다. 제1 영역(700a)의 하부 전극(202a) 및 제2 영역(700b)의 하부 전극(202b)은 평탄화 동작의 완료시 획득될 수 있다. 하부 전극(202a)은 상면에서 볼때 하부 전극(202b)의 표면적과 상이한 표면적을 갖는다는 점을 유념하라(미도시됨). 하부 전극들(202a 및 202b) 사이의 표면적 차는 상이한 치수들을 갖는 후속 MTJ층들의 형성으로 인한 것이다.
도 16에서, 약 150 Å 내지 약 250 Å의 두께를 갖는 MTJ층(2011) 및 도전성 층(2031)이 도 15에 도시된 평탄화된 표면 위에 형성된다. MTJ층(2011)은 하부 전극들(202a, 202b) 및 패터닝된 유전체 스택들(206a, 206b) 위에 형성된다. MTJ층(2011)은 다양한 기법들, 예를 들어, 고밀도 이온화 금속 플라즈마(IMP) 증착, 고밀도 유도 결합 플라즈마(ICP) 증착, 스퍼터링, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD), 등에 의하여 형성될 수 있다. 몇몇 실시예들에서, MTJ층(2011)은 다양한 성막된 필름들의 스택이다. MTJ층(2011)의 세부적인 구조는 이전에 도 5 및 도 6에서 설명되었으며, 간략화를 위해 여기서는 반복되지 않는다. 도전성 층(2031)은 다양한 기법들, 예를 들어, 고밀도 이온화 금속 플라즈마(IMP) 증착, 고밀도 유도 결합 플라즈마(ICP) 증착, 스퍼터링, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD), 등에 의하여 형성될 수 있다.
도 17에서, 마스크층(1701)은 도전성 층(2031) 상에 형성된다. 마스크층(1701)은 예를 들어, 산화물층, APF(advanced patterning film) 층 및 산화물층을 포함할 수 있는 다층 구조를 가질 수 있다. 산화물층, APF 층, 및 산화물층 각각은 다양한 기법들, 예를 들어, 고밀도 이온화 금속 플라즈마(IMP) 증착, 고밀도 유도 결합 플라즈마(ICP) 증착, 스퍼터링, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD), 등에 의하여 형성될 수 있다. 몇몇 실시예들에서, 마스크(1701)는 도 18에 도시된 상부 전극들(203a, 203b) 및 MTJ층들(201a, 201b)을 패터닝하도록 구성된다. 예를 들어, 마스크층(1701)의 개구들(1701a, 1701b)은 원하는 MTJ 직경에 따라 결정된다. 이전에 논의된 바와 같이, 상면에서 볼 때 제1 영역(700a)의 제1 MTJ층(201a)은 약 10nm 내지 약 60nm의 하단부 직경(D1)을 갖고, 제2 영역(700b)의 제2 MTJ층(201b)은 D1보다 작은 하단부 직경(D1')을 갖는다. 몇몇 실시예들에서, MTJ층들(201a, 201b) 및 상부 전극들(203a, 203b)은 측면에서 볼 때 사다리꼴 형상을 갖도록 형성된다.
도 19에서, 유전체층(2041)은 MTJ층들(201a, 201b) 및 상부 전극들(203a, 203b) 위에 컨포멀하게 형성된다. 몇몇 실시예들에서, 유전체층(2041)은 약 50 Å 내지 약 300 Å의 두께를 갖는다. MTJ층들(201a, 201b)의 측벽 및 하부 전극(202a, 202b)의 측벽은산화 또는 다른 오염으로부터 보호하기 위하여 유전체층(2041)에 의해 둘러싸인다는 것에 유념하라. 후속하여, 산화물층과 같은 유전체층(2051)이 유전체층(2041) 위에 컨포멀하게 성막된다. 도 20에서, 유전체층(2051)의 상부면이 실질적으로 평탄하도록, 유전체층(2051)에 대해 평탄화 동작이 수행된다. 이러한 평탄화 동작은 실질적으로 평탄한 표면으로 시작되는 후속 씨닝 동작을 위한 예비 단계이며, 실질적으로 평탄한 표면은 씨닝 동작에 중대하다. 도 20에 도시된 바와 같이, MTJ층(203a, 203b)의 상부면은 평탄화 동작 이후에 유전체층(2041)으로부터 노출되지 않는다.
도 21 및 도 22를 참고하여, 비아들(119)이 도전성 플러그들(113) 위에 형성된다. 몇몇 실시예들에서, 도전성 플러그가 노출될 때까지, 복수의 개구들(119')이 유전체층들(2051, 2041, 206b 및 206a)을 관통하여 패터닝된다. 후속하여, 도전성 재료가 개구들(119') 내로 채워지며, 도전성 재료의 과하중 및 유전체층들(2051, 2041)의 일부분을 제거하는 씨닝 동작이 이어진다. 도 22에서, MTJ층(203a)의 상부면(2031a)이 씨닝 동작의 결과로 노출된다.
도 23, 도 24, 및 도 25를 참고하여, 비아들(119) 및 비아들(119)을 연결하는 금속 라인들(117)을 포함하는 제1 금속 상호접속부(M1)가 MRAM 셀과 동일한 레벨에서 비아들(119) 위에 형성된다. 도 23에서, 에칭 스탑 층(ESL, etch stop layer)(208), IMD(115') 및 마스킹층(209)이 도 22에서 평탄화된 표면 위에 블랭킷 성막된다(blanket deposited). IMD(115'), ESL 및 마스킹층(209)은 그러한 층들을 형성하기 위한 다양한 기법들, 예를 들어, 화학 기상 증착(CVD), 저압 CVD(LPCVD), 플라즈마 강화 CVD(PECVD), 스퍼터링 및 물리 기상 증착(PVD), 열적 성장, 등에 의하여 형성될 수 있다. 도전성 재료들로 채워질 트렌치들이 MRAM 셀과 동일한 높이에서 비아들(119) 위에 패터닝된다. 도 24에서, 도전성 재료들이 트렌치들 내로 채워진다. 다른 평탄화 동작 이후에, 유전체층(2061)이 채워진 트렌치들 위에 형성되고, 금속 라인들(117)이 예를 들어, 다마신 동작을 사용하여 형성된다.
도 26에서, M3, M4 ... Mtop과 같은 상부 금속층이 제1 금속 상호접속부(M1) 위에 형성되고, MRAM 셀 위에 상호연결 구조물을 구성한다.
집적 회로 디바이스는 본 기술분야에 알려진 다양한 피쳐들을 형성하기 위하여 추가적인 CMOS 또는 MOS 기술 프로세싱을 겪을 수 있다. 예를 들어, 하나 이상의 콘택 피쳐들(미도시), 예컨대 실리사이드 영역들이 또한 형성될 수 있다. 콘택 피쳐들은 소스 및 드레인에 결합될 수 있다. 콘택 피쳐들은 니켈 실리사이드(NiSi), 니켈-플래티늄 실리사이드(NiPtSi), 니켈-플래티늄-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 플래티늄 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi)와 같은 실리사이드 재료들을 포함한다. 예를 들어, 콘택 피쳐들은 살리사이드(self-aligned silicide) 프로세스에 의해 형성된다.
후속 프로세싱은 집적 회로 디바이스의 다양한 피쳐들 구조물들을 연결하도록 구성되는, 기판 위의 다양한 콘택들/비아들/라인들 및 다층 상호접속 피쳐들(예를 들어, 금속층들 및 층간 유전체들)을 더 형성하는 단계를 더 포함할 수 있다. 추가의 피쳐들은 형성된 금속 게이트 구조물들을 포함하는 디바이스에 전기적 상호접속부를 제공할 수 있다. 예를 들어, 다층 상호접속부는 수직 상호접속부들, 예컨대, 종래의 비아들 또는 콘택들, 및 수평 상호접속부들, 예컨대, 금속 라인들을 포함한다. 다양한 상호접속 피쳐들은 구리, 텅스텐 및/또는 실리사이드를 포함하는 다양한 도전성 재료들로 구현될 수 있다. 일 예에서, 다마신 및/또는 듀얼 다마신 프로세스가 구리 관련 다층 상호접속 구조물을 형성하는데 사용된다.
본 발명 및 그것의 이점들이 상세히 설명되었으나, 첨부된 청구항들에 의해 정의되는 바와 같은 발명의 사상 및 범위를 벗어나지 않고 다양한 변화들, 대체들 및 변경들이 이루어질 수 있다는 것이 이해되어야 한다. 예를 들어, 상기 논의된 프로세스들 중 다수는 상이한 방법들로 구현될 수 있고, 다른 프로세스들에 의해 교체될 수 있고, 이들의 조합 방식들로 변경될 수 있다.
또한, 본 출원의 범위는 본 명세서에 설명된 프로세스, 머신, 제조사, 물질의 조성, 수단, 방법들 및 단계들의 특정 실시예들로 제한되도록 의도되지 않는다. 본 기술분야의 당업자가 본 발명의 개시내용으로부터 용이하게 인식할 수 있는 바와 같이, 본 명세서에 설명된 대응 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현존하거나 추후에 개발될 프로세스들, 머신들, 제조사, 물질의 조성들, 수단, 방법들 또는 단계들이 본 발명에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 그러한 프로세스들, 머신들, 제조사, 물질의 조성들, 수단, 방법들 또는 단계들을 그들의 범위 내에 포함하는 것으로 의도된다.

Claims (10)

  1. 반도체 메모리 구조물에 있어서,
    제1 게이트 및 제1 도핑된 영역을 포함하는 제1 트랜지스터 영역;
    상기 제1 트랜지스터 영역과 동일한 높이 레벨에 있으며, 제2 게이트 및 제2 도핑된 영역을 포함하는 제2 트랜지스터 영역;
    상기 제1 트랜지스터 영역 및 상기 제2 트랜지스터 영역 위의 제1 금속 상호접속부; 및
    상기 제1 게이트 바로 위에 있고 상기 제1 게이트에 전기적으로 연결되며 상기 제1 금속 상호접속부의 아래에 있는 제1 자기 터널링 접합부(MTJ)
    를 포함하며,
    상기 제1 금속 상호접속부, 상기 제1 게이트, 상기 제1 도핑된 영역, 및 상기 제1 MTJ는 도전성 루프를 형성하는 것인, 반도체 메모리 구조물.
  2. 제1항에 있어서,
    상기 제1 게이트는 상기 제1 MTJ의 투영(projection) 아래에 위치하는 것인, 반도체 메모리 구조물.
  3. 제1항에 있어서,
    상기 제2 트랜지스터 영역 및 상기 제1 금속 상호접속부 사이의 제2 MTJ를 더 포함하는, 반도체 메모리 구조물.
  4. 제3항에 있어서,
    상면도에서 상기 제1 MTJ의 하단부에서의 직경은 상기 제2 MTJ의 하단부에서의 직경과 다른 것인, 반도체 메모리 구조물.
  5. 제3항에 있어서,
    단면도에서 상기 제1 MTJ의 높이는 상기 제2 MTJ의 높이와 다른 것인, 반도체 메모리 구조물.
  6. 제1항에 있어서,
    상기 제1 MTJ는 상부 전극 및 하부 전극을 포함하고, 상기 하부 전극은 상기 제1 게이트에 전기적으로 결합되는 것인, 반도체 메모리 구조물.
  7. 제1항에 있어서,
    상면도에서 상기 제1 MTJ는 상기 제1 MTJ의 하부면에서 10nm 내지 60nm의 직경을 포함하는 것인, 반도체 메모리 구조물.
  8. 제1항에 있어서,
    단면도에서 상기 제1 MTJ는 150 Å 내지 250 Å의 높이를 포함하는 것인, 반도체 메모리 구조물.
  9. 삭제
  10. 제1항에 있어서,
    상기 제1 도핑된 영역은 융기된 소스 또는 융기된 드레인인 것인, 반도체 메모리 구조물.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6825570B2 (ja) * 2015-10-02 2021-02-03 ソニー株式会社 半導体装置
CN108075038A (zh) * 2016-11-11 2018-05-25 中芯国际集成电路制造(上海)有限公司 动态随机存储器及其形成方法
WO2018125038A1 (en) * 2016-12-27 2018-07-05 Intel Corporation Monolithic integrated circuits with multiple types of embedded non-volatile memory devices
KR102368428B1 (ko) * 2017-06-29 2022-03-02 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조방법
US10658571B2 (en) * 2017-11-17 2020-05-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
CN109873010A (zh) * 2017-12-04 2019-06-11 中电海康集团有限公司 Stt-mram存储器
US10290679B1 (en) * 2018-03-09 2019-05-14 Globalfoundries Singapore Pte. Ltd. High-Density STT-MRAM with 3D arrays of MTJs in multiple levels of interconnects and method for producing the same
US10475702B2 (en) * 2018-03-14 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure using bottom-up filling deposition
US10522740B2 (en) 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
CN115132776A (zh) * 2018-09-07 2022-09-30 联华电子股份有限公司 磁阻式随机存取存储器
US11997931B2 (en) * 2018-10-31 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Bar-type magnetoresistive random access memory cell
CN111584539B (zh) * 2019-02-18 2023-05-12 联华电子股份有限公司 磁阻式存储器结构
US11031542B2 (en) * 2019-05-02 2021-06-08 International Business Machines Corporation Contact via with pillar of alternating layers
CN110137134B (zh) * 2019-05-05 2021-02-09 中国科学院微电子研究所 互连结构、电路及包括该互连结构或电路的电子设备
CN117425353A (zh) * 2019-05-09 2024-01-19 联华电子股份有限公司 磁阻式随机存取存储器
TWI722546B (zh) * 2019-08-22 2021-03-21 華邦電子股份有限公司 半導體元件及其製造方法
CN112490357A (zh) * 2019-09-11 2021-03-12 华邦电子股份有限公司 半导体组件及其制造方法
US11133457B2 (en) * 2019-09-25 2021-09-28 International Business Machines Corporation Controllable formation of recessed bottom electrode contact in a memory metallization stack
CN112768601B (zh) * 2019-11-04 2023-11-24 联华电子股份有限公司 磁阻式随机存取存储器
CN113594086B (zh) * 2020-04-30 2023-09-26 联华电子股份有限公司 半导体元件及其制作方法
US11309353B2 (en) * 2020-04-30 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer-defined back-end transistor as memory selector
CN113594087B (zh) * 2020-04-30 2023-08-15 联华电子股份有限公司 半导体元件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110266600A1 (en) * 2010-04-30 2011-11-03 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing method thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239472B1 (en) * 1998-09-01 2001-05-29 Philips Electronics North America Corp. MOSFET structure having improved source/drain junction performance
KR100446616B1 (ko) 2001-10-18 2004-09-04 삼성전자주식회사 단일 트랜지스터형 자기 랜덤 액세스 메모리 소자와 그구동 및 제조방법
US6795336B2 (en) 2001-12-07 2004-09-21 Hynix Semiconductor Inc. Magnetic random access memory
KR20030078136A (ko) 2002-03-28 2003-10-08 주식회사 하이닉스반도체 마그네틱 램의 제조방법
KR100923298B1 (ko) * 2003-01-18 2009-10-23 삼성전자주식회사 단위 셀이 한 개의 트랜지스터와 두 개의 ｍｔｊ로 구성된ｍｒａｍ 및 그 제조방법
KR100923299B1 (ko) * 2003-01-28 2009-10-23 삼성전자주식회사 자기 램의 자기 터널 접합층 형성 방법
JP3906212B2 (ja) 2003-03-11 2007-04-18 株式会社東芝 磁気ランダムアクセスメモリ
KR100541558B1 (ko) 2004-04-19 2006-01-11 삼성전자주식회사 양 단들에 구부러진 팁들을 구비하는 자기터널 접합구조체들, 이들을 채택하는 자기램 셀들 및 이들의 형성에사용되는 포토 마스크들
JP4783002B2 (ja) 2004-11-10 2011-09-28 株式会社東芝 半導体メモリ素子
US20060276034A1 (en) * 2005-06-06 2006-12-07 Philippe Blanchard Forming via contacts in MRAM cells
EP1852873A1 (en) * 2006-05-04 2007-11-07 Hitachi Ltd. Magnetic memory device
US7795605B2 (en) 2007-06-29 2010-09-14 International Business Machines Corporation Phase change material based temperature sensor
JP5010650B2 (ja) 2009-08-11 2012-08-29 株式会社東芝 磁気抵抗メモリ
US8208290B2 (en) * 2009-08-26 2012-06-26 Qualcomm Incorporated System and method to manufacture magnetic random access memory
CN101777569B (zh) 2010-01-12 2011-12-28 清华大学 磁存储单元
CN102403451B (zh) * 2010-09-17 2014-11-26 中芯国际集成电路制造(北京)有限公司 一种磁性随机存取存储器磁性隧道结层制造方法
JP2012160513A (ja) 2011-01-31 2012-08-23 Toshiba Corp 不揮発性記憶装置およびその製造方法
JP5551129B2 (ja) * 2011-09-07 2014-07-16 株式会社東芝 記憶装置
US8750031B2 (en) * 2011-12-16 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures, methods of manufacturing thereof, test methods, and MRAM arrays
KR101232851B1 (ko) 2011-12-28 2013-02-13 고려대학교 산학협력단 자계 효과 트랜지스터
US9129894B2 (en) 2012-09-17 2015-09-08 Intermolecular, Inc. Embedded nonvolatile memory elements having resistive switching characteristics
JP2014220376A (ja) * 2013-05-08 2014-11-20 ソニー株式会社 半導体装置およびその製造方法
KR20150019920A (ko) 2013-08-16 2015-02-25 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9196825B2 (en) * 2013-09-03 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Reversed stack MTJ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110266600A1 (en) * 2010-04-30 2011-11-03 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing method thereof

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