JP2012160513A - 不揮発性記憶装置およびその製造方法 - Google Patents

不揮発性記憶装置およびその製造方法 Download PDF

Info

Publication number
JP2012160513A
JP2012160513A JP2011017708A JP2011017708A JP2012160513A JP 2012160513 A JP2012160513 A JP 2012160513A JP 2011017708 A JP2011017708 A JP 2011017708A JP 2011017708 A JP2011017708 A JP 2011017708A JP 2012160513 A JP2012160513 A JP 2012160513A
Authority
JP
Japan
Prior art keywords
storage unit
memory
film
stacked body
magnetic layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011017708A
Other languages
English (en)
Inventor
Kenji Noma
賢二 野間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011017708A priority Critical patent/JP2012160513A/ja
Priority to US13/236,853 priority patent/US8848455B2/en
Publication of JP2012160513A publication Critical patent/JP2012160513A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】データ消失温度が高く、かつ生産性の高い不揮発性記憶装置およびその製造方法を提供することである。
【解決手段】実施形態に係る不揮発性記憶装置の製造方法は、第１の記憶部と、第１の記憶部が有するデータ消失温度よりも高いデータ消失温度を有する第２の記憶部と、を有する不揮発性記憶装置の製造方法であって、第２の記憶部のメモリセルを形成するための第２の積層体を形成する工程と、第１の記憶部が形成される領域に形成された第２の積層体を除去する工程と、第１の記憶部のメモリセルを形成するための第１の積層体を形成する工程と、第２の記憶部が形成される領域に形成された第１の積層体を除去する工程と、第１の記憶部が形成される領域に形成された第１の積層体と、第２の記憶部が形成される領域に形成された第２の積層体と、を同時に処理して、第１の積層体から第１の記憶部のメモリセルを形成するとともに、第２の積層体から第２の記憶部のメモリセルを形成する工程と、を備えている。
【選択図】図１

Description

後述する実施形態は、概ね、不揮発性記憶装置およびその製造方法に関する。
大容量の記憶装置の製造においては、記憶原理やプロセスのばらつきに起因する不良ビットの発生が避けられない。そのため、主メモリと、主メモリにおける不良ビットの位置情報などを格納させる副メモリと、を備え、特定された不良ビットの使用を禁止するとともに代替ビットを使用するようにした不揮発性記憶装置が提案されている。
ここで、不揮発性記憶装置を実装する場合などにおいて、不揮発性記憶装置が一時的に高温にさらされる場合がある。
例えば、不揮発性記憶装置やＬＳＩなどの半導体チップは、実装時にはんだリフローと呼ばれる作業を通じて外部回路と電気的に接合される。このはんだリフロー工程では接合材として無鉛はんだが用いられるため、一般的には赤外線(ＩＲ)加熱により半導体チップを含めた回路全体を２５０℃〜２６０℃程度にまで昇温している。例外的に超音波加熱やレーザ加熱により接続部分の電極だけを昇温させて半導体チップ部分の温度上昇を抑えるリフロー法も存在する。しかしながら、量産性や接合部の信頼性は赤外線加熱の方が非常に高いため、赤外線加熱を行うリフロー法が最も多く用いられている。
このように不揮発性記憶装置が一時的に高温にさらされた場合、副メモリに格納されていた情報が消去されてしまうと、電気的な特性試験を再度行って不良ビットを特定し、不良ビットの位置情報などを副メモリに再度格納することが必要となる。
そのため、主メモリが有するデータ消失温度よりも高いデータ消失温度を有する副メモリを備えた不揮発性記憶装置が提案されている。
しかしながら、主メモリの構成と、副メモリの構成とが異なるものとなるために生産性が低下する要因となっていた。
特開２００８−７８６６３号公報
本発明が解決しようとする課題は、データ消失温度が高く、かつ生産性の高い不揮発性記憶装置およびその製造方法を提供することである。
実施形態に係る不揮発性記憶装置の製造方法は、第１の記憶部と、前記第１の記憶部が有するデータ消失温度よりも高いデータ消失温度を有する第２の記憶部と、を有する不揮発性記憶装置の製造方法であって、前記第２の記憶部のメモリセルを形成するための第２の積層体を形成する工程と、前記第１の記憶部が形成される領域に形成された前記第２の積層体を除去する工程と、前記第１の記憶部のメモリセルを形成するための第１の積層体を形成する工程と、前記第２の記憶部が形成される領域に形成された前記第１の積層体を除去する工程と、前記第１の記憶部が形成される領域に形成された前記第１の積層体と、前記第２の記憶部が形成される領域に形成された前記第２の積層体と、を同時に処理して、前記第１の積層体から前記第１の記憶部のメモリセルを形成するとともに、前記第２の積層体から前記第２の記憶部のメモリセルを形成する工程と、を備えている。
第１の実施形態に係る不揮発性記憶装置を例示するための模式図である。 （ａ）は第１の記憶部としてスピン注入型ＭＲＡＭの構成を例示する模式断面図であり、（ｂ）は第２の記憶部としてフラッシュメモリの構成を例示する模式断面図である。 （ａ）〜（ｃ）は第２の実施形態に係る不揮発性記憶装置の製造方法を例示するための模式工程断面図である。 （ａ）、（ｂ）は第２の実施形態に係る不揮発性記憶装置の製造方法を例示するための模式工程断面図である。 （ａ）、（ｂ）は第２の実施形態に係る不揮発性記憶装置の製造方法を例示するための模式工程断面図である。 （ａ）〜（ｃ）は第２の実施形態に係る不揮発性記憶装置の製造方法を例示するための模式工程断面図である。 （ａ）、（ｂ）は第２の実施形態に係る不揮発性記憶装置の製造方法を例示するための模式工程断面図である。 （ａ）、（ｂ）は第２の実施形態に係る不揮発性記憶装置の製造方法を例示するための模式工程断面図である。 （ａ）、（ｂ）は第２の実施形態に係る不揮発性記憶装置の製造方法を例示するための模式工程断面図である。 （ａ）、（ｂ）は第２の実施形態に係る不揮発性記憶装置の製造方法を例示するための模式工程断面図である。 （ａ）、（ｂ）は第２の実施形態に係る不揮発性記憶装置の製造方法を例示するための模式工程断面図である。 （ａ）、（ｂ）は第２の実施形態に係る不揮発性記憶装置の製造方法を例示するための模式工程断面図である。
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
[第１の実施形態]
図１は、第１の実施形態に係る不揮発性記憶装置を例示するための模式図である。
図１に示すように、不揮発性記憶装置１には、第１の記憶部２、第２の記憶部３が設けられている。また、図示しない周辺回路部などを適宜設けるようにすることができる。
第１の記憶部２は、所望の情報をデジタルビットの情報として格納し、格納されていた情報を読み出すことができる主メモリである。
第２の記憶部３は、第１の記憶部２における不良ビットの位置情報などを格納させるための副メモリである。
そして、不揮発性記憶装置１においては、第２の記憶部３に格納されていた不良ビットの位置情報などに基づいて、特定された不良ビットの使用を禁止するとともに代替ビットを使用するようにしている。
第１の記憶部２は、例えば、抵抗変化型の不揮発性記憶素子であるスピン注入型ＭＲＡＭ（Magnetoresistive Random Access Memory）などとすることができる。
また、第２の記憶部３は、第１の記憶部２が有するデータ消失温度よりも高いデータ消失温度を有するものとされている。
例えば、第１の記憶部２をスピン注入型ＭＲＡＭとした場合には、第２の記憶部３を、フラッシュメモリなどの電荷蓄積型不揮発性記憶素子、電流書き込み式磁気抵抗効果型メモリ、高耐熱性ＲｅＲＡＭ(Resistance Random Access Memory)などとすることができる。
この場合、第１の記憶部２において、例えば、後述する第１の磁性層２２を導電膜２１の側からＴｂＣｏＦｅを用いた膜、ＣｏＦｅＢを用いた膜がこの順で積層された積層膜、非磁性層２３を酸化マグネシウム（ＭｇＯ）を用いた膜、第２の磁性層２４を非磁性層２３の側からＣｏＦｅＢを用いた膜、ＴｂＣｏＦｅを用いた膜がこの順で積層された積層膜とすれば、データ消失温度は２００℃程度となる。なお、この場合においては、第１の磁性層２２、第２の磁性層２４の材料がデータ消失温度に与える影響の方が、非磁性層２３の材料がデータ消失温度に与える影響よりも大きい。
そして、例えば、第２の記憶部３を後述するフラッシュメモリとした場合には、データ消失温度を２６０℃以上とすることができる。
また、例えば、第２の記憶部３を垂直磁化方式のＭＲＡＭとし、第１の磁性層と第２の磁性層とをＦｅＰｔを用いた膜、磁性層を酸化マグネシウム（ＭｇＯ）を用いた膜とした場合には、データ消失温度を４００℃程度とすることができる。
また、例えば、第２の記憶部３を面内磁化方式のＭＲＡＭとし、第１の磁性層と第２の磁性層とをＣｏＦｅを用いた膜、磁性層を酸化マグネシウム（ＭｇＯ）を用いた膜とした場合には、データ消失温度を２６０℃以上とすることができる。
図２は、第１の記憶部、第２の記憶部の構成を例示するための模式断面図である。
なお、図２（ａ）は第１の記憶部２としてスピン注入型ＭＲＡＭの構成を例示する模式断面図であり、図２（ｂ）は第２の記憶部３としてフラッシュメモリの構成を例示する模式断面図である。また、第１の記憶部、第２の記憶部には複数のメモリセルが設けられているが、ここでは１つのメモリセルの部分を例に挙げて説明する。
図２（ａ）に示すように、第１の記憶部２においては、シリコン基板４０の上層部に形成されたｐ形シリコン領域４０ａ上に導電膜２１、第１の磁性層２２、非磁性層２３、第２の磁性層２４がこの順で積層するようにして設けられている。
導電膜２１は、第１の磁性層２２の下方をＸ方向に延在している。導電膜２１は、例えば、金属などから形成されたものとすることができる。
第１の磁性層２２、第２の磁性層２４は、例えば、鉄（Ｆｅ）、ニッケル（Ｎｉ）などの遷移金属磁性元素や、それらの合金（例えば、ＮｉＦｅなど）などを用いて形成されたものとすることができる。
この場合、第１の磁性層２２、第２の磁性層２４は、異なる材料を用いた膜が積層された積層膜とすることもできる。例えば、第１の磁性層２２、第２の磁性層２４は、ＴｂＣｏＦｅを用いた膜とＣｏＦｅＢを用いた膜とが積層された積層膜とすることができる。そして、第１の磁性層２２は、導電膜２１の側からＴｂＣｏＦｅを用いた膜、ＣｏＦｅＢを用いた膜がこの順で積層された積層膜とすることができる。また、第２の磁性層２４は、非磁性層２３の側からＣｏＦｅＢを用いた膜、ＴｂＣｏＦｅを用いた膜がこの順で積層された積層膜とすることができる。
非磁性層２３は、例えば、酸化マグネシウム（ＭｇＯ）などを用いて形成されたものとすることができる。
また、第２の磁性層２４上にはＹ方向に延在するワード線ＷＬｍが設けられている。ワード線ＷＬｍは、例えば、銅、タングステン、タングステンシリサイド、アルミニウムなどを用いて形成されたものとすることができる。
そして、保護膜４１、層間絶縁膜４２、絶縁膜４３、ビット線ＢＬｍがこの順で積層するようにして設けられている。
また、ビット線ＢＬｍと導電膜２１とを接続するコンタクト４４、コンタクト４５が設けられている。
コンタクト４４、コンタクト４５は、例えば、タングステン（Ｗ）などの金属を用いて形成されたものとすることができる。
保護膜４１、絶縁膜４３は、例えば、シリコン窒化物などを用いて形成されたものとすることができる。層間絶縁膜４２は、例えば、シリコン酸化物などを用いて形成されたものとすることができる。
コンタクト４４の外周面には保護膜４６が形成されている。保護膜４６は、例えば、シリコン窒化物などを用いて形成されたものとすることができる。
ビット線ＢＬｍはＸ方向に延在し、例えば、銅、タングステン、タングステンシリサイド、アルミニウムなどを用いて形成されたものとすることができる。コンタクト４４、コンタクト４５は、例えば、銅、タングステン、タングステンシリサイド、アルミニウムなどを用いて形成されたものとすることができる。
ここで、第１の磁性層２２、第２の磁性層２４は、磁化の向きを持っており、Ｚ方向における磁化の向きが同方向の場合には抵抗値が下がる。そして、Ｚ方向における磁化の向きが逆方向の場合には抵抗値が上がる。これをトンネル磁気効果という。
第１の記憶部２は、この抵抗値の違いをデジタルビットの情報として格納し、抵抗値の変化を測定することで格納されていた情報を読み出すスピン注入型ＭＲＡＭである。
図２（ｂ）に示すように、第２の記憶部３においては、シリコン基板４０の上層部に形成されたｐ形シリコン領域４０ａ上にトンネルゲート絶縁膜３１、浮遊ゲート３２、ゲート間絶縁膜３３、制御ゲート３４がこの順で積層するようにして設けられている。浮遊ゲート３２のＸ方向の両側には、例えば、ｎ形拡散層を用いたソース・ドレイン領域４０ｂが設けられている。
トンネルゲート絶縁膜３１は、例えば、シリコン酸化物などを用いて形成されたものとすることができる。
浮遊ゲート３２は、例えば、ポリシリコンなどを用いて形成されたものとすることができる。
ゲート間絶縁膜３３は、例えば、シリコン酸窒化物などを用いて形成されたものとすることができる。
制御ゲート３４は、例えば、ポリシリコンなどを用いて形成されたものとすることができる。
また、図２（ａ）に例示をした第１の記憶部２と同様に、ワード線ＷＬｆ、保護膜４１、層間絶縁膜４２、絶縁膜４３、保護膜４６、ビット線ＢＬｆが設けられている。なお、ワード線ＷＬｆは、制御ゲート３４上に設けられ、Ｙ方向に延在している。また、コンタクト４４、コンタクト４５は、ビット線ＢＬｆとソース・ドレイン領域４０ｂとを接続している。
第２の記憶部３は、トンネルゲート絶縁膜３１を介して浮遊ゲート３２に注入した電荷をデジタルビットの情報として格納し、その電荷量に応じたコンダクタンス変化を測定することで格納されていた情報を読み出すフラッシュメモリである。
本実施の形態においては、第２の記憶部３は、第１の記憶部２が有するデータ消失温度よりも高いデータ消失温度を有するものとされている。そのため、不揮発性記憶装置１を実装する場合などにおいて不揮発性記憶装置１が一時的に高温にさらされても、第２の記憶部３に格納されていた情報が消去されてしまうことを抑制することができる。
また、第１の記憶部２の構成と、第２の記憶部３の構成とが異なるものとなっていても第１の記憶部２と第２の記憶部３とをほぼ同時進行的に製造することができる。そのため、生産性の低下を抑制することができる。
例えば、第１の記憶部２をＭＲＡＭ、第２の記憶部３をフラッシュメモリなどとすれば、各層の材料は異なるものの積層構造自体は類似しているので第１の記憶部２と第２の記憶部３とをほぼ同時進行的に製造することができるようになる。
この場合、第１の記憶部２におけるセルサイズと、第２の記憶部３におけるセルサイズとを同程度とすることができるので、ＰＥＰ（Photo Engraving Process）における露光条件やエッチング条件などを同じにすることができる。そのため、第１の記憶部２と第２の記憶部３とにおけるメモリセルの形成を同時に行うことが容易となる。
なお、第１の記憶部２と第２の記憶部３とをほぼ同時進行的に製造することに関する詳細は後述する。
[第２の実施形態]
図３〜図１２は、第２の実施形態に係る不揮発性記憶装置の製造方法を例示するための模式工程断面図である。
なお、各図において、右側は第１の記憶部２としてスピン注入型ＭＲＡＭが形成される様子を表し、左側は第２の記憶部３としてフラッシュメモリが形成される様子を表している。
本実施の形態に係る製造方法は、第１の記憶部２と第２の記憶部３とをほぼ同時進行的に製造する。そのため、メモリアレイ部と周辺回路部との作り分けのプロセスなどに関しては詳細な説明を省略する。
図３（ａ）に示すように、シリコン基板４０の上面側から不純物を注入して図示しないｎ形シリコン領域を形成し、その後、ｎ形シリコン領域の上層部分の一部に不純物を注入してｐ形シリコン領域４０ａを形成する。
次に、図３（ｂ）に示すように、スピン注入型ＭＲＡＭが形成される領域に保護膜５０を形成する。保護膜５０は、例えば、レジスト膜などとすることができる。
次に、図３（ｃ）に示すように、フラッシュメモリのメモリセルを形成するための積層体（第２の積層体の一例に相当する）を形成する。例えば、トンネルゲート絶縁膜３１、浮遊ゲート３２、ゲート間絶縁膜３３、制御ゲート３４、ワード線ＷＬｆとなる膜５１〜５５をＣＶＤ（Chemical Vapor Deposition）法などを用いて順次形成し積層体を形成する。
トンネルゲート絶縁膜３１となる膜５１は、例えば、シリコン酸化物などを所定の厚みに成膜し形成するようにすることができる。
浮遊ゲート３２となる膜５２は、例えば、ポリシリコンなどを所定の厚みに成膜し形成するようにすることができる。
ゲート間絶縁膜３３となる膜５３は、例えば、シリコン酸窒化物などを所定の厚みに成膜し形成するようにすることができる。
制御ゲート３４となる膜５４は、例えば、ポリシリコンなどを所定の厚みに成膜し形成するようにすることができる。
ワード線ＷＬｆとなる膜５５は、例えば、銅、タングステン、タングステンシリサイド、アルミニウムなどを所定の厚みに成膜し形成するようにすることができる。
ここで、フラッシュメモリのメモリセルを形成するための積層体を形成する工程においては、高温で成膜が行われる場合がある。そのため、後述するスピン注入型ＭＲＡＭのメモリセルを形成するための積層体（第１の積層体の一例に相当する）を先に形成し、その後にフラッシュメモリのメモリセルを形成するための積層体を形成するようにするとスピン注入型ＭＲＡＭの特性が劣化してしまう場合がある。
そのため、本実施の形態においては、フラッシュメモリのメモリセルを形成するための積層体を先に形成するようにしている。
次に、ＣＶＤ法やＰＥＰなどにより、図示しない周辺回路部などを形成するようにすることができる。
次に、図４（ａ）に示すように、フラッシュメモリが形成される領域に保護膜５６を形成する。保護膜５６は、例えば、レジスト膜などとすることができる。
次に、図４（ｂ）に示すように、フラッシュメモリが形成される領域以外の領域に形成された積層体（膜５１〜５５）を除去する。例えば、スピン注入型ＭＲＡＭが形成される領域に形成された積層体（膜５１〜５５）を除去する。
積層体（膜５１〜５５）の除去は、例えば、ＲＩＥ（Reactive Ion Etching）法などを用いて行うようにすることができる。
なお、リフトオフ法などを用いて積層体（膜５１〜５５）の除去を行うようにすることもできる。リフトオフ法を用いるものとすれば、図４（ａ）において例示をした保護膜５６の形成は不要となる。
ただし、コンタミネーションを抑制する観点からは、保護膜５６を形成した後にＲＩＥ法などを用いて積層体（膜５１〜５５）を除去するようにすることが好ましい。
次に、図５（ａ）に示すように、スピン注入型ＭＲＡＭが形成される領域に形成されている保護膜５０を除去する。
保護膜５０の除去は、例えば、ＲＩＥ法やリフトオフ法などを用いて行うようにすることができる。
次に、図５（ｂ）に示すように、スピン注入型ＭＲＡＭのメモリセルを形成するための積層体を形成する。すなわち、導電膜２１、第１の磁性層２２、非磁性層２３、第２の磁性層２４、ワード線ＷＬｍとなる膜６１〜６５をスパッタリング法などを用いて順次形成し積層体を形成する。
導電膜２１となる膜６１は、例えば、金属などを所定の厚みに成膜し形成するようにすることができる。
第１の磁性層２２となる膜６２は、例えば、鉄（Ｆｅ）、ニッケル（Ｎｉ）などの遷移金属磁性元素や、それらの合金（例えば、ＮｉＦｅなど）などを所定の厚みに成膜し形成するようにすることができる。この場合、膜６２は、膜６１の側からＴｂＣｏＦｅを用いた膜、ＣｏＦｅＢを用いた膜がこの順で積層された積層膜とすることができる。
非磁性層２３となる膜６３は、例えば、酸化マグネシウム（ＭｇＯ）などを所定の厚みに成膜し形成するようにすることができる。
第２の磁性層２４なる膜６４は、例えば、鉄（Ｆｅ）、ニッケル（Ｎｉ）などの遷移金属磁性元素や、それらの合金（例えば、ＮｉＦｅなど）などを所定の厚みに成膜し形成するようにすることができる。この場合、膜６４は、膜６３の側からＣｏＦｅＢを用いた膜、ＴｂＣｏＦｅを用いた膜がこの順で積層された積層膜とすることができる。
ワード線ＷＬｍとなる膜６５は、例えば、銅、タングステン、タングステンシリサイド、アルミニウムなどを所定の厚みに成膜し形成するようにすることができる。
次に、図６（ａ）に示すように、スピン注入型ＭＲＡＭが形成される領域以外の領域に形成された積層体（膜６１〜６５）を除去する。例えば、フラッシュメモリが形成される領域に形成された積層体（膜６１〜６５）を除去する。
積層体（膜６１〜６５）の除去は、例えば、リフトオフ法などを用いて行うようにすることができる。
以上のようにすれば、スピン注入型ＭＲＡＭが形成される領域に、導電膜２１、第１の磁性層２２、非磁性層２３、第２の磁性層２４、ワード線ＷＬｍとなる膜６１〜６５を用いた積層体を形成することができる。また、フラッシュメモリが形成される領域にトンネルゲート絶縁膜３１、浮遊ゲート３２、ゲート間絶縁膜３３、制御ゲート３４、ワード線ＷＬｆとなる膜５１〜５５を用いた積層体を形成することができる。
また、以降の工程においては、第１の記憶部２であるスピン注入型ＭＲＡＭの形成に係る工程と、第２の記憶部３であるフラッシュメモリの形成に係る工程とを同時進行させることができる。
次に、図６（ｂ）に示すように、ＰＥＰおよびＲＩＥ法を用いて選択的な除去を行いスピン注入型ＭＲＡＭのメモリセルと、フラッシュメモリのメモリセルとを形成する。すなわち、スピン注入型ＭＲＡＭが形成される領域に形成された積層体（膜６１〜６５）と、フラッシュメモリが形成される領域に形成された積層体（膜５１〜５５）と、を同時に処理して、積層体（膜６１〜６５）からスピン注入型ＭＲＡＭのメモリセルを形成するとともに、積層体（膜６１〜６５）からフラッシュメモリのメモリセルを形成する。
例えば、第１の記憶部２であるスピン注入型ＭＲＡＭにおいては、導電膜２１、第１の磁性層２２、非磁性層２３、第２の磁性層２４を有するメモリセルを形成する。第２の記憶部３であるフラッシュメモリにおいては、トンネルゲート絶縁膜３１、浮遊ゲート３２、ゲート間絶縁膜３３、制御ゲート３４を有するメモリセルを形成する。また、ワード線ＷＬｍ、ワード線ＷＬｆをそれぞれ形成する。
また、第２の記憶部３であるフラッシュメモリにおいては、形成されたメモリセルの両側にｎ型不純物を注入して、ソース・ドレイン領域４０ｂを形成する。
なお、図中の７０は、選択的な除去を行う際に用いられるレジストマスクである。
この場合、スピン注入型ＭＲＡＭにおけるセルサイズと、フラッシュメモリにおけるセルサイズとをほぼ同程度とすることができるので、ＰＥＰにおける露光条件やエッチング条件などを同じにすることができる。そのため、スピン注入型ＭＲＡＭにおけるメモリセルと、フラッシュメモリにおけるメモリセルとを同時に形成することが容易となる。
また、スピン注入型ＭＲＡＭが形成される領域に形成される膜６１をＰＥＰにより選択的な除去を行う際にストッパとして用いることができる材料を用いたものとすれば、スピン注入型ＭＲＡＭにおけるメモリセルと、フラッシュメモリにおけるメモリセルとを同時に形成することがさらに容易となる。
次に、図６（ｃ）に示すように、レジストマスク７０を除去する。
レジストマスク７０の除去は、例えば、ドライアッシング法やウェットアッシング法などを用いて行うようにすることができる。
次に、図７（ａ）に示すように、保護膜４１となる膜７１、層間絶縁膜４２となる膜７２を順次成膜する。
膜７１、膜７２の成膜は、例えば、ＣＶＤ法などを用いて行うようにすることができる。 保護膜４１となる膜７１は、例えば、シリコン窒化物などを所定の厚みに成膜し形成するようにすることができる。
層間絶縁膜４２となる膜７２は、例えば、シリコン酸化物などを所定の厚みに成膜し形成するようにすることができる。
次に、図７（ｂ）に示すように、膜７２の上面を平坦化する。
膜７２の上面の平坦化は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて行うようにすることができる。
次に、図８（ａ）に示すように、所定の位置にコンタクトホール７３を形成する。
この場合、フラッシュメモリにおけるコンタクトホール７３の下端は、ソース・ドレイン領域４０ｂに到達するようにする。スピン注入型ＭＲＡＭにおけるコンタクトホール７３の下端は、導電膜２１に到達するようにする。
コンタクトホール７３の形成は、例えば、ＰＥＰおよびＲＩＥ法を用いて行うようにすることができる。なお、図８（ａ）中の７４はレジストマスクである。
また、コンタクトホール７３を形成することで膜７１から保護膜４１が形成され、膜７２から層間絶縁膜４２が形成されることになる。
次に、図８（ｂ）に示すように、コンタクトホール７３の内面上に保護膜４６となる膜７５を成膜する。
保護膜４６となる膜７５は、例えば、ＣＶＤ法などを用いてシリコン窒化物などを所定の厚みに成膜し形成するようにすることができる。
次に、図９（ａ）に示すように、レジストマスク７４の上面およびコンタクトホール７３の底面にある膜７５を除去する。
レジストマスク７４の上面およびコンタクトホール７３の底面にある膜７５の除去は、例えば、ＲＩＥ法などを用いて行うようにすることができる。
次に、図９（ｂ）に示すように、コンタクトホール７３の内部をタングステン（Ｗ）などの金属を用いて埋め込む。
コンタクトホール７３内部の埋込は、例えば、ＣＶＤ法などを用いて行うようにすることができる。
次に、図１０（ａ）に示すように、上面の平坦化を行う。
上面の平坦化は、例えば、ＣＭＰ法などを用いて行うようにすることができる。
この場合、層間絶縁膜４２の上面が露出するまで平坦化を行い、レジストマスク７４やコンタクトホール７３の内部を埋め込むために成膜された余剰の金属を除去する。
また、この様な平坦化を行うことで膜７５から保護膜４６が形成され、コンタクト４４が形成されることになる。
次に、図１０（ｂ）に示すように、絶縁膜４３となる膜７６を成膜する。
絶縁膜４３となる膜７６は、例えば、ＣＶＤ法などを用いてシリコン窒化物などを所定の厚みに成膜し形成するようにすることができる。
次に、図１１（ａ）に示すように、膜７６中の所定の位置にコンタクトホール７７を形成する。
この場合、コンタクトホール７７の下端は、コンタクト４４の上端に到達するようにする。
コンタクトホール７７の形成は、例えば、ＰＥＰおよびＲＩＥ法を用いて行うようにすることができる。なお、図１１（ａ）中の７８はレジストマスクである。
また、コンタクトホール７７を形成することで膜７６から絶縁膜４３が形成されることになる。
次に、図１１（ｂ）に示すように、コンタクトホール７７の内部をタングステン（Ｗ）などの金属を用いて埋め込む。
コンタクトホール７７内部の埋込は、例えば、ＣＶＤ法などを用いて行うようにすることができる。
次に、図１２（ａ）に示すように、上面の平坦化を行う。
上面の平坦化は、例えば、ＣＭＰ法などを用いて行うようにすることができる。
この場合、絶縁膜４３の上面が露出するまで平坦化を行い、レジストマスク７８やコンタクトホール７７の内部を埋め込むために成膜された余剰の金属を除去する。
また、この様な平坦化を行うことでコンタクト４５が形成されることになる。
次に、図１２（ｂ）に示すように、絶縁膜４３上にビット線を形成する。
ビット線は、銅、タングステン、タングステンシリサイド、アルミニウムなどを用いた膜を所定の厚みに成膜し、ＰＥＰおよびＲＩＥ法を用いて形状を形成するようにすることができる。この際、コンタクト４５の上端とビット線の下面が接触するようにする。
この様にしてスピン注入型ＭＲＡＭにおけるビット線ＢＬｍと、フラッシュメモリにおけるビット線ＢＬｆが形成されることになる。
以上のようにして、第１の記憶部２であるスピン注入型ＭＲＡＭと、第２の記憶部３であるフラッシュメモリと、を有する不揮発性記憶装置１が製造される。
本実施の形態に係る不揮発性記憶装置の製造方法によれば、データ消失温度を高くするために、第１の記憶部２の構成と、第２の記憶部３の構成とが異なるものとなっていても第１の記憶部２と第２の記憶部３とをほぼ同時進行的に製造することができる。そのため、生産性を向上させることができる。
以上に例示をした実施形態によれば、データ消失温度が高く、かつ生産性の高い不揮発性記憶装置およびその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
例えば、第１の記憶部２がＭＲＡＭ、第２の記憶部３がフラッシュメモリの場合を例示したがこれに限定されるわけではない。例えば、第１の記憶部２をＭＲＡＭとした場合には、第２の記憶部３は、第１の記憶部２が有するデータ消失温度よりも高いデータ消失温度を有する電荷蓄積型不揮発性記憶素子、電流書き込み式磁気抵抗効果型メモリ、高耐熱性ＲｅＲＡＭなどとすることもできる。
１ 不揮発性記憶装置、２ 第１の記憶部、３ 第２の記憶部、２１ 導電膜、２２ 第１の磁性層、２３ 非磁性層、２４ 第２の磁性層、３１ トンネルゲート絶縁膜、３２ 浮遊ゲート、３３ ゲート間絶縁膜、３４ 制御ゲート、４０ シリコン基板、４０ａ ｐ形シリコン領域、４０ｂ ソース・ドレイン領域

Claims (5)

  1. 第１の記憶部と、前記第１の記憶部が有するデータ消失温度よりも高いデータ消失温度を有する第２の記憶部と、を有する不揮発性記憶装置の製造方法であって、
    前記第２の記憶部のメモリセルを形成するための第２の積層体を形成する工程と、
    前記第１の記憶部が形成される領域に形成された前記第２の積層体を除去する工程と、
    前記第１の記憶部のメモリセルを形成するための第１の積層体を形成する工程と、
    前記第２の記憶部が形成される領域に形成された前記第１の積層体を除去する工程と、
    前記第１の記憶部が形成される領域に形成された前記第１の積層体と、前記第２の記憶部が形成される領域に形成された前記第２の積層体と、を同時に処理して、前記第１の積層体から前記第１の記憶部のメモリセルを形成するとともに、前記第２の積層体から前記第２の記憶部のメモリセルを形成する工程と、
    を備えたことを特徴とする不揮発性記憶装置の製造方法。
  2. 第１の記憶部と、前記第１の記憶部が有するデータ消失温度よりも高いデータ消失温度を有する第２の記憶部と、を有する不揮発性記憶装置であって、
    第１の記憶部は、スピン注入型ＭＲＡＭであることを特徴とする不揮発性記憶装置。
  3. 前記第２の記憶部は、電荷蓄積型不揮発性記憶素子、電流書き込み式磁気抵抗効果型メモリ、高耐熱性ＲｅＲＡＭからなる群より選ばれた１種であること、を特徴とする請求項２記載の不揮発性記憶装置。
  4. 前記第１の記憶部は、第１の磁性層と、第２の磁性層と、前記第１の磁性層と前記第２の磁性層とに挟まれた非磁性層と、を有し、
    前記第１の磁性層と前記第２の磁性層とは、ＴｂＣｏＦｅを用いた層と、ＣｏＦｅＢを用いた層とが積層されたことを特徴とする請求項２または３に記載の不揮発性記憶装置。
  5. 前記第２の記憶部は、トンネルゲート絶縁膜と、前記トンネルゲート絶縁膜の上に形成された浮遊ゲートと、前記浮遊ゲートの上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜の上に形成された制御ゲートと、を有することを特徴とする請求項２〜４のいずれか１つに記載の不揮発性記憶装置。
JP2011017708A 2011-01-31 2011-01-31 不揮発性記憶装置およびその製造方法 Pending JP2012160513A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011017708A JP2012160513A (ja) 2011-01-31 2011-01-31 不揮発性記憶装置およびその製造方法
US13/236,853 US8848455B2 (en) 2011-01-31 2011-09-20 Nonvolatile memory device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011017708A JP2012160513A (ja) 2011-01-31 2011-01-31 不揮発性記憶装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2012160513A true JP2012160513A (ja) 2012-08-23

Family

ID=46577246

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011017708A Pending JP2012160513A (ja) 2011-01-31 2011-01-31 不揮発性記憶装置およびその製造方法

Country Status (2)

Country Link
US (1) US8848455B2 (ja)
JP (1) JP2012160513A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014025061A1 (ja) * 2012-08-10 2014-02-13 京セラ株式会社 音響発生器、音響発生装置および電子機器
US10068945B2 (en) 2015-09-30 2018-09-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure integrated with magnetic tunneling junction and manufacturing method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100600056B1 (ko) * 2004-10-30 2006-07-13 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
JP2006210718A (ja) 2005-01-28 2006-08-10 Renesas Technology Corp 半導体装置の製造方法および半導体装置
KR100810615B1 (ko) 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
JP2009163843A (ja) 2008-01-09 2009-07-23 Panasonic Corp 半導体記憶装置及びその製造方法
US7787307B2 (en) * 2008-12-08 2010-08-31 Micron Technology, Inc. Memory cell shift estimation method and apparatus

Also Published As

Publication number Publication date
US20120195116A1 (en) 2012-08-02
US8848455B2 (en) 2014-09-30

Similar Documents

Publication Publication Date Title
CN110875352B (zh) 集成电路、mram单元和用于制造存储器件的方法
TWI575788B (zh) 磁性記憶體及製造磁性記憶體之方法
CN106298831B (zh) 用于mram mtj顶部电极连接的技术
JP5271488B2 (ja) 磁気メモリセルの製造方法
US9312476B2 (en) Magnetic memory
US9006849B2 (en) Hybrid method of patterning MTJ stack
KR102458921B1 (ko) 메모리 소자 제조 방법
US20160072045A1 (en) Magnetic memory and method for manufacturing the same
JP5072012B2 (ja) 半導体装置の製造方法
JP5080102B2 (ja) 磁気記憶装置の製造方法および磁気記憶装置
JP2015156501A (ja) 磁気積層体設計
US20160072055A1 (en) Manufacturing method of semiconductor memory device
US9306152B2 (en) Magnetic memory and method for manufacturing the same
TWI673710B (zh) 磁性記憶裝置
JP5019344B2 (ja) 均一な厚さのトンネル膜を有するｍｔｊ層を含む磁気抵抗メモリ及びその製造方法
JP2008211011A5 (ja)
US20140295579A1 (en) Method of patterning mtj stack
US20160172585A1 (en) An improved method to make of fabricating ic/mram using oxygen ion implantation
CN108075037B (zh) 一种制备磁性隧道结的方法
US20150137286A1 (en) Method to form mram by dual ion implantation
US8848455B2 (en) Nonvolatile memory device and method for manufacturing the same
JP2009224477A (ja) 半導体記憶装置及びその製造方法
US11114611B2 (en) Method to make MRAM with small footprint
CN111373475B (zh) 制造磁性随机存取存储器(mram)的初始化工艺
US20160064653A1 (en) Magnetic memory device and method of manufacturing the same