JP6825570B2 - 半導体装置 - Google Patents

Description

本技術は半導体装置に関し、特に、歩留まりを向上させることができるようにした半導体装置に関する。

従来、半導体装置の歩留まりを向上させるために冗長救済が行われている。例えば、そのような技術として、ロジック領域内の複数の基本セルに対して、それらの基本セルと同一の構成を有する冗長セルを設ける技術が提案されている（例えば、特許文献１参照）。

この技術では、基本セルや冗長セルへの信号の入力を入力セレクタにより切り替えるとともに、基本セルや冗長セルから出力される信号のうちのどの信号を出力するかを出力セレクタにより切り替えることで、故障した基本セルが救済されている。すなわち、アレイ状に配置された複数の基本セルに対して１つの冗長セルが接続され、それらの基本セルのうちの何れかに欠陥がある場合には、その基本セルに代えて冗長セルが使用される。

ところで、近年、ロジック回路の高集積化に伴って半導体装置の低消費電力化が求められている。そこで、例えば半導体装置の動作時においては駆動電圧の低電圧化により消費電力の低減が行われ、半導体装置のスタンバイ時、つまりクロック停止時にはPG(Power Gating)により消費電力の低減が行われている。

しかしながら、PGでは対象となるロジック回路への電力供給を停止してしまうため、ロジック回路の状態を電力供給停止前の状態に復帰させることができなくなってしまう。すなわち、論理復帰ができなくなってしまう。

そこで、PG対象となるフリップフロップ回路等のロジック回路に対して不揮発性メモリ（NVM(Non-Volatile Memory)）を接続し、電源復旧時に論理復帰できるようにしたNVPG(Non-Volatile Power Gating)技術が提案されている。

特開２０１０−４１７０５号公報

ところが、NVPGの対象となる各ロジック回路は、Memory Macro、すなわちSRAM(Static Random Access Memory)とは異なりアレイ構造となっていないので、IO(Input Output)冗長やWL(Word Line)冗長等による救済ができない。

そのため、NVPGの対象となるロジック回路に接続される不揮発性メモリの歩留まりは半導体装置の歩留まりに直結する。すなわち、不揮発性メモリの歩留まりが低いと、半導体装置自体の歩留まりも低下してしまう。

本技術は、このような状況に鑑みてなされたものであり、歩留まりを向上させることができるようにするものである。

本技術の一側面の半導体装置は、揮発性論理回路と、同一の接続ゲートを介して前記揮発性論理回路に接続された複数の不揮発性素子と、前記複数の前記不揮発性素子のそれぞれに接続された複数の制御線のそれぞれとを備え、前記複数の前記不揮発性素子は、冗長救済用の前記不揮発性素子および通常使用される前記不揮発性素子からなり、少なくとも１つの前記冗長救済用の前記不揮発性素子と、前記通常使用される前記不揮発性素子とのサイズが異なる。

前記揮発性論理回路内の記憶ノードごとに、前記接続ゲートを介して前記複数の前記不揮発性素子が接続されているようにすることができる。

前記不揮発性素子を強磁性トンネル接合素子または抵抗変化型素子とすることができる。

前記複数の前記不揮発性素子は互いに異なる層に設けられているようにすることができる。

本技術の一側面においては、半導体装置に揮発性論理回路と、同一の接続ゲートを介して前記揮発性論理回路に接続された複数の不揮発性素子と、前記複数の前記不揮発性素子のそれぞれに接続された複数の制御線のそれぞれとが設けられる。また、前記複数の前記不揮発性素子は、冗長救済用の前記不揮発性素子および通常使用される前記不揮発性素子からなるようにされ、少なくとも１つの前記冗長救済用の前記不揮発性素子と、前記通常使用される前記不揮発性素子とのサイズが異なる。

本技術の一側面によれば、歩留まりを向上させることができる。

半導体装置の構成例を示す図である。 MTJについて説明する図である。 選択回路の動作について説明する図である。 SRAMに対するMTJの接続について説明する図である。 スタックビアについて説明する図である。 回路面積の増加について説明する図である。 回路面積の増加について説明する図である。 半導体装置の構成例を示す図である。 半導体装置のより具体的な構成例を示す図である。 トランジスタの配置例を示す図である。 半導体装置の断面について説明する図である。 半導体装置の製造プロセスについて説明する図である。 半導体装置の製造プロセスについて説明する図である。 半導体装置の製造プロセスについて説明する図である。 半導体装置の製造プロセスについて説明する図である。 半導体装置の製造プロセスについて説明する図である。 半導体装置の製造プロセスについて説明する図である。 半導体装置の製造プロセスについて説明する図である。 半導体装置の製造プロセスについて説明する図である。 MTJの配置について説明する図である。 MTJの配置について説明する図である。 トランジスタの配置例を示す図である。 半導体装置の断面について説明する図である。 トランジスタの配置例を示す図である。 トランジスタの配置例を示す図である。 トランジスタの配置例を示す図である。 トランジスタの配置例を示す図である。 トランジスタの配置例を示す図である。 トランジスタの配置例を示す図である。 不揮発性記憶素子における各素子の配置について説明する図である。 半導体装置の構成例を示す図である。 セルの構成例を示す図である。 セルの構成例を示す図である。 セルの配置について説明する図である。 セルにおける各素子の配置について説明する図である。 半導体装置の断面について説明する図である。 セルにおける各素子の配置について説明する図である。 MTJの配置と冗長救済について説明する図である。 半導体装置の構成例を示す図である。 半導体装置における各素子の配置について説明する図である。 半導体装置における各素子の配置について説明する図である。 MTJの配置について説明する図である。 MTJの配置について説明する図である。

以下、図面を参照して、本技術を適用した実施の形態について説明する。

〈第１の実施の形態〉
〈半導体装置の構成例について〉
本技術は、NVPGの対象となる揮発性論理回路に冗長用の不揮発性素子を含む複数の不揮発性素子を同一の接続ゲートを介して接続することで、製造時の歩留まりを向上させるようにした半導体装置に関するものである。

図１は、本技術を適用した半導体装置の一実施の形態の構成例を示す図である。

半導体装置１１は、ロジック回路を有する各種の電子機器や、それらの電子機器に搭載された装置などからなる。例えば半導体装置１１には、複数のロジック回路等が設けられているが、この例では、その一部のみが図示されている。

半導体装置１１は、揮発性論理回路２１、トランジスタ２２、MTJ(Magnetic Tunnel Junction)２３−１、MTJ２３−２、MTJ２４−１、MTJ２４−２、トランジスタ２５、制御線２６−１、制御線２６−２、および選択回路２７を有している。

揮発性論理回路２１は、スタンバイ時に電力供給が停止されるNVPGの対象となるロジック回路であり、揮発性の記憶素子として機能する。この例では揮発性論理回路２１は、入力された情報を記憶する揮発性の双安定回路とされている。

また、半導体装置１１では、例えば半導体基板上に複数の揮発性論理回路２１が点在する構成となっており、複数の揮発性論理回路２１がアレイ状に配置された構成とはなっていない。

揮発性論理回路２１は、トランジスタ３１、インバータ３２、インバータ３３、およびトランジスタ３４を有している。トランジスタ３１およびトランジスタ３４はnMOSトランジスタとなっている。

揮発性論理回路２１では、トランジスタ３１の端に、インバータ３２の入力端子、およびインバータ３３の出力端子が接続されており、これらのトランジスタ３１の端、インバータ３２の入力端子、およびインバータ３３の出力端子の接続部分が記憶ノード３５となっている。この記憶ノード３５には、トランジスタ２２の端も接続されている。

また、揮発性論理回路２１では、トランジスタ３４の端に、インバータ３２の出力端子、およびインバータ３３の入力端子が接続されており、これらのトランジスタ３４の端、インバータ３２の出力端子、およびインバータ３３の入力端子の接続部分が記憶ノード３６となっている。この記憶ノード３６には、トランジスタ２５の端も接続されている。

トランジスタ２２はnMOSトランジスタであり、トランジスタ２２の一方の端は記憶ノード３５に接続され、トランジスタ２２の他方の端はMTJ２３−１およびMTJ２４−１に接続されている。すなわち、トランジスタ２２は、記憶ノード３５と、MTJ２３−１およびMTJ２４−１とを電気的に接続する接続ゲートとして機能している。

また、トランジスタ２５はnMOSトランジスタであり、トランジスタ２５の一方の端は記憶ノード３６に接続され、トランジスタ２５の他方の端はMTJ２３−２およびMTJ２４−２に接続されている。すなわち、トランジスタ２５は、記憶ノード３６と、MTJ２３−２およびMTJ２４−２とを電気的に接続する接続ゲートとして機能している。

なお、以下、MTJ２３−１およびMTJ２３−２を特に区別する必要のない場合、単にMTJ２３とも称し、MTJ２４−１およびMTJ２４−２を特に区別する必要のない場合、単にMTJ２４とも称することとする。

MTJ２３およびMTJ２４は、揮発性論理回路２１の記憶ノードに保持（記憶）されている情報を記憶する不揮発性素子であり、この例ではMTJ２３およびMTJ２４は強磁性トンネル接合素子（MTJ）とされている。なお、ここではMTJ２３およびMTJ２４としてMTJを用いる例について説明するが、これに代えて抵抗変化型素子、特に電流を双方向に流して動作させる抵抗変化型素子（バイポーラ変化型素子）などを用いてもよい。

MTJ２３−１およびMTJ２４−１のそれぞれのトランジスタ２２側とは反対側の端には、制御線２６−１および制御線２６−２のそれぞれが接続されている。また、MTJ２３−２およびMTJ２４−２のそれぞれのトランジスタ２５側とは反対側の端には、制御線２６−１および制御線２６−２のそれぞれが接続されている。

例えばMTJ２３−１およびMTJ２３−２によって、揮発性論理回路２１に保持されている情報がMTJ２３−１およびMTJ２３−２に書き込まれたり、MTJ２３−１およびMTJ２３−２に記憶されている情報が揮発性論理回路２１に読み出されたりするSTT-MRAM(Spin Transfer Torque-Magnetic Random Access Memory)が構成されている。また、例えばMTJ２４−１およびMTJ２４−２により、MTJ２３からなるSTT-MRAMの冗長救済用のSTT-MRAMが構成されている。したがって、この例では、MTJ２３に欠陥が生じた場合であってもMTJ２４を選択的に使用することで、揮発性論理回路２１に保持される情報のストアおよびリストアを行うことができる。

なお、以下、制御線２６−１および制御線２６−２を特に区別する必要のない場合、単に制御線２６とも称することとする。

このように、半導体装置１１では、揮発性論理回路２１と、トランジスタ２２およびトランジスタ２５と、MTJ２３およびMTJ２４とから不揮発性論理回路が実現されている。

選択回路２７は、入力された選択信号SELECTに応じて、入力された制御信号IN0または制御信号IN1のうちの何れかを選択し、制御線２６に出力する。換言すれば、選択回路２７は、選択信号SELECTに応じてMTJ２３またはMTJ２４の何れかを選択し、選択したMTJの動作を制御する。

選択回路２７は、インバータ４１、インバータ４２、インバータ４３、OR回路４４、トランジスタ４５、AND回路４６、トランジスタ４７、OR回路４８、トランジスタ４９、AND回路５０、およびトランジスタ５１を有している。選択回路２７では、トランジスタ４５およびトランジスタ４９がpMOSトランジスタとなっており、トランジスタ４７およびトランジスタ５１がnMOSトランジスタとなっている。

インバータ４１は、供給された制御信号IN0を反転させて、OR回路４４およびAND回路４６のそれぞれの入力端子に供給する。インバータ４２は、供給された制御信号IN1を反転させて、OR回路４８およびAND回路５０のそれぞれの入力端子に供給する。

インバータ４３は、供給された選択信号SELECTを反転させてAND回路４６およびOR回路４８のそれぞれの入力端子に供給する。また、OR回路４４およびAND回路５０の入力端子には、選択信号SELECTが供給される。

トランジスタ４５の一方の端は電源に接続され、トランジスタ４５の他方の端は制御線２６−１に接続されている。また、トランジスタ４５のゲート電極にはOR回路４４の出力端子が接続されている。

トランジスタ４７の一方の端はグランドに接続され、トランジスタ４７の他方の端は制御線２６−１に接続されている。また、トランジスタ４７のゲート電極にはAND回路４６の出力端子が接続されている。

トランジスタ４９の一方の端は電源に接続され、トランジスタ４９の他方の端は制御線２６−２に接続されている。また、トランジスタ４９のゲート電極にはOR回路４８の出力端子が接続されている。

トランジスタ５１の一方の端はグランドに接続され、トランジスタ５１の他方の端は制御線２６−２に接続されている。また、トランジスタ５１のゲート電極にはAND回路５０の出力端子が接続されている。

〈MTJについて〉
続いて、半導体装置１１に設けられたMTJ２３およびMTJ２４について説明する。ここでは、MTJ２３−１を例として説明を行う。

MTJ２３−１は、例えば図２に示すようにフリー層８１、ピン層８２、およびトンネル絶縁膜８３を有している。なお、図２において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図２に示す例では、フリー層８１は制御線２６−１に接続されており、ピン層８２はトランジスタ２２に接続されており、トンネル絶縁膜８３はフリー層８１とピン層８２の間に配置されている。

また、フリー層８１は磁化方向を変更することができ、これに対してピン層８２は磁化方向が固定されている。特に、フリー層８１とピン層８２の磁化方向が平行な状態が平行磁化状態と呼ばれており、フリー層８１とピン層８２の磁化方向が反平行な状態が反平行磁化状態と呼ばれている。

さらに、ここでは平行磁化状態を、MTJ２３−１の抵抗が小さい低抵抗状態とも称し、反平行磁化状態を、MTJ２３−１の抵抗が大きい高抵抗状態とも称する。

例えばMTJ２３−１が反平行磁化状態であるときに、フリー層８１に電圧を印加すると、フリー層８１からピン層８２に電流が流れてフリー層８１の磁化が反転し、MTJ２３−１は平行磁化状態、つまり低抵抗状態となる。

これに対して、MTJ２３−１が平行磁化状態であるときに、ピン層８２に電圧を印加すると、ピン層８２からフリー層８１に電流が流れてフリー層８１の磁化が反転し、MTJ２３−１は反平行磁化状態、つまり高抵抗状態となる。

このように、MTJ２３−１では、MTJ２３−１に印加する電圧によってMTJ２３−１の抵抗を変化させることができるため、例えば高抵抗状態に対しては「１」、低抵抗状態に対しては「０」を対応させて、MTJ２３−１に情報を記憶させることができる。

なお、MTJ２３−１における場合と同様に、MTJ２３−２およびMTJ２４−２についてもフリー層が制御線２６に接続されており、ピン層がトランジスタ２５に接続されているものとする。同様に、MTJ２４−１もフリー層が制御線２６に接続されており、ピン層がトランジスタ２２に接続されているものとする。

〈半導体装置の動作について〉
次に、半導体装置１１の動作について説明する。

まず、揮発性論理回路２１への情報の書き込みと読み出しについて説明する。

例えば揮発性論理回路２１への情報の書き込み時には、トランジスタ３１およびトランジスタ３４がオンされて、すなわち導通状態とされて記憶ノード３５および記憶ノード３６に情報が書き込まれる。

また、トランジスタ３１およびトランジスタ３４のそれぞれのインバータ３２側とは反対側の端がフローティング状態とされ、トランジスタ３１およびトランジスタ３４がオンされると、記憶ノード３５および記憶ノード３６に保持（記憶）されている情報が読み出される。

続いて揮発性論理回路２１からMTJ２３やMTJ２４への情報のストアについて説明する。なお、ここではMTJ２３への情報のストアについて説明するが、MTJ２４への情報のストアも同様である。

例えば記憶ノード３５がハイレベルであり、記憶ノード３６がローレベルである状態、すなわち、記憶ノード３５に情報として「１」が保持されており、記憶ノード３６に情報として「０」が保持されているとする。このとき、トランジスタ３１およびトランジスタ３４はオフ（非導通状態）とされている。

この場合、まずトランジスタ２２およびトランジスタ２５がオンされるとともに、制御線２６−１がローレベル、つまり「０」とされる。すると、記憶ノード３５はハイレベルであるから、トランジスタ２２からMTJ２３−１を介して制御線２６−１へと電流が流れてMTJ２３−１が高抵抗状態となり、これによりMTJ２３−１に情報「１」が記憶（ストア）される。このとき、記憶ノード３６はローレベルであるので、MTJ２３−２には電流は流れない。

その後、制御線２６−１がハイレベルとされると、制御線２６−１からMTJ２３−２を介してトランジスタ２５へと電流が流れ、MTJ２３−２が低抵抗状態となり、これによりMTJ２３−２に情報「０」が記憶（ストア）される。このとき、記憶ノード３５はハイレベルであるので、MTJ２３−１には電流は流れない。

以上の動作により、記憶ノード３５に保持されていた情報がMTJ２３−１にストアされ、記憶ノード３６に保持されていた情報がMTJ２３−２にストアされたことになる。

なお、記憶ノード３５がローレベルであり記憶ノード３６がハイレベルである状態におけるストア動作も同様であるので、その説明は省略する。

次に、MTJ２３から揮発性論理回路２１への情報のリストア、つまり揮発性論理回路２１の論理復帰について説明する。なお、ここではMTJ２３からの情報のリストアについて説明するが、MTJ２４からの情報のリストアも同様である。

例えばMTJ２３−１に情報「１」が記憶（ストア）されており、MTJ２３−２に情報「０」が記憶されている状態であるとする。

この場合、まずトランジスタ２２およびトランジスタ２５がオンされるとともに、制御線２６−１はローレベル、つまり「０」とされる。また、揮発性論理回路２１に接続された電源の電圧がローレベルからハイレベルとされる。このとき、記憶ノード３５および記憶ノード３６はローレベルとなっているので、インバータ３３から記憶ノード３５へと電流が流れるとともに、インバータ３２から記憶ノード３６へも電流が流れる。

この状態では、MTJ２３−１は高抵抗状態となっているので、記憶ノード３５から制御線２６−１へと流れる電流は小さい。これに対して、MTJ２３−２は低抵抗状態となっているので、記憶ノード３６から制御線２６−１へと流れる電流は大きい。また、MTJ２３−１とMTJ２３−２を流れる電流の差、つまり電気抵抗の差によって、記憶ノード３５の電圧が記憶ノード３６の電圧よりも大きい状態で、それらの記憶ノードの電圧が上昇していく。

すると、インバータ３２の出力がハイレベルからローレベルへと反転する。これにより、記憶ノード３５がハイレベルの状態となり、記憶ノード３６はローレベルの状態となる。すなわち、記憶ノード３５に情報「１」が保持され、かつ記憶ノード３６に情報「０」が保持された状態となって、MTJ２３から揮発性論理回路２１への情報のリストアが完了する。

なお、MTJ２３−１に情報「０」が記憶されており、MTJ２３−２に情報「１」が記憶されている状態におけるリストア動作も同様であるので、その説明は省略する。

以上のように揮発性論理回路２１で保持される情報のストア動作およびリストア動作を行うときには、制御線２６をハイレベルやローレベルに切り替える制御が行われる。

例えば、半導体装置１１では、通常はMTJ２３が使用され、MTJ２３に欠陥等があり、MTJ２３が正常に動作しない場合には、冗長救済が行われ、冗長救済用のMTJ２４が用いられる。したがって、ストア動作時やリストア動作時には、通常は制御線２６−１に対して電圧印加制御が行われ、冗長救済が行われた時に制御線２６−２に対する電圧印加制御が行われる。

以下、選択回路２７による制御線２６への電圧印加制御について説明する。

例えば選択回路２７では、図３に示す制御が行われる。なお、図３では、制御信号IN0、制御信号IN1、および選択信号SELECTの各値の組み合わせに対する制御線２６のレベルが示されている。

また、図３において、「SELECT」は選択信号SELECTを示しており、「OUT0」は制御線２６−１への出力、つまり制御線２６−１のレベルを示しており、「OUT1」は制御線２６−２への出力を示している。また、「IN0」は制御信号IN0を示しており、「IN1」は制御信号IN1を示しており、「Z」はフローティングの状態であることを示している。

選択回路２７では、矢印Ａ１１に示すように選択信号SELECTが０であるとき、つまり選択信号SELECTがローレベルとされているときには、制御信号IN0のレベルがそのまま制御線２６−１のレベルとされ、制御線２６−２はフローティング状態とされる。

これに対して、選択信号SELECTが１であるとき、つまり選択信号SELECTがハイレベルとされているときには、制御信号IN1のレベルがそのまま制御線２６−２のレベルとされ、制御線２６−１はフローティング状態とされる。

ここで、選択信号SELECTの供給には、例えばeFuseが用いられる。すなわち、MTJ２３の冗長救済が必要なく、通常通りMTJ２３を動作させる場合には、eFuseが切られていない状態のままとされる。この場合、選択信号SELECTは０とされる。これに対して、冗長救済を行ってMTJ２４を動作させる場合にはeFuseが切られ、それ以降においては選択信号SELECTは継続して１となる。

例えば、矢印Ａ１２に示すように選択信号SELECTが０とされている場合、インバータ４３からOR回路４８には、反転された選択信号SELECTである「１」が供給されるので、OR回路４８の出力は常に「１」、つまりハイレベルとなる。したがって、トランジスタ４９は常にオフされたままとなる。

また、選択信号SELECTが０とされている場合、AND回路５０には選択信号SELECTとして「０」が供給されるので、AND回路５０の出力は常に「０」、つまりローレベルとなる。したがって、トランジスタ５１は常にオフされたままとなる。

その結果、選択信号SELECTが０である場合には、トランジスタ４９およびトランジスタ５１は常にオフされた状態となり、制御線２６−２はフローティングの状態となる。

さらに、選択信号SELECTが０であり、制御信号IN0が０である場合、OR回路４４には、選択信号SELECTである「０」と、インバータ４１により制御信号IN0を反転して得られた「１」が供給されるので、OR回路４４の出力はハイレベル、つまり「１」となる。したがって、トランジスタ４５はオフされたままの状態となる。

選択信号SELECTが０であり、制御信号IN0が０である場合、AND回路４６には、インバータ４３により選択信号SELECTを反転して得られた「１」と、インバータ４１により制御信号IN0を反転して得られた「１」が供給されるので、AND回路４６の出力はハイレベル、つまり「１」となる。これにより、トランジスタ４７がオンされ、その結果、制御線２６−１がグランドに接続されて、制御線２６−１はローレベル、つまり「０」となる。

これに対して、選択信号SELECTが０であり、制御信号IN0が１である場合、AND回路４６には、インバータ４３により選択信号SELECTを反転して得られた「１」と、インバータ４１により制御信号IN0を反転して得られた「０」が供給されるので、AND回路４６の出力はローレベル、つまり「０」となる。したがって、トランジスタ４７はオフされたままの状態となる。

また、選択信号SELECTが０であり、制御信号IN0が１である場合、OR回路４４には、選択信号SELECTである「０」と、インバータ４１により制御信号IN0を反転して得られた「０」が供給されるので、OR回路４４の出力はローレベル、つまり「０」となる。これにより、トランジスタ４５がオンされ、その結果、制御線２６−１が電源に接続されて、制御線２６−１はハイレベル、つまり「１」となる。

このように、選択信号SELECTが０である場合には、制御信号IN0のレベルがそのまま制御線２６−１のレベルとなり、制御線２６−２はフローティングの状態となる。したがって、半導体装置１１では、制御信号IN0のレベルを変化させることで、MTJ２３を用いたストア動作およびリストア動作を行うことができる。

逆に、矢印Ａ１２に示すように選択信号SELECTが１とされている場合、OR回路４４には、選択信号SELECTとして「１」が供給されるので、OR回路４４の出力は常に「１」、つまりハイレベルとなる。したがって、トランジスタ４５は常にオフされたままとなる。

また、選択信号SELECTが１とされている場合、AND回路４６には、インバータ４３により選択信号SELECTを反転して得られた「０」が供給されるので、AND回路４６の出力は常に「０」、つまりローレベルとなる。したがって、トランジスタ４７は常にオフされたままとなる。

その結果、選択信号SELECTが１である場合には、トランジスタ４５およびトランジスタ４７は常にオフされた状態となり、制御線２６−１はフローティングの状態となる。

さらに、選択信号SELECTが１であり、制御信号IN1が０である場合、OR回路４８には、インバータ４３により選択信号SELECTを反転して得られた「０」と、インバータ４２により制御信号IN1を反転して得られた「１」が供給されるので、OR回路４８の出力はハイレベル、つまり「１」となる。したがって、トランジスタ４９はオフされたままの状態となる。

選択信号SELECTが１であり、制御信号IN1が０である場合、AND回路５０には、選択信号SELECTである「１」と、インバータ４２により制御信号IN1を反転して得られた「１」が供給されるので、AND回路５０の出力はハイレベル、つまり「１」となる。これにより、トランジスタ５１がオンされ、その結果、制御線２６−２がグランドに接続されて、制御線２６−２はローレベル、つまり「０」となる。

これに対して、選択信号SELECTが１であり、制御信号IN1が１である場合、AND回路５０には、選択信号SELECTである「１」と、インバータ４２により制御信号IN1を反転して得られた「０」が供給されるので、AND回路５０の出力はローレベル、つまり「０」となる。したがって、トランジスタ５１はオフされたままの状態となる。

また、選択信号SELECTが１であり、制御信号IN1が１である場合、OR回路４８には、インバータ４３により選択信号SELECTを反転して得られた「０」と、インバータ４２により制御信号IN1を反転して得られた「０」が供給されるので、OR回路４８の出力はローレベル、つまり「０」となる。これにより、トランジスタ４９がオンされ、その結果、制御線２６−２が電源に接続されて、制御線２６−２はハイレベル、つまり「１」となる。

このように、選択信号SELECTが１である場合には、制御信号IN1のレベルがそのまま制御線２６−２のレベルとなり、制御線２６−１はフローティングの状態となる。したがって、半導体装置１１では、制御信号IN1のレベルを変化させることで、MTJ２４を用いたストア動作およびリストア動作を行うことができる。

以上のように、半導体装置１１では、揮発性論理回路２１に接続されるMTJ２３について、さらに冗長救済用のMTJ２４を接続するようにしたので、MTJ２３が不良である場合にも冗長救済によりMTJ２４を用いて揮発性論理回路２１で保持される情報のストア動作およびリストア動作を行うことができる。このように、揮発性論理回路２１に対して情報保持用のMTJ２３を接続するとともに、冗長救済用のMTJ２４も接続することで、半導体装置１１の歩留まりを向上させることができる。

特に、半導体装置１１では、MTJ２４を冗長救済用の素子として設けることで、揮発性論理回路２１やMTJ２３からなる不揮発性論理回路に対して、その不揮発性論理回路と同じ構成の不揮発性論理回路を冗長救済用の回路として実装する場合よりも半導体装置１１のサイズをより小さくすることができる。

また、MTJ２３とMTJ２４とで、それらのMTJのサイズ、例えばMTJの径サイズ（直径）が同じであってもよいし異なっていてもよい。ここで、MTJの径サイズとは、例えば図２に示したMTJ２３−１の図中、横方向の直径、つまりMTJ２３−１におけるフリー層８１とピン層８２とが並ぶ方向とは垂直な方向の幅である。

例えばMTJからなるSTT-MRAMを用いた不揮発性論理回路では、MTJの加工ばらつきによる、STT-MRAMの特性ばらつきへの影響が大きい。具体的には、例えばMTJの径サイズが大きいと書き込み電流が大きくなるので書き込み不良が発生し易くなり、逆にMTJの径サイズが小さくなると情報の保持特性が低下してしまう。

そこで、例えば互いに異なる径サイズのMTJ２３とMTJ２４を半導体装置１１に形成することで、製造後、MTJ２３とMTJ２４のうちの特性のよい方を使用することが可能となる。例えば異なる径サイズでMTJ２３とMTJ２４を形成すれば、ウェハの製造工程でMTJ２３の径サイズにばらつきが生じ、MTJ２３の書き込み不良や保持不良が発生した場合でも、径サイズの異なるMTJ２４により冗長救済を行うことができる可能性が高くなる。これにより、さらに歩留まりを向上させることができる。

なお、以上においては、揮発性論理回路２１の記憶ノードに接続された１つのMTJ２３に対して、冗長救済用の１つのMTJ２４を設ける構成について説明した。しかし、揮発性論理回路２１の記憶ノードに接続された１つのMTJ２３に対して、冗長救済用のMTJ２４を複数設けるようにしてもよい。

そのような場合、１つのMTJ２３に対して設けられた複数の各MTJ２４の径サイズは同じであってもよいし、異なるようにしてもよい。例えば、１つのMTJ２３に対して設けられた複数のMTJ２４のなかには、径サイズがMTJ２３と同じであるMTJ２４と、径サイズがMTJ２３とは異なるMTJ２４とが含まれるようにしてもよい。また、１つのMTJ２３に対して、互いに異なる３種類以上の径サイズのMTJ２４が設けられるようにしてもよい。

さらに、半導体装置１１において、MTJ２３とMTJ２４が同じ配線層に形成されるようにしてもよいし、MTJ２３とMTJ２４とが互いに異なる配線層に形成されるようにしてもよい。

例えばMTJ２３とMTJ２４を同じ配線層に形成する場合には、半導体装置１１の製造コストを低く抑えることができる。また、MTJ２３とMTJ２４とを互いに異なる配線層に形成する場合には、配線層の積層方向にそれらのMTJを並べて配置することができるので、半導体装置１１を小型化することができる。

〈第２の実施の形態〉
〈回路面積の増大について〉
ところで、スマートフォンを始めとしたモバイル製品やウェアラブル製品では、電力消費を如何に抑えるかが重要である。これらの製品を制御するプロセッサ等のLSI(Large-Scale Integration)も、大きな電力消費の一因となっている。

そこで、LSIの消費電力を抑えるひとつの手段として、PG（パワーゲーティング）と呼ばれる手法がある。PGとして、LSIの回路ブロックのうちの動作していないブロックへの電源供給を停止することで、電力の消費を抑える手法が知られている。

また、LSIの消費電力を抑えるには、より粒度の小さい単位、すなわちより小さいブロック単位で、かつより短い時間単位での電源供給制御が有効であり、そのようなPG手法として、一対の不揮発性素子を用いたフリップフロップレベルで実行可能な手法も提案されている。例えば不揮発性素子を用いる例として、強誘電体材料を用いるものや、抵抗変化素子を用いるもの、MRAM等の磁性材料を用いる例もある。

さらに、不揮発性素子として、MTJを用いた回路構成とする技術も提案されている（例えば国際公開第2009/028298号参照）。この提案では、SRAM回路構成、またはフリップフロップ回路構成に対してNVPG回路が付加された構成とされている。

しかしながら、磁性体から構成されるMTJは耐熱性が低いため、Cu配線で構成されるBEOL(Back End Of Line)のプロセス、すなわち配線形成工程のサーマルバジェットを回避する構造をとる必要があり、通常、MTJは最上層付近の配線上に形成される。

したがって、トランジスタとMTJとを電気的に接続するには、トランジスタのコンタクトから上層配線層までビアと配線により配線を引き上げる必要がある。ところが、そのような構造とすると、配線引き上げのためのビアと配線の部分に他の配線を通すことができなくなり、配線の引き回しによって、回路面積が増大してしまう。

例えば図４に示すように、SRAMに対してトランジスタを介してMTJを追加した構成について考える。

図４では、領域Ｒ１１はSRAMのセルの領域を示しており、領域Ｒ１１内には、SRAMを構成するトランジスタ１１１乃至トランジスタ１１６が設けられている。

ここで、トランジスタ１１１、トランジスタ１１３、トランジスタ１１５、およびトランジスタ１１６はnMOSトランジスタとなっており、トランジスタ１１２およびトランジスタ１１４はpMOSトランジスタとなっている。また、トランジスタ１１１およびトランジスタ１１２からなるインバータと、トランジスタ１１３およびトランジスタ１１４からなるインバータとから、双安定回路が構成されている。

さらに、領域Ｒ１１内では、トランジスタ１１３およびトランジスタ１１６に対して、トランジスタ１１７およびコンタクト１１８を介してMTJ１１９が接続されている。同様に、トランジスタ１１１およびトランジスタ１１５に対して、トランジスタ１２０およびコンタクト１２１を介してMTJ１２３が接続されている。

このようなレイアウトとされた場合、例えば図５の矢印Ａ２１に示すようにビア１５１と配線１５２とを交互に積層して得られる単純スタックビアによって、図４に示したコンタクト１１８とMTJ１１９とを電気的に接続することが考えられる。

また、場合によっては単純スタックビアを設けることができないこともある。そのような場合には、例えば矢印Ａ２２に示すようにビア１５３、配線１５４、ビア１５５、および図示せぬ他の配線を順番に積層して得られるスタックビアによって、図４に示したコンタクト１１８とMTJ１１９とを電気的に接続することになる。

矢印Ａ２２に示すスタックビアでは配線間に設けられるビアが、ビア１５３の位置と、ビア１５５の位置とに交互に配置されることになる。

このようにスタックビアによりSRAMの双安定回路とMTJ１１９とを接続する場合には、スタックビアの部分と、その周囲の部分には他の配線を設けることができなくなってしまう。具体的には、単純スタックビアを用いる場合には、例えば図６に示すようにビア１５１近傍の領域Ｒ１２の部分には配線を設けることができない。なお、図６において図４または図５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図６では、コンタクト１１８の図中、手前側にビア１５１と配線１５２とからなる単純スタックビアが設けられているため、その周囲の領域Ｒ１２には、他の配線を設けることができない。同様に、コンタクト１２１の図中、手前側にビアと配線とからなる単純スタックビアが設けられているため、その周囲の領域Ｒ１３には、他の配線を設けることができない。

より具体的には、例えば図７に示すように所定の基板１８１の主面側、つまり表面側にトランジスタ１１７が設けられ、トランジスタ１１７が設けられた層よりもさらに上層にMTJ１１９が設けられているとする。なお、図７において図４における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図７は、図４に示したトランジスタ１１７近傍部分の断面図を示している。

この例では、基板１８１の主面側に設けられたトランジスタ１１７の拡散領域にコンタクト１１８が接続されている。また、コンタクト１１８には、配線１８２−１乃至配線１８２−５と、ビア１８３−１乃至ビア１８３−４とからなるスタックビアを介してMTJ１１９が接続されている。

なお、以下、配線１８２−１乃至配線１８２−５を特に区別する必要のない場合、単に配線１８２とも称し、ビア１８３−１乃至ビア１８３−４を特に区別する必要のない場合、単にビア１８３とも称することとする。

この例では、スタックビアは、配線１８２とビア１８３とを交互に積層することにより構成されており、コンタクト１１８とスタックビアによって、トランジスタ１１７との接続部分がより上の層まで引き上げられている。したがって、コンタクト１１８とMTJ１１９との間にある層のスタックビアの部分には他の配線を設けることができない。

以上のように、SRAM等の揮発性回路にトランジスタを介してMTJを接続してNVPGを行う場合、MTJの耐熱性が低いことからMTJを最上層付近の配線層に設ける必要があった。この場合、例えば図６に示したようにスタックビアによりSRAMの双安定回路とMTJとを接続すると、セルの領域Ｒ１１内の一部の領域がスタックビアのために使用されてしまうため、セルの領域Ｒ１１の面積が増加してしまう。特に、図５の矢印Ａ２２に示した構造のスタックビアを用いる場合には、単純スタックビアを用いる場合よりもさらにセルの領域Ｒ１１の面積が増加してしまう。

そこで、本技術では、NVPGを行う場合であっても、より小型化な半導体装置を得ることができるようにした。

〈半導体装置の構成例〉
以下、本技術について、より具体的に説明する。

例えば本技術を適用した半導体装置は、図８に示すように構成される。

図８に示す半導体装置２１１は、揮発性論理回路２２１、接続ゲート２２２、および不揮発性素子２２３を有している。

揮発性論理回路２２１は、例えばSRAMのセルやフリップフロップ回路などからなり、PGの対象となる揮発性の記憶素子である。揮発性論理回路２２１としてのSRAMのセルやフリップフロップ回路を構成する双安定回路の記憶ノードには、接続ゲート２２２を介して不揮発性素子２２３が接続されている。

接続ゲート２２２は、例えばトランジスタからなり、外部からの制御に応じてオンまたはオフすることで、揮発性論理回路２２１と不揮発性素子２２３とを電気的に接続したり、揮発性論理回路２２１と不揮発性素子２２３とを電気的に切り離したりする。

不揮発性素子２２３は、例えば電流書き込み型のMTJやReRAM(Resistance Random Access Memory)素子（抵抗可変型メモリ）などからなり、揮発性論理回路２２１の記憶ノードに保持されている情報をストアしたり、ストアした情報を揮発性論理回路２２１の記憶ノードにリストアしたりする。

半導体装置２１１は、このような揮発性論理回路２２１、接続ゲート２２２、および不揮発性素子２２３からなり、NVPGの対象となる不揮発性の論理回路を１または複数有している。

次に、半導体装置２１１のより具体的な構成例について説明する。

例えば半導体装置２１１は、より具体的には図９に示す構成とされる。

図９に示す半導体装置２１１は、トランジスタ２５１、インバータ２５２、インバータ２５３、トランジスタ２５４、選択トランジスタ２５５、MTJ２５６、選択トランジスタ２５７、およびMTJ２５８を有している。

この例では、トランジスタ２５１乃至トランジスタ２５４からなるSRAMのセルが揮発性論理回路２２１に対応しており、選択トランジスタ２５５および選択トランジスタ２５７が接続ゲート２２２に対応している。また、MTJ２５６およびMTJ２５８が不揮発性素子２２３に対応している。

半導体装置２１１では、トランジスタ２５１およびトランジスタ２５４のそれぞれのゲート電極には、それらのトランジスタを制御するワードラインである制御線２５９が接続されている。また、MTJ２５６の選択トランジスタ２５５が接続されている側の端と反対側の端、およびMTJ２５８の選択トランジスタ２５７が接続されている側の端と反対側の端には、それらのMTJを制御するための制御線２６０が接続されている。

ここで、MTJ２５６およびMTJ２５８の制御線２６０側の端がフリー層となっており、MTJ２５６およびMTJ２５８の制御線２６０側とは反対側の端がピン層となっている。

半導体装置２１１では、MTJ２５６と記憶ノード２６１とが選択トランジスタ２５５がオンすることにより電気的に接続され、MTJ２５８と記憶ノード２６２とが選択トランジスタ２５７がオンすることにより電気的に接続される。

さらに、半導体装置２１１では、インバータ２５２およびインバータ２５３から双安定回路が構成されており、トランジスタ２５１、インバータ２５２の入力端子、インバータ２５３の出力端子、および選択トランジスタ２５５が接続された部分が記憶ノード２６１となっている。また、トランジスタ２５４、インバータ２５２の出力端子、インバータ２５３の入力端子、および選択トランジスタ２５７が接続された部分が記憶ノード２６２となっている。

これらのトランジスタ２５１乃至MTJ２５８は、図１に示したトランジスタ３１、インバータ３２、インバータ３３、トランジスタ３４、トランジスタ２２、MTJ２３−１、トランジスタ２５、およびMTJ２３−２に対応する。

また、記憶ノード２６１および記憶ノード２６２は、図１の記憶ノード３５および記憶ノード３６に対応し、制御線２６０は図１の制御線２６−１に対応する。

半導体装置２１１では、ストア時には記憶ノード２６１に保持されている情報が選択トランジスタ２５５を介してMTJ２５６にストアされるとともに、記憶ノード２６２に保持されている情報が選択トランジスタ２５７を介してMTJ２５８にストアされる。

さらにリストア時には、MTJ２５６に保持されている情報が選択トランジスタ２５５を介して記憶ノード２６１にリストアされ、MTJ２５８に保持されている情報が選択トランジスタ２５７を介して記憶ノード２６２にリストアされる。

なお、半導体装置２１１の構成と動作は、図１に示した半導体装置１１の構成と動作と同様であるため、その詳細な説明は省略する。

〈トランジスタのレイアウト例〉
また、図９に示した半導体装置２１１の各トランジスタは、例えば図１０に示すレイアウトで配置されている。なお、図１０において図９における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図１０は、半導体装置２１１を構成する半導体基板の主面側に設けられた各トランジスタの配置を示している。

この例では、SRAMのセルの領域Ｒ１４内に、半導体装置２１１を構成する各トランジスタおよびMTJが配置されている。特に、半導体基板の主面側には、トランジスタ２５１、トランジスタ２９１、トランジスタ２９２、選択トランジスタ２５７、選択トランジスタ２５５、トランジスタ２９３、トランジスタ２９４、およびトランジスタ２５４が配置されている。

ここで、トランジスタ２５１、トランジスタ２９２、選択トランジスタ２５７、選択トランジスタ２５５、トランジスタ２９３、およびトランジスタ２５４はnMOSトランジスタとなっており、トランジスタ２９１およびトランジスタ２９４はpMOSトランジスタとなっている。

したがって、半導体基板におけるトランジスタ２５１、トランジスタ２９３、および選択トランジスタ２５５が設けられている部分はpウェルの領域となっており、半導体基板におけるトランジスタ２９１およびトランジスタ２９４が設けられている部分はnウェルの領域となっている。同様に半導体基板におけるトランジスタ２９２、トランジスタ２５４、および選択トランジスタ２５７が設けられている部分はpウェルの領域となっている。

半導体装置２１１では、トランジスタ２９１およびトランジスタ２９２によって図９に示したインバータ２５２が構成されており、トランジスタ２９３およびトランジスタ２９４によって図９に示したインバータ２５３が構成されている。

トランジスタ２５１は、ゲート電極３０１−１と、ソース領域またはドレイン領域となる拡散領域３０２−１および拡散領域３０３−１とを有している。

また、トランジスタ２９３は、ゲート電極３０１−２と、ソース領域またはドレイン領域となる拡散領域３０２−２および拡散領域３０３−２とを有しており、拡散領域３０３−２はトランジスタ２５１の拡散領域３０２−１に接続されている。

選択トランジスタ２５５は、ゲート電極３０１−３と、ソース領域またはドレイン領域となる拡散領域３０２−３および拡散領域３０３−３とを有しており、拡散領域３０３−３はトランジスタ２５１の拡散領域３０２−１およびトランジスタ２９３の拡散領域３０３−２に接続されている。

また、選択トランジスタ２５５の拡散領域３０２−３には、半導体基板の主面（表面）側と裏面側とを接続するコンタクト３０４が接続されている。このコンタクト３０４によって、半導体基板の主面側に設けられた選択トランジスタ２５５と、半導体基板の裏面側に設けられたMTJ２５６とが接続されている。ここでコンタクト３０４とMTJ２５６とを接続する配線３０５、およびMTJ２５６に接続された制御線２６０は、半導体基板の裏面側に設けられている。

トランジスタ２９４はゲート電極３０１−４と、ソース領域またはドレイン領域となる拡散領域３０２−４および拡散領域３０３−４とを有している。同様にトランジスタ２９１はゲート電極３０１−５と、ソース領域またはドレイン領域となる拡散領域３０２−５および拡散領域３０３−５とを有している。

この例では、トランジスタ２９４の拡散領域３０３−４およびトランジスタ２９１のゲート電極３０１−５は、配線によってトランジスタ２５１の拡散領域３０２−１およびトランジスタ２９３の拡散領域３０３−２に接続されている。また、トランジスタ２９４のゲート電極３０１−４、およびトランジスタ２９１の拡散領域３０２−５が配線により接続されている。

トランジスタ２９２はゲート電極３０１−６と、ソース領域またはドレイン領域となる拡散領域３０２−６および拡散領域３０３−６とを有している。トランジスタ２５４はゲート電極３０１−７と、ソース領域またはドレイン領域となる拡散領域３０２−７および拡散領域３０３−７とを有している。

さらに、選択トランジスタ２５７はゲート電極３０１−８と、ソース領域またはドレイン領域となる拡散領域３０２−８および拡散領域３０３−８とを有している。

トランジスタ２９２の拡散領域３０２−６、トランジスタ２５４の拡散領域３０３−７、および選択トランジスタ２５７の拡散領域３０２−８は、配線によりトランジスタ２９１の拡散領域３０２−５に接続されている。

また、選択トランジスタ２５７の拡散領域３０３−８には、半導体基板の主面（表面）側と裏面側とを電気的に接続するコンタクト３０６が接続されている。このコンタクト３０６によって、半導体基板の主面側に設けられた選択トランジスタ２５７と、半導体基板の裏面側に設けられたMTJ２５８とが接続されている。ここでコンタクト３０６とMTJ２５８とを接続する配線３０７、およびMTJ２５８に接続された制御線２６０は、半導体基板の裏面側に設けられている。

これに対して、トランジスタ２５１の拡散領域３０３−１に接続された配線や、トランジスタ２５４の拡散領域３０２−７に接続された配線は、半導体基板の主面側の配線層に配置されている。

なお、以下、ゲート電極３０１−１乃至ゲート電極３０１−８を特に区別する必要のない場合、単にゲート電極３０１とも称する。また、拡散領域３０２−１乃至拡散領域３０２−８を特に区別する必要のない場合、単に拡散領域３０２とも称し、拡散領域３０３−１乃至拡散領域３０３−８を特に区別する必要のない場合、単に拡散領域３０３とも称することとする。

半導体装置２１１では、各トランジスタのゲート電極３０１が平行となるように、かつ直線状に並ぶように配置されている。

すなわち、例えばトランジスタ２５１、トランジスタ２９１、トランジスタ２９２、および選択トランジスタ２５７の各ゲート電極３０１が図中、横方向を向くように、かつそれらのゲート電極３０１が１つの直線上に並ぶようにトランジスタが配置されている。この例では、ゲート電極３０１の長手方向が図中、横方向となるように、つまりトランジスタの拡散領域３０２と拡散領域３０３とが図中、縦方向に並ぶように、各トランジスタが配置されている。換言すれば、各トランジスタのゲート電極３０１が平行となるように、トランジスタが配置されている。

同様に、トランジスタ２５４、トランジスタ２９４、トランジスタ２９３、および選択トランジスタ２５５の各ゲート電極３０１が図中、横方向を向くように、かつそれらのゲート電極３０１が１つの直線上に並ぶようにトランジスタが配置されている。半導体装置２１１では、各トランジスタのゲート電極３０１が平行となるように、つまり各トランジスタのゲート電極３０１が同じ方向を向くように配置されている。

また、各トランジスタが配置されている領域内において、２つの選択トランジスタ２５５および選択トランジスタ２５７が互いに対角する位置に配置されている。この例では、選択トランジスタ２５５は図中、左下の位置に配置されており、選択トランジスタ２５７は図中、右上の位置に配置されている。

すなわち、選択トランジスタ２５５と選択トランジスタ２５７は、トランジスタ２５１、トランジスタ２９１乃至トランジスタ２９４、およびトランジスタ２５４が設けられた領域に隣接する、互いに対角する位置に配置されている。

このように、トランジスタのゲート電極３０１が直線状に並ぶように各トランジスタを配置（レイアウト）することにより、半導体装置２１１の製造時、特にトランジスタ形成時の加工を容易に行うことができるようになる。さらに各トランジスタが配置される部分の面積を低減させることもでき、半導体装置２１１の小型化を図ることができる。

さらに、上述したように半導体装置２１１では、各トランジスタは半導体装置２１１を構成する半導体基板の主面側に形成されているのに対し、MTJ２５６およびMTJ２５８は半導体基板の裏面側に形成されている。

具体的には、MTJ２５８部分における半導体装置２１１の断面は、例えば図１１に示すようになる。なお、図１１において図１０における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図１１に示す半導体装置２１１では、支持基板３３１の上に多層配線形成部３３２、層間絶縁層３３３、層間絶縁層３３４、および半導体基板３３５が順に積層されている。

この例では、半導体基板３３５の表面である主面３３６側には選択トランジスタ２５７が設けられ、半導体基板３３５の主面３３６とは反対側にある裏面３３７には絶縁層３３８を介してMTJ２５８が設けられている。

半導体基板３３５は、半導体層３３９と、pウェルやnウェルからなる半導体層３４０とからなり、それらの半導体層部分には例えば選択トランジスタ２５７が設けられた領域を囲むように、STI(Shallow Trench Isolation)により形成された素子分離層３４１が設けられている。素子分離層３４１は、例えば酸化シリコン膜（SiO₂）からなる絶縁膜である。

また、半導体基板３３５の半導体層３３９における拡散領域３０３−８に隣接する部分には、半導体基板３３５および絶縁層３３８を貫通するコンタクト３０６が設けられている。このコンタクト３０６は、例えばCu（銅）、W（タングステン）などのメタル（金属）から形成され、その周囲が絶縁膜３４２により覆われている。

半導体基板３３５の主面３３６側には選択トランジスタ２５７が形成されている。すなわち、半導体基板３３５の主面３３６側には選択トランジスタ２５７のゲート電極３０１−８が形成されており、選択トランジスタ２５７の拡散領域３０２−８および拡散領域３０３−８は、半導体基板３３５の半導体層３３９に形成されている。

また、拡散領域３０３−８はコンタクト３０６に接続されており、拡散領域３０２−８は層間絶縁層３３３内に設けられたコンタクト３４３に接続されており、コンタクト３４３は層間絶縁層３３３を貫通し、多層配線形成部３３２内の配線に接続されている。拡散領域３０２−８に接続されたコンタクト３４３や、多層配線形成部３３２内の配線が記憶ノード２６２に対応する。

多層配線形成部３３２は複数の層からなり、それらの層は層間絶縁層３３３側から順に配線層M1、配線層V1、配線層M2、配線層V2、配線層M3、配線層V3、配線層M4、配線層V4、および配線層M5となっている。

配線層M1乃至配線層M5のそれぞれには、Cuなどからなる配線３４４−１乃至配線３４４−５のそれぞれが形成されており、配線層V1乃至配線層V4のそれぞれには、それらの配線層を貫通するビア３４５−１乃至ビア３４５−４のそれぞれが形成されている。

なお、以下、配線３４４−１乃至配線３４４−５を特に区別する必要のない場合、単に配線３４４とも称し、ビア３４５−１乃至ビア３４５−４を特に区別する必要のない場合、単にビア３４５とも称することとする。

多層配線形成部３３２では、配線層M1から配線層M5まで、これらの配線３４４およびビア３４５が交互に積層されており、配線層M1の配線３４４−１はコンタクト３４３に接続されている。

また、半導体基板３３５の裏面３３７側に設けられた絶縁層３３８における、半導体基板３３５側とは反対側の面には配線３０７が形成されている。配線３０７の一方の端にはコンタクト３０６が接続されており、配線３０７の他方の端にはMTJ２５８が接続されている。さらに、MTJ２５８には制御線２６０が接続されている。

以上のように半導体装置２１１では、半導体基板３３５の主面３３６側に選択トランジスタ２５７等の各種のトランジスタと配線とが形成され、半導体基板３３５の裏面３３７側にMTJ２５８およびMTJ２５６と、制御線２６０とが形成されている。

すなわち、不揮発性素子２２３であるMTJ２５８やMTJ２５６が、半導体基板３３５におけるトランジスタが形成された主面３３６側から、コンタクト３０６等によって半導体基板３３５における主面３３６とは反対の裏面３３７側に引き出されている。

例えば、この例では選択トランジスタ２５７とMTJ２５８とが、半導体基板３３５を貫通するコンタクト３０６および、半導体基板３３５の裏面３３７側に形成された配線３０７を介して電気的に接続されている。

このような構成とすることにより、半導体装置２１１の製造プロセスの略最終工程でMTJ２５８等のMTJを形成することができるようになる。その結果、多層配線形成部３３２等での多層配線形成のプロセス中におけるMTJへの温度付加を低減させることができ、MTJの特性劣化を防止することができる。これにより半導体装置２１１の歩留まりも向上させることができる。

さらに、MTJ２５８等のMTJを半導体基板３３５の裏面３３７側に配置することで、半導体基板３３５の主面３３６側において通常の回路を構成する配線を自由に引き回すことができ、回路面積の増加を抑制することができる。

例えばMTJ２５８を多層配線形成部３３２に形成しようとすると、領域Ｒ２１部分にはMTJ２５８自体や、MTJ２５８と拡散領域３０３−８を接続するスタックビアが形成されることになるため、この領域Ｒ２１の部分には他の配線を設けることができなくなる。そうすると、領域Ｒ２１の分だけ半導体装置２１１が大きくなってしまう。

これに対して、半導体装置２１１では、MTJ２５８等を半導体基板３３５の裏面３３７側に配置するようにしたので、領域Ｒ２１の部分に任意の配線を設けることができ、半導体装置２１１の小型化を図ることができる。つまり、より小型な半導体装置２１１を得ることができる。

〈半導体装置の製造プロセスフローについて〉
続いて、図１２乃至図１９を参照して、以上において説明した半導体装置２１１の製造プロセスフローについて説明する。なお、図１２乃至図１９において、図１０または図１１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

まず、半導体基板３３５の主面３３６側にトランジスタ２５１、トランジスタ２９１、トランジスタ２９２、選択トランジスタ２５７、選択トランジスタ２５５、トランジスタ２９３、トランジスタ２９４、およびトランジスタ２５４が設けられている状態で、図１２に示すように層間絶縁層３３３にコンタクトが形成される。

図１２に示す例では、コンタクト３７１−１乃至コンタクト３７１−１６と、コンタクト３４３とが形成されている。例えば、コンタクト３４３は、選択トランジスタ２５７の拡散領域３０２−８上に形成される。また、例えばコンタクト３７１−１３は、トランジスタ２９２の拡散領域３０２−６と、トランジスタ２５４の拡散領域３０３−７との接続部分に形成される。

なお、この状態では、まだMTJ２５８やMTJ２５６、コンタクト３０６などは形成されていない。

以下、コンタクト３７１−１乃至コンタクト３７１−１６を特に区別する必要のない場合、単にコンタクト３７１とも称することとする。

続いて、例えば図１３に示すように、配線層M1におけるコンタクト３７１やコンタクト３４３の部分に、配線４０１−１乃至配線４０１−１４が形成される。

例えば、この例では、図１２に示したコンタクト３７１−１０、コンタクト３７１−１１、およびコンタクト３７１−１３を接続する配線４０１−９が形成されている。

また、コンタクト３７１−１６の部分に配線４０１−１４が形成されている。半導体装置２１１では、半導体基板３３５の主面３３６側にMTJ２５８が形成されないので、コンタクト３７１−１６近傍の部分等に自由に配線を配置することができる。

なお、以下、配線４０１−１乃至配線４０１−１４を特に区別する必要のない場合、単に配線４０１とも称することとする。図１３に示す配線４０１−１３は、例えば図１１に示した配線３４４−１に対応する。

その後、図１４に示すように配線層V1における配線４０１の部分にビア４２１−１乃至ビア４２１−１４が形成される。例えばビア４２１−１３が、図１１のビア３４５−１に対応する。なお、以下、ビア４２１−１乃至ビア４２１−１４を特に区別する必要のない場合、単にビア４２１とも称することとする。

このようにして配線層V1にビア４２１が形成されると、図１５に示すように配線層M2におけるビア４２１の部分に、配線４５１−１乃至配線４５１−１２が形成される。

例えば、この例では図１４に示したビア４２１−９およびビア４２１−１３を接続する配線４５１−１１が形成されている。この配線４５１−１１により、トランジスタ２９２、トランジスタ２５４、および選択トランジスタ２５７が接続されることになる。したがって、ビア４２１−９や配線４５１−１１の部分が、図９に示した記憶ノード２６２に対応する部分となる。この配線４５１−１１は、例えば図１１に示した配線３４４−２に対応する。

なお、以下、配線４５１−１乃至配線４５１−１２を特に区別する必要のない場合、単に配線４５１とも称する。

次に、図１６に示すように配線層V2における配線４５１の部分にビア４８１−１乃至ビア４８１−１０が形成される。なお、以下、ビア４８１−１乃至ビア４８１−１０を特に区別する必要のない場合、単にビア４８１とも称する。

さらに、図１７に示すように配線層M3におけるビア４８１の部分に、配線５１１−１乃至配線５１１−９が形成される。

例えば、この例では図１６に示したビア４８１−３およびビア４８１−９を接続する配線５１１−５が形成されている。なお、以下、配線５１１−１乃至配線５１１−９を特に区別する必要のない場合、単に配線５１１とも称することとする。

続いて、図１８に示すように配線層V3における配線５１１の部分にビア５４１−１乃至ビア５４１−８が形成される。以下、ビア５４１−１乃至ビア５４１−８を特に区別する必要のない場合、単にビア５４１とも称することとする。

さらに図１９に示すように配線層M4におけるビア５４１の部分に、配線５７１−１乃至配線５７１−７が形成される。

この例では、例えば配線５７１−１は、選択トランジスタ２５５のゲート電極３０１−３に電気的に接続され、選択トランジスタ２５５の制御用の配線とされる。同様に配線５７１−７は、選択トランジスタ２５７のゲート電極３０１−８に電気的に接続され、選択トランジスタ２５７の制御用の配線とされる。

また、例えば配線５７１−２および配線５７１−６はグランドに接続される配線とされ、配線５７１−４は電源に接続される配線とされる。さらに、例えば配線５７１−３は、トランジスタ２５１の情報入力用に用いられる拡散領域３０３−１に接続され、配線５７１−５は、トランジスタ２５４の情報入力用に用いられる拡散領域３０２−７に接続される。

なお、以下、配線５７１−１乃至配線５７１−７を特に区別する必要のない場合、単に配線５７１と称する。

このようにして半導体装置２１１が配線層M4まで形成されると、その後、例えば配線層V4および配線層M5が形成され、さらに多層配線形成部３３２に支持基板３３１が接合される。そして例えばコンタクト３０６や配線３０７が形成されて、MTJ２５８やMTJ２５６が形成され、さらに制御線２６０が形成されて半導体装置２１１とされる。

〈第２の実施の形態の変形例１〉
〈ダミー用のMTJの配置について〉
また、以上においては、SRAMのセルの領域Ｒ１４内の半導体基板３３５における裏面３３７側にMTJ２５６およびMTJ２５８が配置されると説明したが、これらのMTJ２５６およびMTJ２５８だけでなく、ダミー用の複数のMTJも配置されるようにしてもよい。

そのような場合、SRAMのセルの領域Ｒ１４内の絶縁層３３８の表面には、例えば図２０に示すように複数のMTJが水平方向および垂直方向に規則的に配置される。なお、図２０において図１０における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図２０は、絶縁層３３８の表面を半導体基板３３５と垂直な方向から見た図である。すなわち、図１１に示した絶縁層３３８を、図１１中、上から下方向に見たときの図である。なお、領域Ｒ１４内の半導体基板３３５における主面３３６側には、図１０に示した配置で各トランジスタが配置されている。

図２０に示す例では、領域Ｒ１４内には、半導体装置２１１の動作に必要となるMTJ２５６およびMTJ２５８と、半導体装置２１１の動作には必要のないダミー用のMTJ６０１−１乃至MTJ６０１−２６が、図中、縦方向および横方向に規則的に配置されている。すなわち、領域Ｒ１４内全体にまんべんなくMTJが配置されている。

なお、以下、MTJ６０１−１乃至MTJ６０１−２６を特に区別する必要のない場合、単にMTJ６０１とも称することとする。

このように実際に必要となるMTJ２５６やMTJ２５８だけでなく、MTJ６０１も同一層上に形成することで、局所的にMTJが配置される場合よりもMTJの形成時に加工ばらつきを低減させることができ、MTJ２５６やMTJ２５８の特性を向上させることができる。

このとき、例えば図２１に示すように、いくつかのMTJ６０１に制御線２６０とは異なる他の制御線を接続し、各MTJ６０１を選択トランジスタ２５５や選択トランジスタ２５７に接続することで、それらのMTJ６０１をMTJ２５６やMTJ２５８の冗長救済用のMTJとしても用いることができる。なお、図２１において図２０における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

この例では、図中、縦方向に並ぶMTJ６０１に対して配線６１１−１乃至配線６１１−５が設けられている。具体的には、例えばMTJ６０１−４乃至MTJ６０１−７に対して配線６１１−１が設けられている。

このとき、例えば配線６１１−１とMTJ６０１−４を電気的に接続するとともにMTJ６０１−４を選択トランジスタ２５５に接続するようにする。さらに制御線２６０と配線６１１−１とに図１に示した選択回路２７と同様の回路を接続することで、MTJ６０１−４をMTJ２５６の冗長救済用のMTJとして用いることができる。

なお、この場合、MTJ６０１−５乃至MTJ６０１−７は、必要に応じて配線６１１−１に電気的に接続されるようにしたり、電気的に接続されないようにしたりすればよい。

〈第２の実施の形態の変形例２〉
〈トランジスタのレイアウト例〉
なお、図１１に示した例では、選択トランジスタ２５７の拡散領域３０３−８に直接コンタクト３０６を接続してMTJ２５８を裏面３３７側の層に引き出す例について説明した。しかし、その他、例えば配線層M1の配線に接続され、素子分離層３４１を貫通するコンタクトを形成し、MTJ２５８を裏面３３７側の層に引き出すようにしてもよい。

そのような場合、半導体装置２１１の各トランジスタやMTJの配置と接続関係は、例えば図２２に示す配置および接続関係とされる。なお、図２２において図１０における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図２２に示す各トランジスタおよびMTJの配置は、図１０に示した各トランジスタおよびMTJの配置と同じ配置となっている。図２２に示す例と、図１０に示す例とでは、選択トランジスタとMTJとの接続のみが異なっており、他の部分は同じとなっている。

すなわち、図２２に示す例では、半導体装置２１１において、選択トランジスタ２５５の拡散領域３０２−３には、コンタクト６４１が接続されており、コンタクト６４１には配線層M1に設けられた配線６４２が接続されている。また、配線６４２には、半導体基板３３５を貫通するコンタクトを介して配線６４３が接続されており、この配線６４３の端にMTJ２５６が接続されている。ここで、配線６４３は、半導体基板３３５の裏面３３７側に設けられた配線となっている。

同様に、選択トランジスタ２５７の拡散領域３０３−８には、コンタクト６４４が接続されており、コンタクト６４４には配線層M1に設けられた配線６４５が接続されている。また、配線６４５には、半導体基板３３５を貫通するコンタクトを介して配線６４６が接続されており、この配線６４６の端にMTJ２５８が接続されている。ここで、配線６４６は、半導体基板３３５の裏面３３７側に設けられた配線となっている。

より具体的には、図２２に示す半導体装置２１１の選択トランジスタ２５７およびMTJ２５８の近傍の断面は、例えば図２３に示すようになっている。なお、図２３において図１１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

この例では、層間絶縁層３３３には、選択トランジスタ２５７の拡散領域３０３−８と、配線層M1に設けられた配線６４５とを接続するコンタクト６４４が形成されている。すなわち、コンタクト６４４の半導体基板３３５側の端は拡散領域３０３−８に接続されており、コンタクト６４４の配線層M1側の端は配線６４５に接続されている。

さらに、配線６４５には、例えばCuやWなどのメタルから形成され、層間絶縁層３３３、層間絶縁層３３４、半導体基板３３５、および絶縁層３３８を貫通するコンタクト６７１が設けられている。このコンタクト６７１は、半導体基板３３５の部分においては素子分離層３４１に囲まれる（覆われる）位置に形成されている。つまり、半導体基板３３５の部分においては、コンタクト６７１が素子分離層３４１部分を貫通するようになされている。また、素子分離層３４１のコンタクト６７１が設けられた部分の図中、上側には絶縁層３３８が隣接して設けられている。

半導体基板３３５の裏面３３７側に設けられた絶縁層３３８における、半導体基板３３５側とは反対側の面には配線６４６が形成されている。そして、コンタクト６７１の絶縁層３３８側の端は配線６４６に接続され、コンタクト６７１の配線層M1側の端は配線６４５に接続されている。

さらに配線６４６におけるコンタクト６７１が接続された側とは反対側の端にはMTJ２５８が接続されている。さらに、MTJ２５８には制御線２６０が接続されている。

したがって、この例では、MTJ２５８は、配線６４６、コンタクト６７１、配線６４５、およびコンタクト６４４を介して選択トランジスタ２５７の拡散領域３０３−８に接続されている。

以上のような構成とすることでも配線やコンタクト等を用いて、MTJ２５６やMTJ２５８を半導体基板３３５の裏面３３７側に引き出すことができる。したがって、半導体装置２１１の製造プロセスの略最終工程でMTJを形成することができるので、多層配線形成のプロセス中におけるMTJへの温度付加を低減させることができ、その結果、MTJの特性劣化を防止することができる。

さらに、MTJ２５８等のMTJを半導体基板３３５の裏面３３７側に配置することで、半導体基板３３５の主面３３６側において通常の回路を構成する配線を自由に引き回すことができ、回路面積の増加を抑制することができる。具体的には、半導体装置２１１では、MTJ２５８等を半導体基板３３５の裏面３３７側に配置するようにしたので、領域Ｒ３１の部分に任意の配線を設けることができ、半導体装置２１１の小型化を図ることができる。つまり、より小型な半導体装置２１１を得ることができる。

〈第２の実施の形態の変形例３〉
〈トランジスタのレイアウト例〉
また、半導体装置２１１に複数の揮発性論理回路２２１が設けられる場合、それらの揮発性論理回路２２１を構成するトランジスタの配置を、例えば図２４に示す配置とすることもできる。なお、図２４において、図１０における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図２４では、領域Ｒ４１内に１つの揮発性論理回路２２１を構成するトランジスタ２５１、トランジスタ２９１乃至トランジスタ２９４、およびトランジスタ２５４が配置されている。領域Ｒ４１内の各トランジスタの配置は、図１０に示したトランジスタの配置と同じ配置となっている。

また、領域Ｒ４１に隣接する領域Ｒ４２内には、他の１つの揮発性論理回路２２１を構成するトランジスタ７０１乃至トランジスタ７０６が配置されている。これらのトランジスタ７０１乃至トランジスタ７０６は、それぞれトランジスタ２５１、トランジスタ２９１乃至トランジスタ２９４、およびトランジスタ２５４のそれぞれに対応している。

すなわち、トランジスタ７０１乃至トランジスタ７０６のゲート電極が図中、横方向を向くように、それらのトランジスタが領域Ｒ４２内に配置され、領域Ｒ４２に対して、領域Ｒ４２内のトランジスタのゲート電極が並ぶ方向とは垂直な方向に領域Ｒ４１が配置されている。

この例では互いに隣接して並ぶ領域Ｒ４１および領域Ｒ４２内のトランジスタの配置が、それらの領域が並ぶ方向に対して対称となるように配置されている。換言すれば、領域Ｒ４１と領域Ｒ４２が並ぶ方向とは垂直な方向の直線、つまり各トランジスタのゲート電極が並ぶ方向の直線に関して、領域Ｒ４１内のトランジスタと領域Ｒ４２内のトランジスタとが線対称となるように各トランジスタが配置されている。

〈第２の実施の形態の変形例４〉
〈トランジスタのレイアウト例〉
さらに、半導体装置２１１の各トランジスタの配置は、図１０に示した例に限らず、他のどのような配置とされてもよく、例えば図２５に示す配置とされるようにしてもよい。なお、図２５において図１０における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図２５に示す例では、SRAMのセルの領域Ｒ５１は、略正方形の領域となっており、その領域Ｒ５１が図中、下側の領域Ｒ５２と、図中、上側の領域Ｒ５３とに分かれている。また、領域Ｒ５２には、揮発性論理回路２２１を構成するトランジスタ、すなわちトランジスタ２５１、トランジスタ２９１乃至トランジスタ２９４、およびトランジスタ２５４が配置されている。

例えばトランジスタ２５１、トランジスタ２９１、およびトランジスタ２９２の各ゲート電極が平行となるように、かつそれらのゲート電極が１つの直線上に並ぶようにトランジスタが配置されている。

この例では、トランジスタ２５１、トランジスタ２９１、およびトランジスタ２９２の各ゲート電極の長手方向が図中、横方向となるように、つまり各トランジスタの対となる拡散領域が図中、縦方向に並ぶように、各トランジスタが配置されている。ここで、トランジスタ２５１、トランジスタ２９１、およびトランジスタ２９２の各ゲート電極が並ぶ方向は、領域Ｒ５２と領域Ｒ５３とが並ぶ方向と略垂直な方向となっている。

同様に、トランジスタ２９３、トランジスタ２９４、およびトランジスタ２５４の各ゲート電極が平行となるように、かつそれらのゲート電極が１つの直線上に並ぶようにトランジスタが配置されている。

これらのトランジスタ２９３、トランジスタ２９４、およびトランジスタ２５４の各ゲート電極が並ぶ方向は、トランジスタ２５１、トランジスタ２９１、およびトランジスタ２９２の各ゲート電極が並ぶ方向と平行な方向となっている。

また、領域Ｒ５２に隣接する領域Ｒ５３内には、選択トランジスタ２５５、選択トランジスタ２５７、MTJ２５６、およびMTJ２５８が配置されている。

この例では、選択トランジスタ２５５および選択トランジスタ２５７の各ゲート電極が平行となるように、かつそれらのゲート電極が１つの直線上に並ぶように選択トランジスタが配置されている。これらの選択トランジスタ２５５および選択トランジスタ２５７の各ゲート電極が並ぶ方向は、トランジスタ２５１、トランジスタ２９１、およびトランジスタ２９２の各ゲート電極が並ぶ方向と平行な方向となっている。

したがって、領域Ｒ５１内では、全てのトランジスタのゲート電極が平行となるように各トランジスタが配置されている。

また、この例においても各トランジスタは半導体基板３３５の主面３３６側に配置されており、MTJ２５６およびMTJ２５８は、半導体基板３３５の裏面３３７側に配置されている。なお、MTJ２５６およびMTJ２５８と、選択トランジスタ２５５および選択トランジスタ２５７とを接続する方法は、例えば図１１に示したように選択トランジスタの拡散領域３０３に直接、コンタクト３０６を設けて接続するようにしてもよいし、図２３に示したように配線層M1内の配線を介して接続するようにしてもよい。

〈第２の実施の形態の変形例５〉
〈トランジスタのレイアウト例〉
さらに、半導体装置２１１の各トランジスタの配置は、例えば図２６に示す配置とされるようにしてもよい。なお、図２６において図１０における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図２６に示す例では、SRAMのセルの領域Ｒ６１は、図中、横方向に長い長方形の領域となっており、その領域Ｒ６１が図中、上側の領域Ｒ６２と、図中、下側の領域Ｒ６３とに分かれている。

例えば領域Ｒ６２内の半導体基板３３５における半導体層３４０の部分はnウェルから構成されており、その領域Ｒ６２に隣接する領域Ｒ６３内の半導体基板３３５における半導体層３４０の部分はpウェルから構成されている。

そのため、領域Ｒ６２内にはpMOSトランジスタであるトランジスタ２９１およびトランジスタ２９４が配置されている。これに対して、領域Ｒ６３内にはnMOSトランジスタである選択トランジスタ２５５、トランジスタ２５１、トランジスタ２９３、トランジスタ２９２、トランジスタ２５４、および選択トランジスタ２５７が配置されている。また、領域Ｒ６３内にはMTJ２５６およびMTJ２５８も配置されている。

例えば領域Ｒ６２では、トランジスタ２９１およびトランジスタ２９４の各ゲート電極が図中、横方向に平行に並ぶように、それらのトランジスタが配置されている。この例では、トランジスタ２９１およびトランジスタ２９４の各ゲート電極の長手方向が図中、縦方向となるように、つまり各トランジスタの対となる拡散領域が図中、横方向に、直線状に並ぶように、各トランジスタが配置されている。

ここで、トランジスタ２９１およびトランジスタ２９４の各ゲート電極が並ぶ方向は、領域Ｒ６２と領域Ｒ６３とが並ぶ方向と略垂直な方向となっている。

同様に、領域Ｒ６３では、選択トランジスタ２５５、トランジスタ２５１、トランジスタ２９３、トランジスタ２９２、トランジスタ２５４、および選択トランジスタ２５７の各ゲート電極が図中、横方向に平行に並ぶように、それらのトランジスタが配置されている。この例では、選択トランジスタ２５５、トランジスタ２５１、トランジスタ２９３、トランジスタ２９２、トランジスタ２５４、および選択トランジスタ２５７の各ゲート電極の長手方向が図中、縦方向となるように、つまり各トランジスタの対となる拡散領域が図中、横方向に、直線状に並ぶように、各トランジスタが配置されている。

ここで、選択トランジスタ２５５、トランジスタ２５１、トランジスタ２９３、トランジスタ２９２、トランジスタ２５４、および選択トランジスタ２５７の各ゲート電極が並ぶ方向は、領域Ｒ６２と領域Ｒ６３とが並ぶ方向と略垂直な方向となっている。

また、領域Ｒ６１では、その領域Ｒ６１の略中央の領域に揮発性論理回路２２１を構成するトランジスタ２５１、トランジスタ２９１乃至トランジスタ２９４、およびトランジスタ２５４が集められて配置されており、それらのトランジスタのある領域の両端の位置に選択トランジスタ２５５および選択トランジスタ２５７が配置されている。

具体的には、領域Ｒ６３内において領域Ｒ６３の図中、右側の端部分、つまり揮発性論理回路２２１を構成するトランジスタ２５１、トランジスタ２９３、トランジスタ２９２、およびトランジスタ２５４が配置された領域の図中、右側の部分に選択トランジスタ２５７が配置されている。

同様に領域Ｒ６３内において領域Ｒ６３の図中、左側の端部分、つまり揮発性論理回路２２１を構成するトランジスタ２５１、トランジスタ２９３、トランジスタ２９２、およびトランジスタ２５４が配置された領域の図中、左側の部分に選択トランジスタ２５５が配置されている。

このように領域Ｒ６１内では、全てのトランジスタのゲート電極が平行となるように各トランジスタが配置されている。

また、この例においても各トランジスタは半導体基板３３５の主面３３６側に配置されており、MTJ２５６およびMTJ２５８は、半導体基板３３５の裏面３３７側に配置されている。なお、MTJ２５６およびMTJ２５８と、選択トランジスタ２５５および選択トランジスタ２５７とを接続する方法は、例えば図１１や図２３に示した方法など、どのような方法とされてもよい。

〈第２の実施の形態の変形例６〉
〈トランジスタのレイアウト例〉
さらに、半導体装置２１１の各トランジスタの配置は、例えば図２７に示す配置とされるようにしてもよい。なお、図２７において図１０における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図２７に示す例では、SRAMのセルの領域Ｒ７１は、図中、横方向に長い長方形の領域となっており、その領域Ｒ７１が図中、左上の領域Ｒ７２と、図中、左下の領域Ｒ７３と、図中、右上の領域Ｒ７４と、図中、右下の領域Ｒ７５とに分かれている。

例えば領域Ｒ７２内の半導体基板３３５における半導体層３４０の部分はnウェルから構成されており、領域Ｒ７３乃至領域Ｒ７５内の半導体基板３３５における半導体層３４０の部分はpウェルから構成されている。

そのため、領域Ｒ７２内にはpMOSトランジスタであるトランジスタ２９１およびトランジスタ２９４が配置されている。これに対して、領域Ｒ７３内にはnMOSトランジスタであるトランジスタ２５１、トランジスタ２９３、トランジスタ２９２、およびトランジスタ２５４が配置されている。

また、領域Ｒ７４内にはnMOSトランジスタである選択トランジスタ２５５と、MTJ２５６とが配置されており、領域Ｒ７５内にはnMOSトランジスタである選択トランジスタ２５７と、MTJ２５８とが配置されている。

例えば図中、横方向に隣接して並ぶ領域Ｒ７２および領域Ｒ７４では、トランジスタ２９４、トランジスタ２９１、および選択トランジスタ２５５の各ゲート電極が図中、横方向に平行に並ぶように、それらのトランジスタが配置されている。この例では、トランジスタ２９４、トランジスタ２９１、および選択トランジスタ２５５の各ゲート電極の長手方向が図中、縦方向となるように、つまり各トランジスタの対となる拡散領域が図中、横方向に、直線状に並ぶように、各トランジスタが配置されている。

ここで、トランジスタ２９４、トランジスタ２９１、および選択トランジスタ２５５の各ゲート電極が並ぶ方向は、領域Ｒ７２および領域Ｒ７４と、領域Ｒ７３および領域Ｒ７５とが並ぶ方向と略垂直な方向となっている。

同様に、互いに隣接する領域Ｒ７３および領域Ｒ７５では、トランジスタ２５１、トランジスタ２９３、トランジスタ２９２、トランジスタ２５４、および選択トランジスタ２５７の各ゲート電極が図中、横方向に平行に並ぶように、それらのトランジスタが配置されている。この例では、トランジスタ２５１、トランジスタ２９３、トランジスタ２９２、トランジスタ２５４、および選択トランジスタ２５７の各ゲート電極の長手方向が図中、縦方向となるように、つまり各トランジスタの対となる拡散領域が図中、横方向に、直線状に並ぶように、各トランジスタが配置されている。

ここで、トランジスタ２５１、トランジスタ２９３、トランジスタ２９２、トランジスタ２５４、および選択トランジスタ２５７の各ゲート電極が並ぶ方向は、領域Ｒ７２および領域Ｒ７４と、領域Ｒ７３および領域Ｒ７５とが並ぶ方向と略垂直な方向となっている。

また、領域Ｒ７１では、その領域Ｒ７１の図中、左側の領域に揮発性論理回路２２１を構成するトランジスタ２５１、トランジスタ２９１乃至トランジスタ２９４、およびトランジスタ２５４が集められて配置されており、それらのトランジスタの図中、右側の領域に選択トランジスタ２５５および選択トランジスタ２５７が配置されている。

換言すれば、領域Ｒ７１における揮発性論理回路２２１を構成するトランジスタが配置された領域に対して、nウェル領域を有する領域Ｒ７２とpウェル領域を有する領域Ｒ７３とが並ぶ方向と略垂直な方向に隣接する領域に、選択トランジスタ２５５および選択トランジスタ２５７が配置されている。

さらに領域Ｒ７１内では、全てのトランジスタのゲート電極が平行となるように各トランジスタが配置されている。

また、この例においても各トランジスタは半導体基板３３５の主面３３６側に配置されており、MTJ２５６およびMTJ２５８は、半導体基板３３５の裏面３３７側に配置されている。なお、MTJ２５６およびMTJ２５８と、選択トランジスタ２５５および選択トランジスタ２５７とを接続する方法は、例えば図１１や図２３に示した方法など、どのような方法とされてもよい。

〈第２の実施の形態の変形例７〉
〈トランジスタのレイアウト例〉
さらに、半導体装置２１１の各トランジスタの配置は、例えば図２８に示す配置とされるようにしてもよい。なお、図２８において図１０における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図２８に示す例では、SRAMのセルの領域Ｒ８１は、図中、横方向に長い長方形の領域となっており、その領域Ｒ８１が図中、上側の領域Ｒ８２と、図中、下側の領域Ｒ８３とに分かれている。

例えば領域Ｒ８２内の半導体基板３３５における半導体層３４０の部分はnウェルから構成されており、領域Ｒ８３内の半導体基板３３５における半導体層３４０の部分はpウェルから構成されている。

また、図２８に示す例では、図１０における選択トランジスタ２５５および選択トランジスタ２５７に代えて、pMOSトランジスタである選択トランジスタ７５１および選択トランジスタ７５２が設けられている。

選択トランジスタ７５１の一方の拡散領域には、コンタクト等を介してMTJ２５６が接続されている。また、選択トランジスタ７５１の他方の拡散領域には、トランジスタ２５１、トランジスタ２９３、およびトランジスタ２９４の拡散領域と、トランジスタ２９１およびトランジスタ２９２のゲート電極が接続されている。

同様に、選択トランジスタ７５２の一方の拡散領域には、コンタクト等を介してMTJ２５８が接続されている。また、選択トランジスタ７５２の他方の拡散領域には、トランジスタ２５４、トランジスタ２９１、およびトランジスタ２９２の拡散領域と、トランジスタ２９３およびトランジスタ２９４のゲート電極が接続されている。

領域Ｒ８２内にはpMOSトランジスタである選択トランジスタ７５１、トランジスタ２９４、トランジスタ２９１、および選択トランジスタ７５２と、MTJ２５６およびMTJ２５８とが配置されている。

これに対して、領域Ｒ８３内にはnMOSトランジスタであるトランジスタ２５１、トランジスタ２９３、トランジスタ２９２、およびトランジスタ２５４が配置されている。

例えば領域Ｒ８２では、選択トランジスタ７５１、トランジスタ２９４、トランジスタ２９１、および選択トランジスタ７５２の各ゲート電極が図中、横方向に平行に並ぶように、それらのトランジスタが配置されている。この例では、選択トランジスタ７５１、トランジスタ２９４、トランジスタ２９１、および選択トランジスタ７５２の各ゲート電極の長手方向が図中、縦方向となるように、つまり各トランジスタの対となる拡散領域が図中、横方向に、直線状に並ぶように、各トランジスタが配置されている。ここで、各ゲート電極が並ぶ方向は、領域Ｒ８２と領域Ｒ８３とが並ぶ方向と略垂直な方向となっている。

同様に、領域Ｒ８３では、トランジスタ２５１、トランジスタ２９３、トランジスタ２９２、およびトランジスタ２５４の各ゲート電極が図中、横方向に平行に並ぶように、それらのトランジスタが配置されている。この例では、トランジスタ２５１、トランジスタ２９３、トランジスタ２９２、およびトランジスタ２５４の各ゲート電極の長手方向が図中、縦方向となるように、つまり各トランジスタの対となる拡散領域が図中、横方向に、直線状に並ぶように、各トランジスタが配置されている。ここで、各ゲート電極が並ぶ方向は、領域Ｒ８２と領域Ｒ８３とが並ぶ方向と略垂直な方向となっている。

領域Ｒ８１内では、全てのトランジスタのゲート電極が平行となるように各トランジスタが配置されている。さらに領域Ｒ８２内では、トランジスタ２９１およびトランジスタ２９４が配置された領域の両端の位置に、それぞれ選択トランジスタ７５１および選択トランジスタ７５２が配置されている。

また、この例においても各トランジスタは半導体基板３３５の主面３３６側に配置されており、MTJ２５６およびMTJ２５８は、半導体基板３３５の裏面３３７側に配置されている。なお、MTJ２５６およびMTJ２５８と、選択トランジスタ７５１および選択トランジスタ７５２とを接続する方法は、例えば図１１や図２３に示した方法と同様の方法など、どのような方法とされてもよい。

〈第２の実施の形態の変形例８〉
〈トランジスタのレイアウト例〉
さらに、半導体装置２１１の各トランジスタの配置は、例えば図２９に示す配置とされるようにしてもよい。なお、図２９において図１０または図２８における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図２９に示す各トランジスタの配置は、図２８に示した各トランジスタの配置と同じ配置となっているが、図２９の例では、図２８に示した例と選択トランジスタ７５１および選択トランジスタ７５２の他のトランジスタとの接続関係が異なる。

選択トランジスタ７５１の一方の拡散領域には制御線２６０が接続されており、選択トランジスタ７５１の他方の拡散領域にはコンタクトや配線７８１等を介してMTJ２５６が接続されている。特にこの例では、選択トランジスタ７５１の他方の拡散領域は、半導体基板３３５の主面３３６側と裏面３３７側とを接続するコンタクト等を介してMTJ２５６のピン層に接続されている。したがって、この例では、選択トランジスタ７５１は、直接的には、トランジスタ２９４等の他のトランジスタには接続されておらず、オン、オフの制御により、制御線２６０とMTJ２５６とを電気的に接続する。

また、MTJ２５６のフリー層は、配線７８２や、半導体基板３３５の主面３３６側と裏面３３７側とを接続するコンタクト等を介してトランジスタ２５１、トランジスタ２９３、およびトランジスタ２９４の拡散領域と、トランジスタ２９１およびトランジスタ２９２のゲート電極に接続されている。

同様に、選択トランジスタ７５２の一方の拡散領域には制御線２６０が接続されており、選択トランジスタ７５２の他方の拡散領域にはコンタクトや配線７８３等を介してMTJ２５８が接続されている。特にこの例では、選択トランジスタ７５２の他方の拡散領域は、半導体基板３３５の主面３３６側と裏面３３７側とを接続するコンタクト等を介してMTJ２５８のピン層に接続されている。したがって、この例では、選択トランジスタ７５２は、直接的には、トランジスタ２９１等の他のトランジスタには接続されておらず、オン、オフの制御により、制御線２６０とMTJ２５８とを電気的に接続する。

また、MTJ２５８のフリー層は、配線７８４や、半導体基板３３５の主面３３６側と裏面３３７側とを接続するコンタクト等を介してトランジスタ２５４、トランジスタ２９１、およびトランジスタ２９２の拡散領域と、トランジスタ２９３およびトランジスタ２９４のゲート電極に接続されている。

なお、この例においても各トランジスタは半導体基板３３５の主面３３６側に配置されており、MTJ２５６およびMTJ２５８や制御線２６０は、半導体基板３３５の裏面３３７側に配置されている。

〈第３の実施の形態〉
〈回路面積の増大について〉
ところで、第２の実施の形態で述べた国際公開第2009/028298号では、NVPGの対象となるフリップフロップ回路（以下、FF(Flip Flop)回路と称する）の２つの記憶ノードのそれぞれに対して、選択トランジスタを介してMTJを追加した構成が提案されている。

この場合、不揮発性記憶素子のFF回路やMTJ等からなる１つのセルの構成は、例えば図３０に示すようになる。

図３０に示す例では、１つのセルの領域Ｒ９１にnウェルからなる領域Ｒ９２と、pウェルからなる領域Ｒ９３とが設けられている。この例では、領域Ｒ９１の図中、上側半分が領域Ｒ９２とされ、領域Ｒ９１の図中、下側半分が領域Ｒ９３とされている。つまり、領域Ｒ９１がnウェルからなる領域Ｒ９２と、pウェルからなる領域Ｒ９３とに均等に分けられている。

領域Ｒ９１の図中、左側にはFF回路８１１が設けられている。また、FF回路８１１を構成するpMOSトランジスタは領域Ｒ９１のうちの領域Ｒ９２内に配置され、FF回路８１１を構成するnMOSトランジスタは領域Ｒ９１のうちの領域Ｒ９３内に配置されている。

さらに、領域Ｒ９３内には、FF回路８１１に接続されるNVPG部８１２が配置されている。NVPG部８１２には、nMOSトランジスタからなる選択トランジスタ８２１および選択トランジスタ８２２と、MTJ８２３およびMTJ８２４と、制御線８２５とが設けられている。

ここで、MTJ８２３およびMTJ８２４は、それぞれ選択トランジスタ８２１および選択トランジスタ８２２を介してFF回路８１１の記憶ノードに接続されており、制御線８２５はMTJ８２３およびMTJ８２４を制御するための制御線である。

このような配置でFF回路８１１とNVPG部８１２が配置される場合、領域Ｒ９２におけるNVPG部８１２の図中、上側にある矢印Ａ４１により示される部分の領域には何も配置されないことになる。そうすると無駄な空き領域が生じてしまうだけでなく、その分だけ不揮発性記憶素子のセルの面積が大きくなってしまう。

そこで、本技術では、NVPGを行う場合であっても、より小型化な半導体装置を得ることができるようにした。

〈半導体装置の構成例〉
以下、本技術について、より具体的に説明する。

例えば本技術を適用した半導体装置は、図３１に示すように構成される。

図３１に示す半導体装置８５１は半導体基板８６１を有しており、半導体基板８６１はnウェルからなる領域Ｒ１０１と、pウェルからなる領域Ｒ１０２とを有している。

例えば半導体装置８５１は複数のセルからなる不揮発性記憶素子を有しており、この例では、半導体基板８６１には不揮発性記憶素子を構成する２つのセル８６２およびセル８６３が設けられている。なお、ここでは２つのセル８６２およびセル８６３が設けられる例について説明するが、３以上のセルが設けられてもよい。

また、セル８６２には制御線８６４および制御線８６５が接続され、セル８６３には制御線８６６および制御線８６７が接続されている。

セル８６２およびセル８６３は、揮発性の記憶素子である揮発性論理回路と、その揮発性論理回路の記憶ノードに接続された選択トランジスタと、選択トランジスタを介して記憶ノードに接続された不揮発性素子とからなる不揮発性回路である。

セル８６２は、揮発性論理回路であるDFFからなるFF回路８７１とNVPG部８７２とから構成される。ここで、FF回路８７１は領域Ｒ１０１と領域Ｒ１０２とにまたがって形成されており、NVPG部８７２は領域Ｒ１０２に形成されている。

NVPG部８７２は、nMOSトランジスタからなる選択トランジスタと、その選択トランジスタを介してFF回路８７１内の記憶ノードに接続される不揮発性素子であるMTJとを有しており、このMTJに制御線８６４が接続されている。また、NVPG部８７２に設けられた選択トランジスタのゲート電極に制御線８６５が接続される。

これに対して、セル８６３は、揮発性論理回路であるDFFからなるFF回路８７３とNVPG部８７４とから構成される。ここで、FF回路８７３は領域Ｒ１０１と領域Ｒ１０２とにまたがって形成されており、NVPG部８７４は領域Ｒ１０１に形成されている。

NVPG部８７４は、pMOSトランジスタからなる選択トランジスタと、その選択トランジスタを介してFF回路８７３内の記憶ノードに接続される不揮発性素子であるMTJとを有しており、このMTJに制御線８６６が接続されている。また、NVPG部８７４に設けられた選択トランジスタのゲート電極に制御線８６７が接続される。

このように半導体装置８５１では、nMOSトランジスタからなる選択トランジスタを有するNVPG部８７２が設けられたセル８６２と、pMOSトランジスタからなる選択トランジスタを有するNVPG部８７４が設けられたセル８６３とを交互に隣接して配置するようにした。

これにより、各セルで生じる空き部分の領域を有効に使用することができる。換言すれば、空き空間の発生を防止し、細密に回路を構成することができる。その結果。半導体装置８５１の回路面積を小さくすることができる。すなわち、より小型な半導体装置８５１を得ることができる。

この例では、セル８６２を構成するNVPG部８７２の図中、上側の部分が、図３０の矢印Ａ４１に示す部分に対応する。しかし、半導体装置８５１では、図３０の矢印Ａ４１に示す部分に対応する領域には、セル８６３を構成するNVPG部８７４が配置されているため、空き領域が生じることはない。

このように、互いに異なる種別の選択トランジスタを有するNVPG部８７２とNVPG部８７４とが、pウェルの領域とnウェルの領域とに交互（互い違い）に配置されるようにセル８６２およびセル８６３を隣接して配置することで、半導体装置８５１を小型化することができる。

〈セルの構成例〉
続いて、セル８６２とセル８６３のより詳細な構成例と動作について説明する。

セル８６２は、より詳細には、例えば図３２に示すように構成される。なお、図３２において図３１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図３２に示すセル８６２では、FF回路８７１はＤラッチ回路９０１と、Ｄラッチ回路９０２とから構成されている。

Ｄラッチ回路９０１は、パスゲート９１１、パスゲート９１２、インバータ９１３、およびインバータ９１４から構成されている。この例では、パスゲート９１２を介してリング状に接続されたインバータ９１３およびインバータ９１４から双安定回路が構成されている。

パスゲート９１１は、記憶ノード９１５に接続されており、パスゲート９１１に供給されるクロック信号CLKがローレベルとされるとパスゲート９１１は導通状態となる。すなわち、パスゲート９１１がオンされる。

パスゲート９１２は、記憶ノード９１５とインバータ９１４の間に接続されており、パスゲート９１２に供給されるクロック信号CLKがハイレベルとされるとパスゲート９１２は導通状態となる。すなわち、パスゲート９１２がオンされる。

また、インバータ９１３の入力端子は記憶ノード９１５に接続されており、インバータ９１３の出力端子は記憶ノード９１６、およびインバータ９１４の入力端子に接続されている。また、インバータ９１４の入力端子は記憶ノード９１６に接続されており、インバータ９１４の出力端子はパスゲート９１２に接続されている。

さらに、記憶ノード９１６には、Ｄラッチ回路９０１と同じ構成のＤラッチ回路９０２が接続されている。

すなわち、Ｄラッチ回路９０２はパスゲート９２１、パスゲート９２２、インバータ９２３、およびインバータ９２４から構成されている。Ｄラッチ回路９０２ではインバータ９２３およびインバータ９２４から双安定回路が構成されている。

また、Ｄラッチ回路９０２は、記憶ノード９１５および記憶ノード９１６に対応する記憶ノード９２５および記憶ノード９２６を有している。

なお、パスゲート９２１乃至インバータ９２４は、パスゲート９１１乃至インバータ９１４に対応し、それらの接続関係も同様であるので、その説明は省略する。

但し、Ｄラッチ回路９０２では、パスゲート９２１に供給されるクロック信号CLKがハイレベルとされたときにパスゲート９２１が導通状態となり、パスゲート９２２に供給されるクロック信号CLKがローレベルとされたときにパスゲート９２２が導通状態となる。また、この例では、記憶ノード９１６に、Ｄラッチ回路９０２のパスゲート９２１が接続されている。

さらに、NVPG部８７２は、nMOSトランジスタである選択トランジスタ９３１および選択トランジスタ９３２と、MTJ９３３およびMTJ９３４とを有している。

MTJ９３３のフリー層は制御線８６４に接続されており、MTJ９３３のピン層は選択トランジスタ９３１を介して記憶ノード９２５に接続されている。

また、MTJ９３４のフリー層は制御線８６４に接続されており、MTJ９３４のピン層は選択トランジスタ９３２を介して記憶ノード９２６に接続されている。

さらに、選択トランジスタ９３１および選択トランジスタ９３２のゲート電極には、制御線８６５を介して制御信号STが供給される。この制御信号STがハイレベルとされると、これらの選択トランジスタ９３１および選択トランジスタ９３２は導通状態、つまりオンされた状態となる。

次に、以上のように構成されるセル８６２の動作について説明する。

例えばクロック信号CLKがローレベルとされると、パスゲート９１１はオンされ、パスゲート９１２はオフされる（非導通状態となる）ので、パスゲート９１１に入力された情報としての「１」または「０」が記憶ノード９１５に保持される（書き込まれる）。換言すれば、記憶ノード９１５のレベルが、パスゲート９１１の入力側のレベルに応じてハイレベルまたはローレベルとなる。

そして、クロック信号CLKがハイレベルとなると、パスゲート９１１はオフされ、パスゲート９１２はオンされて、入力された情報がインバータ９１３およびインバータ９１４からなる双安定回路に保持される。

また、クロック信号CLKがハイレベルとなると、パスゲート９２１もオンするので、インバータ９１３およびインバータ９１４からなる双安定回路に保持されている情報は、インバータ９２３およびインバータ９２４からなる双安定回路にも供給される。

そして、次にクロック信号CLKがローレベルとされると、パスゲート９２１がオフされてパスゲート９２２がオンされるので、インバータ９１３およびインバータ９１４からなる双安定回路から供給された情報が、インバータ９２３およびインバータ９２４からなる双安定回路に保持される。つまり、Ｄラッチ回路９０１に入力された情報が、Ｄラッチ回路９０２にも保持される。換言すれば、Ｄラッチ回路９０２の記憶ノード９２５および記憶ノード９２６に情報が保持される。

なお、より詳細には、Ｄラッチ回路９０２にはＤラッチ回路９０１に入力された情報が反転された状態で保持されるが、Ｄラッチ回路９０２からはＤラッチ回路９０１に入力された情報がそのまま後段に出力される。

続いて、このようにして記憶ノード９２５および記憶ノード９２６に保持された情報のストアおよびリストアについて説明する。

まず、記憶ノード９２５がハイレベルであり、記憶ノード９２６がローレベルである状態、すなわち、記憶ノード９２５に情報として「１」が保持されており、記憶ノード９２６に情報として「０」が保持されているときに行われるストア動作について説明する。

この場合、制御信号STがハイレベルとされて選択トランジスタ９３１および選択トランジスタ９３２がオンされるとともに、クロック信号CLKがローレベルとされてパスゲート９２２がオンされる。また、制御線８６４にローレベルの電圧が印加される。つまり制御線８６４が「０」とされる。

すると、記憶ノード９２５はハイレベルであるから、選択トランジスタ９３１からMTJ９３３を介して制御線８６４へと電流が流れてMTJ９３３が高抵抗状態となり、これによりMTJ９３３に情報「１」が記憶（ストア）される。このとき、記憶ノード９２６はローレベルであるので、MTJ９３４には電流は流れない。

その後、制御線８６４がハイレベル、つまり制御線８６４に印加される電圧がローレベルからハイレベルとされると、制御線８６４からMTJ９３４を介して選択トランジスタ９３２へと電流が流れ、MTJ９３４が低抵抗状態となる。これによりMTJ９３４に情報「０」が記憶（ストア）される。このとき、記憶ノード９２５はハイレベルであるので、MTJ９３３には電流は流れない。

以上の動作により、記憶ノード９２５および記憶ノード９２６に保持されていた情報がMTJ９３３およびMTJ９３４にストアされる。

なお、制御線８６４をローレベルとした後、ハイレベルへと切り替える例について説明したが、制御線８６４に印加する電圧を変化させる順番は逆であってもよい。すなわち、制御線８６４をハイレベルとしてからローレベルとしてもよい。また、記憶ノード９２５がローレベルであり記憶ノード９２６がハイレベルである状態におけるストア動作も同様であるので、その説明は省略する。

次に、リストア動作、つまりFF回路８７１の論理復帰について説明する。

例えばMTJ９３３に情報「１」が記憶されており、MTJ９３４に情報「０」が記憶されている状態であるとする。

この場合、クロック信号CLKがローレベルとされてパスゲート９２２がオンされた状態で、制御信号STがハイレベルとされて選択トランジスタ９３１および選択トランジスタ９３２がオンされる。また、制御線８６４にはローレベルの電圧が印加される。換言すれば、制御線８６４はグランドレベル、つまり「０」とされる。

このような状態で、電源電圧VDDをローレベルからハイレベルとすると、記憶ノード９２５および記憶ノード９２６はローレベルとなっているので、インバータ９２４から記憶ノード９２５へと電流が流れるとともに、インバータ９２３から記憶ノード９２６へも電流が流れる。

この状態では、MTJ９３３は高抵抗状態となっているので、記憶ノード９２５から制御線８６４へと流れる電流は小さい。これに対して、MTJ９３４は低抵抗状態となっているので、記憶ノード９２６から制御線８６４へと流れる電流は大きい。また、MTJ９３３とMTJ９３４を流れる電流の差、つまり電気抵抗の差によって、記憶ノード９２５の電圧が記憶ノード９２６の電圧よりも大きい状態で、それらの記憶ノードの電圧が上昇していく。

すると、インバータ９２３の出力がハイレベルからローレベルへと反転する。これにより、記憶ノード９２５がハイレベルの状態となり、記憶ノード９２６はローレベルの状態となる。すなわち、記憶ノード９２５に情報「１」が保持され、かつ記憶ノード９２６に情報「０」が保持された状態となって、情報のリストアが完了する。

なお、MTJ９３３に情報「０」が記憶されており、MTJ９３４に情報「１」が記憶されている状態におけるリストア動作も同様であるので、その説明は省略する。

次にセル８６３のより詳細な構成と動作について説明する。

セル８６３は、より詳細には、例えば図３３に示すように構成される。なお、図３３において図３１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図３３に示すセル８６３では、FF回路８７３はＤラッチ回路９６１と、Ｄラッチ回路９６２とから構成されている。

Ｄラッチ回路９６１は、パスゲート９７１、パスゲート９７２、インバータ９７３、およびインバータ９７４から構成されている。なお、これらのパスゲート９７１乃至インバータ９７４は、図３２に示したパスゲート９１１乃至インバータ９１４に対応し、それらの接続関係および動作は同様であるので、その説明は省略する。

また、Ｄラッチ回路９６１では、パスゲート９７１、パスゲート９７２、およびインバータ９７３は記憶ノード９７５に接続されており、インバータ９７３およびインバータ９７４は記憶ノード９７６に接続されている。

さらに、記憶ノード９７６には、Ｄラッチ回路９６１と同じ構成のＤラッチ回路９６２が接続されている。

すなわち、Ｄラッチ回路９６２はパスゲート９８１、パスゲート９８２、インバータ９８３、およびインバータ９８４から構成されている。また、Ｄラッチ回路９６２は、記憶ノード９８５および記憶ノード９８６を有している。

なお、これらのパスゲート９８１乃至記憶ノード９８６は、図３２に示したパスゲート９２１乃至記憶ノード９２６に対応し、それらの接続関係および動作は同様であるので、その説明は省略する。

但し、Ｄラッチ回路９６２では、インバータ９８３を構成するnMOSトランジスタと、インバータ９８４を構成するnMOSトランジスタとが、パワースイッチとして機能する図示せぬnMOSトランジスタを介してグランドに接続されている。そして、このパワースイッチがオフされてインバータ９８３およびインバータ９８４がグランドから電気的に切り離されることで、PGが実現される。なお、このことはインバータ９７３およびインバータ９７４についても同じである。

さらに、NVPG部８７４は、pMOSトランジスタである選択トランジスタ９９１および選択トランジスタ９９２と、MTJ９９３およびMTJ９９４とを有している。

MTJ９９３のピン層は制御線８６６に接続されており、MTJ９９３のフリー層は選択トランジスタ９９１を介して記憶ノード９８５に接続されている。また、MTJ９９４のピン層は制御線８６６に接続されており、MTJ９９４のフリー層は選択トランジスタ９９２を介して記憶ノード９８６に接続されている。

このようにMTJと制御線８６６の接続関係が図３２に示す場合と異なるのは、リストア時に情報が反転するのを防止するためである。

さらに、選択トランジスタ９９１および選択トランジスタ９９２のゲート電極には、制御線８６７を介して制御信号ST’が供給される。この制御信号ST’がローレベルとされると、これらの選択トランジスタ９９１および選択トランジスタ９９２は導通状態、つまりオンされた状態となる。

次に、以上のように構成されるセル８６３の動作について説明する。

なお、外部からセル８６３への情報の書き込み時の動作は、上述したセル８６２における場合と同様であるので、その説明は省略する。

まず、ストア動作について説明する。ここでは、例えば記憶ノード９８５がハイレベルであり、記憶ノード９８６がローレベルである状態、すなわち、記憶ノード９８５に情報として「１」が保持されており、記憶ノード９８６に情報として「０」が保持されているときに行われるストア動作について説明する。

この場合、制御信号ST’がローレベルとされて選択トランジスタ９９１および選択トランジスタ９９２がオンされるとともに、クロック信号CLKがローレベルとされてパスゲート９８２がオンされる。また、制御線８６６にローレベルの電圧が印加される。つまり制御線８６６が「０」とされる。

すると、記憶ノード９８５はハイレベルであるから、選択トランジスタ９９１からMTJ９９３を介して制御線８６６へと電流が流れてMTJ９９３が低抵抗状態となり、これによりMTJ９９３に情報「０」が記憶（ストア）される。すなわち、記憶ノード９８５に保持されていた情報が反転されてMTJ９９３に記憶される。このとき、記憶ノード９８６はローレベルであるので、MTJ９９４には電流は流れない。

その後、制御線８６６がハイレベル、つまり制御線８６６に印加される電圧がローレベルからハイレベルとされると、制御線８６６からMTJ９９４を介して選択トランジスタ９９２へと電流が流れ、MTJ９９４が高抵抗状態となり、これによりMTJ９９４に情報「１」が記憶（ストア）される。すなわち、記憶ノード９８６に保持されていた情報が反転されてMTJ９９４に記憶される。このとき、記憶ノード９８５はハイレベルであるので、MTJ９９３には電流は流れない。

以上の動作により、記憶ノード９８５および記憶ノード９８６に保持されていた情報が反転された状態でMTJ９９３およびMTJ９９４にストアされる。

なお、この例でも制御線８６６に印加する電圧を変化させる順番は逆であってもよい。また、記憶ノード９８５がローレベルであり記憶ノード９８６がハイレベルである状態におけるストア動作も同様であるので、その説明は省略する。

次に、リストア動作、つまりFF回路８７３の論理復帰について説明する。

例えばMTJ９３３に情報「０」が記憶されており、MTJ９９４に情報「１」が記憶されている状態であるとする。

この場合、クロック信号CLKがローレベルとされてパスゲート９８２がオンされた状態で、制御信号ST’がローレベルとされて選択トランジスタ９９１および選択トランジスタ９９２がオンされる。また、制御線８６６にはハイレベルの電圧が印加される。換言すれば、制御線８６６は電源電圧レベル、つまり「１」とされる。

なお、PGによりスリープ状態、つまり電源オフの状態では、グランドへの電流経路が遮断されているため、記憶ノード９８５および記憶ノード９８６のレベル（電圧）が電源電圧に近いレベルまで上昇している。

このような状態で、インバータ９８３およびインバータ９８４に接続されているパワースイッチがオンされると、Ｄラッチ回路９６２にグランドの電圧が供給されるので、制御線８６６からMTJ９９３を介して記憶ノード９８５に電流が流れる。同様に制御線８６６からMTJ９９４を介して記憶ノード９８６に電流が流れる。

この例では、MTJ９９３は低抵抗状態となっているので、制御線８６６から記憶ノード９８５に流れる電流は大きい。逆に、MTJ９９４は高抵抗状態となっているので、制御線８６６から記憶ノード９８６に流れる電流は小さい。

したがって、MTJ９９３とMTJ９９４を流れる電流の差、つまり電気抵抗の差によって、記憶ノード９８６の電圧が記憶ノード９８５の電圧よりも小さくなって、インバータ９８３およびインバータ９８４からなるループで正帰還がかかる。その結果、記憶ノード９８５はハイレベルの状態となり、記憶ノード９８６はローレベルの状態となる。

すなわち、MTJ９９３に記憶されていた情報「０」が反転されて、反転の結果得られた情報「１」が記憶ノード９８５に保持される。さらにMTJ９９４に記憶されていた情報「１」が反転されて、反転の結果得られた情報「０」が記憶ノード９８６に保持される。これにより、記憶ノード９８５に情報「１」が保持され、かつ記憶ノード９８６に情報「０」が保持された状態となって、情報のリストアが完了する。

なお、MTJ９９３に情報「１」が記憶されており、MTJ９９４に情報「０」が記憶されている状態におけるリストア動作も同様であるので、その説明は省略する。

〈各素子の配置例〉
以上のように図３１に示した半導体装置８５１に設けられたセル８６２およびセル８６３が、それぞれ図３２および図３３に示した回路構成とされる場合、NVPG部における各素子の配置は、例えば図３４に示す配置とすればよい。なお、図３４において図３１乃至図３３の何れかにおける場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図３４に示す例では、領域Ｒ１０２にNVPG部８７２が配置され、NVPG部８７２内にはnMOSトランジスタである選択トランジスタ９３１および選択トランジスタ９３２と、それらの選択トランジスタに接続されたMTJ９３３およびMTJ９３４が配置されている。

これに対して、領域Ｒ１０１にはNVPG部８７４が配置され、NVPG部８７４内にはpMOSトランジスタである選択トランジスタ９９１および選択トランジスタ９９２と、それらの選択トランジスタに接続されたMTJ９９３およびMTJ９９４が配置されている。

上述したようにセル８６２とセル８６３とでは、リストア時に制御線、つまりMTJに印加する電圧が異なるので、セル８６２とセル８６３とで個別に制御線を設ける必要がある。そこで、半導体装置８５１では、セル８６２内のMTJ９３３およびMTJ９３４には制御線８６４が接続され、セル８６３内のMTJ９９３およびMTJ９９４には制御線８６６が接続されている。

また、セル８６２とセル８６３とでは、選択トランジスタに印加する電圧も異なる。そのため、セル８６２内の選択トランジスタ９３１および選択トランジスタ９３２と、セル８６３内の選択トランジスタ９９１および選択トランジスタ９９２とで、それらの選択トランジスタのゲート電極に接続される制御線が個別に設けられている。

すなわち、ここでは図示されていないが、選択トランジスタ９３１および選択トランジスタ９３２のゲート電極には図３１に示した制御線８６５が接続される。また、選択トランジスタ９９１および選択トランジスタ９９２のゲート電極には図３１に示した制御線８６７が接続される。

〈第３の実施の形態の変形例１〉
〈MTJと制御線の裏面側配置について〉
また、半導体装置８５１のさらなる小型化を図ることができる。

例えば図３０に示した不揮発性記憶素子のセルでは、MTJ８２３やMTJ８２４は耐熱性が低いため、これらのMTJを最上層付近に形成する必要がある。そうすると、例えば図７を参照して説明したように、MTJの上層への引き上げのためのビアや配線の領域、つまりスタックビアの領域に他の配線を配置することができず、また制御線８２５の部分にも他の配線を配置することができなくなってしまう。その結果、不揮発性記憶素子の回路面積が大きくなってしまう。

そこで、半導体装置８５１においても第２の実施の形態における場合と同様に、MTJを半導体基板の裏面側に配置することで、半導体装置８５１をさらに小型化できるようにした。

この場合、セル８６２のNVPG部８７２における各素子の配置は、例えば図３５に示すようになる。なお、図３５において図３４における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図３５は、セル８６２のNVPG部８７２を、半導体装置８５１を構成する半導体基板８６１の主面側から見た図である。この例では、半導体基板８６１の主面側に選択トランジスタ９３１および選択トランジスタ９３２が形成されている。

また、MTJ９３３、MTJ９３４、および制御線８６４は、半導体基板８６１の裏面側に配置されているため、ここではそれらのMTJ９３３、MTJ９３４、および制御線８６４は点線で描かれている。

したがって、半導体装置８５１を構成する半導体基板８６１の主面側では、領域Ｒ１１１における選択トランジスタ９３１および選択トランジスタ９３２の図中、手前側の部分に任意の配線を配置することができるようになり、半導体装置８５１を小型化することができる。

より具体的には、例えば半導体装置８５１における選択トランジスタ９３１の部分の断面は、図３６に示すようになる。なお、図３６において、図２３または図３５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

この例では、半導体装置８５１は、半導体基板８６１を有しており、半導体基板８６１は、図２３に示した半導体基板３３５と同様に半導体層３３９、半導体層３４０、および素子分離層３４１を有している。また、半導体基板８６１の主面３３６側に選択トランジスタ９３１が形成されている。

すなわち、半導体基板８６１の主面３３６側には選択トランジスタ９３１のゲート電極１０２１が形成されている。また、半導体基板８６１の半導体層３３９に、選択トランジスタ９３１のソース領域またはドレイン領域となる拡散領域１０２２−１および拡散領域１０２２−２が形成されている。

なお、以下、拡散領域１０２２−１および拡散領域１０２２−２を特に区別する必要のない場合、単に拡散領域１０２２とも称することとする。

また、層間絶縁層３３３には、選択トランジスタ９３１の拡散領域１０２２−２に接続されたコンタクト１０２３が形成されており、このコンタクト１０２３の拡散領域１０２２−２側とは反対側の端には、配線層M1に設けられた配線１０２４が接続されている。

さらに、配線１０２４には、層間絶縁層３３３、層間絶縁層３３４、および半導体基板８６１を貫通し、半導体基板８６１の主面３３６側と裏面３３７側とを電気的に接続するコンタクト１０２５が設けられている。このコンタクト１０２５は、半導体基板８６１の部分においては素子分離層３４１に囲まれる（覆われる）ように形成されている。つまり、半導体基板８６１の部分においては、コンタクト１０２５が素子分離層３４１部分を貫通するようになされている。

また、半導体基板８６１の裏面３３７側に設けられた絶縁層３３８における、コンタクト１０２５の端には配線１０２６が接続されており、その配線１０２６に配線１０２７が接続され、配線１０２７の端にMTJ９３３が接続されている。さらに、MTJ９３３には制御線８６４が接続されている。

このように、選択トランジスタ９３１等の各トランジスタや配線を半導体基板８６１の主面３３６側に形成し、MTJ９３３および制御線８６４を半導体基板８６１の裏面３３７側に形成することで、半導体基板８６１の主面３３６側の例えば領域Ｒ１２１の部分に任意の配線を設けることができる。これにより、半導体装置８５１を小型化することができる。

また、MTJ９３３や制御線８６４を裏面３３７側に配置することで、半導体装置８５１の製造プロセスの略最終工程でMTJを形成することができるので、多層配線形成のプロセス中におけるMTJへの温度付加を低減させることができ、その結果、MTJの特性劣化を防止することができる。これにより半導体装置８５１の歩留まりも向上させることができる。

なお、ここでは、MTJ９３３およびMTJ９３４と、制御線８６４とが裏面３３７側に配置されると説明したが、この場合、MTJ９９３、MTJ９９４、および制御線８６６も半導体基板８６１の裏面３３７側に配置される。したがって、例えばMTJ９９３やMTJ９９４も、MTJ９３３における場合と同様に、コンタクト１０２５と同様のコンタクトによって、選択トランジスタ９９１および選択トランジスタ９９２に接続されている。

したがって、半導体装置８５１を構成する半導体基板８６１を主面３３６側および裏面３３７側から見たときの各素子の配置（レイアウト）は、例えば図３７に示すようになる。なお、図３７において、図３４または図３６における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図３７の矢印Ａ５１に示すように、半導体装置８５１を構成する半導体基板８６１の主面３３６側には、FF回路８７１と、NVPG部８７２を構成する選択トランジスタ９３１および選択トランジスタ９３２とが配置されている。

また、半導体基板８６１の主面３３６側には、FF回路８７３と、NVPG部８７４を構成する選択トランジスタ９９１および選択トランジスタ９９２とが配置されている。その他、図示はされていないが、半導体基板８６１の主面３３６側には、例えば図３１に示した制御線８６５および制御線８６７も配置される。

これに対して、半導体装置８５１を構成する半導体基板８６１の裏面３３７側には、矢印Ａ５２に示すようにMTJ９３３、MTJ９３４、および制御線８６４と、MTJ９９３、MTJ９９４、および制御線８６６とが配置されている。

〈第４の実施の形態〉
〈半導体装置の構成例〉
ところで、NVPGを実現するために揮発性論理回路にトランジスタを介して不揮発性素子としてMTJを接続する場合、MTJは加工ばらつきによって、書き込み特性や読み出し特性のばらつきによる特性不良や、ダストや傷等による特性不良が発生することがある。

そのため、MTJに特性不良が発生した場合に、揮発性論理回路に接続されている特性不良の発生したMTJを、別のMTJに置き換えることが可能な回路構成をとることが重要である。

そのような構成として、例えば図３８に示すようにFF回路１０５１に対して、選択トランジスタ１０５２を介してMTJ１０５３およびMTJ１０５４を接続するとともに、選択トランジスタ１０５５を介してMTJ１０５６およびMTJ１０５７を接続するとする。また、MTJ１０５３およびMTJ１０５６に制御線１０５８を接続し、MTJ１０５４およびMTJ１０５７に制御線１０５９を接続したとする。

ここで、MTJ１０５４はMTJ１０５３の冗長救済用のMTJであり、MTJ１０５７はMTJ１０５６の冗長救済用のMTJである。

このような回路構成とすれば、例えばMTJ１０５３に特性不良が発生した場合でも、MTJ１０５３に代えてMTJ１０５４を使用して、通常の動作を行うことができる。

しかしながら、このような構成とした場合、MTJ１０５３やMTJ１０５６、制御線１０５８が設けられた領域Ｒ１３１だけでなく、MTJ１０５４やMTJ１０５７、制御線１０５９が設けられた領域Ｒ１３２にも他の配線を設けることができなくなってしまう。

すなわち、例えば図７を参照して説明したように、MTJの上層への引き上げのためにビアや配線、つまりスタックビアを形成する必要があり、そのスタックビアの領域に他の配線を配置することができず、MTJに接続する制御線の部分にも他の配線を配置することができなくなってしまう。その結果、回路面積が大きくなってしまう。さらに、この例では、冗長救済用のMTJも形成されているので、それらのMTJや制御線自体によっても回路面積が大きくなってしまう。

そこで、本技術では、MTJを半導体基板の裏面側に配置することで、より小型な半導体装置を得ることができるようにした。

図３９に本技術を適用した半導体装置の構成例を示す。なお、図３９において図３５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図３９に示す例では、半導体装置１０８１は、FF回路８７１、選択トランジスタ９３１、選択トランジスタ９３２、MTJ９３３、MTJ９３４、MTJ１０９１、MTJ１０９２、制御線８６４、および制御線１０９３を有している。

FF回路８７１には、選択トランジスタ９３１を介してMTJ９３３およびMTJ１０９１が接続されている。ここで、MTJ１０９１はMTJ９３３の冗長救済用のMTJである。したがって、MTJ９３３およびMTJ１０９１のうちの何れか一方のみが用いられて、FF回路８７１を構成する記憶ノード９２５についてのストアおよびリストアが行われる。

また、FF回路８７１には、選択トランジスタ９３２を介してMTJ９３４およびMTJ１０９２が接続されている。ここで、MTJ１０９２はMTJ９３４の冗長救済用のMTJである。したがって、MTJ９３４およびMTJ１０９２のうちの何れか一方のみが用いられて、FF回路８７１を構成する記憶ノード９２６についてのストアおよびリストアが行われる。

さらに、MTJ９３３およびMTJ９３４には、それらのMTJを制御するための制御線８６４が接続され、MTJ１０９１およびMTJ１０９２には、それらのMTJを制御するための制御線１０９３が接続されている。

半導体装置１０８１では、FF回路８７１、選択トランジスタ９３１、および選択トランジスタ９３２は、半導体装置１０８１を構成する半導体基板の主面側に設けられている。

これに対して、半導体装置１０８１では、MTJ９３３、MTJ９３４、制御線８６４、MTJ１０９１、MTJ１０９２、および制御線１０９３は、半導体装置１０８１を構成する半導体基板の裏面側に設けられている。そのため、図３９では、それらのMTJ９３３、MTJ９３４、制御線８６４、MTJ１０９１、MTJ１０９２、および制御線１０９３は点線で描かれている。

したがって、半導体装置１０８１を構成する半導体基板の主面側では、領域Ｒ１４１における図中、手前側の部分に任意の配線を配置することができるようになり、半導体装置１０８１を小型化することができる。

より具体的には、例えば半導体装置１０８１の選択トランジスタ９３１近傍の構成は、図３６に示した構成と同じ構成となっている。

すなわち、半導体装置１０８１は半導体基板８６１を有しており、その半導体基板８６１の主面３３６側には、例えば図４０の矢印Ａ６１に示すようにFF回路８７１、選択トランジスタ９３１、および選択トランジスタ９３２が配置されている。したがって、領域Ｒ１４１における、選択トランジスタ９３１や選択トランジスタ９３２以外の部分の領域には、自由に任意の配線を設けることができる。

なお、図４０において、図３７または図３９における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

また、半導体装置１０８１を構成する半導体基板８６１の裏面３３７側には、矢印Ａ６２に示すようにMTJ９３３、MTJ９３４、および制御線８６４と、MTJ１０９１、MTJ１０９２、および制御線１０９３とが配置されている。

半導体基板８６１の裏面３３７側では、MTJや制御線以外には特に配線等は配置されていないため、冗長救済用のMTJ１０９１やMTJ１０９２、制御線１０９３などを自由に配置することができる。

したがって、例えばMTJ９３３の冗長救済用のMTJとして、MTJ１０９１だけでなく、MTJ１０９１を含む複数のMTJを選択トランジスタ９３１に接続し、それらのMTJを半導体基板８６１の裏面３３７側に配置することもできる。同様に、MTJ９３４の冗長救済用のMTJとして、MTJ１０９２を含む複数のMTJを選択トランジスタ９３２に接続し、それらのMTJを半導体基板８６１の裏面３３７側に配置することができる。

そのような場合であっても半導体基板８６１の裏面３３７側には、十分な領域が確保されているので、半導体装置１０８１の回路が大きくなってしまうこともない。

〈第４の実施の形態の変形例１〉
〈半導体装置の構成例〉
また、図３９に示した半導体装置１０８１にFF回路８７１だけでなく、半導体装置８５１における場合と同様に、FF回路８７３、選択トランジスタ９９１、選択トランジスタ９９２、MTJ９９３、およびMTJ９９４が設けられるようにし、さらにMTJ９９３およびMTJ９９４の冗長救済用のMTJも設けるようにしてもよい。

そのような場合、半導体装置１０８１の半導体基板８６１の主面３３６側の各素子の配置は、例えば図３７に示した配置と同じ配置となる。

また、半導体装置１０８１の半導体基板８６１の裏面３３７側のMTJ等の配置は、例えば図４１に示すようになる。なお、図４１において図３７または図４０における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図４１に示す例では、図４０に示したMTJ９３３、MTJ９３４、制御線８６４、MTJ１０９１、MTJ１０９２、および制御線１０９３に加えて、さらにMTJ９９３、MTJ９９４、制御線８６６、MTJ１１２１、MTJ１１２２、および制御線１１２３が配置されている。

ここで、MTJ１１２１およびMTJ１１２２は冗長救済用のMTJである。MTJ１１２１は、選択トランジスタ９９１を介してFF回路８７３の記憶ノード９８５に接続されており、MTJ１１２２は、選択トランジスタ９９２を介してFF回路８７３の記憶ノード９８６に接続されている。また、MTJ１１２１およびMTJ１１２２には、それらのMTJを制御するための制御線１１２３が接続されている。

この例においても半導体基板８６１の裏面３３７における図中、左側には何も配置されておらず、この領域にさらに冗長救済用のMTJ等を配置することが可能である。

〈第５の実施の形態〉
〈ダミー用のMTJの配置について〉
また、図２０を参照して説明した例と同様に、第３の実施の形態の変形例１で説明した半導体装置８５１や、第４の実施の形態で説明した半導体装置１０８１においても、半導体基板８６１の裏面３３７側にダミー用の複数のMTJが配置されるようにしてもよい。

例えば半導体装置８５１にダミー用のMTJが配置される場合、半導体装置８５１の領域Ｒ１０１および領域Ｒ１０２内の半導体基板８６１における絶縁層３３８の表面には、図４２に示すように複数のMTJが水平方向および垂直方向に規則的に配置される。なお、図４２において図３７における場合と対応する部分には同一の符号を付してあり、その説明は省略する。

図４２は、絶縁層３３８の表面を半導体基板８６１と垂直な方向から見た図である。図４２に示す例では、半導体装置８５１の動作に必要となるMTJ９３３、MTJ９３４、MTJ９９３、およびMTJ９９４と、半導体装置８５１の動作には必要のないダミー用のMTJ１１５１−１乃至MTJ１１５１−２８が、図中、縦方向および横方向に規則的に配置されている。

なお、以下、MTJ１１５１−１乃至MTJ１１５１−２８を特に区別する必要のない場合、単にMTJ１１５１とも称することとする。

このように実際に必要となるMTJ９３３、MTJ９３４、MTJ９９３、およびMTJ９９４だけでなく、MTJ１１５１も同一層上に形成することで、局所的にMTJが配置される場合よりもMTJの形成時に加工ばらつきを低減させることができ、MTJの特性を向上させることができる。

このとき、例えば図４３に示すように、いくつかのMTJ１１５１に制御線１１８１−１および制御線１１８１−２のうちの何れかを接続し、各MTJ１１５１を選択トランジスタ９３１や選択トランジスタ９３２、選択トランジスタ９９１、選択トランジスタ９９２などに接続することで、それらのMTJ１１５１を冗長救済用のMTJとしても用いることができる。なお、図４３において図４２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

この場合においても図２１に示した例と同様に、必要に応じて図１に示した選択回路２７と同様の回路を設けることで、任意のMTJ１１５１を冗長救済用のMTJとすることができる。

以上において説明した本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯端末装置など、各種の電子機器全般に対して適用可能である。

また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

さらに、本技術は、以下の構成とすることも可能である。

（１）
揮発性論理回路と、
同一の接続ゲートを介して前記揮発性論理回路に接続された複数の不揮発性素子と、
前記複数の前記不揮発性素子のそれぞれに接続された複数の制御線のそれぞれと
を備える半導体装置。
（２）
前記揮発性論理回路内の記憶ノードごとに、前記接続ゲートを介して前記複数の前記不揮発性素子が接続されている
（１）に記載の半導体装置。
（３）
前記不揮発性素子は強磁性トンネル接合素子または抵抗変化型素子である
（１）または（２）に記載の半導体装置。
（４）
前記複数の前記不揮発性素子のそれぞれのサイズが同じである
（１）乃至（３）の何れか一項に記載の半導体装置。
（５）
前記複数の前記不揮発性素子のそれぞれのサイズが異なる
（１）乃至（３）の何れか一項に記載の半導体装置。
（６）
前記複数の前記不揮発性素子のなかには、互いに同じサイズの前記不揮発性素子と、互いに異なるサイズの前記不揮発性素子とが含まれている
（１）乃至（３）の何れか一項に記載の半導体装置。
（７）
前記複数の前記不揮発性素子には、冗長救済用の不揮発性素子が含まれている
（１）乃至（６）の何れか一項に記載の半導体装置。
（８）
前記複数の前記不揮発性素子は互いに異なる層に設けられている
（１）乃至（７）の何れか一項に記載の半導体装置。
（９）
揮発性記憶素子と、
基板における前記揮発性記憶素子が設けられた主面側とは反対の裏面側に設けられ、前記基板の前記主面側と前記裏面側とを接続するコンタクトにより前記揮発性記憶素子の記憶ノードに接続された不揮発性素子と
を備える半導体装置。
（１０）
前記基板の前記裏面側には、前記不揮発性素子を制御するための制御線が設けられている
（９）に記載の半導体装置。
（１１）
前記基板の前記主面側には、前記不揮発性素子と前記記憶ノードとを電気的に接続するための選択トランジスタが設けられており、前記選択トランジスタの一方の拡散領域は前記コンタクトに接続され、前記選択トランジスタの他方の拡散領域は前記記憶ノードに接続されている
（９）または（１０）に記載の半導体装置。
（１２）
前記不揮発性素子は強磁性トンネル接合素子である
（９）乃至（１１）の何れか一項に記載の半導体装置。
（１３）
前記不揮発性素子は抵抗変化型メモリである
（９）乃至（１１）の何れか一項に記載の半導体装置。
（１４）
前記揮発性記憶素子を構成する複数のトランジスタのゲート電極と、前記選択トランジスタのゲート電極とが平行となり、かつ前記ゲート電極が直線状に並べられて配置されるように前記トランジスタおよび前記選択トランジスタが設けられ、
前記複数の前記トランジスタが設けられた領域に隣接して、２つの前記選択トランジスタが互いに対角する位置に配置されている
（１１）に記載の半導体装置。
（１５）
前記揮発性記憶素子を構成する複数のトランジスタのゲート電極が平行となるように所定領域に前記複数の前記トランジスタが配置され、
前記所定領域に隣接する領域に、前記選択トランジスタと前記不揮発性素子とが配置され、前記選択トランジスタのゲート電極が前記トランジスタの前記ゲート電極と平行となるように前記選択トランジスタが配置されている
（１１）に記載の半導体装置。
（１６）
前記基板は、互いに隣接するpウェル領域とnウェル領域とを有しており、
前記pウェル領域および前記nウェル領域に、前記揮発性記憶素子を構成する複数のトランジスタが配置されるとともに、前記pウェル領域における前記トランジスタが配置された領域の両端の位置に前記選択トランジスタが配置され、
前記複数の前記トランジスタのゲート電極と、前記選択トランジスタのゲート電極とが平行となるように前記トランジスタおよび前記選択トランジスタが配置されている
（１１）に記載の半導体装置。
（１７）
前記基板は、互いに隣接するpウェル領域とnウェル領域とを有しており、
前記pウェル領域および前記nウェル領域に前記揮発性記憶素子を構成する複数のトランジスタが配置され、
前記揮発性記憶素子を構成する前記複数の前記トランジスタが配置された領域に対して、前記pウェル領域および前記nウェル領域が並ぶ方向と略垂直な方向に隣接する領域に前記選択トランジスタが配置され、
前記複数の前記トランジスタのゲート電極と、前記選択トランジスタのゲート電極とが平行となるように前記トランジスタおよび前記選択トランジスタが配置されている
（１１）に記載の半導体装置。
（１８）
前記基板は、互いに隣接するpウェル領域とnウェル領域とを有しており、
前記pウェル領域および前記nウェル領域に、前記揮発性記憶素子を構成する複数のトランジスタが配置されるとともに、前記nウェル領域における前記トランジスタが配置された領域の両端の位置に前記選択トランジスタが配置され、
前記複数の前記トランジスタのゲート電極と、前記選択トランジスタのゲート電極とが平行となるように、前記複数の前記トランジスタと前記選択トランジスタとが、前記pウェル領域と前記nウェル領域が並ぶ方向と略垂直な方向に並べられて配置されている
（１１）に記載の半導体装置。
（１９）
前記基板の前記主面側には、前記不揮発性素子と前記制御線とを電気的に接続するための選択トランジスタが設けられており、前記不揮発性素子の一方の端は前記コンタクトに接続され、前記不揮発性素子の他方の端は前記選択トランジスタに接続されている
（１０）に記載の半導体装置。
（２０）
前記基板は、互いに隣接するpウェル領域とnウェル領域とを有しており、
前記pウェル領域および前記nウェル領域に、前記揮発性記憶素子を構成する複数のトランジスタが配置されるとともに、前記nウェル領域における前記トランジスタが配置された領域の両端の位置に前記選択トランジスタが配置され、
前記複数の前記トランジスタのゲート電極と、前記選択トランジスタのゲート電極とが平行となるように、前記複数の前記トランジスタと前記選択トランジスタとが、前記pウェル領域と前記nウェル領域が並ぶ方向と略垂直な方向に並べられて配置されている
（１９）に記載の半導体装置。
（２１）
前記基板の前記裏面側には、前記記憶ノードに接続された前記不揮発性素子を含む複数の前記不揮発性素子が設けられている
（９）乃至（１７）の何れか一項に記載の半導体装置。
（２２）
前記複数の前記不揮発性素子のうちのいくつかは冗長救済用の不揮発性素子である
（１８）に記載の半導体装置。
（２３）
揮発性記憶素子と、
前記揮発性記憶素子の記憶ノードに接続された選択トランジスタと、
前記選択トランジスタを介して前記記憶ノードに接続された不揮発性素子と
を有し、
前記揮発性記憶素子を構成する複数のトランジスタのゲート電極と、前記選択トランジスタのゲート電極とが平行となり、かつ前記ゲート電極が直線状に並べられて配置されるように前記トランジスタおよび前記選択トランジスタが設けられ、
前記複数の前記トランジスタが設けられた領域に隣接して、２つの前記選択トランジスタが互いに対角する位置に配置されている
半導体装置。
（２４）
揮発性記憶素子と、前記揮発性記憶素子の記憶ノードに接続された第１の選択トランジスタと、前記第１の選択トランジスタを介して前記記憶ノードに接続された不揮発性素子とを有する第１の不揮発性回路と、
前記揮発性記憶素子と、前記揮発性記憶素子の前記記憶ノードに接続された、前記第１の選択トランジスタとは異なる種別の第２の選択トランジスタと、前記第２の選択トランジスタを介して前記記憶ノードに接続された前記不揮発性素子とを有する第２の不揮発性回路と
を備える半導体装置。
（２５）
前記第１の不揮発性回路と前記第２の不揮発性回路とが隣接して設けられている
（２４）に記載の半導体装置。
（２６）
前記第１の選択トランジスタはnMOSトランジスタであり、前記第２の選択トランジスタはpMOSトランジスタである
（２４）または（２５）に記載の半導体装置。
（２７）
前記第１の選択トランジスタと前記第２の選択トランジスタとは互いに異なる制御線に接続されている
（２４）乃至（２６）の何れか一項に記載の半導体装置。
（２８）
前記第１の不揮発性回路に設けられた前記不揮発性素子には第１の制御線が接続され、前記第２の不揮発性回路に設けられた前記不揮発性素子には前記第１の制御線とは異なる第２の制御線が接続されている
（２６）に記載の半導体装置。
（２９）
前記記憶ノードに保持されている情報のストア時において、前記第１の制御線および前記第２の制御線にはハイレベルおよびローレベルの電圧が順番に印加され、
前記情報のリストア時において、前記第１の制御線にはローレベルの電圧が印加され、前記第２の制御線にはハイレベルの電圧が印加される
（２８）に記載の半導体装置。
（３０）
基板における主面側に前記揮発性記憶素子、前記第１の選択トランジスタ、および前記第２の選択トランジスタが設けられるとともに、前記基板の前記主面側とは反対の裏面側に前記不揮発性素子、前記第１の制御線、および前記第２の制御線が設けられ、
前記第１の選択トランジスタおよび前記第２の選択トランジスタと、前記第１の不揮発性回路の前記不揮発性素子および前記第２の不揮発性回路の前記不揮発性素子とは、前記基板の前記主面側と前記裏面側とを接続するコンタクトにより接続されている
（２８）または（２９）に記載の半導体装置。
（３１）
前記基板の前記裏面側には、前記記憶ノードに接続された前記不揮発性素子を含む複数の前記不揮発性素子が設けられている
（３０）に記載の半導体装置。
（３２）
前記複数の前記不揮発性素子のうちのいくつかは冗長救済用の不揮発性素子である
（３１）に記載の半導体装置。

１１ 半導体装置， ２１ 揮発性論理回路， ２２ トランジスタ， ２３−１，２３−２，２３ MTJ， ２４−１，２４−２，２４ MTJ， ２５ トランジスタ， ２７ 選択回路， ２１１ 半導体装置， ２２１ 揮発性論理回路， ２２２ 接続ゲート， ２２３ 不揮発性素子， ２５５， 選択トランジスタ， ２５６ MTJ， ２５７ 選択トランジスタ， ２５８ MTJ， ３０６ コンタクト， ３３５ 半導体基板， ６４４ コンタクト， ６４５ 配線， ６７１ コンタクト， ８５１ 半導体装置， ８６２ セル， ８６３ セル， ８７１ FF回路， ８７２ NVPG部， ８７３ FF回路， ８７４ NVPG部

Claims (4)

1. 揮発性論理回路と、
   同一の接続ゲートを介して前記揮発性論理回路に接続された複数の不揮発性素子と、
   前記複数の前記不揮発性素子のそれぞれに接続された複数の制御線のそれぞれと
   を備え、
   前記複数の前記不揮発性素子は、冗長救済用の前記不揮発性素子および通常使用される前記不揮発性素子からなり、少なくとも１つの前記冗長救済用の前記不揮発性素子と、前記通常使用される前記不揮発性素子とのサイズが異なる
   半導体装置。
2. 前記揮発性論理回路内の記憶ノードごとに、前記接続ゲートを介して前記複数の前記不揮発性素子が接続されている
   請求項１に記載の半導体装置。
3. 前記不揮発性素子は強磁性トンネル接合素子または抵抗変化型素子である
   請求項１に記載の半導体装置。
4. 前記複数の前記不揮発性素子は互いに異なる層に設けられている
   請求項１に記載の半導体装置。

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