JP6825570B2 - 半導体装置 - Google Patents
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Description
〈半導体装置の構成例について〉
本技術は、NVPGの対象となる揮発性論理回路に冗長用の不揮発性素子を含む複数の不揮発性素子を同一の接続ゲートを介して接続することで、製造時の歩留まりを向上させるようにした半導体装置に関するものである。
続いて、半導体装置11に設けられたMTJ23およびMTJ24について説明する。ここでは、MTJ23−1を例として説明を行う。
次に、半導体装置11の動作について説明する。
〈回路面積の増大について〉
ところで、スマートフォンを始めとしたモバイル製品やウェアラブル製品では、電力消費を如何に抑えるかが重要である。これらの製品を制御するプロセッサ等のLSI(Large-Scale Integration)も、大きな電力消費の一因となっている。
以下、本技術について、より具体的に説明する。
また、図9に示した半導体装置211の各トランジスタは、例えば図10に示すレイアウトで配置されている。なお、図10において図9における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
続いて、図12乃至図19を参照して、以上において説明した半導体装置211の製造プロセスフローについて説明する。なお、図12乃至図19において、図10または図11における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈ダミー用のMTJの配置について〉
また、以上においては、SRAMのセルの領域R14内の半導体基板335における裏面337側にMTJ256およびMTJ258が配置されると説明したが、これらのMTJ256およびMTJ258だけでなく、ダミー用の複数のMTJも配置されるようにしてもよい。
〈トランジスタのレイアウト例〉
なお、図11に示した例では、選択トランジスタ257の拡散領域303−8に直接コンタクト306を接続してMTJ258を裏面337側の層に引き出す例について説明した。しかし、その他、例えば配線層M1の配線に接続され、素子分離層341を貫通するコンタクトを形成し、MTJ258を裏面337側の層に引き出すようにしてもよい。
〈トランジスタのレイアウト例〉
また、半導体装置211に複数の揮発性論理回路221が設けられる場合、それらの揮発性論理回路221を構成するトランジスタの配置を、例えば図24に示す配置とすることもできる。なお、図24において、図10における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈トランジスタのレイアウト例〉
さらに、半導体装置211の各トランジスタの配置は、図10に示した例に限らず、他のどのような配置とされてもよく、例えば図25に示す配置とされるようにしてもよい。なお、図25において図10における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈トランジスタのレイアウト例〉
さらに、半導体装置211の各トランジスタの配置は、例えば図26に示す配置とされるようにしてもよい。なお、図26において図10における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈トランジスタのレイアウト例〉
さらに、半導体装置211の各トランジスタの配置は、例えば図27に示す配置とされるようにしてもよい。なお、図27において図10における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈トランジスタのレイアウト例〉
さらに、半導体装置211の各トランジスタの配置は、例えば図28に示す配置とされるようにしてもよい。なお、図28において図10における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈トランジスタのレイアウト例〉
さらに、半導体装置211の各トランジスタの配置は、例えば図29に示す配置とされるようにしてもよい。なお、図29において図10または図28における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈回路面積の増大について〉
ところで、第2の実施の形態で述べた国際公開第2009/028298号では、NVPGの対象となるフリップフロップ回路(以下、FF(Flip Flop)回路と称する)の2つの記憶ノードのそれぞれに対して、選択トランジスタを介してMTJを追加した構成が提案されている。
以下、本技術について、より具体的に説明する。
続いて、セル862とセル863のより詳細な構成例と動作について説明する。
以上のように図31に示した半導体装置851に設けられたセル862およびセル863が、それぞれ図32および図33に示した回路構成とされる場合、NVPG部における各素子の配置は、例えば図34に示す配置とすればよい。なお、図34において図31乃至図33の何れかにおける場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈MTJと制御線の裏面側配置について〉
また、半導体装置851のさらなる小型化を図ることができる。
〈半導体装置の構成例〉
ところで、NVPGを実現するために揮発性論理回路にトランジスタを介して不揮発性素子としてMTJを接続する場合、MTJは加工ばらつきによって、書き込み特性や読み出し特性のばらつきによる特性不良や、ダストや傷等による特性不良が発生することがある。
〈半導体装置の構成例〉
また、図39に示した半導体装置1081にFF回路871だけでなく、半導体装置851における場合と同様に、FF回路873、選択トランジスタ991、選択トランジスタ992、MTJ993、およびMTJ994が設けられるようにし、さらにMTJ993およびMTJ994の冗長救済用のMTJも設けるようにしてもよい。
〈ダミー用のMTJの配置について〉
また、図20を参照して説明した例と同様に、第3の実施の形態の変形例1で説明した半導体装置851や、第4の実施の形態で説明した半導体装置1081においても、半導体基板861の裏面337側にダミー用の複数のMTJが配置されるようにしてもよい。
揮発性論理回路と、
同一の接続ゲートを介して前記揮発性論理回路に接続された複数の不揮発性素子と、
前記複数の前記不揮発性素子のそれぞれに接続された複数の制御線のそれぞれと
を備える半導体装置。
(2)
前記揮発性論理回路内の記憶ノードごとに、前記接続ゲートを介して前記複数の前記不揮発性素子が接続されている
(1)に記載の半導体装置。
(3)
前記不揮発性素子は強磁性トンネル接合素子または抵抗変化型素子である
(1)または(2)に記載の半導体装置。
(4)
前記複数の前記不揮発性素子のそれぞれのサイズが同じである
(1)乃至(3)の何れか一項に記載の半導体装置。
(5)
前記複数の前記不揮発性素子のそれぞれのサイズが異なる
(1)乃至(3)の何れか一項に記載の半導体装置。
(6)
前記複数の前記不揮発性素子のなかには、互いに同じサイズの前記不揮発性素子と、互いに異なるサイズの前記不揮発性素子とが含まれている
(1)乃至(3)の何れか一項に記載の半導体装置。
(7)
前記複数の前記不揮発性素子には、冗長救済用の不揮発性素子が含まれている
(1)乃至(6)の何れか一項に記載の半導体装置。
(8)
前記複数の前記不揮発性素子は互いに異なる層に設けられている
(1)乃至(7)の何れか一項に記載の半導体装置。
(9)
揮発性記憶素子と、
基板における前記揮発性記憶素子が設けられた主面側とは反対の裏面側に設けられ、前記基板の前記主面側と前記裏面側とを接続するコンタクトにより前記揮発性記憶素子の記憶ノードに接続された不揮発性素子と
を備える半導体装置。
(10)
前記基板の前記裏面側には、前記不揮発性素子を制御するための制御線が設けられている
(9)に記載の半導体装置。
(11)
前記基板の前記主面側には、前記不揮発性素子と前記記憶ノードとを電気的に接続するための選択トランジスタが設けられており、前記選択トランジスタの一方の拡散領域は前記コンタクトに接続され、前記選択トランジスタの他方の拡散領域は前記記憶ノードに接続されている
(9)または(10)に記載の半導体装置。
(12)
前記不揮発性素子は強磁性トンネル接合素子である
(9)乃至(11)の何れか一項に記載の半導体装置。
(13)
前記不揮発性素子は抵抗変化型メモリである
(9)乃至(11)の何れか一項に記載の半導体装置。
(14)
前記揮発性記憶素子を構成する複数のトランジスタのゲート電極と、前記選択トランジスタのゲート電極とが平行となり、かつ前記ゲート電極が直線状に並べられて配置されるように前記トランジスタおよび前記選択トランジスタが設けられ、
前記複数の前記トランジスタが設けられた領域に隣接して、2つの前記選択トランジスタが互いに対角する位置に配置されている
(11)に記載の半導体装置。
(15)
前記揮発性記憶素子を構成する複数のトランジスタのゲート電極が平行となるように所定領域に前記複数の前記トランジスタが配置され、
前記所定領域に隣接する領域に、前記選択トランジスタと前記不揮発性素子とが配置され、前記選択トランジスタのゲート電極が前記トランジスタの前記ゲート電極と平行となるように前記選択トランジスタが配置されている
(11)に記載の半導体装置。
(16)
前記基板は、互いに隣接するpウェル領域とnウェル領域とを有しており、
前記pウェル領域および前記nウェル領域に、前記揮発性記憶素子を構成する複数のトランジスタが配置されるとともに、前記pウェル領域における前記トランジスタが配置された領域の両端の位置に前記選択トランジスタが配置され、
前記複数の前記トランジスタのゲート電極と、前記選択トランジスタのゲート電極とが平行となるように前記トランジスタおよび前記選択トランジスタが配置されている
(11)に記載の半導体装置。
(17)
前記基板は、互いに隣接するpウェル領域とnウェル領域とを有しており、
前記pウェル領域および前記nウェル領域に前記揮発性記憶素子を構成する複数のトランジスタが配置され、
前記揮発性記憶素子を構成する前記複数の前記トランジスタが配置された領域に対して、前記pウェル領域および前記nウェル領域が並ぶ方向と略垂直な方向に隣接する領域に前記選択トランジスタが配置され、
前記複数の前記トランジスタのゲート電極と、前記選択トランジスタのゲート電極とが平行となるように前記トランジスタおよび前記選択トランジスタが配置されている
(11)に記載の半導体装置。
(18)
前記基板は、互いに隣接するpウェル領域とnウェル領域とを有しており、
前記pウェル領域および前記nウェル領域に、前記揮発性記憶素子を構成する複数のトランジスタが配置されるとともに、前記nウェル領域における前記トランジスタが配置された領域の両端の位置に前記選択トランジスタが配置され、
前記複数の前記トランジスタのゲート電極と、前記選択トランジスタのゲート電極とが平行となるように、前記複数の前記トランジスタと前記選択トランジスタとが、前記pウェル領域と前記nウェル領域が並ぶ方向と略垂直な方向に並べられて配置されている
(11)に記載の半導体装置。
(19)
前記基板の前記主面側には、前記不揮発性素子と前記制御線とを電気的に接続するための選択トランジスタが設けられており、前記不揮発性素子の一方の端は前記コンタクトに接続され、前記不揮発性素子の他方の端は前記選択トランジスタに接続されている
(10)に記載の半導体装置。
(20)
前記基板は、互いに隣接するpウェル領域とnウェル領域とを有しており、
前記pウェル領域および前記nウェル領域に、前記揮発性記憶素子を構成する複数のトランジスタが配置されるとともに、前記nウェル領域における前記トランジスタが配置された領域の両端の位置に前記選択トランジスタが配置され、
前記複数の前記トランジスタのゲート電極と、前記選択トランジスタのゲート電極とが平行となるように、前記複数の前記トランジスタと前記選択トランジスタとが、前記pウェル領域と前記nウェル領域が並ぶ方向と略垂直な方向に並べられて配置されている
(19)に記載の半導体装置。
(21)
前記基板の前記裏面側には、前記記憶ノードに接続された前記不揮発性素子を含む複数の前記不揮発性素子が設けられている
(9)乃至(17)の何れか一項に記載の半導体装置。
(22)
前記複数の前記不揮発性素子のうちのいくつかは冗長救済用の不揮発性素子である
(18)に記載の半導体装置。
(23)
揮発性記憶素子と、
前記揮発性記憶素子の記憶ノードに接続された選択トランジスタと、
前記選択トランジスタを介して前記記憶ノードに接続された不揮発性素子と
を有し、
前記揮発性記憶素子を構成する複数のトランジスタのゲート電極と、前記選択トランジスタのゲート電極とが平行となり、かつ前記ゲート電極が直線状に並べられて配置されるように前記トランジスタおよび前記選択トランジスタが設けられ、
前記複数の前記トランジスタが設けられた領域に隣接して、2つの前記選択トランジスタが互いに対角する位置に配置されている
半導体装置。
(24)
揮発性記憶素子と、前記揮発性記憶素子の記憶ノードに接続された第1の選択トランジスタと、前記第1の選択トランジスタを介して前記記憶ノードに接続された不揮発性素子とを有する第1の不揮発性回路と、
前記揮発性記憶素子と、前記揮発性記憶素子の前記記憶ノードに接続された、前記第1の選択トランジスタとは異なる種別の第2の選択トランジスタと、前記第2の選択トランジスタを介して前記記憶ノードに接続された前記不揮発性素子とを有する第2の不揮発性回路と
を備える半導体装置。
(25)
前記第1の不揮発性回路と前記第2の不揮発性回路とが隣接して設けられている
(24)に記載の半導体装置。
(26)
前記第1の選択トランジスタはnMOSトランジスタであり、前記第2の選択トランジスタはpMOSトランジスタである
(24)または(25)に記載の半導体装置。
(27)
前記第1の選択トランジスタと前記第2の選択トランジスタとは互いに異なる制御線に接続されている
(24)乃至(26)の何れか一項に記載の半導体装置。
(28)
前記第1の不揮発性回路に設けられた前記不揮発性素子には第1の制御線が接続され、前記第2の不揮発性回路に設けられた前記不揮発性素子には前記第1の制御線とは異なる第2の制御線が接続されている
(26)に記載の半導体装置。
(29)
前記記憶ノードに保持されている情報のストア時において、前記第1の制御線および前記第2の制御線にはハイレベルおよびローレベルの電圧が順番に印加され、
前記情報のリストア時において、前記第1の制御線にはローレベルの電圧が印加され、前記第2の制御線にはハイレベルの電圧が印加される
(28)に記載の半導体装置。
(30)
基板における主面側に前記揮発性記憶素子、前記第1の選択トランジスタ、および前記第2の選択トランジスタが設けられるとともに、前記基板の前記主面側とは反対の裏面側に前記不揮発性素子、前記第1の制御線、および前記第2の制御線が設けられ、
前記第1の選択トランジスタおよび前記第2の選択トランジスタと、前記第1の不揮発性回路の前記不揮発性素子および前記第2の不揮発性回路の前記不揮発性素子とは、前記基板の前記主面側と前記裏面側とを接続するコンタクトにより接続されている
(28)または(29)に記載の半導体装置。
(31)
前記基板の前記裏面側には、前記記憶ノードに接続された前記不揮発性素子を含む複数の前記不揮発性素子が設けられている
(30)に記載の半導体装置。
(32)
前記複数の前記不揮発性素子のうちのいくつかは冗長救済用の不揮発性素子である
(31)に記載の半導体装置。
Claims (4)
- 揮発性論理回路と、
同一の接続ゲートを介して前記揮発性論理回路に接続された複数の不揮発性素子と、
前記複数の前記不揮発性素子のそれぞれに接続された複数の制御線のそれぞれと
を備え、
前記複数の前記不揮発性素子は、冗長救済用の前記不揮発性素子および通常使用される前記不揮発性素子からなり、少なくとも1つの前記冗長救済用の前記不揮発性素子と、前記通常使用される前記不揮発性素子とのサイズが異なる
半導体装置。 - 前記揮発性論理回路内の記憶ノードごとに、前記接続ゲートを介して前記複数の前記不揮発性素子が接続されている
請求項1に記載の半導体装置。 - 前記不揮発性素子は強磁性トンネル接合素子または抵抗変化型素子である
請求項1に記載の半導体装置。 - 前記複数の前記不揮発性素子は互いに異なる層に設けられている
請求項1に記載の半導体装置。
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