TW201805950A - 用於一非揮發性記憶體之記憶體單元之雙重金屬佈局 - Google Patents

用於一非揮發性記憶體之記憶體單元之雙重金屬佈局 Download PDF

Info

Publication number
TW201805950A
TW201805950A TW106112750A TW106112750A TW201805950A TW 201805950 A TW201805950 A TW 201805950A TW 106112750 A TW106112750 A TW 106112750A TW 106112750 A TW106112750 A TW 106112750A TW 201805950 A TW201805950 A TW 201805950A
Authority
TW
Taiwan
Prior art keywords
fuse
memory
transistor
electrical
integrated circuit
Prior art date
Application number
TW106112750A
Other languages
English (en)
Inventor
張盟昇
張貝眉
周紹禹
張良川
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201805950A publication Critical patent/TW201805950A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Geometry (AREA)
  • Read Only Memory (AREA)

Abstract

本揭露提供一種具有一雙重金屬佈局之非揮發性記憶體，該非揮發性記憶體包含：一第一熔絲，其製作於積體電路之一第一導電層上；一第二熔絲，其製作於該積體電路之一第二導電層上；及一電晶體，其製作於該積體電路之前段製程(FEOL)結構上。該非揮發性記憶體之一第一記憶體單元係由包括該第一熔絲及該電晶體之一第一記憶體電路提供，且該非揮發性記憶體之一第二記憶體單元係由包括該第二熔絲及該電晶體之一第二記憶體電路提供。

Description

用於一非揮發性記憶體之記憶體單元之雙重金屬佈局
本發明實施例係關於一種用於一非揮發性記憶體之記憶體單元之雙重金屬佈局。
諸多積體電路(IC)由半導體基板之一單個晶片上之數百萬互連裝置(諸如電晶體、電阻器、電容器及二極體)構成。通常期望IC儘可能快地操作，且消耗儘可能小的功率。半導體IC通常包含一或多種類型之記憶體，諸如互補式金屬氧化物半導體(CMOS)記憶體、抗熔絲記憶體及電熔絲記憶體。 在IC中使用一次性可程式化(「OTP」)記憶體元件以提供非揮發性記憶體(「NVM」)。當IC關斷時不損失NVM中之資料。NVM允許一IC製造商在IC上儲存大量數字及安全資料(舉例而言)，且在諸多其他應用中係有用的。一種類型之NVM利用電熔絲(eFuse)技術。 通常藉由使用兩個墊(通常稱作陽極及陰極)之間的導電材料(金屬、多晶矽等)之一窄條帶(通常稱作一「熔絲鏈」)而將電熔絲整合至半導體IC中。將一程式化電流施加至電熔絲會破壞(亦即，熔化)該鏈，因此改變電熔絲之電阻率。此通常稱作「程式化」該熔絲。
根據本發明的一些實施例，一種積體電路包括：一第一熔絲，其製作於該積體電路之一第一導電層上；一第二熔絲，其製作於該積體電路之一第二導電層上；及一電晶體，其製作於該積體電路之一前段製程(FEOL)結構上；其中一非揮發性記憶體之一第一記憶體單元係由包括該第一熔絲及該電晶體之一第一記憶體電路提供，且該非揮發性記憶體之一第二記憶體單元係由包括該第二熔絲及該電晶體之一第二記憶體電路提供。 根據本發明的一些實施例，一種製造一積體電路之方法包括：在該積體電路之一前段製程(FEOL)結構上製作一電晶體；在該積體電路之一後段製程(BEOL)結構之一第一導電層上製作一第一熔絲；及在該積體電路之該BEOL結構之一第二導電層上製作一第二熔絲；將該第一熔絲電耦合至該電晶體之一載流節點以提供一非揮發性記憶體之一第一記憶體單元；且將該第二記憶體單元電耦合至該電晶體之該載流節點以提供該非揮發性記憶體之一第二記憶體單元。 根據本發明的一些實施例，一種非揮發性記憶體包括：複數個記憶體單元，其包含一第一記憶體單元及一第二記憶體單元；該第一記憶體單元包含製作於該非揮發性記憶體之一第一導電層上之一第一電熔絲；該第二記憶體單元包含製作於該積體電路之一第二導電層上之一第二電熔絲。
相關申請案交叉參考 本申請案主張於2016年5月31提出申請之標題為「Double Metal Layout for Reduced Efuse Cell Area」之美國臨時專利申請案第62/343,244號之優先權，該美國臨時專利申請案以其全文引用方式併入本文中。 以下揭露提供用於實施所提供標的物之不同構件之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等僅係實例且並非意欲係限制性的。舉例而言，在以下說明中在一第二構件上方或在一第二構件上形成一第一構件可包含其中第一構件及第二構件以直接接觸方式而形成之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡單及清晰目的且自身並不指示所論述之各種實施例及/或組態之間的一關係。 如本文中所闡述之系統及方法提供具有一雙重金屬佈局之一非揮發性記憶體。一非揮發性記憶體(諸如一唯讀記憶體(「ROM」))包含複數個記憶體單元，該複數個記憶體單元中之每一者包含連接至一字線之一電晶體及連接至一位元線之一電熔絲。當程式化一「1」時，通常藉由將寫入電壓施加至字線及位元線而燒斷電熔絲(例如，來熔化熔絲鏈之中間部分)。一習用ROM包含一基板、基板上面之一第一導電(例如，金屬)層(M1)，及M1上面之一第二導電(例如，金屬)層(M2)。一習用ROM之記憶體單元之電熔絲通常放置於M2中，此乃因基於經驗在與形成於其他金屬層(M1、M2、... M12)中之電熔絲相比時該等電熔絲之良率較高。記憶體單元之電晶體通常放置於M1下之同一半導體層中。 圖1A係一非揮發性記憶體之實例性記憶體單元100之一電路圖。圖1B係繪示一實例性記憶體(或積體電路)之一剖面圖之一圖式。如圖1B中所圖解說明，記憶體(例如，一非揮發性記憶體)包含一基板、基板上面之一後段製程(BEOL)結構及基板與BEOL結構之間的一前段製程(FEOL)結構。一FEOL結構係在IC製作之一第一部分期間製作之一結構，其中個別裝置(例如，電晶體、電容器、電阻器等)圖案化於一或多個半導體材料中。一BEOL結構係在IC製作之一第二部分期間製作之一結構，其中(舉例而言)使用經圖案化金屬層對個別裝置進行電連接。 BEOL結構包含自底部至頂部依序配置之金屬層M0、M1、M2、M3、M4、...MN (其中N係一整數且在某些實施例中係12)。如圖1A中所圖解說明，使用其中針對毗鄰熔絲元件(電熔絲)使用兩個金屬層(例如，M0及M2)之一雙重金屬佈局來提供記憶體單元100。進一步參考圖1B，藉由電熔絲102至105與一電晶體106、107 (例如，一NMOS電晶體)之一組合而形成每一記憶體單元，其中一FEOL結構120上之每一電晶體106、107支援不同導電(例如，金屬)層(亦即，M0及M2)上之兩個毗鄰電熔絲102至105。舉例而言，在所圖解說明圖式中，包含金屬層M2上之電熔絲102/104之一第一記憶體單元與包含金屬層M0上之電熔絲103/105之一第二記憶體單元兩者共用FEOL結構120上之一共同程式化電晶體106。以此方式，藉由提供不同金屬層(M2及M0)上之毗鄰電熔絲，與其中電熔絲全部包含於同一金屬層(例如，M2)上之一習用非揮發性記憶體相比所需記憶體單元面積可減小(例如)約23％。如所圖解說明之實施例中所展示，毗鄰記憶體單元可共用一共同電晶體以便提供其中減小記憶體單元大小但仍維持一充分大電晶體大小(一較大大小電晶體通常係合意的)之一最佳化佈局。應理解，儘管在所圖解說明之實施例中電熔絲係製作於金屬層M0、M2上，但其他實施例可包含製作於另兩個金屬層(例如，M1、M3；M2、M4；M3、M5等)上之電熔絲。 所圖解說明之實例100展示來自一非揮發性記憶體之四個記憶體單元。記憶體單元之毗鄰電熔絲製作於一積體電路之不同層(M0及M2)上且可部分地重疊(如下文參考圖3及圖4所闡述)。兩個金屬層(M0及M2)可具有實質上相同之電阻，使得製作於M0或M2上之熔絲之間不存在可感知電差。每一電熔絲102至105在一端處連接至非揮發性記憶體之一位元線(BL0至BL3)且在另一端處連接至一程式化電晶體106、107之一載流節點109、110，該程式化電晶體如所圖解說明之實施例中所展示可係一程式化NMOS電晶體(PROG NMOS)。每一程式化電晶體106、107之閘極節點連接至非揮發性記憶體之一字線(WL)。藉由將寫入電壓施加至對應於一特定熔絲102至105之位元線(BL0 VDDQI至BL3 VDDQI)及字線(WL)而程式化非揮發性記憶體之一記憶體單元。下文參考圖6闡述用於程式化及讀取一電熔絲記憶體單元之一實例性電路。 具體而言，在所圖解說明之實例中，由製作於一積體電路之一第一金屬層(M2)上之一第一電熔絲102及製作於積體電路之一FEOL結構上之一第一電晶體106提供一第一記憶體單元。由製作於積體電路之一第二金屬層(M0)上之一第二電熔絲103及第一電晶體106提供一第二記憶體單元。由製作於第一金屬層(M2)上之一第三電熔絲104及製作於積體電路之FEOL結構上之一第二電晶體107提供一第三記憶體單元。由製作於第二金屬層(M0)上之一第四電熔絲105及第二電晶體107提供一第四記憶體單元。第一金屬層(M2)、第二金屬層(M0)及FEOL結構各自在積體電路之不同層上。 圖2係一非揮發性記憶體之記憶體單元200之另一實例之一電路圖。在此實例200中，一共同程式化電晶體202由四個記憶體單元共用。類似於圖1A中所展示之實例，使用其中針對毗鄰熔絲元件(電熔絲)使用兩個導電(例如，金屬)層(例如，M0及M2)之一雙重金屬佈局提供記憶體單元200。具體而言，在所圖解說明之實例中，一第一記憶體單元由製作於一積體電路之一第一金屬層(M2)上之一第一電熔絲204及製作於積體電路之一FEOL結構上之共同電晶體202提供。一第二記憶體單元係由製作於積體電路之一第二金屬層(M0)上之一第二電熔絲205及共同電晶體202提供。一第三記憶體單元係由製作於第一金屬層(M2)上之一第三電熔絲206及共同電晶體202提供。一第四記憶體單元係由製作於第二金屬層(M0)上之一第四電熔絲207及共同電晶體202提供。應瞭解，藉由由四個毗鄰電熔絲204至207共用一共同程式化電晶體202，圖2中所展示之實例可提供總體記憶體單元面積上之一進一步減小(例如，約30％)及/或與圖1A中所圖解說明之實例相比之一較大電晶體大小。在其他實例中，可藉由由多於四個毗鄰電熔絲共用一共同程式化電晶體而提供記憶體單元面積上之額外減小。 圖3及圖4A係用於一非揮發性記憶體之記憶體單元之一實例性積體電路佈局之圖式。圖3展示實例性佈局之一俯視圖300，且圖4A展示實例性佈局之一個三維角度視圖400。 首先參考圖3，此圖圖解說明以其中針對毗鄰熔絲元件(電熔絲)使用兩個導電(例如，金屬)層(例如，M0及M2)之一雙重金屬佈局製作之記憶體單元之一頂部佈局視圖300。圖3中所圖解說明之實例性佈局包含共用一個共同程式化電晶體202之四個記憶體單元，如圖2之電路圖中所展示。 所圖解說明之實例中之記憶體單元包含四個電熔絲204至207，該四個電熔絲在圖3中由四個虛線框識別，該四個虛線框中之每一者環繞一電熔絲之組件。所圖解說明之實例中之每一電熔絲204至207包含一細熔絲鏈部分及四個金屬間隔件部分，其中兩個間隔件部分毗鄰於熔絲鏈之每一端。舉例而言，電熔絲204包含一熔絲鏈部分308、經定位毗鄰於熔絲鏈308之一端之兩個金屬間隔件部分310、312及經定位毗鄰於熔絲鏈308之另一端之兩個金屬間隔件部分314、316。包含金屬間隔件部分310、312、314、316以在藉由將寫入電壓施加至連接至熔絲鏈308之各別端之字線及位元線而程式化電熔絲204時保護周圍電路。 如上文參考圖1A及圖2所闡釋，毗鄰記憶體單元中之電熔絲製作於積體電路之不同金屬層(例如，M0及M2)上。在圖3中所展示之實例中，電熔絲204及206製作於金屬層M2上，且電熔絲205及207製作於金屬層M0上。另外，不同金屬層上之毗鄰電熔絲之部分係重疊的以減小總體單元面積。在所圖解說明之實例中，針對每一電熔絲204至207，兩個金屬間隔件部分及熔絲鏈之一區段與一毗鄰電熔絲重疊。電熔絲204至207之重疊部分由圖3中之交叉影線圖解說明。 由圖4A中所展示之三維圖式400進一步圖解說明製作於不同金屬層(M0及M2)上之毗鄰電熔絲之重疊部分。圖4A圖解說明兩個毗鄰電熔絲之佈局，舉例而言圖3中之電熔絲204及電熔絲205。具體而言，圖4A中所圖解說明之實例包含包括一熔絲鏈308及四個導電(例如，金屬)間隔件310至316之一第一電熔絲，以及包括一熔絲鏈408及四個導電(例如，金屬)間隔件410至413之一第二電熔絲。如所展示，金屬間隔件中之兩者314及316以及製作於金屬層M2上之第一電熔絲之熔絲鏈308之一部分與金屬間隔件中之兩者410及412以及製作於金屬層M0上之第二電熔絲之熔絲鏈408之一部分重疊。 圖4B係繪示另一實例性記憶體之一剖面之一圖式。再次參考圖3，每一電熔絲204至207之熔絲鏈(例如，308)在一端處電連接至一位元線(VDDQI)且在另一端處電連接至共同程式化電晶體202 (例如，如圖2之電路圖中所展示)。可使用層間連接(亦即，通路)或層間連接與積體電路之一或多個互連層(例如，M1及M3)之一組合來提供每一電熔絲204至207與位元線(VDDQI)及共同程式化電晶體202之間的電連接。舉例而言，在所圖解說明之實施例300及圖4B中，電熔絲204/206之熔絲鏈之一端藉由一層間連接(亦即，通路) 318/320連接至積體電路之另一層(M3)上之一位元線(VDDQI)。在所圖解說明之實例300及圖4B中，電熔絲204/205之熔絲鏈之另一端藉由導電跡線323/325連接至位於積體電路之一FEOL結構上之共同程式化電晶體202。此外，電熔絲205/207之熔絲鏈之一端由導電跡線319/321連接至積體電路之層(M3)上之另一位元線(VDDQI)。電熔絲205/207之熔絲鏈之另一端藉由一層間連接(亦即，通路)322/324、透過導電跡線323/325及層間連接(亦即，通路)326/328連接至共同程式化電晶體202。 圖5係用於製造一非揮發性記憶體之記憶體單元之一實例性方法500之一流程圖。舉例而言，方法500可用於製作圖1至圖4中所圖解說明之記憶體單元。在510處，在一積體電路之一或多個半導體層(例如，一FEOL結構)上製作一電晶體。在512處，在積體電路之一第一導電層上製作一第一熔絲。在514處，在積體電路之一第二導電層上製作一第二熔絲。在516處，將第一熔絲電耦合至電晶體以提供非揮發性記憶體之一第一記憶體單元。在518處，將第二熔絲電耦合至電晶體以提供非揮發性記憶體之一第二記憶體單元。 圖6係用於程式化及讀取諸如上文參考圖1至圖5所闡述之電熔絲記憶體單元之一電熔絲記憶體單元之一實例性電路600的一圖式。所圖解說明之實例中之電熔絲記憶體單元包含一電熔絲602及一電晶體604。實例性電路600包含兩個電路路徑(一讀取路徑及一程式化路徑)，該兩個電路路取決於電路600係在一讀取模式或在一程式化模式中而藉由一對電晶體606、608選擇性地耦合至VDDQI節點。 當在程式化模式中時，電晶體對606、608經組態以切斷讀取路徑且將VDDQI節點耦合至一程式化電壓，VQPS。程式化電壓(VQPS)足夠大以提供一程式化電流穿過電熔絲從而致使電熔絲被燒斷。 當在讀取模式中時，電晶體對606、608經組態以切斷程式化路徑且將VDDQI節點耦合至一感測放大器電路。感測放大器電路經組態以基於穿過電熔絲之電流判定在VDDQI節點處存在一邏輯高(H)電壓或一邏輯低(L)電壓。當電熔絲已被程式化時(亦即，燒斷)，電熔絲電阻將變高且VDDQI電壓將變高(VDDQI=H)。若電熔絲還未被燒斷，則VDDQI電壓將變低(VDDQI=L)。因此，感測放大器可在一讀取0與一讀取1之間區分。 在一實施例中，一積體電路包含：一第一熔絲，其製作於該積體電路之一第一導電層上；一第二熔絲，其製作於該積體電路之一第二導電層上；一電晶體，其及製作於該積體電路之一或多個半導體層(例如，一FEOL結構)上。一非揮發性記憶體之一第一記憶體單元係由包括該第一熔絲及該電晶體之一第一記憶體電路提供，且該非揮發性記憶體之一第二記憶體單元係由包括該第二熔絲及該電晶體之一第二記憶體電路提供。 在另一實施例中，製造一積體電路之一方法包含：在積體電路之一前段製程(FEOL)結構上製作一電晶體；在積體電路之一後段製程(BEOL)結構之一第一導電層上製作一第一熔絲；及在積體電路之BEOL結構之一第二導電層上製作一第二熔絲。將第一熔絲電耦合至電晶體之一載流節點以提供一非揮發性記憶體之一第一記憶體單元，且將第二記憶體單元電耦合至電晶體之載流節點以提供非揮發性記憶體之一第二記憶體單元。 在一額外實施例中，一非揮發性記憶體包含包括一第一記憶體單元及一第二記憶體單元之複數個記憶體單元。第一記憶體單元包含製作於非揮發性記憶體之一第一導電層上之一第一電熔絲。第二記憶體單元包含製作於積體電路之一第二導電層上之一第二電熔絲。 前述內容概述數項實施例之構件使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可易於將本揭露用作用於設計或修改其他製程及結構以用於實施與本文中所介紹之實施例相同之目的及/或達成與該等實施例相同之優點之一基礎。熟習此項技術者亦應認識到，此等等效構造並未背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替代及更改。
100‧‧‧記憶體單元/實例
102‧‧‧電熔絲/熔絲/第一電熔絲
103‧‧‧電熔絲/第二電熔絲
104‧‧‧電熔絲/第三電熔絲
105‧‧‧電熔絲/熔絲/第四電熔絲
106‧‧‧電晶體/共同程式化電晶體/程式化電晶體/第一電晶體
107‧‧‧電晶體/程式化電晶體/第二電晶體
109‧‧‧載流節點
110‧‧‧載流節點
120‧‧‧前段製程結構
200‧‧‧記憶體單元/實例
202‧‧‧共同程式化電晶體/共同電晶體
204‧‧‧第一電熔絲/電熔絲
205‧‧‧第二電熔絲/電熔絲
206‧‧‧第三電熔絲/電熔絲
207‧‧‧第四電熔絲/電熔絲
300‧‧‧俯視圖/頂部佈局視圖/實施例/實例
308‧‧‧熔絲鏈部分/熔絲鏈
310‧‧‧金屬間隔件部分/導電間隔件
312‧‧‧金屬間隔件部分/導電間隔件
314‧‧‧金屬間隔件部分/金屬間隔件/導電間隔件
316‧‧‧金屬間隔件部分/導電間隔件/金屬間隔件
318‧‧‧層間連接
319‧‧‧導電跡線
320‧‧‧層間連接
321‧‧‧導電跡線
322‧‧‧層間連接
323‧‧‧導電跡線
324‧‧‧層間連接
325‧‧‧導電跡線
326‧‧‧層間連接
328‧‧‧層間連接
400‧‧‧三維角度視圖/三維圖
408‧‧‧熔絲鏈
410‧‧‧導電間隔件/金屬間隔件
411‧‧‧導電間隔件
412‧‧‧金屬間隔件/導電間隔件
413‧‧‧導電間隔件
600‧‧‧電路
602‧‧‧電熔絲
604‧‧‧電晶體
606‧‧‧電晶體
608‧‧‧電晶體
BL0-BL3‧‧‧位元線
M0‧‧‧金屬層/導電層/層/第二金屬層
M1‧‧‧第一導電層/金屬層/互連層
M2‧‧‧第二導電層/金屬層/導電層/層/第一金屬層
M3‧‧‧金屬層/互連層/層
M12‧‧‧金屬層
VDDQI‧‧‧位元線
VQPS‧‧‧程式化電壓
當與附圖一起閱讀時，自以下詳細說明最佳地理解本揭露之態樣。應注意，根據工業中之標準實踐，各種構件未必按比例繪製。事實上，為論述清晰起見，可任意地增加或減小各種構件之尺寸。 圖1A係一非揮發性記憶體之實例性記憶體單元之一電路圖。 圖1B係繪示一實例性記憶體之一剖面圖之一圖式。 圖2係一非揮發性記憶體之記憶體單元之另一實例之一電路圖。 圖3係繪示用於一非揮發性記憶體之記憶體單元之一實例性積體電路佈局之一俯視圖之一圖式。 圖4A係繪示用於一非揮發性記憶體之記憶體單元之一實例性積體電路佈局之一個三維角度視圖之一圖式。 圖4B係繪示另一實例性記憶體之一剖面圖之一圖式。 圖5係用於製造一非揮發性記憶體之記憶體單元之一實例性方法之一流程圖。 圖6係用於程式化及讀取一電熔絲記憶體單元之一實例性電路之一圖式。
100‧‧‧記憶體單元/實例
102‧‧‧電熔絲/熔絲/第一電熔絲
103‧‧‧電熔絲/第二電熔絲/熔絲
104‧‧‧電熔絲/第三電熔絲/熔絲
105‧‧‧電熔絲/熔絲/第四電熔絲
106‧‧‧電晶體/共同程式化電晶體/程式化電晶體/第一電晶體
107‧‧‧電晶體/程式化電晶體/第二電晶體
109‧‧‧載流節點
110‧‧‧載流節點
120‧‧‧前段製程結構
M0‧‧‧金屬層/導電層/層/第二金屬層
M2‧‧‧第二導電層/金屬層/導電層/層/第一金屬層

Claims (1)

  1. 一種積體電路，其包括： 一第一熔絲，其製作於該積體電路之一第一導電層上； 一第二熔絲，其製作於該積體電路之一第二導電層上；及 一電晶體，其製作於該積體電路之一前段製程(FEOL)結構上； 其中一非揮發性記憶體之一第一記憶體單元係由包括該第一熔絲及該電晶體之一第一記憶體電路提供，且該非揮發性記憶體之一第二記憶體單元係由包括該第二熔絲及該電晶體之一第二記憶體電路提供。
TW106112750A 2016-05-31 2017-04-17 用於一非揮發性記憶體之記憶體單元之雙重金屬佈局 TW201805950A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662343244P 2016-05-31 2016-05-31
US62/343,244 2016-05-31
US15/422,596 2017-02-02
US15/422,596 US10153288B2 (en) 2016-05-31 2017-02-02 Double metal layout for memory cells of a non-volatile memory

Publications (1)

Publication Number Publication Date
TW201805950A true TW201805950A (zh) 2018-02-16

Family

ID=60418346

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106112750A TW201805950A (zh) 2016-05-31 2017-04-17 用於一非揮發性記憶體之記憶體單元之雙重金屬佈局

Country Status (3)

Country Link
US (1) US10153288B2 (zh)
CN (1) CN107437546A (zh)
TW (1) TW201805950A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660359B (zh) * 2018-03-15 2019-05-21 台灣積體電路製造股份有限公司 積體電路結構及形成程式化積體電路裝置的方法
TWI767688B (zh) * 2020-06-03 2022-06-11 台灣積體電路製造股份有限公司 記憶體電路及其操作方法
TWI798026B (zh) * 2021-06-24 2023-04-01 台灣積體電路製造股份有限公司 積體電路裝置及其製造方法以及記憶體陣列
US11791005B2 (en) 2020-06-03 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108649024B (zh) * 2018-05-04 2019-10-11 中国电子科技集团公司第二十四研究所 一次性可编程电容型熔丝位及存储器
US11094701B2 (en) * 2019-07-17 2021-08-17 Taiwan Semiconductor Manufacturing Company Ltd. Layout structure of storage cell and method thereof
TW202119514A (zh) * 2019-11-05 2021-05-16 聯華電子股份有限公司 測試鍵結構
CN113096717B (zh) * 2020-01-08 2024-02-27 中芯国际集成电路制造(上海)有限公司 一种熔丝存储单元、存储阵列以及存储阵列的工作方法
CN113327641B (zh) * 2020-02-28 2024-05-03 中芯国际集成电路制造(上海)有限公司 eFuse存储单元、eFuse存储阵列及其使用方法、eFuse系统
US11569248B2 (en) * 2020-08-11 2023-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit including eFuse cell
US20220367490A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Company Ltd. Mim efuse memory devices and memory array
CN118632527A (zh) * 2024-08-13 2024-09-10 杭州积海半导体有限公司 efuse单元结构及efuse存储阵列结构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4689494A (en) * 1986-09-18 1987-08-25 Advanced Micro Devices, Inc. Redundancy enable/disable circuit
JP2991575B2 (ja) * 1992-10-08 1999-12-20 沖電気工業株式会社 半導体集積回路
KR0122103B1 (ko) * 1994-05-07 1997-11-26 김광호 반도체 메모리 장치의 퓨즈 소자
KR0131721B1 (ko) * 1994-06-08 1998-04-15 김주용 반도체 소자의 컬럼 리던던시 장치
JP2760326B2 (ja) * 1995-09-30 1998-05-28 日本電気株式会社 半導体記憶装置
JP2882369B2 (ja) * 1996-06-27 1999-04-12 日本電気株式会社 半導体記憶装置
US20050093577A1 (en) * 2003-11-04 2005-05-05 Liem Nguyen Multiplexer circuits
JP4127678B2 (ja) * 2004-02-27 2008-07-30 株式会社東芝 半導体装置及びそのプログラミング方法
JP4284242B2 (ja) * 2004-06-29 2009-06-24 パナソニック株式会社 半導体装置およびその製造方法
KR100657863B1 (ko) * 2005-02-07 2006-12-14 삼성전자주식회사 핑거드 타입 소스 폴로워 트랜지스터를 이용한 상보성금속 산화막 반도체 액티브 픽셀 센서
US7688613B2 (en) * 2007-04-14 2010-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for controlling multiple electrical fuses with one program device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660359B (zh) * 2018-03-15 2019-05-21 台灣積體電路製造股份有限公司 積體電路結構及形成程式化積體電路裝置的方法
TWI767688B (zh) * 2020-06-03 2022-06-11 台灣積體電路製造股份有限公司 記憶體電路及其操作方法
US11791005B2 (en) 2020-06-03 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same
TWI798026B (zh) * 2021-06-24 2023-04-01 台灣積體電路製造股份有限公司 積體電路裝置及其製造方法以及記憶體陣列

Also Published As

Publication number Publication date
US10153288B2 (en) 2018-12-11
US20170345827A1 (en) 2017-11-30
CN107437546A (zh) 2017-12-05

Similar Documents

Publication Publication Date Title
TW201805950A (zh) 用於一非揮發性記憶體之記憶體單元之雙重金屬佈局
CN103065685B (zh) 电熔丝存储阵列
CN104396014B (zh) 以反熔丝为特征的集成电路器件及其制造方法
US9935001B2 (en) Methods of forming an integrated circuit chip having two types of memory cells
CN106783857B (zh) 存储器件及其制造方法
TWI660359B (zh) 積體電路結構及形成程式化積體電路裝置的方法
US20160351574A1 (en) Structures, devices and methods for memory devices
CN108074611B (zh) 包含三元内容可定址记忆体阵列的电子电路、电子装置及其方法
US10923533B2 (en) Semiconductor device having a volatile element and a plurality of non-volatile elements
US20150206595A1 (en) Antifuse array architecture
US20210193670A1 (en) Efuse
US9263383B2 (en) Anti-fuse array of semiconductor device and method for operating the same
US9805815B1 (en) Electrical fuse bit cell and mask set
JP2011044602A (ja) 不揮発性半導体記憶装置
TW202201420A (zh) 電子熔絲單元陣列結構
US20230187003A1 (en) One-time programmable bitcell for frontside and backside power interconnect
TWI803324B (zh) 半導體結構
US20240297115A1 (en) Semiconductor devices with electrical fuses and methods of fabricating the same
TW202249255A (zh) 記憶體裝置
TW202437876A (zh) 具有電性熔絲的半導體裝置及製作所述半導體裝置的方法
CN118231375A (zh) 半导体结构及其制造方法
KR101913217B1 (ko) 컷 레이어 프로그래머블 메모리