CN106783857B - 存储器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种存储器件，包括：存储器位单元、第一字线、成对的金属岛状件和成对的连接金属线。第一字线设置在第一金属层中并且电连接至存储器位单元。成对的金属岛状件在第一金属层中设置在字线的相对两侧处并且电连接至电源。成对的连接金属线设置在第二金属层中并且配置成将金属岛状件分别电连接至存储器位单元。本发明还提供了用于制造存储器件的方法。

Description

存储器件及其制造方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及存储器件及其制造方法。
背景技术
典型的静态随机存取存储器(SRAM，static random-access memory)器件包括通过与其电连接的字线和位线的操作进行访问的布置成多列和多行的存储器单元的阵列。然而，字线和位线的阻容(RC，resistance capacitance)效应严重限制了静态随机存取存储器件的性能。
发明内容
根据本发明的一方面，提供了一种存储器件，包括：存储器位单元；字线，设置在第一金属层中并且电连接至所述存储器位单元；成对的金属岛状件，在所述第一金属层中设置在所述字线的相对侧处并且电连接至电源；以及成对的连接金属线，设置在第二金属层中并且配置成将所述金属岛状件分别电连接至所述存储器位单元。
根据本发明的另一方面，提供了一种存储器件，包括：存储器位单元；第一字线，设置在第一金属层中并且电连接至所述存储器位单元；成对的金属岛状件，在所述第一金属层中设置在所述字线的相对侧处并且电连接至电源；成对的连接金属线，设置在第二金属层中并且配置成将所述金属岛状件分别电连接至所述存储器位单元；金属线，设置在第三金属层中；以及第二字线，设置在第四金属层中，所述第二字线覆盖所述第一字线，其中，所述第二字线通过所述金属线电连接至所述第一字线。
根据本发明的又一方面，提供了一种用于制造存储器件的方法，包括：形成存储器位单元；在第一金属层中形成电连接至所述存储器位单元的第一字线；在所述第一金属层中并且在所述第一字线的相对侧处形成电连接至电源的成对的金属岛状件；以及在第二金属层中形成成对的连接金属线以将所述金属岛状件分别电连接至所述存储器位单元。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。
图1是根据本发明的各个实施例的存储器阵列的示例图；
图2A是根据本发明的各个实施例的存储器件的示例性电路图；
图2B是根据本发明的各个实施例的对应于图2A的存储器件的不具有任何互连的存储器位单元的示例性布局图；
图2C是根据本发明的各个实施例的具有连接至电源和位线的互连件的图2B中的存储器位单元的示例性布局图；
图2D是根据本发明的各个实施例的图2A中的存储器件的示例性布局图，该存储器件包括具有通过连接金属线和金属岛状件连接至电源以及连接至字线的附加互连件的图2C中的存储器位单元；
图2E是根据本发明的各个实施例的图2D中的存储器件的部分布局图；
图3A是根据本发明的各个实施例的存储器件的示例性布局图；
图3B是根据本发明的各个实施例的图3A中的存储器件的部分布局图；
图4A是根据本发明的各个实施例的存储器件的示例性布局图；
图4B是根据本发明的各个实施例的图4A中的存储器件的部分布局图；
图5A是根据本发明的各个实施例的存储器件的示例性布局图；
图5B是根据本发明的各个实施例的图5A中的存储器件的部分布局图；
图6A是根据本发明的各个实施例的存储器件的示例性布局图；
图6B是根据本发明的各个实施例的图6A中的存储器件的部分布局图；以及
图7是根据本发明的各个实施例的示出图6中的存储器件的制造工艺的方法的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
在该说明书中使用的术语通常在本领域内以及在使用各个术语的上下文中具有它们的普通含义。在本说明书中实例的使用(包括本文中论述的任何术语的实例)仅仅是示例性的，并且不以任何方式限制本发明或者任何示例性术语的范围和含义。类似地，本发明不限于本说明书中提供的各个实施例。
应当理解，虽然在本文中可以使用术语“第一”，“第二”等，以描述各个元件，但是这些元件不应当受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。例如，在不背离实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文中所使用的，术语“和/或”包括一个或多个相关联的所列项目的任何和所有组合。
如本文中所使用的，术语“包括”，“包含”，“具有”，“含有”，“涉及”等应当理解为开放式的，即，意为包括但不限于。
贯穿整个说明书，提及的“一个实施例”或“实施例”是指结合实施例描述的特定的部件、结构、实施方式或特征包括在本发明的至少一个实施例中。因此，在说明书的各个位置使用术语“在一个实施例”或者“在实施例中”不一定全指相同的实施例。此外，在一个或多个实施例中，特定的部件、结构、实施方式或特征可以以任何合适的方式进行组合。
图1是根据本发明的各个实施例的存储器阵列100的示例图。在一些实施例中，存储器阵列100是静态随机存取存储器(SRAM)阵列。为了示出的目的，存储器阵列100包括多个存储器位单元110，例如，多条位线(bit line)包括BL_0、...以及BL_n、和
Figure BDA0001133587260000041
...以及
Figure BDA0001133587260000042
并且例如，多条字线(word line)包括WL_0、…以及WL_m。
为了说明的目的，将存储器位单元110布置成多行和多列。如图1示例性地示出的，每个存储器位单元110都设置在一行和一列的交叉处。
诸如位线BL_0和
Figure BDA0001133587260000043
的每对位线被电连接至存储器位单元110的一列。字线WL_0、…和WL_m中的每一条被电连接到存储器位单元110的一行。
基于地址解码器(未示出)的操作，字线WL_0，…和WL_m中的一条用于选择存储器阵列100的多行中的一行。与存储器阵列100的多列中的一列相对应的一对位线用于对存储器位单元110实施读取操作和/或写入操作，其中，存储器位单元110设置在相应的行和相应的列的交叉处。
图2A是根据本发明的各个实施例的存储器件200的示例性电路图。为了便于理解，相对于图1的实施例，图2A中的相同元件标记有相同的参考标号。
为了示出的目的，存储器件200包括如图1中所示的存储器阵列100中的存储器位单元110、一对位线BL和
Figure BDA0001133587260000044
以及一条字线WL。在一些实施例中，该位线BL和
Figure BDA0001133587260000045
对应于如图1所示的多对位线中的一对位线，并且字线WL对应于图1所示的字线WL_0、…和WL_m中的一条字线。
为了便于理解，图2A仅示出了一个存储器位单元110和相应的位线BL和
Figure BDA0001133587260000046
和字线WL。在图2A所示的存储器件200中的各种数量的存储器位单元110、相应的位线BL和
Figure BDA0001133587260000047
和相应的字线WL都在本发明的预期范围内。
在一些实施例中，存储器位单元110的长度在存储器位单元110的宽度的约2至约3倍的范围内。为了在图2B中示出，存储器位单元110的长度对应于存储器位单元110的长边，并且存储器位单元110的宽度对应于存储器位单元110的短边。在参考图2D的一些实施例中，在存储器位单元110的平面图中，存储器位单元110的长边平行于字线WL，并且存储器单元110的短边垂直于字线WL。
在一些实施例中，该字线WL的长度与存储器位单元110的长度相同。在一些其他实施例中，位于图1中示出的存储器位单元110的一行中的字线WL的总长度在一个存储器位单元110的长度的约4倍至约300倍的范围内。
提供上述的存储器位单元110和/或字线WL的长度和/或宽度以用于示出的目的。存储器位单元110和/或字线WL的各个长度和/或宽度都在本发明的预期范围内。
在一些实施例中，存储器位单元110是包括晶体管T1-T6的六晶体管(6T)单元。
为了示出，该晶体管T1和T3是N型晶体管，并且晶体管T2和T4的P型晶体管。晶体管T1-T4电连接以用作电源VDD和电源VSS之间的两个交叉连接的反相器。在一些实施例中，电源VDD表示电源电压并且电源VSS表示接地电压。
用于示出的目的，在图2A中，晶体管T2和T4中的每个晶体管的第一源极/漏极分别通过连接点P1和P2电连接到电源VDD。晶体管T1和T3中的每个的第一源极/漏极分别通过连接点P3和P4电连接到电源VSS。晶体管T1和T2的栅极通过连接点P5电连接到晶体管T3和T4中的每个的第二源极/漏极并且进一步电连接到晶体管T6的第一源极/漏极。晶体管T3和T4的栅极通过连接点P6电连接到晶体管T1和T2中的每个的第二源极/漏极并且进一步电连接到晶体管T5的第一源极/漏极。
晶体管T5的第二源极/漏极通过连接点P7电连接至位线BL。晶体管T6的第二源极/漏极通过连接点P8电连接至位线
Figure BDA0001133587260000051
晶体管T5的栅极通过连接点P9电连接到字线WL。晶体管T6的栅极通过连接点P10电连接到字线WL。
如图2A示例性地示出的，字线WL电连接到该存储器位单元110。为了便于说明，字线WL电连接到晶体管T5和T6的栅极端子，以控制晶体管T5和T6导通或截止。通过导通晶体管T5和T6，存储器位单元110连接至位线BL和
Figure BDA0001133587260000061
结果，通过控制两个存取晶体管T5和T6的字线WL使能访问存储器位单元110，转而控制储器位单元110是否连接至位线BL和
Figure BDA0001133587260000062
如图2A示例性地示出的，BL和
Figure BDA0001133587260000063
电连接至存储器位单元110。为了说明的目的，位线BL电连接到晶体管T5。位线
Figure BDA0001133587260000064
电连接到晶体管T6。为了进一步说明，位线BL电连接到晶体管T5的源极/漏极端子。位线
Figure BDA0001133587260000065
电连接到晶体管T6的源极/漏极端子。位线BL和
Figure BDA0001133587260000066
用于传输来自晶体管T1-T4的数据以用于读取操作，和/或将数据传输到晶体管T1-T4以进行写入操作。
提供图2A中的存储器位单元110的晶体管的数量和配置以用于示出的目的。存储器位单元110中的晶体管的各个数量和配置都在本发明的预期范围内。
图2B是根据本发明的各个实施例的对应于图2A的存储器位单元的不具有任何互连的存储器位单元的示例性布局图。相对于图2A的实施例，为了便于理解，图2B中的相同的元件以相同的参考标号表示。
在一些实施例中，如下文所示，图2B中的存储器位单元110的部件设置在半导体衬底上，为了便于示出，在图2B中没有示出该半导体衬底。在一些实施例中，半导体衬底是硅衬底或其他合适的半导体衬底。
在图2B中，为了示出的目的，存储器位单元110的晶体管T1-T6中的每个均被示出为位于虚线框内。存储器位单元110包括布置为用于形成晶体管T1-T6的栅极的栅电极200、205、210和215。用于形成晶体管T1-T6的栅极的各种导电材料都在本发明的预期范围内。例如，在不同的实施例中，该晶体管T1-T6的栅极由金属、金属合金、金属硅化物等形成。
在一些实施例中，该存储器位单元110还包括鳍结构220-225。鳍结构220-225布置为半导体衬底的有源区，并且布置为用于在外延之后形成晶体管T1-T6的源极/漏极。在本发明中，术语“源极/漏极”被称为是源极区或者漏极区的区域。
图2B的晶体管T1-T6中的每个的鳍结构的数量和配置被提供为以用于示出的目的。晶体管T1-T6中的每个的鳍结构的各个数量和配置都在本发明的预期范围内。
为了示出的目的，鳍结构220包括鳍部分220A-220C和鳍结构221包鳍部分221A-221C。鳍部分220A和221A对应于晶体管T1的第一源极/漏极，和鳍部分220B和221B对应于晶体管T1的第二源极/漏极。换句话说，鳍部分220A和221A、栅电极200以及鳍部分220B和221B一起对应于晶体管T1。
鳍部分220B和221B也对应于晶体管T5的第一源极/漏极，和鳍部分220C和221C对应于晶体管T5的第二源极/漏极。换句话说，鳍部分220B和221B、栅电极210以及鳍部分220C和221C一起对应于晶体管T5。
鳍结构222包括鳍部分222A-222B。鳍部分222A对应于晶体管T2的第一源极/漏极并且鳍部分222B对应于晶体管T2第二源极/漏极。换句话说，鳍部分222A、栅电极200以及鳍部分222B一起对应于晶体管T2。
鳍结构223包括鳍部分223A-223B。鳍部分223A对应于晶体管T4的第二源极/漏极并且鳍部分223B对应于晶体管T4的第一源极/漏极。换句话说，鳍部分223A、栅电极205和鳍部分223B一起对应于晶体管T4。
鳍结构224包括鳍部分224A-224C，并且鳍结构225包括鳍部225A-225C。鳍部分224A和225A对应于晶体管T6的第二源极/漏极，并且鳍部分224B和225B对应于晶体管T6的第一源极/漏极。换句话说，鳍部分224A和225A、栅电极215以及鳍部分224B和225B一起对应于晶体管T6。
鳍部分224B和225B也对应于晶体管T3的第二源极/漏极，并且鳍部分224C和225C对应于晶体管T3的第一源极/漏极。换句话说，鳍部分224B和225B、栅电极205以及鳍部分224C和225C一起对应于晶体管T3。
图2C是根据本发明的各个实施例的具有连接至电源VDD和位线BL和
Figure BDA0001133587260000071
的互连件的图2B中的存储器位单元110的示例性布局图。相对于图2A的实施例，为了便于理解，图2C中的相同的元件以相同的参考标号表示。如图2C所示，为了简单起见，存储器位单元110的晶体管T1-T6仅在各自的栅电极处标记为T1-T6，而没有虚线框。
互连件包括局部互连件230-235和接触件240-245。在一些实施例中，局部互连件230-235和接触件240-245由金属等形成。用于形成局部互连件230-235和接触件240-245的各种导电材料都在本发明的预期范围内。
如图2C所示，局部互连件230电连接鳍部分222A，其中，鳍部分222A对应于晶体管T2的第一源极/漏极。接触件240(指示连接点P1)进一步将局部互连件230电连接至金属线PL。局部互连件231电连接鳍部分223B，该鳍部分223B对应于晶体管T4的第一源极/漏极。接触件241(指示连接点P2)进一步将局部互连件231电连接至金属线PL。在一些实施例中，金属线PL被配置为用于接收电源VDD的电压，并且将电源VDD的电压提供至晶体管T2和T4。
局部互连件232电连接鳍部分220C和221C，鳍部分220C和221C对应于晶体管T5的第二源极/漏极。接触件242(指示连接点P7)进一步将局部互连件232电连接至金属线，其中，该金属线布置成用作位线BL。局部互连件233电连接鳍部分224A和225A，其中，鳍部分224A和225A对应于晶体管T6的第二源极/漏极。接触件243(指示连接点P8)进一步将局部互连件233电连接至金属线，其中，该金属线布置成用作位线
Figure BDA0001133587260000081
局部互连件234电连接鳍部分220B、221B和222B。鳍部分220B和221B对应于晶体管T1的第二源极/漏极和晶体管T5的第一源极/漏极。鳍部分222B对应于晶体管T2的第二源极/漏极。接触件244(指示连接点P6)进一步将局部互连件234电连接至栅电极205，该栅电极205对应于晶体管T4和T3的栅极。局部互连件235电连接鳍部分224B、225B和223A。鳍部分224B和225B对应于晶体管T6的第一源极/漏极和晶体管T3的第二源极/漏极。鳍部分223A对应于晶体管T4的第二源极/漏极。接触件245(指示连接点P5)进一步将局部互连件235电连接至栅电极200，栅电极200对应于晶体管T2和T1的栅极。
在一些实施例中，金属线PL，位线BL和位线
Figure BDA0001133587260000082
形成在金属1层(M1)内。
图2D是根据本发明的各个实施例的图2A中的存储器件200的示例性布局图，该存储器件200包括具有通过连接金属线ML1和ML2以及金属岛状件(metal island)MI1和MI2连接至电源VSS以及连接至字线WL的附加互连件的图2C中的存储器位单元110。相对于图2A的实施例，为了便于理解，图2D中的相同的元件以相同的参考标号表示。
图2E是根据本发明的各个实施例的图2D中的存储器件200的部分布局图。为了简化，在图2E中，仅示出了字线WL、金属岛状件MI1和MI2以及连接金属线ML1和ML2。
相对于图2D的实施例，为了便于理解，图2E中的相同的元件以相同的参考标号表示。为了便于理解，在下文中参考图2D和图2E论述存储器件200的布局图。
为了示出的目的，在图2D中，为了便于理解，没有示出与附加互连件无关的参考标号。附加互连件包括局部互连件236-237、金属段250-253、接触件246-247、通孔260-261和通孔270-271。在一些实施例中，由金属等形成上述的附加互连件。用于形成上述互连件的各种导电材料都在本发明的预期范围内。
接触件246将栅电极210电连接至金属段252，该栅电极210对应于晶体管T5的栅极。此外，通孔270(指示连接点P9)将金属段252电连接至字线WL。接触件247将栅电极215电连接至金属段253，栅电极215对应于晶体管T6的栅极。此外，通孔271(指示连接点P10)将金属段253电连接至字线WL。
在一些实施例中，金属段252和253形成在金属1层(M1)内。在一些实施例中，金属段252和253被配置为接收驱动信号(未示出)以驱动字线WL。在一些实施例中，该字线WL形成于金属2(M2)层内，其中，金属2(M2)层与金属1(M1)层不同。为了便于说明，字线WL沿图1中限定行的方向的延伸。
如图2E所示，连接金属线ML1通过通孔260(指示连接点P3)电连接至金属岛状件MI1。在一些实施例中，局部互连件236通过第一通孔(未显示)、金属段250和第二通孔(未示出)将鳍部分220A和221A电连接至连接金属线ML1，其中，鳍部分220A和221A对应于晶体管T1的第一源极/漏极。为了便于说明，电源VSS通过连接金属线ML1接收，并且进一步提供至金属岛状件MI1以及鳍部分220A和221A。
如图2E所示，连接金属线ML2通过通孔261(指示连接点P4)电连接至金属岛状件MI2。在一些实施例中，局部互连件237通过第三通孔(未示出)、金属段251和第四通孔(未示出)将鳍部分224C和225C电连接至连接金属线ML2(未显示)，其中，鳍部分224C和225C对应于晶体管T3的第一源极/漏极。为了便于说明，电源VSS通过连接金属线ML2接收，并且进一步提供至金属岛状件MI2以及鳍部分224C和225C。
在一些实施例中，例如，通过紧邻特定存储器位单元110的左边的列中的另一个存储器位单元110来共享对应于一个特定存储器位单元110的金属岛状件MI1。此外，例如，通过紧邻特定存储器位单元110的右边的列中另一个存储器位单元110来共享对应于一个特定存储器位单元110的金属岛状件MI2。
在一些实施例中，金属岛状件MI1和MI2中的每一个的长度都短于存储器位单元110的长度的一半。对于数值性实例，金属岛状件MI1和MI2中的每一个的长度是存储器位单元110的长度的约0.2至约0.4倍。在一些其他实施例中，金属岛状件MI1和MI2中的每一个的长度是存储器位单元110的宽度的约0.4至约0.7倍。在一些实施例中，字线WL的宽度是金属岛状件MI1和MI2中的每一个的长度的约1至约2倍。
在一些实施例中，如图2E所示，金属岛状件MI1和MI2位于字线WL的相对两侧并且形成于金属2(M2)层中。
在一些实施例中，连接金属线ML1和ML2设置在金属3(M3)层内，金属3(M3)层与金属1(M1)层和金属2(M2)层不同。在一些实施例中，在自上而下的顺序中，金属3(M3)层形成于金属2(M2)层上，并且金属2(M2)层形成于金属1(M1)层上。
在一些实施例中，电源VSS的电压小于电源VDD的电压。在一些实施例中，电源VSS的电压是接地电压。提供了电源VSS和电源VDD的电压的关系以用于说明的目的。电源VSS和电源VDD的电压的各种关系都在本发明的预期范围内。
在一些方法中，电源线电连接到电源VSS以将电源VSS的电压提供至存储器位单元。电源线设置在金属层M2以沿着平行并且紧邻字线WL的方向延伸。
相同金属层的金属线(例如包括字线WL和电源线)之间的电容被称为线间电容或耦合电容。由于相对更紧密的间距和相对较高的金属纵横比，这样的电容可能会带来深亚微米技术的问题。例如，在字线WL和电源线上传输的信号会受到耦合电容的影响。由于金属线之间的耦合效应，读写操作的精确性和速度会受到影响。
与以上论述的方法相比，通过使用本发明中所示出的金属岛状件MI1和MI2，金属线的小片段设置为紧邻字线WL。不需要与字线WL一起延伸的冗长的金属线。此外，由于金属岛状件MI1和MI2中的每一个的长度都短于相关方法中金属岛状件的长度，所以降低了金属岛状件MI1和MI2与字线WL之间的耦合效应。结果，与以上论述的其他方法相比，存储器件200的读写操作的精确性和速度更高。
图3A是根据本发明的各个实施例的存储器件300的示例性布局图。图3B是根据本发明的各个实施例的图3A中的存储器件300的部分布局图。
类似于在图2D中所示的存储器件200，存储器件300包括存储器位单元110、位线BL和
Figure BDA0001133587260000111
字线WL、电源线PL、金属岛状件MI1和MI2以及连接金属线ML1和ML2。
与图2D相比，图3A中的存储器件300包括切割金属310、320、330和340。为简单起见，在图3B中，仅仅示出了字线WL、金属岛状件MI1和MI2、连接金属线ML1和ML2以及切割金属310、320、330和340。
为了示出的目的，切割金属310和320形成在金属岛状件MI1的两侧。此外，切割金属310和320部分地覆盖金属岛状件MI1的两侧。
切割金属330和340形成在金属岛状件MI2的两侧。此外，切割金属330和340部分地覆盖金属岛状件MI2的两侧。
对分别被切割金属310、320、330和340覆盖的金属岛状件MI1，MI2中的每一个的两侧进一步实施切割工艺。
通过基于切割金属310、320、330和340的形成采用切割工艺，进一步降低了金属岛状件MI1和MI2中的每一个的长度。相应地进一步降低了金属岛状件MI1和MI2中的每一个与字线WL之间的耦合效应。结果，进一步提高了存储器件300的读写操作的准确性和速度。
图4A是根据本发明的各个实施例的存储器件400的示例性布局图。图4B是根据本发明的各个实施例的图4A中的存储器件的部分布局图。
类似于在图2D中所示的存储器件200，存储器件400包括存储器位单元110、位线BL和
Figure BDA0001133587260000121
字线WL、电源线PL、金属岛状件MI1和MI2与连接金属线ML1和ML2。
与图2D相比，图4A中的存储器件400的字线WL包括Z字形。为简单起见，在图4B中，仅仅示出了字线WL、金属岛状件MI1和MI2以及连接金属线ML1和ML2。
为了示出的目的，在图4B中，具有Z字形的字线WL包括具有宽度W和长度L的部分400，，其中，宽度W是字线WL的最大宽度。在一些实施例中，部分400的长度L夹置在金属岛状件MI1和MI2之间。部分400配置为尽可能多地填充金属岛状件MI1和MI2之间的空间以获得更大的线宽度。在一些实施例中，具有Z字形的字线WL的宽度为金属岛状件MI1和MI2的宽度的约1.1到1.5倍。在一些其他实施例中，字线WL的最大宽度是金属岛状件MI1和MI2的宽度的约1.5至约3倍，并且字线WL的最小宽度为金属岛状件MI1和MI2的宽度的约1至约2.5倍。
在一些实施例中，具有Z字形的字线WL可以具有甚至更大的宽度。然后，在这样的情况下，宽字线WL导致不期望的存储器件的更大面积。
当字线WL的宽度较宽时，电子更容易流过金属线。因此，字线WL的较宽的宽度会导致更小的电阻。
字线WL与设置为紧邻字线WL的金属岛状件MI1和MI2之间的耦合效应不仅与线间耦合电容有关，而且还与字线WL以及金属岛状件MI1和MI2的电阻有关，其中，金属岛状件MI1和MI2。结果，具有更宽长度的Z字形的字线WL进一步降低了耦合效应。进一步改善了存储器件400的读写操作的准确性和速度。
器件包括设置在第三金属层中并且电连接至所述存储器位单元的成对的位线，该器件还包括设置在第四金属层中的第二字线，其中，第二字线完全覆盖第一字线并且电连接至第一字线。
图5A是根据本发明的各个实施例的存储器件500的示例性布局图。图5B是根据本发明的各个实施例的图5A中的存储器件500的部分布局图。
类似于在图5A中所示的存储器件400，存储器件500包括存储器位单元110、位线BL和
Figure BDA0001133587260000131
具有Z字形的字线WL、电源线PL、金属岛状件MI1和MI2以及连接金属线ML1和ML2。
与图4A相比，图5A中的存储器件500还包括字线WLE。为简单起见，在图5B中，仅仅示出了字线WL、字线WLE、金属岛状件MI1和MI2以及连接金属线ML1和ML2。
字线WLE设置在不同于金属层M1、M2和M3的金属层M4中。在一些实施例中，该字线WLE完全覆盖字线WL并且电连接到字线WL。在一些实施例中，字线WLE通过金属层M3中的金属线WL3电连接至字线WL。结果，字线WLE实际上是字线WL的一部分。
在一些实施例中，以自上而下的顺序，字线WLE与金属岛状件MI1的部分和金属岛状件MI2的部分垂直重叠。在一些实施例中，如图2C所示，以自上而下的顺序，字线WLE设置在栅电极200、205、210和215上方。
为了示出的目的，字线WLE的存在增加了字线WL的宽度。由于字线WLE设置在不同于金属层2的金属层4中，所以具有更大宽度的字线WLE不占据金属岛状件MI1和MI2所处的空间。
如上所述，当包括字线WL和字线WLE的字线的总宽度较宽时，电子更容易流过金属线。相应地，具有Z字形的字线WL和字线WLE的形成会导致较小的电阻。
字线WL和WLE与设置为紧邻字线WL的金属岛状件MI1和MI2之间的耦合效应不仅与线间耦合电容相关，还与字线WL和WLE以及金属岛状件MI1和MI2的电阻相关。结果，具有更长宽度的字线WL和字线WLE的形成进一步降低了耦合效应。进一步提高了存储器件500的读写操作的准确性和速度。
图6A是根据本发明的各个实施例的存储器件600的示例性布局图。图6B是根据本发明的各个实施例的图6A中的存储器件600的部分布局图
类似于在图2D中所示的存储器件200，存储器件600包括存储器位单元110、位线BL和
Figure BDA0001133587260000141
字线WL、电源线PL、金属岛状件MI1和MI2以及连接金属线ML1和ML2。
与图2D相比，图6A中的存储器件600还包括上文提及的所有的部件并且由此包括图3A中示出的形成为用于切割工艺的切割金属310、320、330和340、图4A中示出的具有Z字形的字线WL和设置在图5A所示的金属层M4处的字线WLE。为简单起见，在图6B中，仅仅示出了字线WL、字线WLE、金属岛状件MI1和MI2、连接金属线ML1和ML2以及切割金属310、320、330和340。
通过设置金属岛状件MI1和MI2，可以实现对金属岛状件MI1和MI2实施的切割工艺及字线WL和字线WLE的更宽的宽度，更小的线间电容和字线的更小的电阻。相应地，降低字线WL和WLE与金属岛状件MI1和MI2之间的耦合效应。结果，进一步提高了存储器件400的读写操作的准确性和速度。
图7是根据本发明的各个实施例的示出图6中的存储器件600的制造工艺的方法的流程图。
参考图7中的方法700和图6中的存储器件600，在操作705中，形成存储器位单元110。在一些实施例中，存储器位单元110是包括晶体管T1-T6的六晶体管(6T)。
在操作710中，位线BL和
Figure BDA0001133587260000142
以及电连接至存储器位单元110的电源线PL形成在金属层M1中。
在一些实施例中，位线BL和
Figure BDA0001133587260000143
沿着列方向延伸。为了示出的目的，位线BL电连接至存储器位单元110的晶体管T5。位线
Figure BDA0001133587260000144
电连接至存储器位单元110的晶体管T6。更具体地，位线BL电连接至晶体管T5的源极/漏极端子。位线
Figure BDA0001133587260000145
电连接至晶体管T6的源极/漏极端子。
电源线PL设置在金属层M1中和电连接到电源VDD。电源线PL进一步电连接至存储器位单元110的晶体管T2和T4以将电源VDD的电压提供至存储器位单元110的晶体管T2和T4。
在操作715中，在金属层M2中形成电连接到存储器位单元110的字线WL。
在一些实施例中，字线WL沿着不同于列方向的行方向延伸。字线WL电连接到存储器位单元100的晶体管T5和T6。更具体地，字线WL电连接至晶体管T5和T6的栅极端子，以控制该单元是否连接至位线BL和
Figure BDA0001133587260000151
结果，通过控制两个存取晶体管T5和T6的字线WL来使能访问对存储器位单元110，转而控制该单元是否连接至位线BL和
Figure BDA0001133587260000152
在操作720中，在金属层M2中，在字线WL的相对两侧处形成电连接至电源VSS的金属岛状件MI1和MI2。
在操作725中，在金属层M3中分别地形成将金属岛状件MI1和MI2电连接至存储器位单元110的连接金属线ML1和ML2。
在一些实施例中，连接金属线ML1和ML2通过通孔电连接至金属岛状件MI1和MI2并且通过接触件进一步电连接至晶体管T1和T3。结果，金属岛状件MI1和MI2将电源VSS的电压提供至晶体管T1和T3。
在操作730中，分别在金属岛状件金属岛状件MI1和MI2的两侧处形成切割金属310、320、330和340，从而对由切割金属310、320、330和340覆盖的金属岛状件MI1和MI2中的每一个的两侧分别实施切割工艺。
在操作735中，去除切割金属310、320、330和340。
在操作740中，在金属层M4中形成完全覆盖字线WL并且电连接至字线WL的字线WLE。
在图7中所示的操作的数量和顺序是为了说明的目的。操作的各种数量和顺序都在本发明的预期范围内。
在一些实施例中，公开了一种器件，该器件包括：存储器位单元、第一字线、成对的金属岛状件和成对的连接金属线。第一字线设置在第一金属层中并且电连接至存储器位单元。成对的金属岛状件在第一金属层中设置在字线的相对两侧处并且电连接至电源。成对的连接金属线设置在第二金属层中并且配置成将金属岛状件分别电连接至存储器位单元。
在一个实施例中，所述字线包括z字形。
在一个实施例中，所述字线的第一宽度比所述金属岛状件的第二宽度宽1.1至1.5倍。
在一个实施例中，存储器件还包括设置在第三金属层中并且电连接至所述存储器位单元的成对的位线。
在一个实施例中，存储器件还包括设置在所述第三金属层中并且电连接至所述存储器位单元的电源线。
在一个实施例中，所述字线沿着第一方向延伸，并且所述位线和所述连接金属线沿着与所述第一方向不同的第二方向延伸。
在一个实施例中，所述存储器位单元设置在存储器阵列的列中，并且通过位于所述存储器阵列的相邻列中的相邻的存储器位单元来共享所述金属岛状件中的每一个。
还公开了一种器件，该器件包括存储器位单元、第一字线、成对的金属岛状件和成对的连接金属线。第一字线具有z字形，设置在第一金属层中并且电连接至存储器位单元。成对的金属岛状件在第一金属层中设置在字线的相对两侧处并且电连接至电源。成对的连接金属线设置在第二金属层中并且配置成将金属岛状件分别电连接至存储器位单元。
在一个实施例中，所述第二字线与所述金属岛状件的至少一部分重叠。
在一个实施例中，所述字线包括z字形。
在一个实施例中，存储器件还包括设置在第三金属层中并且电连接至所述存储器位单元的成对的位线。
在一个实施例中，存储器件还包括设置在所述第三金属层中并且电连接至所述存储器位单元的电源线。
在一个实施例中，所述字线沿着第一方向延伸，并且所述位线和所述连接金属线沿着与所述第一方向不同的第二方向延伸。
还公开了一种方法，该方法包括以下列举的步骤。形成存储器位单元。在第一金属层中形成电连接至存储器位单元的第一字线。在第一金属层中并且在字线的相对两侧处形成电连接至电源的成对的金属岛状件。在第二金属层中形成成对的连接金属线以将金属岛状件分别电连接至存储器位单元。
在一个实施例中，形成所述第一字线包括形成具有z字形的所述第一字线。
在一个实施例中，所述第一字线的第一宽度比所述金属岛状件的第二宽度宽约1.1至1.5倍。
在一个实施例中，用于制造存储器件的方法还包括在第三金属层中形成电连接至所述存储器位单元的成对的位线。
在一个实施例中，用于制造存储器件的方法还包括在第三金属层中形成电连接至所述存储器位单元的电源线。
在一个实施例中，用于制造存储器件的方法还包括在第四金属层中形成第二字线，所述第二字线完全覆盖所述第一字线并电连接至所述第一字线。
在一个实施例中，用于制造存储器件的方法还包括：通过形成部分地覆盖所述金属岛状件中的每一个的两侧的两个切割金属，切割所述金属岛状件中的每一个的两侧；以及去除所述切割金属。
上面概述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (16)

1.一种存储器件，包括：
存储器位单元；
至少一根位线，设置在第一金属层中且电连接至所述存储器位单元；
字线，设置在第二金属层中并且电连接至所述存储器位单元，其中，所述第二金属层位于所述第一金属层上；
成对的金属岛状件，在所述第二金属层中设置在所述字线的相对侧处并且电连接至电源；以及
成对的连接金属线，设置在第三金属层中并且配置成将所述金属岛状件分别电连接至所述存储器位单元，其中，所述第三金属层位于所述第二金属层的上方，其中，所述成对的连接金属线在布局图中不与所述至少一根位线重叠。
2.根据权利要求1所述的存储器件，其中，所述字线包括z字形。
3.根据权利要求1所述的存储器件，其中，所述字线的第一宽度比所述金属岛状件的第二宽度宽1.1至1.5倍。
4.根据权利要求1所述的存储器件，其中，所述至少一根位线包括设置在所述第一金属层中并且电连接至所述存储器位单元的成对的位线。
5.根据权利要求4所述的存储器件，其中，还包括设置在所述第一金属层中并且电连接至所述存储器位单元的电源线。
6.根据权利要求4所述的存储器件，其中，所述字线沿着第一方向延伸，并且所述位线和所述连接金属线沿着与所述第一方向不同的第二方向延伸。
7.根据权利要求1所述的存储器件，其中，所述存储器位单元设置在存储器阵列的列中，并且通过位于所述存储器阵列的相邻列中的相邻的存储器位单元来共享所述金属岛状件中的每一个。
8.一种存储器件，包括：
存储器位单元；
第一字线，设置在第一金属层中并且电连接至所述存储器位单元；
成对的金属岛状件，在所述第一金属层中设置在所述字线的相对侧处并且电连接至电源；
成对的连接金属线，设置在第二金属层中并且配置成将所述金属岛状件分别电连接至所述存储器位单元；
金属线，设置在所述第二金属层中；以及
第二字线，设置在第四金属层中，所述第二字线覆盖所述第一字线，其中，所述第二字线通过所述金属线电连接至所述第一字线，
成对的位线，设置在第三金属层中并且电连接至所述存储器位单元，所述成对的连接金属线在布局图中不与所述成对的位线重叠；
其中，所述第二字线与所述金属岛状件的至少一部分重叠。
9.根据权利要求8所述的存储器件，其中，所述字线包括z字形。
10.根据权利要求8所述的存储器件，其中，还包括设置在所述第三金属层中并且电连接至所述存储器位单元的电源线。
11.根据权利要求8所述的存储器件，其中，所述字线沿着第一方向延伸，并且所述位线和所述连接金属线沿着与所述第一方向不同的第二方向延伸。
12.一种用于制造存储器件的方法，包括：
形成存储器位单元；
在第一金属层中形成电连接至所述存储器位单元的第一字线；
在所述第一金属层中并且在所述第一字线的相对侧处形成电连接至电源的成对的金属岛状件；以及
在第二金属层中形成成对的连接金属线以将所述金属岛状件分别电连接至所述存储器位单元；
在第三金属层中形成电连接至所述存储器位单元的成对的位线，所述成对的连接金属线在布局图中不与所述成对的位线重叠；
在第四金属层中形成第二字线，所述第二字线完全覆盖所述第一字线并电连接至所述第一字线，
其中，所述第二字线与所述金属岛状件的至少一部分重叠。
13.根据权利要求12所述的用于制造存储器件的方法，其中，形成所述第一字线包括形成具有z字形的所述第一字线。
14.根据权利要求13所述的用于制造存储器件的方法，其中，所述第一字线的第一宽度比所述金属岛状件的第二宽度宽1.1至1.5倍。
15.根据权利要求13所述的用于制造存储器件的方法，还包括在第三金属层中形成电连接至所述存储器位单元的电源线。
16.根据权利要求12所述的用于制造存储器件的方法，还包括：
通过形成部分地覆盖所述金属岛状件中的每一个的两侧的两个切割金属，切割所述金属岛状件中的每一个的两侧；以及
去除所述切割金属。
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Publication number Priority date Publication date Assignee Title
US10727275B2 (en) * 2018-05-18 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Memory layout for reduced line loading
KR102686904B1 (ko) 2018-11-28 2024-07-22 삼성전자주식회사 반도체 메모리 소자
US11088151B2 (en) 2019-10-01 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. 4Cpp SRAM cell and array
US11114153B2 (en) * 2019-12-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM devices with reduced coupling capacitance
US11805636B2 (en) * 2020-06-18 2023-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device
US11361817B2 (en) * 2020-08-25 2022-06-14 Qualcomm Incorporated Pseudo-triple-port SRAM bitcell architecture
US11302388B2 (en) 2020-08-25 2022-04-12 Qualcomm Incorporated Decoding for pseudo-triple-port SRAM
US11398274B2 (en) 2020-08-25 2022-07-26 Qualcomm Incorporated Pseudo-triple-port SRAM
US20220336360A1 (en) * 2021-04-15 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Diagonal vias in semiconductor structures
US11581321B2 (en) 2021-06-02 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structures with improved write word line placement

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101047186A (zh) * 2006-03-28 2007-10-03 台湾积体电路制造股份有限公司 存储单元及相关的存储器装置
CN101110424A (zh) * 2006-07-18 2008-01-23 台湾积体电路制造股份有限公司 存储器装置
CN102376716A (zh) * 2010-08-24 2012-03-14 台湾积体电路制造股份有限公司 半导体装置和制造方法
CN103377685A (zh) * 2012-04-13 2013-10-30 台湾积体电路制造股份有限公司 用于sram单元的装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3523762B2 (ja) * 1996-12-19 2004-04-26 株式会社東芝 半導体記憶装置
JP3652612B2 (ja) 2001-02-20 2005-05-25 松下電器産業株式会社 半導体記憶装置
JP2003203993A (ja) * 2002-01-10 2003-07-18 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
JP3920804B2 (ja) * 2003-04-04 2007-05-30 松下電器産業株式会社 半導体記憶装置
US7023056B2 (en) * 2003-11-26 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell structure
KR100521386B1 (ko) 2004-01-12 2005-10-12 삼성전자주식회사 리드 온리 메모리에서의 커플링 현상을 방지하기 위한비트 셀 어레이
US7176125B2 (en) * 2004-07-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a static random access memory with a buried local interconnect
US7365432B2 (en) * 2004-08-23 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell structure
JP4970760B2 (ja) 2004-09-15 2012-07-11 三星電子株式会社 半導体メモリ装置のライン配置構造
KR100689858B1 (ko) 2004-09-15 2007-03-08 삼성전자주식회사 반도체 메모리 장치의 라인배치구조
US7269056B1 (en) * 2006-04-27 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid design for split-word line style memory cell
US7514757B2 (en) * 2006-08-31 2009-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory formation with reduced metallization layers
US7898037B2 (en) * 2007-04-18 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact scheme for MOSFETs
US8863268B2 (en) * 2008-10-29 2014-10-14 Dell Products, Lp Security module and method within an information handling system
US8390033B2 (en) 2009-02-23 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal structure for memory device
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US20130027205A1 (en) * 2011-07-27 2013-01-31 Nellcor Puritan Bennett Llc Automatic configuration protocol for a patient monitoring network
US8406028B1 (en) * 2011-10-31 2013-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Word line layout for semiconductor memory
US8625334B2 (en) * 2011-12-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8947902B2 (en) * 2012-03-06 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
US9036404B2 (en) * 2012-03-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM cell structure
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9318564B2 (en) * 2014-05-19 2016-04-19 Qualcomm Incorporated High density static random access memory array having advanced metal patterning
US20160233159A1 (en) * 2015-02-10 2016-08-11 Qualcomm Incorporated Integrated circuit device including multiple via connectors and a metal structure having a ladder shape
US9324722B1 (en) * 2015-07-13 2016-04-26 Globalfoundries Inc. Utilization of block-mask and cut-mask for forming metal routing in an IC device
US9704564B2 (en) * 2015-11-30 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with reduced capacitance and resistance
US10276579B2 (en) * 2016-03-17 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Layout design for manufacturing a memory cell

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101047186A (zh) * 2006-03-28 2007-10-03 台湾积体电路制造股份有限公司 存储单元及相关的存储器装置
CN101110424A (zh) * 2006-07-18 2008-01-23 台湾积体电路制造股份有限公司 存储器装置
CN102376716A (zh) * 2010-08-24 2012-03-14 台湾积体电路制造股份有限公司 半导体装置和制造方法
CN103377685A (zh) * 2012-04-13 2013-10-30 台湾积体电路制造股份有限公司 用于sram单元的装置

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