JP3652612B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大容量でも高速動作を実現する半導体記憶装置の構成に関するものである。
【０００２】
【従来の技術】
従来の代表的な半導体記憶装置のメモリセルアレイの一部を図１１に示す。同図の半導体記憶装置は、多数個のメモリセルがロー方向とカラム方向に配置されたメモリセルアレイ１ａ〜１ｄと、各メモリセルアレイ１ａ〜１ｄのロー方向のメモリセルを選択する比較的高抵抗な材質で形成されたローカルワード線１０と、メモリセルのデータを後段のセンスアンプに伝達するビット線対（４０ａ、４０ｂ）、（４１ａ、４１ｂ）、（４２ａ、４２ｂ）、（４３ａ、４３ｂ）と、任意のメモリセルアレイ毎にローカルワード線１０と接続されている比較的低抵抗な材質で形成されたグローバルワード線２０とにより、構成されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、前記従来の構成では、メモリセルアレイ１ａ〜１ｄが大容量化すると、ロー方向に配置されるメモリセル数が大きくなり、ワード線の負荷容量が大きくなる。そのため、ワード線の立ち上がりが遅くなり、その結果、アクセスタイムの遅延時間が増大するという問題があった。
【０００４】
本発明は前記従来の問題点を解決するためのものであり、その目的は、大容量の半導体記憶装置であっても、より一層の高速動作を実現することにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するため、本発明では、１本のグローバルワード線に接続されるメモリセルの数を実質的に減らすように構成する。
【０００６】
すなわち、請求項１記載の発明の半導体記憶装置は、複数のメモリセルを行及び列方向にマトリクス状に配置したメモリセルアレイと、前記メモリセルアレイのロー方向のメモリセルを選択する１本のローカルワード線と、前記メモリセルアレイのカラム方向のメモリセルのデータを伝達するビット線対と、前記ローカルワード線の配線層よりも上層の配線層に形成された複数本のグローバルワード線とを備え、前記複数本のグローバルワード線は少なくとも２種類の異なる配線層に形成され、前記１本のローカルワード線は、前記複数本のグローバルワード線のうち少なくとも１本のグローバルワード線と接続され、更に、前記ビット線対の各ビット線の電位を所定電位にプリチャージするプリチャージトランジスタと、前記プリチャージトランジスタを制御する複数本のプリチャージ制御線とを備え、前記複数本のプリチャージ制御線は、少なくとも２種類の異なる配線層に形成されることを特徴とする。
【０００７】
また、請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数本のグローバルワード線は、前記メモリセルアレイのロー方向に配置されたメモリセル上に形成されることを特徴とする。
【０００８】
更に、請求項３記載の発明は、前記請求項２記載の半導体記憶装置において、前記複数本のグローバルワード線のうち、上層に配置されるグローバルワード線は、所定の接続箇所にて前記ローカルワード線と接続され、前記複数本のグローバルワード線のうち、下層に配置されるグローバルワード線は、前記上層のグローバルワード線と前記ローカルワード線との接続箇所を迂回するように、前記下層に配置されるグローバルワード線の位置を基準に前記メモリセルアレイの内方に向かう方向又は前記メモリセルアレイの外方に向かう方向に配線されることを特徴とする。
【０００９】
加えて、請求項４記載の発明は、前記請求項３記載の半導体記憶装置において、前記下層に配置されるグローバルワード線は、前記接続個所のメモリセルのロー方向隣りに位置するメモリセルにおいて前記接続個所を迂回するよう配線されることを特徴とする。
【００１０】
また、請求項５記載の発明は、前記請求項１ないし４の何れか１項に記載の半導体記憶装置において、前記ローカルワード線は、同一行に少なくとも２本配置され、前記複数本のグローバルワード線のうち上層に配置された１本のグローバルワード線は、前記２本のローカルワード線のうち一方に接続され、前記複数本のグローバルワード線のうち下層に配置された１本のグローバルワード線は、他方のローカルワード線に接続されることを特徴とする。
【００１１】
更に、請求項６記載の発明は、前記請求項１ないし５の何れか１項に記載の半導体記憶装置において、前記メモリセルアレイは、カラム方向に少なくとも２つのメモリセルアレイブロックで構成され、前記ローカルワード線は前記各メモリセルアレイブロックに対応して少なくとも２本に分割され、前記複数本のグローバルワード線は前記ローカルワード線の少なくとも１本と接続されることを特徴とする。
【００１２】
加えて、請求項７記載の発明は、前記請求項６記載の半導体記憶装置において、前記複数本のグローバルワード線のうち上層に配置されたグローバルワード線は、前記少なくとも２つのメモリセルアレイブロックのうちワード線ドライバーから遠い位置にあるメモリセルアレイブロックのローカルワード線と接続されることを特徴とする。
【００１３】
また、請求項８記載の発明は、前記請求項１ないし７の何れか１項に記載の半導体記憶装置において、欠陥メモリセルを救済するための救済用メモリセルを有し、救済メモリセルは前記複数本のグローバルワード線の少なくとも１本と接続されることを特徴とする。
【００１４】
以上により、請求項１記載の発明では、ロー方向に複数本のグローバルワード線が配置されるので、グローバルワード線１本当たりの接続メモリセル数が減って、ワード線の活性化が高速化される。しかも、これ等複数本のグローバルワード線は少なくとも２種類の異なる配線層に形成されるので、グローバルワード線間のカップリング容量も低減されて、ワード線の時定数が小さくなり、ワード線の高速化が一層効果的になる。更に、プリチャージ制御線も複数本設けられ、且つこれ等のプリチャージ制御線が少なくとも２種類の異なる配線層に形成されるので、これ等プリチャージ制御線間のカップリング容量をも低減しつつ、これ等プリチャージ制御線の活性化が早期に行われて、プリチャージトランジスタを短時間で駆動でき、プリチャージ動作の高速化を図ることができる。
【００１５】
また、請求項２記載の発明では、複数本のグローバルワード線がメモリセルアレイのメモリセル上に形成されるので、メモリセルアレイのサイズを大きくする必要がなく、半導体記憶装置がコンパクト化される。
【００１６】
更に、請求項３及び４記載の発明では、ワード線の配線層よりも上の配線層に複数本のグローバルワード線が配置されるが、これ等の複数本のグローバルワード線を例えば上層及び下層の２種類の配線層に配置する場合に、上層のグローバルワード線がワード線と接続される接続箇所では、下層のグローバルワード線の配線は前記接続箇所のスルーホール等に干渉することになるが、この下層のグローバルワード線が、この下層のローバルワード線の位置を基準にメモリセルアレイの内方に向かう方向又は外方に向かう方向に迂回して配線されるので、メモリセルアレイのサイズを大きくすることなく、これらグローバルワード線をメモリセル中に配置できる。
【００１７】
加えて、請求項５記載の発明では、異なる配線層に配置された２本の隣り合うグローバルワード線が各々異なるローカルワード線と接続されるので、これ等の隣り合うグローバルワード線間のカップリング容量が小さくなって、ワード線の動作遅延が減少する。
【００１８】
また、請求項６記載の発明では、１本のグローバルワード線は例えば１つのメモリセルアレイブロックのローカルワード線に接続され、他の１本のグローバルワード線は例えば全てのメモリセルアレイブロックのローカルワード線に接続される。従って、活性化させるグローバルワード線を選択すれば、特定のブロックのワード線のみをアクセスすることができ、低消費電力化が図られる。
【００１９】
更に、請求項７記載の発明では、ワード線ドライバーから離れたメモリセルアレイブロックのローカルワード線は、上層に配置されたグローバルワード線、即ち下層のグローバルワード線と干渉せずに直線的に延びるグローバルワード線と接続されるので、クリティカルとなるワード線ドライバーから離れたメモリセルアレイでの動作遅延を低減できる。
【００２０】
加えて、請求項８記載の発明では、救済用メモリセルも複数本のグローバルワード線の少なくとも１本と接続されるので、救済用メモリセルのアクセスを高速化することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２２】
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体記憶装置のメモリセルレイアウトを示す。
【００２３】
同図において、１ａ、１ｂ、１ｃ、１ｄはメモリセルアレイ、１０は１行のメモリセルに対して１本のローカルワード線、２０及び２１は前記１本のローカルワード線１０に対応して設けられた複数本（同図では２本）のグローバルワード線であり、一方のグローバルワード線２０は前記ローカルワード線１０の配線層よりも上層の第１の配線層に形成され、他方のグローバルワード線２１は前記第１の配線層よりも上層の第２の配線層に形成される。また、４０ａ、４０ｂ、４１ａ、４１ｂ、４２ａ、４２ｂ、４３ａ、４３ｂはビット線、５０は下層の配線層で形成されたグローバルワード線２０とローカルワード線１０とを接続する裏打ちセル、５１は上層の配線層で形成されたグローバルワード線２１とローカルワード線１０とを接続する裏打ちセルである。
【００２４】
図１に示したように、本実施の形態においては、２本のグローバルワード線２０、２１をメモリセルアレイ１ａ〜１ｄのロー方向に延ばして異なる配線層に形成する。従って、グローバルワード線１本当たりに接続されるメモリセル数が少なくなり、また、グローバルワード線２０、２１相互間のカップリング容量も少なくなるので、ワード線の時定数を小さくすることができる。従って、高速化を図ることができる。更に、２本のグローバルワード線２０、２１を異なる配線層に形成することにより、メモリセル１ａ〜１ｄのサイズを大きくすることなく、限られたスペースに２本のグローバルワード２０、２１線を配置することができる。
【００２５】
図２は本実施の形態における半導体記憶装置の回路図の一例を示すものであって、図１のレイアウトにおいてメモリセルアレイ１ａ〜１ｄを具体化したものである。同図に示したメモリセルアレイ１ａ〜１ｄは各々複数個のメモリセル６０ａ〜６０ｄ…を持つ。
【００２６】
本実施の形態においては、メモリセルアレイ１ａ〜１ｄのロー方向に延び且つ異なる配線層に形成された２本のグローバルワード線２０、２１が選択され、次いでこれ等のグローバルワード線２０、２１に接続されたローカルワード線１０が選択されることにより、メモリセル６０ａ〜６０ｄのワード線がアクセスされる。この時、ビット線対（４０ａ、４０ｂ）、（４１ａ、４１ｂ）、（４２ａ、４２ｂ）、（４３ａ、４３ｂ）を通して、メモリセル６０ａ〜６０ｄに対してデータを読み出し又は書き込みすることになる。
【００２７】
従って、ローカルワード線１０を駆動するグローバルワード線２０、２１が２本になることにより、グローバルワード線１本当たりに接続される負荷（メモリセル数）が小さくなり、その結果、ワード線の時定数が小さくなって、メモリセル６０ａ〜６０ｄの動作の高速化を図ることができる。
【００２８】
本実施の形態の動作波形を図３に示す。同図において、クロック信号ＣＬＫが立ち上がると、アドレス信号ＡＤｎ及びデータ信号ＤＩｎが取り込まれる。前記クロック信号ＣＬＫに同期して、前記アドレス信号ＡＤｎにより選択された特定のグローバルワード線２０及び２１が選択される。更に、グローバルワード線２０、２１に接続されているローカルワード線１０が選択される。このローカルワード線１０によって選択されたメモリセルのビット線対によってメモリセルのデータが出力される。
【００２９】
従って、本実施の形態では、グローバルワード線２０、２１の時定数を小さくすることにより、ワード線の遅延時間を短縮することができ、メモリセルのアクセスタイムを高速化することが可能である。
【００３０】
（第２の実施の形態）
次に、本発明の第２の実施の形態を図４に基づいて説明する。
【００３１】
図４は本実施の形態の半導体記憶装置のレイアウト構成を示す。同図において、２本のグローバルワード線２２、２３はメモリセルアレイ１ａ〜１ｄのメモリセルの上方に形成され、ロー方向に延びるように配置されている。従って、これ等グローバルワード線２２、２３をメモリセルアレイ１ａ〜１ｄの外方に配置する場合に比して、半導体記憶装置をコンパクトにできる。
【００３２】
また、上層に配置されたグローバルワード線２３は、ロー方向に直線状に配線されると共に、裏打ちセル５１のスルーホール６５を通じて前記ローカルワード線１０と接続される。一方、下層に配置されたグローバルワード線２２は、図中左側部分で前記上層のグローバルワード線２３の直下方に配置されてロー方向に延びた後、前記裏打ちセル（接続箇所）５１の手前でこの裏打ちセル５１を迂回して更にロー方向に延びる。即ち、この下層のグローバルワード線２２は、前記裏打ちセル５１の図中左方に隣るメモリセルアレイ１ｂの手前で、この下層のローバルワード線２２の位置を基準にメモリセルアレイ１ｂの内方に向かう方向に折れ曲がった後、ローカルワード線１０と上層のグローバルワード線２３の間を更にこれ等と並行にロー方向に延びる。
【００３３】
従って、上層のグローバルワード線２３の直下方に下層のグローバルワード線２２を配置する場合であっても、下層のグローバルワード線２２が上層のグローバルワード線２３とローカルワード線１０との接続箇所５１と干渉することなく、且つメモリセルアレイ１ａ〜１ｄのサイズを大きくすることなく、これら２本のグローバルワード線２２、２３をメモリセルアレイ１ａ〜１ｄ中に配置することができる。
【００３４】
尚、本実施の形態では、上層及び下層のグローバルワード線２２、２３はメモリセルアレイ１ａ〜１ｄの上方に配置したが、メモリセルアレイ１ａ〜１ｄの外方に配置してもよい。更に、ローカルワード線１０と上層のグローバルワード線２３とが近接して配置される場合には、下層のグローバルワード線２２は、本実施の形態とは逆に裏打ちセル５１の手前で、この下層のローバルワード線２２の位置を基準にメモリセルアレイ１ｂの外方に向かう方向に折れ曲がった後、上層のグローバルワード線２３のローカルワード線１０側とは反対側をロー方向に延びるように配置する構成でも良いのは勿論である。
【００３５】
（第３の実施の形態）
続いて、本発明の第３の実施の形態を図５及び図６に基づいて説明する。
【００３６】
図５及び図６は本実施の形態の半導体記憶装置のレイアウト構成を示す。同図では、ローカルワード線は同一行に２本配置される。一方のローカルワード線１２はメモリセルアレイ１ａ、１ｂのメモリセル６０ａ、６０ｂ…を選択し、他方のローカルワード線１３はメモリセルアレイ１ｃ、１ｄのメモリセル６０ｃ、６０ｄ…を選択する。前記ローカルワード線１２、１３と並行に延びて隣り合う２本のグローバルワード線２０、２１のうち下層のグローバルワード線２０は、前記一方のローカルワード線１２に裏打ちセル５０で接続され、上層のグローバルワード線２１は他方のローカルワード線１３に裏打ちセル５１で接続される。
【００３７】
従って、本実施の形態では、各グローバルワード線２０、２１は何れか一方のローカルワード線１２、１３と接続されるので、これ等の隣り合う２本のグローバルワード線２０、２１間のカップリング容量が小さくなり、その結果、グローバルワード線２０、２１の動作遅延が減少することになる。
【００３８】
（第４の実施の形態）
更に、本発明の第４の実施の形態を図７に基づいて説明する。
【００３９】
図７は本実施の形態の半導体記憶装置のレイアウト構成を示す。同図において、Ｘは４つのメモリセルアレイ１ａ〜１ｄを持つメモリセルアレイブロック、Ｙは前記メモリセルアレイブロックＸのカラム方向上方に配置された他のメモリセルアレイブロックであって４つのメモリセルアレイ１ｅ〜１ｈを持つ。一方のメモリセルアレイブロックＸには独自のローカルワード線１０がロー方向に配置され、他方のメモリセルアレイブロックＹにも独自のローカルワード線１１がロー方向に配置されている。前記２本のローカルワード線１０、１１はワード線ドライバー（図示せず）により駆動される。このワード線ドライバーは図示しないがメモリセルアレイブロックＹの図中上方の所定位置に配置される。
【００４０】
また、図７において、一方のメモリセルアレイブロックＸには、ロー方向に延びる２本のグローバルワード線２４、２５が異なる配線層に配置され、一方のグローバルワード線２４は下層に、他方のグローバルワード線２５は上層に配置される。同様に、他方のメモリセルアレイブロックＹにも、ロー方向に延びる２本のグローバルワード線２６、２７が異なる配線層に形成され、一方のグローバルワード線２６は下層に、他方のグローバルワード線２７は上層に形成される。一方のメモリセルアレイブロックＸにおいて、下層のグローバルワード線２４は裏打ちセル５０により同ブロックＸ内のローカルワード線１０と接続される。この下層のグローバルワード線２４は、他方のメモリセルアレイブロックＹ方向に延びて同ブロックＹの下層のグローバルワード線２６と接続される。このメモリセルアレイブロックＹの下層のグローバルワード線２６は、裏打ちセル５３により同ブロックＹのローカルワード線１１と接続される。
【００４１】
また、メモリセルアレイブロックＸの上層のグローバルワード線２５は、裏打ちセル５４により同ブロックＸ内のローカルワード線１０と接続される。一方、他方のメモリセルアレイブロックＹの上層のグローバルワード線２７は、同図では両ブロックＸ、Ｙのローカルワード線１０、１１の何れにも接続されない。
【００４２】
従って、本実施の形態では、一方のメモリセルアレイブロックＸではローカルワード線１０が上層及び下層の両グローバルワード線２４、２５と接続され、他方のメモリセルアレイブロックＹではローカルワード線１１が下層のグローバルワード線２６と接続され、両ブロックＸ、Ｙの下層のグローバルワード線２４、２６同士が相互に接続される。よって、下層のグローバルワード線２４又は２６を選択すれば、両メモリセルアレイブロックＸ、Ｙのメモリセルにアクセスでき、ブロックＸの上層のグローバルワード線２５を選択すれば、一方のメモリセルアレイブロックＸのみのメモリセルにアクセスでき、選択するグローバルワード線により一方のメモリセルアレイブロックＸ又は双方のメモリセルアレイブロックＸ、Ｙを必要に応じて選択でき、低消費電力化が可能である。
【００４３】
しかも、ワード線ドライバーから離れた側のメモリセルアレイブロック、即ちメモリセルアレイブロックＸでは、ワード線ドライバーに近い位置のメモリセルアレイブロックＹに比して、ワード線の駆動の遅延が大きいものの、このメモリセルアレイブロックＸのローカルワード線１０が、同ブロックＸの上層のグローバルワード線２５と接続され、この上層のグローバルワード線２５がロー方向に直線的に延びて遅延が比較的小さいので、同ブロックＸのメモリセルのアクセスの遅延をできるだけ小さく抑制することが可能である。
【００４４】
（第５の実施の形態）
更に、本発明の第５の実施の形態を図８及び図９に基づいて説明する。
【００４５】
図８及び図９は本実施の形態の半導体記憶装置のレイアウト構成を示す。同各図において、１ｒは救済用メモリセル６０ｒ…を備えた救済用メモリセルアレイであって、通常のメモリセルアレイ１ａ〜１ｄの何れかのメモリセル６０ａ、６０ｂ、６０ｃ、６０ｄ…に欠陥がある又は生じた場合にこの欠陥メモリセルに代えて救済用メモリセル６０ｒ…に対してデータの読み出し又は書き込みを行うためのものである。
【００４６】
通常のメモリセルアレイ１ａ〜１ｄ上方にはローカルワード線１４がロー方向に延び、このローカルワード線１４には２つの裏打ちセル５０を介してロー方向に延びる下層のグローバルワード線２０が接続される。一方、前記救済用メモリセルアレイ１ｒの上方にはローカルワード線１５がロー方向に延び、このローカルワード線１５には裏打ちセル５１を介して前記下層のグローバルワード線２０と並行に延びる上層のグローバルワード線２１が接続されている。
【００４７】
従って、本実施の形態では、救済用メモリセルアレイ１ｒの救済用メモリセル６０ｒ…は、ローカルワード線１５を介して前記２本のグローバルワード線２０、２１のうち上層のグローバルワード線２１と接続される形態である。従って、前記第１の実施の形態で述べたように、グローバルワード線１本当たりの接続メモリセル数が低減されているので、ローカルワード線１５の活性化が高速化されて、救済用メモリセル６０ｒ…のアクセスを高速化することができる。
【００４８】
（第６の実施の形態）
続いて、本発明の第６の実施の形態を図１０に基づいて説明する。
【００４９】
図１０は本実施の形態の半導体記憶装置のレイアウト構成を示す。同図は、図１に示したメモリセルアレイ１ａ〜１ｄの図中上方又は下方に配置されるプリチャージトランジスタ周りの構成を示している。同図において、１００ａ〜１００ｄは各メモリセルアレイ１ａ〜１ｄのビット線対の各ビット線４０ａ、４０ｂ、４１ａ、４１ｂ、４２ａ、４２ｂ、４３ａ、４３ｂを電源電圧の１／２値などの所定電圧にプリチャージするプリチャージトランジスタである。これ等プリチャージトランジスタ１００ａ〜１００ｄの上方には、ロー方向に延びる２本のプリチャージ制御線８２、８３が並行に延びている。これ等のプリチャージ制御線８２、８３は、前記プリチャージトランジスタ１００ａ〜１００ｄをＯＮ／ＯＦＦ制御するためのものであって、相互に異なる配線層に形成され、例えば一方のプリチャージ制御線８２は上層の配線層に、他方のプリチャージ制御線８３は下層の配線層に形成される。
【００５０】
従って、本実施の形態では、２本のプリチャージ制御線８２、８３が配置されるので、プリチャージ制御線１本当たりのプリチャージトランジスタ数が減って、プリチャージトランジスタ１００ａ〜１００ｄの駆動速度が速くなる。更に、両プリチャージ制御線８２、８３が異なる配線層に形成されているので、これ等プリチャージ制御線８２、８３間のカップリング容量が低減されて、これ等プリチャージ制御線８２、８３の活性化が早期に行われる。従って、プリチャージトランジスタ１００ａ〜１００ｄをより一層短時間で駆動でき、プリチャージ動作の高速化を図ることができる。
【００５１】
尚、前記の第１〜第５の各実施の形態では、グローバルワード線は２本配置したが、本発明は２本に限定されず、３本以上のグローバルワード線を配置しても良いのは勿論である。同様に、第６の実施の形態で説明したプリチャージ制御線８２、８３も３本以上配置しても良い。
【００５２】
【発明の効果】
以上説明したように、請求項１記載の発明の半導体記憶装置によれば、ロー方向に複数本のグローバルワード線を少なくとも２種類の異なる配線層に配置したので、グローバルワード線１本当たりの接続メモリセル数が減少すると共に、これらグローバルワード線間のカップリング容量を低減しつつ、ワード線の時定数を小さくできて、ワード線の活性化を高速化できる。更に、プリチャージ制御線も複数本設け、これ等のプリチャージ制御線を少なくとも２種類の異なる配線層に形成したので、これ等プリチャージ制御線間のカップリング容量を低減しつつ、これ等プリチャージ制御線の活性化を早期に行うことができ、プリチャージ動作の高速化を図ることができる。
【００５３】
また、請求項２記載の発明によれば、数本のグローバルワード線をメモリセルアレイのメモリセル上に形成したので、メモリセルアレイのサイズを大きくする必要がなく、半導体記憶装置をコンパクト化できる。
【００５４】
更に、請求項３及び４記載の発明によれば、下層のグローバルワード線を、この下層のローバルワード線の位置を基準にメモリセルアレイの内方又は外方に向かう方向に迂回して配線したので、メモリセルアレイのサイズを大きくすることなく、複数本のグローバルワード線をメモリセル中に配置できる効果を奏する。
【００５５】
加えて、請求項５記載の発明によれば、異なる配線層に配置された２本の隣り合うグローバルワード線が各々異なるローカルワード線と接続されるので、これ等の隣り合うグローバルワード線間のカップリング容量が小さくなって、ワード線の動作遅延が減少する。
【００５６】
また、請求項６記載の発明によれば、活性化させるグローバルワード線を選択することにより、特定のブロックのワード線のみをアクセスすることができ、低消費電力化を図ることができる。
【００５７】
更に、請求項７記載の発明によれば、ワード線ドライバーから離れたメモリセルアレイブロックのローカルワード線に上層のグローバルワード線を接続されるので、クリティカルとなるワード線ドライバーから離れたメモリセルアレイでの動作遅延を低減できる。
【００５８】
加えて、請求項８記載の発明によれば、救済用メモリセルも複数本のグローバルワード線の少なくとも１本と接続したので、救済用メモリセルのアクセスを高速化することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態における半導体記憶装置のレイアウトを示す図である。
【図２】 同半導体記憶装置のメモリセル部分を詳細に描いた回路図である。
【図３】 同半導体記憶装置の動作波形を示す図である。
【図４】 本発明の第２の実施の形態における半導体記憶装置のレイアウトを示す図である。
【図５】 本発明の第３の実施の形態における半導体記憶装置のレイアウトを示す図である。
【図６】 同半導体記憶装置のメモリセル部分を詳細に描いた回路図である。
【図７】 本発明の第４の実施の形態における半導体記憶装置のレイアウトを示す図である。
【図８】 本発明の第５の実施の形態における半導体記憶装置のレイアウトを示す図である。
【図９】 同半導体記憶装置のメモリセル部分を詳細に描いた回路図である。
【図１０】 本発明の第６の実施の形態における半導体記憶装置のプリチャージ回路部分を示す回路図である。
【図１１】 従来の半導体記憶装置のメモリセルレイアウト図である。
【符号の説明】
１ａ〜１ｈ メモリセルアレイ
１ｒ 冗長用メモリセルアレイ
１０〜１５ ローカルワード線
２０〜２７ グローバルワード線
４０ａ、４０ｂ
〜４３ａ、４３ｂ ビット線
５０、５１ 裏打ちセル
（ローカルワード線とグローバルワード線の接続個所)
６０ａ〜６０ｄ メモリセル
６１ａ〜６１ｄ プリチャージ回路
６５ スルーホール
８２、８３ プリチャージ制御線
１００ａ〜１００ｄ プリチャージ回路
Ｘ、Ｙ メモリセルアレイブロック
【発明の属する技術分野】
本発明は、大容量でも高速動作を実現する半導体記憶装置の構成に関するものである。
【０００２】
【従来の技術】
従来の代表的な半導体記憶装置のメモリセルアレイの一部を図１１に示す。同図の半導体記憶装置は、多数個のメモリセルがロー方向とカラム方向に配置されたメモリセルアレイ１ａ〜１ｄと、各メモリセルアレイ１ａ〜１ｄのロー方向のメモリセルを選択する比較的高抵抗な材質で形成されたローカルワード線１０と、メモリセルのデータを後段のセンスアンプに伝達するビット線対（４０ａ、４０ｂ）、（４１ａ、４１ｂ）、（４２ａ、４２ｂ）、（４３ａ、４３ｂ）と、任意のメモリセルアレイ毎にローカルワード線１０と接続されている比較的低抵抗な材質で形成されたグローバルワード線２０とにより、構成されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、前記従来の構成では、メモリセルアレイ１ａ〜１ｄが大容量化すると、ロー方向に配置されるメモリセル数が大きくなり、ワード線の負荷容量が大きくなる。そのため、ワード線の立ち上がりが遅くなり、その結果、アクセスタイムの遅延時間が増大するという問題があった。
【０００４】
本発明は前記従来の問題点を解決するためのものであり、その目的は、大容量の半導体記憶装置であっても、より一層の高速動作を実現することにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するため、本発明では、１本のグローバルワード線に接続されるメモリセルの数を実質的に減らすように構成する。
【０００６】
すなわち、請求項１記載の発明の半導体記憶装置は、複数のメモリセルを行及び列方向にマトリクス状に配置したメモリセルアレイと、前記メモリセルアレイのロー方向のメモリセルを選択する１本のローカルワード線と、前記メモリセルアレイのカラム方向のメモリセルのデータを伝達するビット線対と、前記ローカルワード線の配線層よりも上層の配線層に形成された複数本のグローバルワード線とを備え、前記複数本のグローバルワード線は少なくとも２種類の異なる配線層に形成され、前記１本のローカルワード線は、前記複数本のグローバルワード線のうち少なくとも１本のグローバルワード線と接続され、更に、前記ビット線対の各ビット線の電位を所定電位にプリチャージするプリチャージトランジスタと、前記プリチャージトランジスタを制御する複数本のプリチャージ制御線とを備え、前記複数本のプリチャージ制御線は、少なくとも２種類の異なる配線層に形成されることを特徴とする。
【０００７】
また、請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数本のグローバルワード線は、前記メモリセルアレイのロー方向に配置されたメモリセル上に形成されることを特徴とする。
【０００８】
更に、請求項３記載の発明は、前記請求項２記載の半導体記憶装置において、前記複数本のグローバルワード線のうち、上層に配置されるグローバルワード線は、所定の接続箇所にて前記ローカルワード線と接続され、前記複数本のグローバルワード線のうち、下層に配置されるグローバルワード線は、前記上層のグローバルワード線と前記ローカルワード線との接続箇所を迂回するように、前記下層に配置されるグローバルワード線の位置を基準に前記メモリセルアレイの内方に向かう方向又は前記メモリセルアレイの外方に向かう方向に配線されることを特徴とする。
【０００９】
加えて、請求項４記載の発明は、前記請求項３記載の半導体記憶装置において、前記下層に配置されるグローバルワード線は、前記接続個所のメモリセルのロー方向隣りに位置するメモリセルにおいて前記接続個所を迂回するよう配線されることを特徴とする。
【００１０】
また、請求項５記載の発明は、前記請求項１ないし４の何れか１項に記載の半導体記憶装置において、前記ローカルワード線は、同一行に少なくとも２本配置され、前記複数本のグローバルワード線のうち上層に配置された１本のグローバルワード線は、前記２本のローカルワード線のうち一方に接続され、前記複数本のグローバルワード線のうち下層に配置された１本のグローバルワード線は、他方のローカルワード線に接続されることを特徴とする。
【００１１】
更に、請求項６記載の発明は、前記請求項１ないし５の何れか１項に記載の半導体記憶装置において、前記メモリセルアレイは、カラム方向に少なくとも２つのメモリセルアレイブロックで構成され、前記ローカルワード線は前記各メモリセルアレイブロックに対応して少なくとも２本に分割され、前記複数本のグローバルワード線は前記ローカルワード線の少なくとも１本と接続されることを特徴とする。
【００１２】
加えて、請求項７記載の発明は、前記請求項６記載の半導体記憶装置において、前記複数本のグローバルワード線のうち上層に配置されたグローバルワード線は、前記少なくとも２つのメモリセルアレイブロックのうちワード線ドライバーから遠い位置にあるメモリセルアレイブロックのローカルワード線と接続されることを特徴とする。
【００１３】
また、請求項８記載の発明は、前記請求項１ないし７の何れか１項に記載の半導体記憶装置において、欠陥メモリセルを救済するための救済用メモリセルを有し、救済メモリセルは前記複数本のグローバルワード線の少なくとも１本と接続されることを特徴とする。
【００１４】
以上により、請求項１記載の発明では、ロー方向に複数本のグローバルワード線が配置されるので、グローバルワード線１本当たりの接続メモリセル数が減って、ワード線の活性化が高速化される。しかも、これ等複数本のグローバルワード線は少なくとも２種類の異なる配線層に形成されるので、グローバルワード線間のカップリング容量も低減されて、ワード線の時定数が小さくなり、ワード線の高速化が一層効果的になる。更に、プリチャージ制御線も複数本設けられ、且つこれ等のプリチャージ制御線が少なくとも２種類の異なる配線層に形成されるので、これ等プリチャージ制御線間のカップリング容量をも低減しつつ、これ等プリチャージ制御線の活性化が早期に行われて、プリチャージトランジスタを短時間で駆動でき、プリチャージ動作の高速化を図ることができる。
【００１５】
また、請求項２記載の発明では、複数本のグローバルワード線がメモリセルアレイのメモリセル上に形成されるので、メモリセルアレイのサイズを大きくする必要がなく、半導体記憶装置がコンパクト化される。
【００１６】
更に、請求項３及び４記載の発明では、ワード線の配線層よりも上の配線層に複数本のグローバルワード線が配置されるが、これ等の複数本のグローバルワード線を例えば上層及び下層の２種類の配線層に配置する場合に、上層のグローバルワード線がワード線と接続される接続箇所では、下層のグローバルワード線の配線は前記接続箇所のスルーホール等に干渉することになるが、この下層のグローバルワード線が、この下層のローバルワード線の位置を基準にメモリセルアレイの内方に向かう方向又は外方に向かう方向に迂回して配線されるので、メモリセルアレイのサイズを大きくすることなく、これらグローバルワード線をメモリセル中に配置できる。
【００１７】
加えて、請求項５記載の発明では、異なる配線層に配置された２本の隣り合うグローバルワード線が各々異なるローカルワード線と接続されるので、これ等の隣り合うグローバルワード線間のカップリング容量が小さくなって、ワード線の動作遅延が減少する。
【００１８】
また、請求項６記載の発明では、１本のグローバルワード線は例えば１つのメモリセルアレイブロックのローカルワード線に接続され、他の１本のグローバルワード線は例えば全てのメモリセルアレイブロックのローカルワード線に接続される。従って、活性化させるグローバルワード線を選択すれば、特定のブロックのワード線のみをアクセスすることができ、低消費電力化が図られる。
【００１９】
更に、請求項７記載の発明では、ワード線ドライバーから離れたメモリセルアレイブロックのローカルワード線は、上層に配置されたグローバルワード線、即ち下層のグローバルワード線と干渉せずに直線的に延びるグローバルワード線と接続されるので、クリティカルとなるワード線ドライバーから離れたメモリセルアレイでの動作遅延を低減できる。
【００２０】
加えて、請求項８記載の発明では、救済用メモリセルも複数本のグローバルワード線の少なくとも１本と接続されるので、救済用メモリセルのアクセスを高速化することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２２】
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体記憶装置のメモリセルレイアウトを示す。
【００２３】
同図において、１ａ、１ｂ、１ｃ、１ｄはメモリセルアレイ、１０は１行のメモリセルに対して１本のローカルワード線、２０及び２１は前記１本のローカルワード線１０に対応して設けられた複数本（同図では２本）のグローバルワード線であり、一方のグローバルワード線２０は前記ローカルワード線１０の配線層よりも上層の第１の配線層に形成され、他方のグローバルワード線２１は前記第１の配線層よりも上層の第２の配線層に形成される。また、４０ａ、４０ｂ、４１ａ、４１ｂ、４２ａ、４２ｂ、４３ａ、４３ｂはビット線、５０は下層の配線層で形成されたグローバルワード線２０とローカルワード線１０とを接続する裏打ちセル、５１は上層の配線層で形成されたグローバルワード線２１とローカルワード線１０とを接続する裏打ちセルである。
【００２４】
図１に示したように、本実施の形態においては、２本のグローバルワード線２０、２１をメモリセルアレイ１ａ〜１ｄのロー方向に延ばして異なる配線層に形成する。従って、グローバルワード線１本当たりに接続されるメモリセル数が少なくなり、また、グローバルワード線２０、２１相互間のカップリング容量も少なくなるので、ワード線の時定数を小さくすることができる。従って、高速化を図ることができる。更に、２本のグローバルワード線２０、２１を異なる配線層に形成することにより、メモリセル１ａ〜１ｄのサイズを大きくすることなく、限られたスペースに２本のグローバルワード２０、２１線を配置することができる。
【００２５】
図２は本実施の形態における半導体記憶装置の回路図の一例を示すものであって、図１のレイアウトにおいてメモリセルアレイ１ａ〜１ｄを具体化したものである。同図に示したメモリセルアレイ１ａ〜１ｄは各々複数個のメモリセル６０ａ〜６０ｄ…を持つ。
【００２６】
本実施の形態においては、メモリセルアレイ１ａ〜１ｄのロー方向に延び且つ異なる配線層に形成された２本のグローバルワード線２０、２１が選択され、次いでこれ等のグローバルワード線２０、２１に接続されたローカルワード線１０が選択されることにより、メモリセル６０ａ〜６０ｄのワード線がアクセスされる。この時、ビット線対（４０ａ、４０ｂ）、（４１ａ、４１ｂ）、（４２ａ、４２ｂ）、（４３ａ、４３ｂ）を通して、メモリセル６０ａ〜６０ｄに対してデータを読み出し又は書き込みすることになる。
【００２７】
従って、ローカルワード線１０を駆動するグローバルワード線２０、２１が２本になることにより、グローバルワード線１本当たりに接続される負荷（メモリセル数）が小さくなり、その結果、ワード線の時定数が小さくなって、メモリセル６０ａ〜６０ｄの動作の高速化を図ることができる。
【００２８】
本実施の形態の動作波形を図３に示す。同図において、クロック信号ＣＬＫが立ち上がると、アドレス信号ＡＤｎ及びデータ信号ＤＩｎが取り込まれる。前記クロック信号ＣＬＫに同期して、前記アドレス信号ＡＤｎにより選択された特定のグローバルワード線２０及び２１が選択される。更に、グローバルワード線２０、２１に接続されているローカルワード線１０が選択される。このローカルワード線１０によって選択されたメモリセルのビット線対によってメモリセルのデータが出力される。
【００２９】
従って、本実施の形態では、グローバルワード線２０、２１の時定数を小さくすることにより、ワード線の遅延時間を短縮することができ、メモリセルのアクセスタイムを高速化することが可能である。
【００３０】
（第２の実施の形態）
次に、本発明の第２の実施の形態を図４に基づいて説明する。
【００３１】
図４は本実施の形態の半導体記憶装置のレイアウト構成を示す。同図において、２本のグローバルワード線２２、２３はメモリセルアレイ１ａ〜１ｄのメモリセルの上方に形成され、ロー方向に延びるように配置されている。従って、これ等グローバルワード線２２、２３をメモリセルアレイ１ａ〜１ｄの外方に配置する場合に比して、半導体記憶装置をコンパクトにできる。
【００３２】
また、上層に配置されたグローバルワード線２３は、ロー方向に直線状に配線されると共に、裏打ちセル５１のスルーホール６５を通じて前記ローカルワード線１０と接続される。一方、下層に配置されたグローバルワード線２２は、図中左側部分で前記上層のグローバルワード線２３の直下方に配置されてロー方向に延びた後、前記裏打ちセル（接続箇所）５１の手前でこの裏打ちセル５１を迂回して更にロー方向に延びる。即ち、この下層のグローバルワード線２２は、前記裏打ちセル５１の図中左方に隣るメモリセルアレイ１ｂの手前で、この下層のローバルワード線２２の位置を基準にメモリセルアレイ１ｂの内方に向かう方向に折れ曲がった後、ローカルワード線１０と上層のグローバルワード線２３の間を更にこれ等と並行にロー方向に延びる。
【００３３】
従って、上層のグローバルワード線２３の直下方に下層のグローバルワード線２２を配置する場合であっても、下層のグローバルワード線２２が上層のグローバルワード線２３とローカルワード線１０との接続箇所５１と干渉することなく、且つメモリセルアレイ１ａ〜１ｄのサイズを大きくすることなく、これら２本のグローバルワード線２２、２３をメモリセルアレイ１ａ〜１ｄ中に配置することができる。
【００３４】
尚、本実施の形態では、上層及び下層のグローバルワード線２２、２３はメモリセルアレイ１ａ〜１ｄの上方に配置したが、メモリセルアレイ１ａ〜１ｄの外方に配置してもよい。更に、ローカルワード線１０と上層のグローバルワード線２３とが近接して配置される場合には、下層のグローバルワード線２２は、本実施の形態とは逆に裏打ちセル５１の手前で、この下層のローバルワード線２２の位置を基準にメモリセルアレイ１ｂの外方に向かう方向に折れ曲がった後、上層のグローバルワード線２３のローカルワード線１０側とは反対側をロー方向に延びるように配置する構成でも良いのは勿論である。
【００３５】
（第３の実施の形態）
続いて、本発明の第３の実施の形態を図５及び図６に基づいて説明する。
【００３６】
図５及び図６は本実施の形態の半導体記憶装置のレイアウト構成を示す。同図では、ローカルワード線は同一行に２本配置される。一方のローカルワード線１２はメモリセルアレイ１ａ、１ｂのメモリセル６０ａ、６０ｂ…を選択し、他方のローカルワード線１３はメモリセルアレイ１ｃ、１ｄのメモリセル６０ｃ、６０ｄ…を選択する。前記ローカルワード線１２、１３と並行に延びて隣り合う２本のグローバルワード線２０、２１のうち下層のグローバルワード線２０は、前記一方のローカルワード線１２に裏打ちセル５０で接続され、上層のグローバルワード線２１は他方のローカルワード線１３に裏打ちセル５１で接続される。
【００３７】
従って、本実施の形態では、各グローバルワード線２０、２１は何れか一方のローカルワード線１２、１３と接続されるので、これ等の隣り合う２本のグローバルワード線２０、２１間のカップリング容量が小さくなり、その結果、グローバルワード線２０、２１の動作遅延が減少することになる。
【００３８】
（第４の実施の形態）
更に、本発明の第４の実施の形態を図７に基づいて説明する。
【００３９】
図７は本実施の形態の半導体記憶装置のレイアウト構成を示す。同図において、Ｘは４つのメモリセルアレイ１ａ〜１ｄを持つメモリセルアレイブロック、Ｙは前記メモリセルアレイブロックＸのカラム方向上方に配置された他のメモリセルアレイブロックであって４つのメモリセルアレイ１ｅ〜１ｈを持つ。一方のメモリセルアレイブロックＸには独自のローカルワード線１０がロー方向に配置され、他方のメモリセルアレイブロックＹにも独自のローカルワード線１１がロー方向に配置されている。前記２本のローカルワード線１０、１１はワード線ドライバー（図示せず）により駆動される。このワード線ドライバーは図示しないがメモリセルアレイブロックＹの図中上方の所定位置に配置される。
【００４０】
また、図７において、一方のメモリセルアレイブロックＸには、ロー方向に延びる２本のグローバルワード線２４、２５が異なる配線層に配置され、一方のグローバルワード線２４は下層に、他方のグローバルワード線２５は上層に配置される。同様に、他方のメモリセルアレイブロックＹにも、ロー方向に延びる２本のグローバルワード線２６、２７が異なる配線層に形成され、一方のグローバルワード線２６は下層に、他方のグローバルワード線２７は上層に形成される。一方のメモリセルアレイブロックＸにおいて、下層のグローバルワード線２４は裏打ちセル５０により同ブロックＸ内のローカルワード線１０と接続される。この下層のグローバルワード線２４は、他方のメモリセルアレイブロックＹ方向に延びて同ブロックＹの下層のグローバルワード線２６と接続される。このメモリセルアレイブロックＹの下層のグローバルワード線２６は、裏打ちセル５３により同ブロックＹのローカルワード線１１と接続される。
【００４１】
また、メモリセルアレイブロックＸの上層のグローバルワード線２５は、裏打ちセル５４により同ブロックＸ内のローカルワード線１０と接続される。一方、他方のメモリセルアレイブロックＹの上層のグローバルワード線２７は、同図では両ブロックＸ、Ｙのローカルワード線１０、１１の何れにも接続されない。
【００４２】
従って、本実施の形態では、一方のメモリセルアレイブロックＸではローカルワード線１０が上層及び下層の両グローバルワード線２４、２５と接続され、他方のメモリセルアレイブロックＹではローカルワード線１１が下層のグローバルワード線２６と接続され、両ブロックＸ、Ｙの下層のグローバルワード線２４、２６同士が相互に接続される。よって、下層のグローバルワード線２４又は２６を選択すれば、両メモリセルアレイブロックＸ、Ｙのメモリセルにアクセスでき、ブロックＸの上層のグローバルワード線２５を選択すれば、一方のメモリセルアレイブロックＸのみのメモリセルにアクセスでき、選択するグローバルワード線により一方のメモリセルアレイブロックＸ又は双方のメモリセルアレイブロックＸ、Ｙを必要に応じて選択でき、低消費電力化が可能である。
【００４３】
しかも、ワード線ドライバーから離れた側のメモリセルアレイブロック、即ちメモリセルアレイブロックＸでは、ワード線ドライバーに近い位置のメモリセルアレイブロックＹに比して、ワード線の駆動の遅延が大きいものの、このメモリセルアレイブロックＸのローカルワード線１０が、同ブロックＸの上層のグローバルワード線２５と接続され、この上層のグローバルワード線２５がロー方向に直線的に延びて遅延が比較的小さいので、同ブロックＸのメモリセルのアクセスの遅延をできるだけ小さく抑制することが可能である。
【００４４】
（第５の実施の形態）
更に、本発明の第５の実施の形態を図８及び図９に基づいて説明する。
【００４５】
図８及び図９は本実施の形態の半導体記憶装置のレイアウト構成を示す。同各図において、１ｒは救済用メモリセル６０ｒ…を備えた救済用メモリセルアレイであって、通常のメモリセルアレイ１ａ〜１ｄの何れかのメモリセル６０ａ、６０ｂ、６０ｃ、６０ｄ…に欠陥がある又は生じた場合にこの欠陥メモリセルに代えて救済用メモリセル６０ｒ…に対してデータの読み出し又は書き込みを行うためのものである。
【００４６】
通常のメモリセルアレイ１ａ〜１ｄ上方にはローカルワード線１４がロー方向に延び、このローカルワード線１４には２つの裏打ちセル５０を介してロー方向に延びる下層のグローバルワード線２０が接続される。一方、前記救済用メモリセルアレイ１ｒの上方にはローカルワード線１５がロー方向に延び、このローカルワード線１５には裏打ちセル５１を介して前記下層のグローバルワード線２０と並行に延びる上層のグローバルワード線２１が接続されている。
【００４７】
従って、本実施の形態では、救済用メモリセルアレイ１ｒの救済用メモリセル６０ｒ…は、ローカルワード線１５を介して前記２本のグローバルワード線２０、２１のうち上層のグローバルワード線２１と接続される形態である。従って、前記第１の実施の形態で述べたように、グローバルワード線１本当たりの接続メモリセル数が低減されているので、ローカルワード線１５の活性化が高速化されて、救済用メモリセル６０ｒ…のアクセスを高速化することができる。
【００４８】
（第６の実施の形態）
続いて、本発明の第６の実施の形態を図１０に基づいて説明する。
【００４９】
図１０は本実施の形態の半導体記憶装置のレイアウト構成を示す。同図は、図１に示したメモリセルアレイ１ａ〜１ｄの図中上方又は下方に配置されるプリチャージトランジスタ周りの構成を示している。同図において、１００ａ〜１００ｄは各メモリセルアレイ１ａ〜１ｄのビット線対の各ビット線４０ａ、４０ｂ、４１ａ、４１ｂ、４２ａ、４２ｂ、４３ａ、４３ｂを電源電圧の１／２値などの所定電圧にプリチャージするプリチャージトランジスタである。これ等プリチャージトランジスタ１００ａ〜１００ｄの上方には、ロー方向に延びる２本のプリチャージ制御線８２、８３が並行に延びている。これ等のプリチャージ制御線８２、８３は、前記プリチャージトランジスタ１００ａ〜１００ｄをＯＮ／ＯＦＦ制御するためのものであって、相互に異なる配線層に形成され、例えば一方のプリチャージ制御線８２は上層の配線層に、他方のプリチャージ制御線８３は下層の配線層に形成される。
【００５０】
従って、本実施の形態では、２本のプリチャージ制御線８２、８３が配置されるので、プリチャージ制御線１本当たりのプリチャージトランジスタ数が減って、プリチャージトランジスタ１００ａ〜１００ｄの駆動速度が速くなる。更に、両プリチャージ制御線８２、８３が異なる配線層に形成されているので、これ等プリチャージ制御線８２、８３間のカップリング容量が低減されて、これ等プリチャージ制御線８２、８３の活性化が早期に行われる。従って、プリチャージトランジスタ１００ａ〜１００ｄをより一層短時間で駆動でき、プリチャージ動作の高速化を図ることができる。
【００５１】
尚、前記の第１〜第５の各実施の形態では、グローバルワード線は２本配置したが、本発明は２本に限定されず、３本以上のグローバルワード線を配置しても良いのは勿論である。同様に、第６の実施の形態で説明したプリチャージ制御線８２、８３も３本以上配置しても良い。
【００５２】
【発明の効果】
以上説明したように、請求項１記載の発明の半導体記憶装置によれば、ロー方向に複数本のグローバルワード線を少なくとも２種類の異なる配線層に配置したので、グローバルワード線１本当たりの接続メモリセル数が減少すると共に、これらグローバルワード線間のカップリング容量を低減しつつ、ワード線の時定数を小さくできて、ワード線の活性化を高速化できる。更に、プリチャージ制御線も複数本設け、これ等のプリチャージ制御線を少なくとも２種類の異なる配線層に形成したので、これ等プリチャージ制御線間のカップリング容量を低減しつつ、これ等プリチャージ制御線の活性化を早期に行うことができ、プリチャージ動作の高速化を図ることができる。
【００５３】
また、請求項２記載の発明によれば、数本のグローバルワード線をメモリセルアレイのメモリセル上に形成したので、メモリセルアレイのサイズを大きくする必要がなく、半導体記憶装置をコンパクト化できる。
【００５４】
更に、請求項３及び４記載の発明によれば、下層のグローバルワード線を、この下層のローバルワード線の位置を基準にメモリセルアレイの内方又は外方に向かう方向に迂回して配線したので、メモリセルアレイのサイズを大きくすることなく、複数本のグローバルワード線をメモリセル中に配置できる効果を奏する。
【００５５】
加えて、請求項５記載の発明によれば、異なる配線層に配置された２本の隣り合うグローバルワード線が各々異なるローカルワード線と接続されるので、これ等の隣り合うグローバルワード線間のカップリング容量が小さくなって、ワード線の動作遅延が減少する。
【００５６】
また、請求項６記載の発明によれば、活性化させるグローバルワード線を選択することにより、特定のブロックのワード線のみをアクセスすることができ、低消費電力化を図ることができる。
【００５７】
更に、請求項７記載の発明によれば、ワード線ドライバーから離れたメモリセルアレイブロックのローカルワード線に上層のグローバルワード線を接続されるので、クリティカルとなるワード線ドライバーから離れたメモリセルアレイでの動作遅延を低減できる。
【００５８】
加えて、請求項８記載の発明によれば、救済用メモリセルも複数本のグローバルワード線の少なくとも１本と接続したので、救済用メモリセルのアクセスを高速化することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態における半導体記憶装置のレイアウトを示す図である。
【図２】 同半導体記憶装置のメモリセル部分を詳細に描いた回路図である。
【図３】 同半導体記憶装置の動作波形を示す図である。
【図４】 本発明の第２の実施の形態における半導体記憶装置のレイアウトを示す図である。
【図５】 本発明の第３の実施の形態における半導体記憶装置のレイアウトを示す図である。
【図６】 同半導体記憶装置のメモリセル部分を詳細に描いた回路図である。
【図７】 本発明の第４の実施の形態における半導体記憶装置のレイアウトを示す図である。
【図８】 本発明の第５の実施の形態における半導体記憶装置のレイアウトを示す図である。
【図９】 同半導体記憶装置のメモリセル部分を詳細に描いた回路図である。
【図１０】 本発明の第６の実施の形態における半導体記憶装置のプリチャージ回路部分を示す回路図である。
【図１１】 従来の半導体記憶装置のメモリセルレイアウト図である。
【符号の説明】
１ａ〜１ｈ メモリセルアレイ
１ｒ 冗長用メモリセルアレイ
１０〜１５ ローカルワード線
２０〜２７ グローバルワード線
４０ａ、４０ｂ
〜４３ａ、４３ｂ ビット線
５０、５１ 裏打ちセル
（ローカルワード線とグローバルワード線の接続個所)
６０ａ〜６０ｄ メモリセル
６１ａ〜６１ｄ プリチャージ回路
６５ スルーホール
８２、８３ プリチャージ制御線
１００ａ〜１００ｄ プリチャージ回路
Ｘ、Ｙ メモリセルアレイブロック
Claims (8)
- 複数のメモリセルを行及び列方向にマトリクス状に配置したメモリセルアレイと、
前記メモリセルアレイのロー方向のメモリセルを選択する１本のローカルワード線と、
前記メモリセルアレイのカラム方向のメモリセルのデータを伝達するビット線対と、
前記ローカルワード線の配線層よりも上層の配線層に形成された複数本のグローバルワード線とを備え、
前記複数本のグローバルワード線は少なくとも２種類の異なる配線層に形成され、
前記１本のローカルワード線は、前記複数本のグローバルワード線のうち少なくとも１本のグローバルワード線と接続され、
更に、前記ビット線対の各ビット線の電位を所定電位にプリチャージするプリチャージトランジスタと、
前記プリチャージトランジスタを制御する複数本のプリチャージ制御線とを備え、
前記複数本のプリチャージ制御線は、少なくとも２種類の異なる配線層に形成される
ことを特徴とする半導体記憶装置。 - 前記複数本のグローバルワード線は、前記メモリセルアレイのロー方向に配置されたメモリセル上に形成される
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記複数本のグローバルワード線のうち、上層に配置されるグローバルワード線は、所定の接続箇所にて前記ローカルワード線と接続され、
前記複数本のグローバルワード線のうち、下層に配置されるグローバルワード線は、前記上層のグローバルワード線と前記ローカルワード線との接続箇所を迂回するように、前記下層に配置されるグローバルワード線の位置を基準に前記メモリセルアレイの内方に向かう方向又は前記メモリセルアレイの外方に向かう方向に配線される
ことを特徴とする請求項２記載の半導体記憶装置。 - 前記下層に配置されるグローバルワード線は、前記接続個所のメモリセルのロー方向隣りに位置するメモリセルにおいて前記接続個所を迂回するよう配線される
ことを特徴とする請求項３記載の半導体記憶装置。 - 前記ローカルワード線は、同一行に少なくとも２本配置され、
前記複数本のグローバルワード線のうち上層に配置された１本のグローバルワード線は、前記２本のローカルワード線のうち一方に接続され、
前記複数本のグローバルワード線のうち下層に配置された１本のグローバルワード線は、他方のローカルワード線に接続される
ことを特徴とする請求項１ないし４の何れか１項に記載の半導体記憶装置。 - 前記メモリセルアレイは、カラム方向に少なくとも２つのメモリセルアレイブロックで構成され、
前記ローカルワード線は前記各メモリセルアレイブロックに対応して少なくとも２本に分割され、
前記複数本のグローバルワード線は前記ローカルワード線の少なくとも１本と接続される
ことを特徴とする請求項１ないし５の何れか１項に記載の半導体記憶装置。 - 前記複数本のグローバルワード線のうち上層に配置されたグローバルワード線は、前記少なくとも２つのメモリセルアレイブロックのうちワード線ドライバーから遠い位置にあるメモリセルアレイブロックのローカルワード線と接続される
ことを特徴とする請求項６記載の半導体記憶装置。 - 欠陥メモリセルを救済するための救済用メモリセルを有し、
救済メモリセルは前記複数本のグローバルワード線の少なくとも１本と接続される
ことを特徴とする請求項１ないし７の何れか１項に記載の半導体記憶装置。
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