JP2003151280A5 - - Google Patents

Description

【００３２】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、メモリセルＣ１１〜Ｃ１ｍ，・・・，Ｃｐ１〜Ｃｐｍが接続されるビット線が列方向に複数に分割された分割ビット線ＢＬ１１〜ＢＬｐ１，ＢＬＸ１１〜ＢＬＸｐ１と、分割ビット線ＢＬ１１〜ＢＬｐ１，ＢＬＸ１１〜ＢＬＸｐ１に出力された電圧を列単位で取り出す共通ビット線ＧＢＬ１〜ＧＢＬｐ，ＧＢＬＸ１〜ＧＢＬＸｐとを有する半導体記憶装置において、行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する行方向選択回路ＲＳと、列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する列方向選択回路ＣＳと、前記行方向選択回路ＲＳによって選択されたメモリセル群のそれぞれに接続されている分割ビット線のうち、前記列方向選択回路ＣＳによって選択された列に対応する分割ビット線を対応する共通ビット線に接続し、それ以外の列の分割ビット線については接続しない断続回路Ｓ１〜Ｓｐと、を有し、前記断続回路Ｓ１〜Ｓｐは、前記分割ビット線ＢＬ１１〜ＢＬｐ１，ＢＬＸ１１〜ＢＬＸｐ１毎に配置されており、前記列方向選択回路ＣＳの選択結果に応じて前記各断続回路Ｓ１〜Ｓｐを制御するための列方向選択信号線ＣＯＬ１〜ＣＯＬｐが前記共通ビット線ＧＢＬ１〜ＧＢＬｐ，ＧＢＬＸ１〜ＧＢＬＸｐに平行して配置されていることを特徴とする半導体記憶装置が提供される。

Claims (17)

1. メモリセルが接続されるビット線が列方向に複数に分割された分割ビット線と、前記分割ビット線に出力された電圧を列単位で取り出す共通ビット線とを有する半導体記憶装置において、
   行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する行方向選択回路と、
   列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する列方向選択回路と、
   前記行方向選択回路によって選択されたメモリセル群のそれぞれに接続されている前記分割ビット線のうち、前記列方向選択回路によって選択された列に対応する分割ビット線を対応する共通ビット線に接続し、それ以外の列の分割ビット線については接続しない断続回路と、を有し、
   前記断続回路は、前記分割ビット線毎に配置されており、
   前記列方向選択回路の選択結果に応じて前記各断続回路を制御するための列方向選択信号線が前記共通ビット線に平行して配置されていることを特徴とする半導体記憶装置。
2. 前記分割ビット線および前記共通ビット線は、通常の信号用の通常信号線と、補信号用の補信号線の対になっていることを特徴とする請求項１記載の半導体記憶装置。
3. 前記共通ビット線と、前記列方向選択信号線とは同一の配線層に配置されており、同一列の前記共通ビット線と前記列方向選択信号線との間には、読み出し時において所定の電位を維持する信号線が配置されていることを特徴とする請求項１記載の半導体記憶装置。
4. 前記所定の電位を維持する信号線は、電源電圧線、接地電圧線、または、書き込みに係る所定の信号線であることを特徴とする請求項３記載の半導体記憶装置。
5. 前記共通ビット線と、前記列方向選択信号線とは異なる配線層に配置されていることを特徴とする請求項１記載の半導体記憶装置。
6. 前記共通ビット線は、前記列方向選択回路の選択結果に応じてＯＮまたはＯＦＦの状態となるカラムスイッチを介して共通データバスに接続されており、
   列方向選択信号は、前記カラムスイッチの制御信号と共用されていることを特徴とする請求項１記載の半導体記憶装置。
7. 前記カラムスイッチは、書き込み専用のカラムスイッチと、読み出し専用のカラムスイッチとを有し、
   前記書き込み専用のカラムスイッチは、書き込み用共通データバスに接続され、前記読み出し専用のカラムスイッチは、読み出し用共通データバスに接続されていることを特徴とする請求項６記載の半導体記憶装置。
8. 前記共通ビット線は、マルチプレクサを介して読み出し用共通データバスに接続されており、
   前記マルチプレクサを構成するトランジスタのゲートに対して前記各共通ビット線が接続されていることを特徴とする請求項１記載の半導体記憶装置。
9. 前記共通ビット線をプリチャージするプリチャージ回路と、
   前記列方向選択回路によって選択された列に対応するプリチャージ回路については非動作状態とし、他のプリチャージ回路については動作状態に制御するプリチャージ回路制御回路と、
   を更に有することを特徴とする請求項１記載の半導体記憶装置。
10. 前記分割ビット線単位で設けられたトランジスタを有し、
    前記トランジスタは、各列を構成する前記共通ビット線と、前記列方向選択信号線とを、前記分割ビット線の電圧に応じて接続または非接続の状態にすることを特徴とする請求項１記載の半導体記憶装置。
11. 前記列毎の共通ビット線が１本に統合され、全ての列の出力が合成 されて出力されることを特徴とする請求項１０記載の半導体記憶装置。
12. 複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置において、
    前記メモリセルアレイを列方向に分割して形成され、列方向に配置された複数のバンクと、
    前記メモリセルが列方向に接続されたビット線を分割して形成され、それぞれのバンクと列に対して設けられる複数の分割ビット線と、
    それぞれの列に対して設けられて前記複数のバンクによって共用され、前記分割ビット線に出力される電圧が供給される複数の共通ビット線と、
    前記複数の共通ビット線によって共用されるデータバスと、
    行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する行方向選択信号を生成する行方向選択回路と、
    列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する列方向選択信号を生成する列方向選択回路と、
    前記列方向選択信号に応じて前記複数の共通ビット線のうち１本を選択し、選択した該共通ビット線を前記データバスに接続するカラムスイッチと、
    それぞれの分割ビット線に対して設けられる断続回路とを有し、
    前記断続回路は、前記列方向選択信号に応じて前記分割ビット線のうち１本を選択し、前記行方向選択信号に応じて選択されたメモリセル群に接続された、選択した該分割ビット線を、対応する共通ビット線に接続し、
    前記断続回路は、選択した前記分割ビット線以外の分割ビット線を、対応する共通ビット線に接続しないことを特徴とする半導体記憶装置。
13. 前記カラムスイッチは、書き込み専用のカラムスイッチと、読み出し専用のカラムスイッチとを有し、
    前記書き込み専用のカラムスイッチは、書き込み用共通データバスに接続され、前記読み出し専用のカラムスイッチは、読み出し用共通データバスに接続されていることを特徴とする請求項１２記載の半導体記憶装置。
14. 前記共通ビット線は、マルチプレクサを介して読み出し用共通データバスに接続されており、
    前記マルチプレクサを構成するトランジスタのゲートに対して前記各共通ビット線が接続されていることを特徴とする請求項１２記載の半導体記憶装置。
15. 前記共通ビット線をプリチャージするプリチャージ回路と、
    前記列方向選択回路によって選択された列に対応するプリチャージ回路については非動作状態とし、他のプリチャージ回路については動作状態に制御するプリチャージ回路制御回路と、
    を更に有することを特徴とする請求項１２記載の半導体記憶装置。
16. 前記分割ビット線単位で設けられたトランジスタを有し、
    前記トランジスタは、各列を構成する前記共通ビット線と、列方向選択信号線とを、前記分割ビット線の電圧に応じて接続または非接続の状態にすることを特徴とする請求項１２記載の半導体記憶装置。
17. 前記列毎の共通ビット線が１本に統合され、全ての列の出力が合成されて出力されることを特徴とする請求項１６記載の半導体記憶装置。