CN101110424A - 存储器装置 - Google Patents

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CN101110424A CNA2007100846852A CN200710084685A CN101110424A CN 101110424 A CN101110424 A CN 101110424A CN A2007100846852 A CNA2007100846852 A CN A2007100846852A CN 200710084685 A CN200710084685 A CN 200710084685A CN 101110424 A CN101110424 A CN 101110424A
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Abstract

一种双端口静态随机存取存储单元包括至少一组交叉连接的反相器，连接于电源线与互补电源线之间，多个旁栅晶体管，连接上述交叉连接的反相器至位于存储器装置中的第一金属层内的第一位线、第一反相位线、第二位线以及第二反相位线。第一字线连接至第一旁栅晶体管与第二旁栅晶体管的栅极，并且第一字线位于存储器装置中的第二金属层内。第二字线连接至第三旁栅晶体管与第四旁栅晶体管的栅极，并且第二字线位于存储器装置中的第三金属层内，其中第一金属层、第二金属层与第三金属层位于不同的平面。

Description

存储器装置
技术领域
本发明涉及一种集成电路设计，特别涉及一种减少耦合效应的双端口存储器装置。
背景技术
图1显示双端口静态随机存取存储(SRAM)单元100的电路图，SRAM为常被使用于电子产品的存储器装置，如移动电话、数码相机、PDA与个人计算机等的存储器装置。双端口SRAM单元100包括两交叉连接的反相器102与104。反相器102由上拉PMOS晶体管106以及下拉NMOS晶体管108所组成。反相器104由上拉PMOS晶体管110以及下拉NMOS晶体管112所组成。上拉PMOS晶体管106与110的源极通过电压线Vcc连接至电压源。下拉NMOS晶体管108与112的源极通过互补电压线Vss连接至地或互补电压源。上拉PMOS晶体管106的栅极与下拉NMOS晶体管108的栅极相互连接于节点114，节点114更连接至上拉PMOS晶体管110与下拉NMOS晶体管112的漏极。上拉PMOS晶体管110的栅极与下拉NMOS晶体管112的栅极相互连接于节点116，节点116更连接至上拉PMOS晶体管106与下拉NMOS晶体管108的漏极。交叉连接的第一反相器102与第二反相器104形成锁存器，可分别储存数值以及其补数于节点114与116。
第一端口旁栅晶体管(pass gate transistor)118连接于第一端口位线BL1与节点114之间。另一个第一端口旁栅晶体管120连接于第一端口反相位线BLB1与节点116之间。第二端口旁栅晶体管122连接于第二端口位线BL2与节点114之间。另一个第二端口旁栅晶体管124连接于第二端口反相位线BLB2与节点116之间。旁栅晶体管118与120的栅极由第一端口字线WL1控制。旁栅晶体管122与124的栅极由第二端口字线WL2控制。第一端口字线WL1与第二端口字线WL2可分别选择导通旁栅晶体管118/120或122/124，以通过位线BL1/BLB1或BL2/BLB2从节点114读取数值或写入数值至节点114。
传统的位线BL1、BLB1、BL2、BLB2、字线WL1、WL2、电源线Vcc以及互补电源线Vss建构于集成电路晶片中相同的金属层上。这些配置紧密的导体会产生耦合电容，降低操作速度并增加存储单元100的噪音。当半导体工艺技术改良时，更紧密的导线配置造成更严重的耦合效应。
因此，需要一种可以降低耦合效应的双端口SRAM装置。
发明内容
根据本发明的一个实施例，一种具有多个双端口静态随机存取存储单元的存储器装置，双端口静态随机存取存储单元包括至少一组交叉连接的反相器连接于电源线与互补电源线之间。第一旁栅晶体管连接交叉连接的反相器至第一位线。第二旁栅晶体管连接交叉连接的反相器至第一反相位线。第三旁栅晶体管连接交叉连接的反相器至第二位线。第四旁栅晶体管连接交叉连接的反相器至第二反相位线，其中第一位线、第一反相位线、第二位线以及第二反相位线位于存储器装置中的第一金属层内。第一字线连接至第一旁栅晶体管与上述第二旁栅晶体管的栅极，且第一字线位于存储器装置中的第二金属层内。第二字线连接至第三旁栅晶体管与第四旁栅晶体管的栅极，且第二字线位于存储器装置中的第三金属层内，其中上述第一金属层、上述第二金属层与上述第三金属层位于不同的平面(level)。
附图说明
图1是显示双端口SRAM单元的电路图。
图2A是显示双端口SRAM单元的布局结构。
图2B是显示双端口SRAM单元的布局结构。
图3是显示双端口SRAM单元的布局结构。
图4是显示两相邻的双端口SRAM单元的布局结构。
图5是显示连接数个解码器的SRAM单元阵列方块图。
其中，附图标记说明如下：
100、200、210、300、400～布局结构；
102、104～反相器；
106、110～上拉PMOS晶体管；
108、112～下拉NMOS晶体管；
118、120、122、124～旁栅晶体管；
114、116～节点；
202、204、212、214、302、304、406、408、410、412～着陆垫；
306～重叠区块；
402、404～SRAM单元：
414、416、418、420、WL1、WL2～字线；
500～方块图；
502～SRAM单元阵列；
504、506～字线解码器；
508～位线解码器；
BL1、BL2～位线；
BLB1、BLB2～反相位线；
Vcc、Vss～电压线。
具体实施方式
为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几个较佳实施例，并配合附图，作详细说明如下：
实施例：
图2A是根据本发明的实施例显示图1中所示的双端口SRAM单元的布局结构200。上拉PMOS晶体管106与110，下拉NMOS晶体管108与112，以及旁栅晶体管118、120、122与124建构于半导体的基底(未显示于第2图中)。第一端口位线BL1、第一端口反相位线BLB1、第二端口位线BL2、第二端口反相位线BLB2、电源线Vcc与互补电源线Vss建构在位于半导体基底的上方的第一金属层中。这些导线可藉由一个或多个介层窗接触区(未显示于第2图中)连接至半导体基底中不同晶体管的端点。互补电源线Vss位于第二端口位线BL2与第二端口反相位线BLB2之间，而另一互补电源线Vss位于第一端口位线BL1与第一端口反相位线BLB1之间。电源线Vcc位于第二端口位线BL2与第一端口反相位线BLB1之间。
第一端口字线WL1建构在位于第一金属层上方的第二金属层中，其中第一金属层为位线与反相位线建构之处。第二端口字线WL2建构在位于第二金属层上方的第三金属层中。第一端口字线WL1与第二端口字线WL2可通过第一金属层中的着陆垫202与204连接至位于半导体基底中的旁栅晶体管的栅极。任何本领域技术人员都知道，金属层的导体之间可通过介电材料彼此绝缘。
当第一端口字线WL1、第二端口字线WL2以及位线BL1、BLB1、BL2与BLB2建构于不同的金属层时，字线可因此缩短。在此实施例中，每条位线(或反相位线)的长度都可缩短至小于字线长度的三分之一。因此可帮助减少位线之间(包含反相位线)的耦合效应。由于第一端口字线WL1与第二端口字线WL2分别建构于不同金属层中，字线之间所产生的电容也可减少。如同前文所介绍，电源线Vcc与互补电源线Vss-位于位线BL1、BL2与反相位线BLB1与BLB2之间。这些电源线Vcc与互补电源线Vss-具有遮蔽的保护作用以避免位线BL1、BL2与反相位线BLB1与BLB2被所产生的噪音影响。
图2B是根据本发明的一个实施例显示另一双端口SRAM单元的布局结构210。布局结构210与图2A中的布局结构200类似，除了其中位线与反相位线建构于金属层，介于第一端口字线WL1与第二端口字线WL2分别所属的两金属层之间。第一端口字线WL1位于半导体基底上方的第一金属层中，其中半导体基底为晶体管建构之处。着陆垫212与214、位线BL1、BL2、反相位线BLB1、BLB2、电源线Vcc与互补电源线Vss-建构于第二金属层中，其中第二金属层中位于第一金属层上。互补电源线Vss--位于第二端口位线BL2与第二端口反相位线BLB2之间，而另一互补电源线Vss位于第一端口位线BL1与第一端口反相位线BLB1之间。电源线Vcc位于第二端口位线BL2与第一端口反相位线BLB1之间。第二端口字线WL2位于第三金属层中，其中第三金属层中位于第二金属层上方。
图3是根据本发明的另一实施例显示一双端口SRAM单元的布局结构300。布局结构300与图2A中的布局结构200类似，除了自布局结构300上方俯视，一部分的第二端口字线WL2与一部分的第一端口字线WL1重叠于区块306。如同前文所介绍，字线与位线的垂直分布可有许多不同的顺序。例如，位线BL1、BL2、BLB1、BLB2、电源线Vcc、互补电源线Vss、以及着陆垫302、304可建构于金属层，位于第一端口字线WL1与第二端口字线WL2分别所属的两金属层下方。另一个例子为位线BL1、BL2、BLB1、BLB2、电源线Vcc、互补电源线Vss、以及着陆垫302、304可建构于金属层，介于第一端口字线WL1与第二端口字线WL2分别所属的两金属层之间。
图4是根据本发明的另一实施例显示两相邻的双端口SRAM单元402与404的布局结构400。如同前文所介绍，SRAM单元402与404的晶体管建构于半导体基底(未显示于图4中)中。第二端口反相位线BLB2、互补电源线Vss、第二端口位线BL2、电源线Vcc、第一端口反相位线BLB1、互补电源线Vss与-第一端口位线BL1建构于第一金属层中，并且延伸跨越SRAM单元402与404所布局的区域。互补电源线Vss-位于第二端口位线BL2与第二端口反相位线BLB2之间，而另一互补电源线Vss位于第一端口位线BL1与第一端口反相位线BLB1之间。电源线Vcc位于第二端口位线BL2与第一端口反相位线BLB1之间。SRAM单元402的第一金属层中还包括着陆垫406与408，而SRAM单元404的第一金属层中还包括着陆垫410与412。
第一端口字线414与第二端口字线416建构于SRAM单元402的第二金属层。第一端口字线418与第二端口字线420建构于SRAM单元404的第三金属层，其中第三金属层不同于第二金属层。换言之，SRAM单元402的字线414、416与SRAM单元404的字线418、420分别位于不同的金属层。
SRAM单元402的字线、位线以及SRAM单元404的字线可被安排于不同的金属层。例如，位线所在的金属层可以比字线414和416所在的金属层低，而字线414和416所在的金属层又比字线418和420所在的金属层低。又例如，位线所在的金属层可以介于字线414和416所在的金属层与字线418和420所在的金属层之间。
SRAM单元402与404的布局结构可被复制成为整个存储单元阵列。因此，可减少存储单元阵列的耦合效应，进而改善存储器装置的操作速度。
图5是根据本发明的另一实施例显示SRAM单元阵列502连接数个解码器504、506与508的方块图500。SRAM单元阵列502包括多个双端口SRAM单元，其布局结构可根据图2A、图2B、图3和图4所公开的实施例设计。这些单元可安排于单元阵列502中的矩阵的行与列。这些单元的第一端口字线可连接到SRAM单元阵列502左边的字线解码器504。这些单元的第二端口字线可连接到SRAM单元阵列502右边的字线解码器506。SRAM单元的位线与反相位线连接至SRAM单元阵列502下面的位线解码器508。解码器504、506与508可选择SRAM单元阵列502中的一个特定单元，对于输入信号进行读取或写入的操作。如同前文所介绍，由于将字线所在的金属层分开，可以加速操作的速度并帮助减少耦合效应。
值得注意的是，虽然图2A、图2B、图3和图4仅显示三个金属层的布局结构，只要位线、第一端口字线以及第二端口字线建构于不同的金属层中，本发明也可应用于四层或四层以上的金属层的布局结构。
本发明虽以较佳实施例公开如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的为准。

Claims (15)

1.一种存储器装置，具有多个双端口静态随机存取存储单元，所述双端口静态随机存取存储单元包括：
至少一对交叉连接的反相器，连接于电源线与互补电源线之间；
第一旁栅晶体管，连接所述交叉连接的反相器至第一位线；
第二旁栅晶体管，连接所述交叉连接的反相器至第一反相位线；
第三旁栅晶体管，连接所述交叉连接的反相器至第二位线；
第四旁栅晶体管，连接所述交叉连接的反相器至第二反相位线，其中所述第一位线、所述第一反相位线、所述第二位线以及所述第二反相位线位于所述存储器装置的第一金属层；
第一字线，连接至所述第一旁栅晶体管与所述第二旁栅晶体管的栅极，所述第一字线位于所述存储器装置的第二金属层；以及
第二字线，连接至所述第三旁栅晶体管与所述第四旁栅晶体管的栅极，所述第二字线位于所述存储器装置的第三金属层内，其中所述第一金属层、所述第二金属层与所述第三金属层位于不同的平面。
2.如权利要求1所述的存储器装置，其中所述第二金属层高于所述第一金属层，且所述第三金属层高于所述第二金属层。
3.如权利要求1所述的存储器装置，其中所述第一金属层高于所述第二金属层，但所述第一金属层低于所述第三金属层。
4.如权利要求1所述的存储器装置，其中在所述存储器装置的布局中，所述第一字线的一部分重叠所述第二字线的一部分。
5.如权利要求1所述的存储器装置，其中所述电源线与所述互补电源线位于所述第一金属层。
6.如权利要求5所述的存储器装置，其中所述互补电源线位于所述第一位线与所述第一反相位线之间，并且所述互补电源线位于所述第二位线与所述第二反相位线之间。
7.如权利要求5所述的存储器装置，其中所述电源线位于所述第一反相位线与所述第二位线之间。
8.如权利要求1所述的存储器装置，其中所述第一位线的长度小于所述第一字线的长度的三分之一。
9.如权利要求1所述的存储器装置，还包括：
至少一双端口静态随机存取存储单元阵列；
第一字线解码器，相邻于所述双端口静态随机存取存储单元阵列的边缘，所述第一字线解码器用以选择所述第一字线；以及
第二字线解码器，相邻于所述双端口静态随机存取存储单元阵列的另一边缘，所述第二字线解码器用以选择所述第二字线。
10.一种存储器装置，具有多个双端口静态随机存取存储单元，包括：
第一双端口静态随机存取存储单元，设置于所述存储器装置的第一区域；
第二双端口静态随机存取存储单元，设置于第二区域，其中所述第二区域相邻于所述存储器装置的所述第一区域；
第一位线、第一反相位线、第二位线以及第二反相位线延伸跨越所述第一区域与所述第二区域，并且所述第一位线、所述第一反相位线、所述第二位线以及所述第二反相位线位于所述存储器装置的第一金属层；
第一字线以及第二字线，位于所述第一区域的第二金属层；以及
第三字线以及第四字线，位于所述第二区域的第三金属层。
11.如权利要求10所述的存储器装置，其中所述第二金属层高于所述第一金属层，且所述第三金属层高于所述第二金属层。
12.如权利要求10所述的存储器装置，其中所述第一金属层高于所述第二金属层，但所述第一金属层低于所述第三金属层。
13.如权利要求10所述的存储器装置，还包括电源线与互补电源线，位于所述第一金属层并且延伸跨越所述第一区域与所述第二区域。
14.如权利要求13所述的存储器装置，其中所述互补电源线位于所述第一位线与所述第一反相位线之间，并且所述互补电源线位于所述第二位线与所述第二反相位线之间。
15.如权利要求13所述的存储器装置，其中所述电源线位于所述第一反相位线与所述第二位线之间。
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