CN105845172A - 多端口sram器件 - Google Patents

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Abstract

本发明提供了一种多端口存储单元，包括：位于第一金属层中的第一导线、位于第二金属层中的第二导线、位于第三金属层中的第三导线和位于第四金属层中的第四导线。第一导线包括：写位线，与写位线节点电耦合；第一读位线，与第一读位线节点电耦合；以及第二读位线，与第二读位线节点电耦合。第二导线包括与写字线节点电耦合的写字线。第四导线包括：第一读字线，与第一读字线节点电耦合；以及第二读字线，与第二读字线节点电耦合。

Description

多端口SRAM器件
相关申请
本申请涉及于2013年1月2日提交的名称为“DUAL-PORT SRAMCONNECTION STRUCTURE”的第13/732,980号美国专利申请以及于2006年11月29日提交的名称为“MULTIPLE-PORT SRAM DEVICE”的第11/605,757号(现在为美国专利第7,525,868号)美国专利申请。上述申请的全部内容结合于此作为参考。
技术领域
本发明总体涉及半导体器件，更具体地，涉及多端口SRAM器件。
背景技术
半导体集成电路(IC)工业制造出各种各样的数字器件来解决多个不同领域的问题。这些数字器件中的一些电耦合至静态随机存取存储器(SRAM)器件来存储数字数据。在一些实施例中，SRAM器件包括多个多端口存储单元。具有多端口存储单元包括用于分别访问存储单元的数据节点的多个访问端口。在一些应用中，多端口存储单元的存储器件能够在单个时钟循环期间使用与不同访问端口相关联的不同字线信号通过各种位线来访问存储器件的两个或多个存储单元。随着IC变得更小且更复杂，存储器件的存储单元及其对应的位线和字线的布局影响存储器件的性能。
发明内容
根据本发明的一个方面，提供了一种芯片中的静态随机存取存储器(SRAM)单元，包括：存储电路，具有第一数据节点、第二数据节点、电源电压节点和第一参考电压节点；写端口电路，与第一数据节点耦合并且具有第一写字线节点和第一写位线节点；第一读端口电路，与第一数据节点耦合并且具有第一读字线节点、第一读位线节点和第二参考电压节点；第二读端口电路，与第二数据节点耦合并且具有第二读字线节点、第二读位线节点和第三参考电压节点；多条第一导线，在芯片的第一金属层中沿第一方向延伸，多条第一导线包括：第一电源电压线，与电源电压节点电耦合；第一参考电压线，与第一参考电压节点电耦合；第一写位线，与第一写位线节点电耦合；第一读位线，与第一读位线节点电耦合；和第二读位线，与第二读位线节点电耦合；多条第二导线，在芯片的第二金属层中并且在第一金属层的上方沿第二方向延伸，多条第二导线包括：写字线，与第一写字线节点电耦合；多条第三导线，在芯片的第三金属层中并且在第二金属层的上方沿第一方向延伸；以及多条第四导线，在芯片的第四金属层中并且在第三金属层的上方沿第二方向延伸，多条第四导线包括：第一读字线，与第一读字线节点电耦合；和第二读字线，与第二读字线节点电耦合。
优选地，多条第一导线还包括与第一写字线节点和写字线电耦合的第一写字线置放焊盘。
优选地，该SRAM单元还包括：位于芯片的第一通孔层中的通孔插塞，通孔插塞将第一写字线置放焊盘和写字线直接连接。
优选地，多条第一导线还包括与第一写字线节点和写字线电耦合的第二写字线置放焊盘。
优选地，该SRAM单元还包括：通孔插塞，位于芯片的第一通孔层，通孔插塞将第二写字线置放焊盘与写字线直接连接。
优选地，多条第一导线还包括：第二参考电压线，与第一参考电压节点电耦合。
优选地，多条第一导线还包括：第二参考电压线，与第二参考电压节点电耦合；以及第三参考电压线，与第三参考电压节点电耦合。
优选地，该SRAM单元还包括：第一导电结构，位于芯片的第一金属层下方，第一导电结构沿着第一方向延伸并且将第一参考节点与第二参考节点电耦合；以及第二导电结构，位于芯片的第一金属层下方，第二导电结构沿着第一方向延伸并且将第一参考节点与第三参考节点电耦合。
优选地，多条第一导线还包括：第一读字线置放焊盘，与第一读字线节点电耦合；和第二读字线置放焊盘，与第二读字线节点电耦合；多条第二导线还包括：第三读字线置放焊盘，与第一读字线置放焊盘电耦合；和第四读字线置放焊盘，与第二读字线置放焊盘电耦合；以及多条第三导线包括：第五读字线置放焊盘，与第三读字线置放焊盘和第一读字线电耦合；和第六读字线置放焊盘，与第四读字线置放焊盘和第二读字线电耦合。
优选地，该SRAM单元还包括：多个通孔插塞，位于芯片的第一通孔层中，多个通孔插塞分别连接：第一读字线置放焊盘与第三读字线置放焊盘；第二读字线置放焊盘与第四读字线置放焊盘；第三读字线置放焊盘与第五读字线置放焊盘；第四读字线置放焊盘与第六读字线置放焊盘；第五读字线置放焊盘与第一读字线；以及第六读字线置放焊盘与第二读字线。
优选地，SRAM单元具有沿第一方向的单元高度和沿第二方向的单元宽度，并且单元宽度与单元高度的比率等于或大于5。
优选地，多条第三导线还包括：第二电源电压线，与电源电压节点电耦合。
优选地，多条第二导线还包括：第二参考电压线，与第一参考电压线电耦合；多条第三导线还包括：第三参考电压线，与第二参考电压线电耦合。
根据本发明的另一方面，提供了一种芯片中的存储电路，包括：存储阵列，包括布置为行和列的多个静态随机存取存储器(SRAM)单元，每个SRAM单元都包括：电源电压节点；第一参考电压节点；写端口，具有写字线节点和写位线节点；第一读端口，具有第一读字线节点、第一读位线节点和第二参考电压节点；和第二读端口，具有第二读字线节点、第二读位线节点和第三参考电压节点；多条第一导线，在芯片的第一金属层中沿第一方向延伸，多条第一导线包括：第一电源电压线，与存储阵列的第一列SRAM单元的电源电压节点电耦合；第一参考电压线，与存储阵列的第一列SRAM单元的第一参考电压节点电耦合；第一写位线，与存储阵列的第一列SRAM单元的第一写位线节点电耦合；第一读位线，与存储阵列的第一列SRAM单元的读位线节点电耦合；和第二读位线，与存储阵列的第一列SRAM单元的第二读位线节点电耦合；多条第二导线，在芯片的第二金属层中并且在第一金属层的上方沿第二方向延伸，多条第二导线包括：写字线，与存储阵列的一SRAM单元行的第一写字线节点电耦合；多条第三导线，在芯片的第三金属层中并且在第二金属层的上方沿第一方向延伸；以及多条第四导线，在芯片的第四金属层中并且在第三金属层的上方沿第二方向延伸，多条第四导线包括：第一读字线，与存储阵列的SRAM单元行的第一读字线节点电耦合；和第二读字线，与存储阵列的SRAM单元行的第二读字线节点电耦合。
优选地，多条第一导线还包括：第二电源电压线，与存储阵列的第二列SRAM单元的电源电压节点电耦合；多条第二导线还包括：第三电源电压线，位于与存储阵列重叠的区域外，第三电源电压线与第一电源电压线和第二电源电压线电耦合；以及多条第三导线还包括：第四电源电压线，与第三电源电压线电耦合。
优选地，多条第二导线还包括：第二参考电压线，与第一参考电压线电耦合；多条第三导线还包括：第三参考电压线，与第二参考电压线电耦合。
优选地，多条第一导线还包括：第四参考电压线，与存储阵列的第二列SRAM单元的参考电压节点电耦合；多条第二导线还包括：第五参考电压线，位于与存储阵列重叠的区域外，第五参考电压线与第一参考电压线和第二参考电压线电耦合；以及第三参考电压线与第五参考电压线电耦合。
优选地，该存储电路还包括：传感电路，与第一读位线和第二读位线电耦合，其中，多条第三导线还包括：第一全局位线，对应于存储阵列的第一列SRAM单元并且与传感电路电耦合；以及第二全局位线，对应于存储阵列的第一列SRAM单元并且与传感电路电耦合。
根据本发明的又一方面，提供了一种芯片中的静态随机存取存储器(SRAM)单元，包括：多个第一晶体管，被配置作为存储电路，存储电路具有第一数据节点和第二数据节点；多个第二晶体管，被配置作为写端口电路，写端口电路与第一数据节点和第二数据节点耦合并且具有第一写字线节点、第二写字线节点、第一写位线节点和第二写位线节点；多个第三晶体管，被配置作为第一读端口电路，第一读端口电路与第一数据节点耦合并且具有第一读字线节点和第一读位线节点；多个第四晶体管，被配置作为第二读端口电路，第二读端口电路与第二数据节点耦合并且具有第二读字线节点和第二读位线节点；多条第一导线，在芯片的第一金属层中沿第一方向延伸，多条第一导线包括：第一写位线，与第一写位线节点电耦合；第二写位线，与第二写位线节点电耦合；第一读位线，与第一读位线节点电耦合；和第二读位线，与第二读位线节点电耦合；多条第二导线，在芯片的第二金属层中并且在第一金属层的上方沿第二方向延伸，多条第二导线包括：写字线，与第一写字线节点和第二写字线节点电耦合；多条第三导线，在芯片的第三金属层中并且在第二金属层的上方；以及多条第四导线，在芯片的第四金属层中并且在第三金属层的上方沿第二方向延伸，多条第四导线包括：第一读字线，与第一读字线节点电耦合；和第二读字线，与第二读字线节点电耦合，其中，SRAM单元具有沿第一方向的单元高度和沿第二方向的单元宽度，并且单元宽度与单元高度的比率等于或大于5。
优选地，存储电路还具电源电压节点、第一参考电压节点和第二参考电压节点；以及多条第一导线还包括：电源电压线，与电源电压节点电耦合；第一参考电压线，与第三参考电压节点电耦合；和第二参考电压线，与第三参考电压节点电耦合。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增加或减少。
图1是根据一些实施例的三端口静态随机存取存储单元的电路原理图。
图2是根据一些实施例的存储单元的顶视图，其中省略了关于芯片的第一金属层中和上面的组件的所有描述。
图3A至图3C是根据一些实施例的各种存储单元的顶视图，其中省略了关于芯片的第一金属层上方的组件的所有描述。
图4A至图4D是根据一些实施例的各种存储单元的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。
图5A和图5B是根据一些实施例的各种存储器件的布线图。
图6是根据一些实施例的芯片的一部分的截面图。
图7是根据一些实施例的存储器件的一部分的顶视图，其中省略了关于芯片的第一金属层中和上面的组件的所有描述。
图8A和图8B是根据一些实施例的各种存储器件的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。
图9是根据一些实施例的存储单元的顶视图，其中省略了关于芯片的第四金属层中和上面的组件的所有描述。
图10是根据一些实施例的存储器件的一部分的布线图。
图11A至图11C是根据一些实施例的各种存储单元的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。
图12是根据一些实施例的存储单元的顶视图，其中省略了关于芯片的第一金属层上方的组件的所有描述。
图13A至图13C是根据一些实施例的各种存储单元的顶视图，其中省略了芯片的第四金属层上方的组件的所有描述。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附件部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
根据一些实施例，多端口存储单元(也称为存储器件)包括位于第一金属层中沿着第一方向延伸的位线、位于第二金属层中沿着第二方向延伸的写字线、位于第三金属层中的一个或多个置放焊盘(landing pad)以及位于第四金属层中沿着第二方向延伸的两条读字线。在一些实施例中，根据本发明的一些实施例的多端口存储单元的单元宽度与单元高度的比率等于或大于5。
图1是根据一些实施例的三端口静态随机存取存储单元100的电路原理图。存储单元100包括具有数据节点ND和NDB的存储电路110、与数据节点ND和NDB耦合的写端口电路120、与数据节点ND耦合的第一读端口电路130和与数据节点NDB耦合的第二读端口电路140。
存储电路110包括两个P型金属氧化物半导体(PMOS)晶体管P1和P2以及两个N型金属氧化物半导体(NMOS)晶体管N1和N2。晶体管P1、P2、N1、N2形成具有两个交叉耦合反相器的交叉锁存器。晶体管P1和N1形成第一反相器，而晶体管P2和N2形成第二反相器。晶体管P1和N1的漏极耦合在一起并且形成数据节点ND。晶体管P2和N2的漏极耦合在一起并且形成数据节点NDB。晶体管P1和N1的栅极耦合在一起并且耦合至晶体管P2和N2的漏极。晶体管P2和N2的栅极耦合在一起并且耦合至晶体管P1和N1的漏极。晶体管P1的源极与电源电压节点NVDD1耦合。晶体管P2的源极与电源电压节点NVDD2耦合。在一些实施例中，电源电压节点NVDD1和NVDD2电耦合到一起并且被配置为接收电源电压VDD。晶体管N1的源极与参考电压节点NVSS1耦合，而晶体管N2的源极与参考电压节点NVSS2耦合。在一些实施例中，参考电压节点NVSS1和参考电压节点NVSS2电耦合在一起并且被配置为接收参考电压VSS。
写端口电路120包括两个NMOS晶体管N3和N4。晶体管N3用作数据节点ND与写位线WBL之间的传输门，并且晶体管N4用作数据节点NDB与写位线WBLB之间的传输门。晶体管N3的漏极被称为写位线节点NWBL且与写位线WBL电耦合。晶体管N3的源极与数据节点ND电耦合。晶体管N4的漏极被称为写位线节点NWBLB且与写位线WBLB电耦合。晶体管N4的源极与数据节点NDB电耦合。晶体管N3的栅极被称为写字线节点NWWL1，晶体管N4的栅极被称为写字线节点NWWL2，以及写字线节点NWWL1和NWWL2与写字线WWL电耦合。
在一些实施例中，在具有多个存储单元(每一个都具有与存储单元100相同的配置)的存储阵列中，写位线WBLB和WBL耦合至存储阵列的一列中的每个存储单元中的晶体管N3和N4的漏极，并且写字线WWL耦合至存储阵列的一行中的每个存储单元的晶体管N3和N4的栅极。
在使用写端口电路120的存储单元100的写操作中，将被写入存储单元100的数据应用于写位线WBL和WBLB。然后，激活写字线WWL以导通晶体管N3和N4。结果，位线WBL和WBLB上的数据被传送并存储在对应的节点ND和NDB中。
读端口电路130包括两个NMOS晶体管N5和N6。晶体管N5的源极与参考电压节点NVSS3耦合。在一些实施例中，参考电压节点NVSS3被配置为接收参考电压VSS。晶体管N5的栅极与数据节点NDB耦合。晶体管N5的漏极与晶体管N6的源极耦合。晶体管N6的漏极被称为第一读位线节点NRBL1并与第一读位线RBL1电耦合。晶体管N6的栅极被称为第一读字线节点NRWL1并与第一读字线RWL1电耦合。
在使用读端口电路130的存储单元100的读操作中，读位线RBL1预充电有高逻辑值。利用高逻辑值激活读字线RWL1以导通晶体管N6。存储在节点NDB中的数据使晶体管N5导通或截止。例如，如果节点NDB存储高逻辑值，则晶体管N5导通。然后，导通的晶体管N6和N5将读位线RBL1拉至参考电压VSS或晶体管N5的源极处的低逻辑值。另一方面，如果节点NDB存储低逻辑值，则晶体管N5截止并且视为开路。结果，读位线RBL1保持在预充电的高逻辑值处。因此，检测读位线RBL1上的逻辑值以显示出节点NDB中存储的逻辑值。
读端口电路140包括两个NMOS晶体管N7和N8。晶体管N7的源极与参考电压节点NVSS4耦合。在一些实施例中，参考电压节点NVSS4被配置为接收参考电压VSS。晶体管N7的栅极与数据节点ND耦合。晶体管N7的漏极与晶体管N8的源极耦合。晶体管N8的漏极被称为第二读位线节点NRBL2并且与第二读位线RBL2电耦合。晶体管N8的栅极被称为第二读字线节点NRWL2并与第二读字线RWL2电耦合。
使用读端口电路140的存储单元100的读操作以与执行使用读端口电路130的存储单元100的读操作类似的方式来执行，因此省略其详细描述。因此，如果节点ND存储高逻辑值，则读位线RBL2被拉至参考电压VSS或晶体管N7的源极处的低逻辑值。另一方面，如果节点ND存储低逻辑值，则读位线RBL2保持在预充电的高逻辑值处。因此，检测读位线RBL2上的逻辑值以显示出节点ND中存储的逻辑值。
存储单元100作为实例示出。在一些实施例中，本发明可应用于具有一个或多个写端口和/或一个或多个读端口的多端口SRAM单元。
图2是根据一些实施例的芯片中的存储单元200的顶视图，其中省略了关于芯片的第一金属层中的组件和该层上面的组件的所有描述。而且，省略了关于将图2所示各个组件与第一金属层连接的通孔插塞的描述。将进一步结合图6示出芯片的第一金属层。在一些实施例中，存储单元200是图1所示的存储单元100的实施方式。为了简化图2，在图2中没有示出存储单元200的一些组件。
存储单元200包括衬底(未标记)，该衬底具有P阱区域202和204以及N阱区域206。存储单元200包括：沿着第一方向X延伸的多个有源结构212a、212b、214a、214b、216a、216b、218a、218b、222和224；沿着第二方向Y延伸的多个栅极结构232、234、242、244、246和248；多个有源接触结构252、254、256、258、262、264、266、268、272、274、276和278；以及多个栅极接触结构282、284、292、294、296和298。
有源结构212a、212b、214a和214b位于P阱区域202中用于形成NMOS晶体管。有源结构216a、216b、218a和218b位于P阱区域204中形成NMOS晶体管。有源结构222和224位于N阱区域206中形成PMOS晶体管。有源结构212a至224是形成在衬底上的半导体鳍部。作为实例提供图2所示的每个晶体管的鳍部的数量。在一些实施例中，任何数量的鳍部均在各个实施例的范围内。在一些实施例中，有源结构212a至224与衬底集成形成。
晶体管P1、P2、N1、N2、N3和N4(图1)形成在区域I内，该区域还被称为存储单元200的存储/写端口区域。
栅极结构232与有源结构222重叠并用作晶体管P2的栅极。有源接触结构256和272与有源结构222重叠并对应于晶体管P1的源极和漏极。栅极结构234与有源结构224重叠并用作晶体管P2的栅极。有源接触结构258和274与有源结构224重叠并对应于晶体管P2的源极和漏极。栅极接触结构282连接栅极结构234与有源接触结构272。栅极接触结构284连接栅极结构232与有源接触结构274。栅极结构232与有源结构212a和212b重叠并用作晶体管N1的栅极。有源接触结构252和272与有源结构212a和212b重叠并对应于晶体管N1的源极和漏极。栅极结构234与有源结构216a和216b重叠并用作晶体管N2的栅极。有源接触结构254和274与有源结构216a和216b重叠并对应于晶体管N2的源极和漏极。
因此，有源接触结构256对应于节点NVDD1；有源接触结构258对应于节点NVDD2，有源接触结构252对应于节点NVSS1，以及有源接触结构254对应于节点NVSS2。
栅极结构244与有源结构212a和212b重叠并用作晶体管N3的栅极。有源接触结构272和264与有源结构212a和212b重叠并对应于晶体管N3的源极和漏极。栅极接触结构292接触栅极结构244并用作栅极结构244的置放焊盘。栅极结构248与有源结构216a和216b重叠并用作晶体管N4的栅极。有源接触结构274和268与有源结构216a和216b重叠并对应于晶体管N4的源极和漏极。栅极接触结构294接触栅极结构248并用作栅极结构248的置放焊盘。
因此，有源接触结构264对应于节点NWBL，有源接触结构268对应于节点NWBLB，栅极接触结构292对应于节点NWWL1，以及栅极接触结构294对应于节点NWWL2。
晶体管N5和N6形成在区域II内，该区域还被称为存储单元200的第一读端口区域。
栅极结构232与有源结构214a和214b重叠并用作晶体管N5的栅极。有源接触结构252和276与有源结构214a和214b重叠并对应于晶体管N5的源极和漏极。栅极结构242与有源结构214a和214b重叠并用作晶体管N6的栅极。有源接触结构276和262与有源结构214a和214b重叠并对应于晶体管N6的源极和漏极。栅极接触结构296接触栅极结构242并用作栅极结构242的置放焊盘。
因此，有源接触结构262对应于节点NRBL1，栅极接触结构296对应于节点NRWL1，以及有源接触结构252还对应于节点NVSS3。
晶体管N7和N8形成在区域III内，该区域还被称为存储单元200的第二读端口区域。
栅极结构234与有源结构218a和218b重叠并用作晶体管N7的栅极。有源接触结构254和278与有源结构218a和218b重叠并对应于晶体管N7的源极和漏极。栅极结构246与有源结构218a和218b重叠并用作晶体管N8的栅极。有源接触结构278和266与有源结构218a和218b重叠并对应于晶体管N8的源极和漏极。栅极接触结构298接触栅极结构246并用作栅极结构246的置放焊盘。
因此，有源接触结构266对应于节点NRBL2，栅极接触结构298对应于节点NRWL2，以及有源接触结构254还对应于节点NVSS4。
区域I、II和III一起限定被存储单元200和其单元边界占据的区域。存储单元200具有沿着方向X测量的单元宽度W和沿着方向Y测量的单元高度H。在一些应用中，通过重复且邻接具有与存储单元200相同或镜像相同的结构的存储单元来形成存储器宏，因此单元宽度W也被称为沿方向X的单元间距，以及单元高度H也被称为沿方向Y的单元间距。在一些实施例中，单元宽度W与单元高度H的比率等于或大于5。
图3A是根据一些实施例的存储单元300A的顶视图，其中省略了关于芯片的第一金属层上方的组件的所有描述。存储单元300A中与存储单元200中相同或类似的组件具有相同的参考标号，因此省略其详细描述。存储单元300A中与存储单元200中相同或类似的一些组件在图3A中省略、以虚线示出或者为了简化图3A而未标出。在一些实施例中，存储单元300A是图1所示的存储单元100具有图2所示组件的实现方式。
存储单元300A包括多条导线302、304a、304b、312、314、316和318。导线302至318在形成有存储单元300A的芯片的第一金属层中沿着方向Y延伸。存储单元300A还包括多个通孔插塞V0，该通孔插塞V0连接第一金属层的导线与对应的有源接触结构252至268和栅极接触结构292至298。在一些实施例中，省略一个或多个通孔插塞V0。因此，导线302至318与对应的有源接触结构252至268和栅极接触结构292至298接触。
导线302至314与存储/写端口区域I重叠。导线302是与有源接触结构256和258(对应于电源电压节点NVDD1和NVDD2)电耦合的电源电压线。导线304a是与有源接触结构252(对应于参考电压节点NVSS1和NVSS3)电耦合的参考电压线。导线304b是与有源接触结构254(对应于参考电压节点NVSS2和NVSS4)电耦合的参考电压线。导线304a和304b放置为关于导线302对称。导线312是与有源接触结构264(对应于写位线节点NWBL)电耦合的第一写位线。导线314是与有源接触结构268(对应于写位线节点NWBLB)电耦合的第二写位线。在一些实施例中，导线312对应于图1中的写位线WBL，以及导线314对应于写位线WBLB。导线312和314也放置为关于导线302对称。
导线316与第一读端口区域II重叠。导线316是与有源接触结构262(对应于读位线节点NRBL1)电耦合的第一读位线。导线318与第二读端口区域III重叠。导线318是与有源接触结构266(对应于读位线节点NRBL2)电耦合的第二读位线。在一些实施例中，导线316对应于图1中的读位线RBL1，并且导线318对应于读位线RBL2。导线316和318放置为关于导线302对称。
在一些实施例中，当具有存储单元300A的结构的两个或多个存储单元沿着方向Y邻接时，相应地延伸或合并与导线302至318对应的导线。
导线322与存储/写端口区域I和第一读端口区域II重叠。导线322是与栅极接触结构292(对应于写字线节点NWWL1)电耦合的第一写字线置放焊盘。导线324与存储/写端口区域I和第二读端口区域III重叠。导线324是与栅极接触结构294(对应于写字线节点NWWL2)电耦合的第二写字线置放焊盘。导线322和324放置为关于导线302对称。
导线326与第一读端口区域II重叠。导线326是与栅极接触结构296(对应于读字线节点NRWL1)电耦合的第一读字线置放焊盘。导线328与第二读端口区域III重叠。导线328是与栅极接触结构298(对应于读字线节点NRWL2)电耦合的第二读字线置放焊盘。导线326和328也放置为关于导线302对称。
图3B是根据一些实施例的存储单元300B的顶视图，其中省略了关于芯片的第一金属层上方的组件的所有描述。存储单元300B中与存储单元300A中相同或类似的组件具有相同的参考标号，因此省略其详细描述。存储单元300B中与存储单元300A中相同或类似的一些组件为了简化图3B而未标出。在一些实施例中，存储单元300B是图1所示的存储单元100具有图2所示的组件的实现。
与存储单元300A相比，存储单元300B包括导线304c和304d来代替导线304a和304b。导线304c与第一读端口区域II重叠。导线304c是与有源接触结构252(对应于参考电压节点NVSS1和NVSS3)电耦合的参考电压线。导线304d与第二读端口区域III重叠。导线304d是与有源接触结构254(对应于参考电压节点NVSS2和NVSS4)电耦合的参考电压线。导线304c和304d放置为关于导线302对称。
在一些实施例中，当具有存储单元300B的结构的两个或多个存储单元沿着方向Y邻接时，也相应地延伸或合并对应于导线304c和304d的导线。
图3C是根据一些实施例的存储单元300C的顶视图，其中省略了关于芯片的第一金属层上方的组件的所有描述。存储单元300C中与存储单元300A中和存储单元300B中相同或类似的组件具有相同的参考标号，因此省略其详细描述。存储单元300C中与存储单元300A中和300B中相同或类似的一些组件为了简化图3C而未标出。在一些实施例中，存储单元300C是图1所示的存储单元100具有图2所示的组件的实现。
与存储单元300A和存储单元300B相比，存储单元300C包括所有导线304a、304b、304c和304d以作为参考电压线。
图4A是根据一些实施例的存储单元400A的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。存储单元400A中与存储单元300A中相同或类似的组件具有相同的参考标号，因此省略其详细描述。存储单元400A中与存储单元300A中相同或类似的一些组件在图4A中省略、以虚线示出或者为了简化图4A而未标出。存储单元400A是基于存储单元300A的实现。在一些实施例中，存储单元400A可被修改以基于存储单元300B或存储单元300C来实现。
存储单元400A包括多条导线302至328、402、404、406、412、414、422和424。导线302至328以上面结合图3A示出的方式在形成有存储单元400A的芯片的第一金属层中沿着方向Y延伸。导线402、404和406在第一金属层上方的第二金属层中沿着方向X延伸。导线412和414在第二金属层上方的第三金属层中延伸方向Y延伸。导线422和424在第三金属层上方的第四金属层中沿着方向X延伸。存储单元400A还包括：位于第一通孔层中的多个通孔插塞V1，该通孔插塞V1连接第一金属层的导线与第二金属层的对应的导线；位于第二通孔层中的多个通孔插塞V2，该通孔插塞V2连接第二金属层的导线与第三金属层的对应的导线；以及位于第三通孔层中的多个通孔插塞V3，该通孔插塞V3连接第三金属层的导线与第四金属层的对应的导线。
导线402是与第一写字线置放焊盘(导线322)和第二写字线置放焊盘(导线324)(它们对应于写字线节点NWWL1和NWWL2)电耦合的写字线。在一些实施例中，导线402对应于图1中的写字线WWL。
导线404是与第一读字线置放焊盘(导线326)(对应于读字线节点NRWL1)电耦合的第三读字线置放焊盘。导线406是与第二读字线置放焊盘(导线328)(对应于读字线节点NRWL2)电耦合的第四读字线置放焊盘。
导线412是与第三读字线置放焊盘(导线404)(对应于读字线节点NRWL1)电耦合的第五读字线置放焊盘。导线414是与第四读字线置放焊盘(导线406)(对应于读字线节点NRWL2)电耦合的第六读字线置放焊盘。
导线422是与第五读字线置放焊盘(导线412)(对应于读字线节点NRWL1)电耦合的第一读字线。导线424是与第六读字线置放焊盘(导线414)(对应于读字线节点NRWL2)电耦合的第二读字线。在一些实施例中，导线422对应于图1中的读字线RWL1，以及导线424对应于读字线RWL2。
在一些实施例中，当具有存储单元400A的结构的两个或多个存储单元沿着方向X邻接时，相应地延伸或合并对应于导线402、422和424的导线。
图4B是根据一些实施例的存储单元400B的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。存储单元400B中与存储单元400A中相同或类似的组件具有相同的参考标号，因此省略其详细描述。存储单元400B是基于存储单元300A的实现。在一些实施例中，存储单元400B可被修改以基于存储单元300B或存储单元300C来实现。
与存储单元400A相比，存储单元400B还包括位于第二金属层中的导线408和位于第三金属层中的导线416。导线408是与参考电压线304a和304b电耦合的参考电压线。导线416是与参考电压线408电耦合的另一参考电压线。在一些实施例中，当具有存储单元400B的结构的两个或多个存储单元沿着方向Y邻接时，相应地延伸或合并对应于导线416的导线。
图4C是根据一些实施例的存储单元400C的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。存储单元400C中与存储单元400B中相同或类似的组件具有相同的参考标号，因此省略其详细描述。存储单元400C是基于存储单元300A的实现。在一些实施例中，存储单元400C可被修改以基于存储单元300B或存储单元300C来实现。
与存储单元400B相比，存储单元400C还包括位于第三金属层中的导线418。导线418是与沿着Y方向相互邻接的所有存储单元的电源电压节点NVDD1和NVDD2电耦合的全局电源电压线。
图4D是根据一些实施例的存储单元400D的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。存储单元400D中与存储单元400C中相同或类似的组件具有相同的参考标号，因此省略其详细描述。存储单元400D是基于存储单元300A的实现。在一些实施例中，存储单元400D可被修改以基于存储单元300B或存储单元300C来实现。
与存储单元400C相比，存储单元400D还包括位于第三金属层中的导线417。导线417是与参考电压线408电耦合的又一参考电压线。在一些实施例中，当具有存储单元400D的结构的两个或多个存储单元沿着方向Y邻接时，相应地延伸或合并与导线417对应的导线。在一些实施例中，导线416和导线417放置为关于导线418对称。
图5A是根据一些实施例的存储器件500A的布线图。存储器件500A包括第一存储阵列512、第二存储阵列514、与第一存储阵列512耦合的第一写端口字线驱动器522和第一读端口字线驱动器532、与第二存储阵列514耦合的第二写端口字线驱动器524和第二读端口字线驱动器534以及与第一存储阵列512和第二存储阵列514耦合的局部传感电路540。
第一存储阵列512和第二存储阵列514均包括配置到行和列中的多个存储单元。在一些实施例中，第一存储阵列512和第二存储阵列514的存储单元具有类似于存储单元400C或存储单元400D的结构。
第一存储阵列512包括对应于第一存储阵列512的各个存储单元的写字线WWL的多条写字线552。写端口字线驱动器522被配置为当写入第一存储阵列512的存储单元时选择性地使能一条或多条写字线552。第一存储阵列512包括对应于第一存储阵列512的各个存储单元的读字线RWL1的多条读字线554和对应于第一存储阵列512的各个存储单元的读字线RWL2的多条读字线556。读端口字线驱动器532被配置为当读取第一存储阵列512的存储单元时选择性地使能一条或多条读字线555和556。第一存储阵列512还包括形成有存储器件500A的芯片的第一金属层中的电源电压线558。电源电压线558对应于第一存储阵列512的各个存储单元的电源电压线302。
第二存储阵列514包括分别对应于第一存储阵列512的写字线552、读字线554和读字线556的写字线562、读字线564和读字线566，因此省略其详细描述。第二存储阵列514还包括芯片的第一金属层中的电源电压线568。电源电压线568对应于第一存储阵列514的各个存储单元的电源电压线302。
存储器件500A还包括位于芯片的第三金属层中的电源电压线572以及位于芯片的第二金属层中的电源电压线574和576。电源电压线572对应于第一存储阵列512和第二存储阵列514的各个存储单元的电源电压线418。电源电压线574位于与第一存储阵列512重叠的区域外并且通过对应的通孔插塞将电源电压线572与电源电压线558电耦合。电源电压线576位于与第二存储阵列514重叠的区域外并且通过对应的通孔插塞将电源电压线572与电源电压线568电耦合。
在一些实施例中，第四金属层上方的一条或多条导线与电源电压线572电耦合以形成芯片的电源电压网。
图5B是根据一些实施例的存储器件500B的布线图。存储器件500B中与存储器件500A中相同或类似的组件具有相同的参考标号，因此省略其详细描述。
第一存储阵列512包括位于形成有存储器件500B的芯片的第一金属层中的参考电压线582和584。参考电压线582对应于第一存储阵列512的各个存储单元的参考电压线304a和/或304c(图3A至图3C)。参考电压线584对应于第一存储阵列512的各个存储单元的参考电压线304b/304d。
第二存储阵列514包括位于芯片的第一金属层中的参考电压线586和588。参考电压线586对应于第二存储阵列514的各个存储单元的参考电压线304a和/或304c。参考电压线588对应于第二存储阵列514的各个存储单元的参考电压线304b和/或304d。
存储器件500B还包括位于芯片的第三金属层中的参考电压线592以及位于芯片的第二金属层中的参考电压线594和596。参考电压线592对应于第一存储阵列512和第二存储阵列514的各个存储单元中的参考电压线416或参考线417、或者不同于参考电压线416和417的一条或多条参考电压线。参考电压线594位于与第一存储阵列512重叠的区域外，并且通过对应的通孔插塞将参考电压线592与参考电压线582和584电耦合。参考电压线596位于与第二存储阵列514重叠的区域外，并且通过对应的通孔插塞将参考电压线592与参考电压线586和588电耦合。
在一些实施例中，第四金属层上方的一条或多条导线与参考电压线592电耦合以形成芯片的参考电压网。
图6是根据一些实施例的芯片600的一部分的截面图，其中形成本发明所示的一个或多个存储器件。为了简化，图6中芯片600的一些组件未示出。
芯片600包括衬底602、埋入衬底602的各种隔离部件604、形成在衬底602上方的多个栅极结构612、衬底602上方的多个有源接触结构614以及各个栅极结构612上方的多个栅极接触结构616。芯片600还包括位于衬底602上方的多个导电层(在本发明中还被称为金属层)和多个通孔层。
芯片600的导电层包括具有导电部件M1的第一金属层、具有导电部件M2的第二金属层、具有导电部件M3的第三金属层以及具有导电部件M4的第四金属层。芯片600的通孔层包括具有通孔插塞V0的基底通孔层、具有通孔插塞V1的第一通孔层、具有通孔插塞V2的第二通孔层以及具有通孔插塞V3的第三通孔层。通孔插塞V0布置为将至少一些有源导电结构614和/或栅极导电结构616与对应的第一金属层导电部件M1连接。通孔插塞V1布置为将至少一些第一金属层导电部件M1与对应的第二金属层导电部件M2连接。通孔插塞V2布置为将至少一些第二金属层导电部件M2与对应的第三金属层导电部件M3连接。通孔插塞V3布置为将第三金属层导电部件M3与对应的第四金属层导电部件M4连接。
图6用于表示各个金属层和通孔层之间的空间关系。在一些实施例中，各个层处的导电部件的数量不限于图6所示的实例。在一些实施例中，在第四金属层导电结构M4上方具有一个或多个金属层以及一个或多个通孔层。
图7是根据一些实施例的存储器件700的一部分的顶视图，其中省略了关于芯片的第一金属层中和上面的组件的所有描述。在一些实施例中，存储器件700可用于示出图5A和图5B中的存储阵列512或514中的各个存储单元的邻接关系。
存储器件700包括沿着方向Y相互邻接的四个存储单元712、714、716和718。存储单元712和716与图3A中存储单元300A镜像相同，并且存储单元714和718与存储单元300A相同。因此，省略存储单元712、714、716和718的组件的参考标号和详细描述。
当存储单元712、714、716和718相互邻接时，存储单元712和714的与有源接触结构262、264、258和254对应的有源接触结构被合并为有源接触结构722、724、726和728。存储单元716和718的与有源接触结构262、264、258和254对应的有源接触结构被合并为有源接触结构732、734、736和738。此外，存储单元714和716的与有源接触结构252、256、268和266对应的有源接触结构被合并为有源接触结构742、744、746和748。而且，存储单元712、714、716和718的与导线302、304a、304b、312、314、316和318对应的导线被合并为导线752、754a、754b、762、764、766和768。
存储器件700基于存储单元300A来实现。在一些实施例中，存储单元700可被修改以基于存储单元300B或存储单元300C来实现。
图8A是根据一些实施例的存储器件800A的一部分的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。在一些实施例中，存储器件800A基于图7中的存储器件700来实现，并且可用于示出图5A和图5B中的存储阵列512或514中的各个存储单元的邻接关系。
存储器件800A包括沿着方向Y相互邻接的四个存储单元812、814、816和818。存储单元812、814、816和818分别对应于存储单元712、714、716和718。存储单元812和816与图4A中的存储单元400A镜像相同，并且存储单元814和818与存储单元400A相同。因此省略存储单元812、814、816和818的组件的参考标号和详细描述。
存储器件800A基于存储单元400A来实现。在一些实施例中，存储单元800A可被修改以基于存储单元400B、存储单元400C或存储单元400D来实现。
图8B是根据一些实施例的存储器件800B的一部分的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。在一些实施例中，存储器件800B也基于图7中的存储器件700来实现，并且可用于示出图5A和图5B中的存储阵列512或514中的各个存储单元的邻接关系。
存储器件800B包括沿着方向Y相互邻接的四个存储单元822、824、826和828。存储单元822、824、826和828分别对应于存储单元712、714、716和718。与存储器件800A相比，存储器件800B的存储单元822、824、826和828均与存储单元400A相同。因此省略存储单元822、824、826和828的组件的参考标号和详细描述。
存储器件800B基于存储单元400A来实现。在一些实施例中，存储单元800B可被修改以基于存储单元400B、存储单元400C或存储单元400D来实现。
在一些实施例中，在存储器件中，基于图8A所示的布置、基于图8B所示的布置或它们的组合来布置存储单元的邻接关系。
图9是根据一些实施例的存储单元900的顶视图，其中省略了关于芯片的第四金属层中和上面的组件的所有描述。存储单元900中与存储单元400A中相同或相似的组件具有相同的参考标号，因此省略其详细描述。存储单元900是基于存储单元300A的实现。在一些实施例中，存储单元900可被修改以基于存储单元300B或存储单元300C来实现。
与存储单元400A相比，存储单元900还包括位于第三金属层中的导线902和904。导线902与第一读端口区域II重叠并用作与存储单元900的第一读端口电路相对应的第一全局读位线。导线904与第二读端口区域III重叠并用作与存储单元900的第二读端口电路相对应的第二全局读位线。
图10是根据一些实施例的存储器件1000的布线图。存储器件1000基于存储单元900来实现。存储器件1000中与存储器件500A中相同或相似的组件具有相同的参考标号，因此省略其详细描述。
第一存储阵列512包括位于形成有存储器件1000的芯片的第一金属层中的导线1012、1014、1016和1018。导线1012和导线1014对应于第一存储阵列512的存储单元的列中的读位线316和318(图3A至图3C)。导线1016和导线1018对应于第一存储阵列512的存储单元的另一列中的读位线316和318。导线1012、1014、1016和1018将第一存储阵列512的存储单元的对应列与局部传感电路540电耦合。
第二存储阵列514包括位于第一金属层中的导线1022、1024、1026和1028。导线1022和导线1024对应于第二存储阵列514的存储单元的列中的读位线316和318。导线1026和导线1028对应于第二存储阵列514的存储单元的另一列中的读位线316和318。导线1022、1024、1026和1028将第二存储阵列514的存储单元的对应列与局部传感电路540电耦合。
存储器件1000还包括位于芯片的第三金属层中的全局读位线1032、1034、1036和1038。全局读位线1032与局部传感电路540电耦合，并对应于第一存储阵列512的存储单元的列和第二存储阵列514的存储单元的列中的导线902。全局读位线1034与局部传感电路540电耦合，并对应于第一存储阵列512的存储单元的列和第二存储阵列514的存储单元的列中的导线904。全局读位线1036与局部传感电路540电耦合，并对应于第一存储阵列512的存储单元的另一列和第二存储阵列514的存储单元的另一列中的导线902。全局读位线1038与局部传感电路540电耦合，并对应于第一存储阵列512的存储单元的另一列和第二存储阵列514的存储单元的另一列中的导线904。
图11A是根据一些实施例的存储单元1100A的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。存储单元1100A中与存储单元900中相同或相似的组件具有相同的参考标号，因此省略其详细描述。存储单元1100A是基于存储单元300A的实现。在一些实施例中，存储单元1100A可被修改以基于存储单元300B或存储单元300C来实现。
与存储单元900相比，存储单元1100A还包括位于第二金属层中的导线1108和位于第三金属层中的导线1116。导线1108是对应于图4B中的导线408的参考电压线。导线1116是对应于图4B中的导线416的参考电压线。因此省略导线1108和1116的详细描述。在一些实施例中，使用存储单元1100A的存储器件具有包括存储器件500A和存储器件1000的部件的配置。
图11B是根据一些实施例的存储单元1100B的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。存储单元1100B中与存储单元1100A中相同或相似的组件具有相同的参考标号，因此省略其详细描述。存储单元1100B是基于存储单元300A的实现。在一些实施例中，存储单元1100B可被修改以基于存储单元300B或存储单元300C来实现。
与存储单元1100A相比，存储单元1100B还包括位于第三金属层中的导线1118。导线1118是对应于图4C中的导线418的全局电源电压线。因此省略导线1118的详细描述。在一些实施例中，使用存储单元1100B的存储器件具有包括存储器件1000以及存储器件500A和存储器件500B中的一个或多个的部件的配置。
图11C是根据一些实施例的存储单元1100C的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。存储单元1100C中与存储单元1100B中相同或相似的组件具有相同的参考标号，因此省略其详细描述。存储单元1100C是基于存储单元300A的实现。在一些实施例中，存储单元1100C可被修改以基于存储单元300B或存储单元300C来实现。
与存储单元1100B相比，存储单元1100C还包括位于第三金属层中的导线1117。导线1117是对应于图4D中的导线417的参考电压线。因此省略导线1117的详细描述。在一些实施例中，使用存储单元1100C的存储器件具有包括存储器件1000以及存储器件500A和存储器件500B中的一个或多个的部件的配置。
图12是根据一些实施例的存储单元1200的顶视图，其中省略了关于芯片的第一金属层上方的组件的所有描述。存储单元1200中与存储单元300C中相同或相似的组件具有相同的参考标号，因此省略其详细描述。存储单元1200中与存储单元300A、300B或300C中相同或相似的一些组件为了简化图12而没有示出。在一些实施例中，存储单元1200是图1所示的存储单元100的实现，该存储单元100具有图2所示的组件。在一些实施例中，结合图4A至图11C所示的配置还可以应用于存储单元1200。
与存储单元300C相比，存储单元1200包括有源接触结构1252a和1252b来代替有源结构252，并且具有有源接触结构1254a和1254b来代替有源结构254。
有源接触结构1252a和1254a与存储/写端口区域I重叠。有源接触结构1252a与有源结构212a和212b重叠并对应于晶体管N1的源极和参考电压节点NVSS1。有源接触结构1254a与有源结构216a和216b重叠并对应于晶体管N2的源极和参考电压节点NVSS2。导线304a与有源接触结构1252a电耦合，并且导线304b与有源接触结构1254a电耦合。
有源接触结构1252b与第一读端口区域II重叠。有源接触结构1252b与有源结构214a和214b重叠并对应于晶体管N5的源极和参考电压节点NVSS3。有源接触结构1254b与第二读端口区域III重叠。有源接触结构1254b与有源结构218a和218b重叠并对应于晶体管N7的源极和参考电压节点NVSS4。
图13A是根据一些实施例的存储单元1300A的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。存储单元1300A中与图12中的存储单元1200中相同或相似的组件具有相同的参考标号，因此省略其详细描述。存储单元1300A是基于存储单元1200的实现。在一些实施例中，存储单元1300A可被修改以基于图3C中的存储单元300C来实现。
与存储单元400A相比，存储单元1300A还包括位于第二金属层中的导线1308和位于第三金属层中的导线1316。导线1308是对应于图4B中的导线408的参考电压线。导线1308通过第一通孔层中的对应的通孔插塞V1与参考电压线304a、304b、304c和304d电耦合。导线1316是对应于图4B中的导线416的参考电压线。导线1316通过第二通孔层中的对应的通孔插塞V2与导线1318电耦合。在一些实施例中，使用存储单元1300A的存储器件具有包括存储器件500A的部件的配置。
图13B是根据一些实施例的存储单元1300B的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。存储单元1300B中与存储单元1300A中相同或相似的组件具有相同的参考标号，因此省略其详细描述。存储单元1300B是基于存储单元1200的实现。在一些实施例中，存储单元1300B可被修改以基于存储单元300C来实现。
与存储单元1300A相比，存储单元1300B还包括位于第三金属层中的导线1318。导线1318是对应于图4C中的导线418的全局电源电压线。因此省略导线1318的详细描述。在一些实施例中，使用存储单元1300B的存储器件具有包括存储器件500A或存储器件500B的部件的配置。
图13C是根据一些实施例的存储单元1300C的顶视图，其中省略了关于芯片的第四金属层上方的组件的所有描述。存储单元1300C中与存储单元1300B中相同或相似的组件具有相同的参考标号，因此省略其详细描述。存储单元1300C是基于存储单元1200的实现。在一些实施例中，存储单元1300C可被修改以基于存储单元300C来实现。
与存储单元1300B相比，存储单元1300C还包括位于第三金属层中的导线1317。导线1317是对应于图4D中的导线417的参考电压线。因此省略导线1317的详细描述。在一些实施例中，使用存储单元1300C的存储器件具有包括存储器件500A或存储器件500B的部件的配置。
上述配置被示为单独的实例。在一些实施例中，通过采用上述单独实例中的一个或多个部件来实施存储单元或存储器件。
根据一个实施例，一种芯片中的静态随机存取存储器(SRAM)单元包括：存储电路，具有第一数据节点、第二数据节点、电源电压节点和第一参考电压节点；写端口电路，与第一数据节点耦合并具有第一写字线节点和第一写位线节点；第一读端口电路，与第一数据节点耦合并具有第一读字线节点、第一读位线节点和第二参考电压节点；第二读端口电路，与第二数据节点耦合并具有第二读字线节点、第二读位线节点和第三参考电压节点；以及多条导线。多条导线包括：多条第一导线，在芯片的第一金属层中沿第一方向延伸；多条第二导线，在芯片的第二金属层中并在第一金属层的上方沿第二方向延伸；多条第三导线，在芯片的第三金属层中并在第二金属层的上方沿第一方向延伸；以及多条第四导线，在芯片的第四金属层中并在第三金属层的上方沿第二方向延伸。多条第一导线包括：第一电源电压线，与电源电压节点电耦合；第一参考电压线，与第一参考电压节点电耦合；第一写位线，与第一写位线节点电耦合；第一读位线，与第一读位线节点电耦合；以及第二读位线，与第二读位线节点电耦合。多条第二导线包括与第一写字线节点电耦合的写字线。多条第四导线包括与第一读字线节点电耦合的第一读字线和与第二读字线节点电耦合的第二读字线。
根据另一实施例，一种芯片中的存储电路包括：存储阵列，包括布置为行和列的多个静态随机存取存储器(SRAM)单元；多条第一导线，在芯片的第一金属层中沿第一方向延伸；多条第二导线，在芯片的第二金属层中并在第一金属层的上方沿第二方向延伸；多条第三导线，在芯片的第三金属层中并在第二金属层的上方沿第一方向延伸；以及多条第四导线，在芯片的第四金属层中并在第三金属层的上方沿第二方向延伸。每个SRAM单元都包括：电源电压节点；第一参考电压节点；写端口，具有写字线节点和写位线节点；第一读端口，具有第一读字线节点、第一读位线节点和第二参考电压节点；和第二读端口，具有第二读字线节点、第二读位线节点和第三参考电压节点。多条第一导线包括：第一电源电压线，与存储阵列的SRAM单元的第一列的电源电压节点电耦合；第一参考电压线，与存储阵列的SRAM单元的第一列的第一参考电压节点电耦合；第一写位线，与存储阵列的SRAM单元的第一列的第一写位线节点电耦合；第一读位线，与存储阵列的SRAM单元的第一列的第一读位线节点电耦合；以及第二读位线，与存储阵列的SRAM单元的第一列的第二读位线节点电耦合。多条第二导线包括：写字线，与存储阵列的SRAM单元的行的第一写字线节点电耦合。多条第四导线包括：第一读字线，与存储阵列的SRAM单元的行的第一读字线节点电耦合；以及第二读字线，与存储阵列的SRAM单元的行的第二读字线节点电耦合。
根据另一实施例，一种芯片中的静态随机存取存储器(SRAM)单元包括：多个第一晶体管，被配置为存储电路；多个第二晶体管，被配置为写端口电路；多个第三晶体管，被配置为第一读端口电路；多个第四晶体管，被配置为第二读端口电路；多条第一导线，在芯片的第一金属层中沿第一方向延伸；多条第二导线，在芯片的第二金属层中并在第一金属层的上方沿第二方向延伸；多条第三导线，位于芯片的第三金属层中并在第二金属层的上方；以及多条第四导线，在芯片的第四金属层中并在第三金属层的上方沿第二方向延伸。存储电路具有第一数据节点和第二数据节点。写端口电路与第一数据节点和第二数据节点耦合并具有第一写字线节点、第二写字线节点、第一写位线节点和第二写位线节点。第一读端口电路与第一数据节点耦合并具有第一读字线节点和第一读位线节点。第二读端口电路与第二数据节点耦合并具有第二读字线节点和第二读位线节点。多条第一导线包括：第一写位线，与第一写位线节点电耦合；第二写位线，与第二写位线节点电耦合；第一读位线，与第一读位线节点电耦合；以及第二读位线，与第二读位线节点电耦合。多条第二导线包括：写字线，与第一写字线节点和第二写字线节点电耦合。多条第四导线包括：第一读字线，与第一读字线节点电耦合；和第二读字线，与第二读字线节点电耦合。SRAM单元具有沿第一方向的单元高度和沿第二方向的单元宽度，并且单元宽度与单元高度的比率等于或大于5。
在本发明中作为实例讨论了各种类型的晶体管。在一些实施例中，使用与本发明所示类型不同的其他类型的晶体管的实现包括在本申请的范围内。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种芯片中的静态随机存取存储器（SRAM）单元，包括：
存储电路，具有第一数据节点、第二数据节点、电源电压节点和第一参考电压节点；
写端口电路，与所述第一数据节点耦合并且具有第一写字线节点和第一写位线节点；
第一读端口电路，与所述第一数据节点耦合并且具有第一读字线节点、第一读位线节点和第二参考电压节点；
第二读端口电路，与所述第二数据节点耦合并且具有第二读字线节点、第二读位线节点和第三参考电压节点；
多条第一导线，在所述芯片的第一金属层中沿第一方向延伸，所述多条第一导线包括：
第一电源电压线，与所述电源电压节点电耦合；
第一参考电压线，与所述第一参考电压节点电耦合；
第一写位线，与所述第一写位线节点电耦合；
第一读位线，与所述第一读位线节点电耦合；和
第二读位线，与所述第二读位线节点电耦合；
多条第二导线，在所述芯片的第二金属层中并且在所述第一金属层的上方沿第二方向延伸，所述多条第二导线包括：
写字线，与所述第一写字线节点电耦合；
多条第三导线，在所述芯片的第三金属层中并且在所述第二金属层的上方沿所述第一方向延伸；以及
多条第四导线，在所述芯片的第四金属层中并且在所述第三金属层的上方沿所述第二方向延伸，所述多条第四导线包括：
第一读字线，与所述第一读字线节点电耦合；和
第二读字线，与所述第二读字线节点电耦合。
2.根据权利要求1所述的SRAM单元，其中，所述多条第一导线还包括与所述第一写字线节点和所述写字线电耦合的第一写字线置放焊盘。
3.根据权利要求1所述的SRAM单元，还包括：位于所述芯片的第一通孔层中的通孔插塞，所述通孔插塞将所述第一写字线置放焊盘和所述写字线直接连接。
4.根据权利要求1所述的SRAM单元，其中，所述多条第一导线还包括与所述第一写字线节点和所述写字线电耦合的第二写字线置放焊盘。
5.根据权利要求4所述的SRAM单元，还包括：通孔插塞，位于所述芯片的第一通孔层，所述通孔插塞将所述第二写字线置放焊盘与所述写字线直接连接。
6.根据权利要求1所述的SRAM单元，其中，
所述多条第一导线还包括：
第二参考电压线，与所述第一参考电压节点电耦合。
7.一种芯片中的存储电路，包括：
存储阵列，包括布置为行和列的多个静态随机存取存储器（SRAM）单元，每个SRAM单元都包括：
电源电压节点；
第一参考电压节点；
写端口，具有写字线节点和写位线节点；
第一读端口，具有第一读字线节点、第一读位线节点和第二参考电压节点；和
第二读端口，具有第二读字线节点、第二读位线节点和第三参考电压节点；
多条第一导线，在所述芯片的第一金属层中沿第一方向延伸，所述多条第一导线包括：
第一电源电压线，与所述存储阵列的第一列SRAM单元的所述电源电压节点电耦合；
第一参考电压线，与所述存储阵列的所述第一列SRAM单元的所述第一参考电压节点电耦合；
第一写位线，与所述存储阵列的所述第一列SRAM单元的所述第一写位线节点电耦合；
第一读位线，与所述存储阵列的所述第一列SRAM单元的所述读位线节点电耦合；和
第二读位线，与所述存储阵列的所述第一列SRAM单元的第二读位线节点电耦合；
多条第二导线，在所述芯片的第二金属层中并且在所述第一金属层的上方沿第二方向延伸，所述多条第二导线包括：
写字线，与所述存储阵列的一SRAM单元行的第一写字线节点电耦合；
多条第三导线，在所述芯片的第三金属层中并且在所述第二金属层的上方沿所述第一方向延伸；以及
多条第四导线，在所述芯片的第四金属层中并且在所述第三金属层的上方沿所述第二方向延伸，所述多条第四导线包括：
第一读字线，与所述存储阵列的所述SRAM单元行的所述第一读字线节点电耦合；和
第二读字线，与所述存储阵列的所述SRAM单元行的所述第二读字线节点电耦合。
8.根据权利要求7所述的存储电路，其中：
所述多条第一导线还包括：
第二电源电压线，与所述存储阵列的第二列SRAM单元的电源电压节点电耦合；
所述多条第二导线还包括：
第三电源电压线，位于与所述存储阵列重叠的区域外，所述第三电源电压线与所述第一电源电压线和所述第二电源电压线电耦合；以及
所述多条第三导线还包括：
第四电源电压线，与所述第三电源电压线电耦合。
9.一种芯片中的静态随机存取存储器（SRAM）单元，包括：
多个第一晶体管，被配置作为存储电路，所述存储电路具有第一数据节点和第二数据节点；
多个第二晶体管，被配置作为写端口电路，所述写端口电路与所述第一数据节点和所述第二数据节点耦合并且具有第一写字线节点、第二写字线节点、第一写位线节点和第二写位线节点；
多个第三晶体管，被配置作为第一读端口电路，所述第一读端口电路与所述第一数据节点耦合并且具有第一读字线节点和第一读位线节点；
多个第四晶体管，被配置作为第二读端口电路，所述第二读端口电路与所述第二数据节点耦合并且具有第二读字线节点和第二读位线节点；
多条第一导线，在所述芯片的第一金属层中沿第一方向延伸，所述多条第一导线包括：
第一写位线，与所述第一写位线节点电耦合；
第二写位线，与所述第二写位线节点电耦合；
第一读位线，与所述第一读位线节点电耦合；和
第二读位线，与所述第二读位线节点电耦合；
多条第二导线，在所述芯片的第二金属层中并且在所述第一金属层的上方沿第二方向延伸，所述多条第二导线包括：
写字线，与所述第一写字线节点和所述第二写字线节点电耦合；
多条第三导线，在所述芯片的第三金属层中并且在所述第二金属层的上方；以及
多条第四导线，在所述芯片的第四金属层中并且在所述第三金属层的上方沿所述第二方向延伸，所述多条第四导线包括：
第一读字线，与所述第一读字线节点电耦合；和
第二读字线，与所述第二读字线节点电耦合，
其中，所述SRAM单元具有沿所述第一方向的单元高度和沿所述第二方向的单元宽度，并且所述单元宽度与所述单元高度的比率等于或大于5。
10.根据权利要求9所述的SRAM单元，其中，
所述存储电路还具电源电压节点、第一参考电压节点和第二参考电压节点；以及
所述多条第一导线还包括：
电源电压线，与所述电源电压节点电耦合；
第一参考电压线，与所述第三参考电压节点电耦合；和
第二参考电压线，与所述第三参考电压节点电耦合。
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