TWI748197B - 半導體裝置、半導體系統及積體電路的製造方法 - Google Patents

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何彥忠
許秉誠
蔡瀚霆
姜慧如
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供半導體裝置。半導體裝置包括一積體電路晶片、至少一處理核心以及至少一磁阻隨機存取記憶體電路。處理核心是整合於積體電路晶片。磁阻隨機存取記憶體電路是整合於積體電路晶片並通信地耦接於處理核心。磁阻隨機存取記憶體電路包括複數磁阻隨機存取記憶體單元。磁阻隨機存取記憶體電路，在操作中，實施：至少一快取記憶體以及至少一主要記憶體。

Description

半導體裝置、半導體系統及積體電路的製造方法
本揭露有關於一種半導體裝置，且特別有關於一種具有磁阻隨機存取記憶體的半導體裝置。
電腦系統和設備，例如手機、個人電腦裝置、手錶、電視等，通常包括耦接到一或多個記憶體的一或多個處理器，例如各種級別快取記憶體、主要工作記憶體和次要儲存器。
處理器通常在機體電路上實現，並且可包括一或多個處理核心，以及一或多個第一、二和三級快取記憶體。第一、二和三級快取記憶體通常可使用靜態隨機存取存儲器(SRAM)來實現。第一級快取記憶體通常可具有低於1奈秒(ns)的響應時間。第二、三級快取記憶體通常可能具有3-10奈秒的響應時間。
處理器通常通過匯流排系統而耦接到單獨的主要或工作記憶體。主要記憶體通常可以使用在一或多個動態隨機存取記憶體(DRAM)晶片上的動態隨機存取記憶體來實現。DRAM通常可具有10-30奈秒的響應時間。
處理器、主要記憶體或兩者通常是通過系統匯流排而耦接到單獨的次要儲存記憶體。儲存記憶體可包括，例如，固態硬碟(SSD)、硬碟、快閃記憶體等，或其各種組合。
本揭露提供一種半導體裝置。半導體裝置包括一積體電路晶片、 至少一處理核心以及至少一磁阻隨機存取記憶體電路。處理核心是整合於積體電路晶片。磁阻隨機存取記憶體電路是整合於積體電路晶片並通信地耦接於處理核心。磁阻隨機存取記憶體電路包括複數磁阻隨機存取記憶體單元。磁阻隨機存取記憶體電路，在操作中，實施：至少一快取記憶體以及至少一主要記憶體。
再者，本揭露提供一種半導體系統。半導體系統包括一積體電路晶片、一功能電路以及一系統匯流排。積體電路晶片包括一處理核心以及一磁阻隨機存取記憶體電路。磁阻隨機存取記憶體電路包括組織成複數磁阻隨機存取記憶體的複數磁阻隨機存取記憶體單元，其中磁阻隨機存取記憶體包括至少一快取記憶體以及至少一主要記憶體。系統匯流排，在操作中，其將功能電路通信地耦接到積體電路晶片。
再者，本揭露提供一種積體電路的製造方法。在一基底中，形成一積體電路晶片的一或多個處理核心。在基底中，形成積體電路晶片的一或多個磁阻隨機存取記憶體陣列，其中磁阻隨機存取記憶體陣列被組織成包括一快取記憶體和至少一主要記憶體的複數記憶體。
100、200:MRAM單元
102、204、724:釘扎磁性層
104、206、720:自由磁性層
106、208、722:穿隧阻障層
108、202、718:磁穿隧接面
110、210:位元線
112:控制電路
114、212、702:電晶體
116:字元寫入線
118:字元讀取線
120、240、390、503、701:基底
214、708:汲極區
216、224、712:接點層
218、708、716:金屬層
220、714、706:源極區
222:感測線
226、710:主動區
228:閘極絕緣層
230:寫入線
300、400、500:半導體系統
302、402、502:積體電路晶片
304、404、504、750:處理核心
306、406:第二級快取記憶體
308:第三級快取記憶體
314、414、752:算術邏輯單元
322、422:第一級快取記憶體
324、424、754:記憶體管理電路
330、430:主要記憶體
340、440:次要儲存器
360、460、560:MRAM電路
370、470、570:介面
372、472、572:內部匯流排系統
380、480、580:系統匯流排
382、384、482、484、582、584:功能電路
550:指令快取記憶體
506:第二級指令快取記憶體
508:第三級指令快取記憶體
522:第一級指令快取記憶體
530:指令主要記憶體
540:指令次要儲存器
590:資料快取記憶體
600:方法
606:第二級資料快取記憶體
608:第三級資料快取記憶體
622:第一級資料快取記憶體
630:資料主要記憶體
640:資料次要儲存器
650-668:操作
700:晶片
703:單元
704:MRAM陣列
732、736、740、744、748:記憶體控制線
756:其他電路
768:介面電路
758:第一級快取記憶體定址電路
760:第二級快取記憶體定址電路
762:第三級快取記憶體定址電路
764:主要記憶體定址電路
766:次要記憶體定址電路
770:多層
第1圖係顯示根據本發明一些實施例所述之形成在基底中的磁阻隨機存取記憶體單元的功能區塊圖；第2圖係顯示自旋轉移力矩磁阻隨機存取記憶體單元的簡單功能區塊圖；第3圖係顯示根據本發明一些實施例所述之半導體系統的功能方塊圖；第4圖係顯示根據本發明一些實施例所述之系統的功能方塊圖；第5圖係顯示根據本發明一些實施例所述之系統的功能方塊圖；第6圖係顯示根據本發明一些實施例所述之在晶圓之基底中產生組合處理器和 記憶體之積體電路晶片的方法；以及第7-12圖係顯示根據本發明一些實施例所述之在晶片的基底中形成組合處理器和記憶體之積體電路晶片的各個製造階段。
為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：以下揭露內容提供了許多用於實現在此所提供之標的不同部件的不同實施例或範例。以下描述組件和排列的具體範例以簡化本發明之實施例。當然，這些僅僅是範例，而不在於限制本發明之保護範圍。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明之實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡單和清楚的目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。
第1圖係顯示根據本發明一些實施例所述之形成在基底120中的磁阻隨機存取記憶體(magnetoresistive random access memory，MRAM)單元100的功能區塊圖。MRAM單元100包括固定或釘扎磁性層(pinned magnetic layer)102以及由穿隧阻障層(tunnel barrier)106所分離的自由磁性層(free magnetic layer)104。釘扎磁性層102、自由磁性層104與穿隧阻障層106會形成磁穿隧接面(magnetic tunnel junction)108。釘扎磁性層102的磁性狀態是固定的。自由 磁性層104的磁性狀態會被改變，以儲存一資料位元。
如第1圖所示，MRAM單元100耦接到位元線110與控制電路112，而控制電路112包括一或多個電晶體114。電晶體114可以是，例如，包括一或多個互補金屬氧化物半導體(CMOS)電晶體。部分實施例可不包括電晶體。控制電路112耦接至字元寫入線116和字元讀取線118。控制電路112會根據位元線110、字元寫入線116和字元讀取線118來控制對MRAM單元100的讀取和寫入。
藉由設定相對於釘扎磁性層102之自由磁性層104的磁場對準可對MRAM單元100進行編程。MRAM單元100具有跨過穿隧阻障層106的不同電阻，其取決於自由磁性層104和釘扎磁性層102的對準是平行還是反平行。可以感測出電阻的指示以決定儲存在MRAM單元中的值(例如0或1)。可以使用電壓或電流傳感技術。例如，可以提供固定電流至MRAM單元和參考單元(未示出)，並比較MRAM單元100和參考單元兩端的電壓以決定儲存在MRAM單元100中的值。MRAM單元100的阻抗通常很高。
MRAM本質上具有高阻抗性能，且可以設計成高阻抗元件而無需添加高電阻區塊。對於非MRAM記憶體，為了實現高阻抗性能，可能需要將高阻抗元件添加到裝置中，除了佔用面積之外，還可能導致需要額外的製程步驟。相反地，實現各種記憶體的MRAM可以在沒有個別電阻區塊的情況下而能提供高阻抗性能，並且可使用單一MRAM製程過程(其可以涉及多個製程步驟)來實現。可不需使用單獨製程過程的個別晶片上的個別記憶體。於是，積體MRAM系統可以使用更簡單的製程、更少的面積、更低的生產成本，以及能在晶片之間使用更少的互連(interconnection)。
第2圖係顯示自旋轉移力矩(spin-transfer-torque，STT)磁阻隨機存取記憶體(MRAM)單元200的簡單功能區塊圖，其具有形成在基底240中 的反向連接磁穿隧接面202。MRAM單元200包括固定或釘扎磁性層204和由穿通阻障層208所分離的自由磁性層206。釘扎磁性層204、自由磁性層206和穿隧阻障層208會形成磁穿接接面202。釘扎磁性層204的磁性狀態是固定的。自由磁性層206的磁性狀態會被改變，以儲存一資料位元。
如第2圖所顯示，MRAM單元200耦接到位元線210和控制電晶體212，其如圖所示包括經由接點層216和金屬層218而耦接到自由磁性層206的汲極區214。電晶體212還包括經由接點層224而耦接到感測線222的源極區220。電晶體212具有主動區226，其藉由閘極絕緣層228而與寫入線230隔離。電晶體212可包括，例如，互補金氧半導體(CMOS)電晶體。根據位元線210、寫入線230和感測線222上的信號，可控制對MRAM單元200的讀取和寫入。藉由設定相對於釘扎磁性層204之自由磁性層206的磁場對準可對MRAM單元200進行編程。
第2圖的MRAM單元200的實施例可以具有比圖示更少的組件，也可以具有比圖示更多的組件，可以組合或分離所示組件，並且可以重新安排所示組件。例如，在一些實施例中，磁穿隧道接面202可以不是反向連接磁隧道接面，以及各種線可以具有不同的配置。
MRAM(參考第3圖的MRAM電路360)包括複數MRAM單元，例如第1圖的MRAM單元100或是第2圖的MRAM單元200。其他類型的MRAM單元可以用在MRAM中，包括MRAM單元的各種組合。MRAM單元像SRAM一樣快速，可以像DRAM一樣密集地製造，其為非揮發性，例如快閃記憶體，並且通常具有高阻抗和低耗電。例如，揮發性DRAM所需的刷新需求可能需要大量功率，而MRAM不需要刷新。此外，寫入至快閃記憶體通常比寫入至MRAM需要更多的功率。
第3圖係顯示根據本發明一些實施例所述之半導體系統300的功能方塊圖。半導體系統300包括形成在基底390中的組合處理器和記憶體之積體 電路晶片(integrated combination processor and memory chip)302。組合處理器和記憶體之積體電路晶片302包括處理核心304，其如圖所示包括算術邏輯單元(ALU)314和記憶體管理電路(memory management circuit，MMU)324，以及整合到記憶體晶片302中的MRAM電路360。處理核心304可包括各種元件，例如一或多個正反器(flip-flop)、一個或多個掃描鏈(scan chain)、一或多個暫存器等。為了方便說明，在第3圖中省略了這些元件。
MRAM電路360包括複數MRAM單元(例如第1圖的MRAM單元100或是第2圖的MRAM單元200)，其被組織成第一級快取記憶體(level-1 cache)322、第二級快取記憶體(level-2 cache)306、第三級快取記憶體(level-3 cache)308、主要記憶體330和次要儲存器(儲存記憶體)340。可以將MRAM組織成邏輯或是物理記憶體或其各種組合。可使用任何合適類型的MRAM單元(例如自旋轉移力矩MRAM、熱輔助切換(Thermal Assisted Switching,TAS)MRAM等)，以及其各種組合。例如，可使用同一類型的MRAM來實現第一級快取記憶體322、第二級快取記憶體306和第三級快取記憶體308，以及可以使用不同類型的MRAM來實現主要記憶體330和次要儲存器340。處理核心304、MRAM電路360和介面370是藉由晶片302上的內部匯流排系統372而通信地耦接在一起。
半導體系統300包括系統匯流排380，其將晶片302通信地耦接到半導體系統300的一或多個功能電路382、384(例如使用者介面、通訊電路、電源供應等)。
一或多個處理核心304，在操作中，會產生一或多個信號以控制半導體系統300的操作，例如相應於使用者輸入而向半導體系統300的使用者提供功能。這種功能可以由，例如，處理核心304執行從記憶體所擷取的指令所提供。處理核心304的記憶體管理電路324，在操作中，可以控制經由內部匯流排372來自MRAM360之第一級快取記憶體322、第二級快取記憶體306、第三級快 取記憶體308、主要記憶體330和次要儲存器340，以及經由一或多個介面370而來自晶片302外部的一或多個記憶體之資料與指令進行儲存和擷取。記憶體管理電路324包括複數定址電路，其可同時使用不同級之快取記憶體322、306、308、主要記憶體330和次要儲存器340。
可以使用記憶體管理程序(例如快取控制程序)來控制資料和指令在第一級快取記憶體322、第二級快取記憶體306、第三級快取記憶體308、主要記憶體330和次要儲存器340之間進行傳送。
第3圖中半導體系統300的實施例可以具有比圖示更少的組件，也可以具有比圖示更多的組件，可以組合或分離所示組件，並且可以重新安排所示組件。例如，記憶體管理電路324可以分成多個記憶體管理電路324(例如用以控制第一級、第二級和第三級快取記憶體的第一記憶體管理電路324、用以控制主要記憶體330的第二記憶體管理電路324，以及用以控制次要儲存器340的第三記憶體管理電路324)。在另一實施例中，記憶體管理電路324可以是MRAM電路360的一部分，而不是處理核心304。在另一實施例中，MRAM電路360可包括複數MRAM電路360。在另一實施例中，可使用晶片302外部的記憶體來實現次要儲存器340。
與其他方法相比，MRAM比DRAM更快，比SRAM更密集，是非揮發性的(不需要刷新)並且具有高阻抗。此外，寫入MRAM所需的功率比寫入快閃記憶體還要少。因此，使用整合在處理核心的積體電路晶片的晶片上MRAM(on-chip MRAM)電路而非使用SRAM、晶片外DRAM和晶片外的次要存儲設備，則會增加主要記憶體和次要儲存器的速度、降低快取記憶體的面積、避免與刷新DRAM和寫入快閃記憶體相關的額外耗電，並同時通過減少系統架構所需的晶片數量來簡化系統。晶片上MRAM電路的使用還提高了系統安全性，因為資料和指令可以在次要儲存器340和處理核心304之間移動，而不需使 用系統匯流排380，其在晶片302外部且在系統300中容易被存取。
使用具有晶片上MRAM的組合式處理器的另一個優點是增加系統記憶體結構的靈活性。使用晶片上MRAM電路或晶片上MRAM電路可以很容易地組織成單獨的邏輯或物理記憶體。所有這些記憶體都會提供快速響應時間和低耗電，便於以許多不同的法來組織記憶體。使用位於處理器晶片外部的DRAM和次要儲存器的傳統方法來實現這種靈活性可能是複雜的。第4圖與第5圖係顯示替代的系統架構的示範例。
第4圖係顯示根據本發明一些實施例所述之半導體系統400的功能方塊圖。半導體系統400包括形成在基底490中的組合處理器和記憶體之積體電路晶片402。積體電路晶片402包括處理核心404，其如圖所示包括算術邏輯單元414，以及記憶體管理電路424，以及整合到晶片402中的一或多個MRAM電路460。處理核心404可以包括各種元件，例如一或多個正反器、一個或多個掃描鏈、一或多個暫存器等。為了方便說明，在第4圖中將省略這些元件。
MRAM電路460包括複數MRAM單元(例如第1圖的MRAM單元100或是第2圖的MRAM單元200)，其被組織成第一級快取記憶體422、第二級快取記憶體406、主要記憶體430和次要儲存器440。相較於第3圖，第4圖省略了第三級快取記憶體。與傳統上用於主記憶體之DRAM的速度相比，MRAM所增加的速度會有助於簡化快取記憶體組織，並且可允許省略，例如，第三級快取記憶體，而不會對系統性能造成顯著影響。
在一些實施例中，可以進一步簡化快取記憶體組織。或者，在一些實施例中，可引入額外的快取記憶體級別。如第3圖所顯示，可以在MRAM電路中使用任何合適類型的MRAM單元(例如自旋轉移力矩MRAM、熱輔助切換MRAM等)，以及其各種組合。處理核心404、MRAM電路460和介面470是藉由晶片402上的內部匯流排系統472而通信地耦接在一起。
半導體系統400包括系統匯流排480，其將晶片402通信地耦接到半導體系統400的一或多個功能電路482、484(例如使用者介面、通訊電路、電源供應等)。
第5圖係顯示根據本發明一些實施例所述之半導體系統500的功能方塊圖。半導體系統500包括形成在基底503中的組合處理器和記憶體之積體電路晶片502。積體電路晶片502包括一或多個處理核心504，其如圖所示包括算術邏輯單元514，以及記憶體管理電路524，以及MRAM電路560。一或多個處理核心504與MRAM電路560是整合於晶片502。處理核心504可以包括各種元件，例如一或多個正反器、一個或多個掃描鏈、一或多個暫存器等。為了方便說明，在第5圖中將省略這些元件。
相較於第3圖，MRAM電路560被組織成單獨的記憶體，用於指令和資料。如第5圖所顯示，MRAM電路560的複數MRAM單元(例如第2圖的MRAM單元200)包括組織成指令快取記憶體550的指令記憶體(如圖所示包括第一級指令快取記憶體522、第二級指令快取記憶體506以及第三級指令快取記憶體508)、指令主記憶體530和指令次要儲存器540。
MRAM電路560更包括組織成資料快取記憶體590的指令記憶體(如圖所示包括第一級資料快取記憶體622、第二級資料快取記憶體606以及第三級資料快取記憶體608)、資料主記憶體630和資料次要儲存器640。
處理核心504、MRAM電路560和介面570是藉由晶片502上的內部匯流排系統572而通信地耦接在一起。半導體系統500包括系統匯流排580，其將晶片502通信地耦接到半導體系統500的一或多個功能電路582、584(例如使用者介面、通訊電路、電源供應等)。
第4圖之半導體系統400的實施例以及第5圖之半導體系統500的實施例可以具有比圖示更少的組件，也可以具有比圖示更多的組件，可以組合 或分離所示組件，並且可以重新安排所示組件。
如先前所描述，MRAM比DRAM更快，比SRAM更密集，是非揮發性的(不需要刷新)並且具有高阻抗和低功率需求。於是，使用整合在處理核心的積體電路晶片的晶片上MRAM(on-chip MRAM)電路而非使用SRAM、晶片外DRAM和晶片外之次要存儲設備，則會增加主要記憶體和次要儲存器的速度、降低快取記憶體的面積、避免與刷新DRAM和寫入快閃記憶體相關的額外耗電，並同時通過減少系統架構所需的晶片數量來簡化系統。使用統一的MRAM記憶體技術來實現晶片上各種記憶體將有助於與MRAM或其區域相關聯的元件定位在MRAM記憶體的相關單元附近(例如相鄰或堆疊)。這可透過漏電和互連損耗來降低耗電量，並且減少晶片面積且避免複雜的封裝。組合處理核心和晶片上MRAM的其他優點還包括可改善系統的安全性，並增強系統架構的靈活性。
與其他方法相比，在一實施例中，可以同時形成快取記憶體(例如第5圖的指令快取記憶體506、508、522和資料快取記憶體606、608、622)、主要記憶體(例如第5圖的指令主要記憶體530和資料主要記憶體630)以及儲存記憶體(例如指令次要儲存器540和資料次要儲存器640)。快取記憶體、主要記憶體和儲存記憶體不需單獨封裝。在一實施例中，因為各種記憶體都可以由相同類型的MRAM所形成，所以快取記憶體、主要記憶體和儲存記憶體的記憶單元的密度可以大體上相同。在一實施例中，各種記憶體不需要在物理上分離，以及晶片的單一MRAM記憶體區域可以被組織成不同的邏輯記憶體。
第6圖係顯示根據本發明一些實施例所述之在晶圓之基底中產生組合處理器和記憶體之積體電路晶片的方法600。方法600可用於，例如，在晶圓的基底中形成組合處理器和記憶體之複數積體電路晶片，例如第3圖的組合處理器和記憶體之積體電路晶片302、第4圖的組合處理器和記憶體之積體電路 晶片402、第5圖的組合處理器和記憶體之積體電路晶片502等。
方法600從操作650開始並且進行到操作652。在操作652中，對晶圓進行檢查，以及方法600進行到操作654。在操作654中，判斷晶圓是否已通過檢查。當在操作654中未確定晶圓已通過檢查時，方法600從操作654進行到操作656，並丟棄晶圓。在一些實施例中，方法600可以從操作656進行到操作652，以檢查另一晶圓。當在操作654中確定晶圓已通過檢查時，方法600從操作654進行到操作658。
在操作658中，對欲形成在晶圓上的每一晶片，在基底中形成MRAM單元之一或多個陣列的電晶體。例如，第1圖的MRAM單元100的電晶體114的陣列可以形成在欲形成在晶圓上的每一晶片、第2圖的MRAM單元200的電晶體212的陣列可以形成在欲形成在晶圓上的每一晶片等，以及其各種組合。當超過一個MRAM陣列形成在每一晶片時，MRAM陣列可具有不同的密度。在一實施例中，可以使用單一製程(可以涉及多個處理步驟)來形成晶圓之MRAM陣列的記憶體單元的所有電晶體(並且因此形成晶圓之組合處理器和記憶體之積體電路晶片之所有記憶體等級的電晶體)。多個處理步驟可包括沉積、蝕刻、清潔等。方法600會從操作658進行到操作660。
在操作660中，其他元件會形成在欲形成在晶圓上的每一晶片的基底，例如處理核心、算術邏輯單元、記憶體管理單元、介面等(例如電晶體、電容、電阻等)。在一實施例中，記憶體管理單元的元件(例如第12圖的記憶體管理電路754)可以形成在與記憶體管理單元的元件相關聯的MRAM單元附近。例如，與由一部分之MRAM陣列(參見第12圖的MRAM陣列704的第一區域734)所實現的第一級快取記憶體相關聯的定址電路的元件(參見第12圖的第一級快取記憶體定址電路758)會形成在MRAM陣列的部分MRAM單元附近或相鄰處。在一實施例中，元件可以堆疊。例如，定址電路的元件可以堆疊或定位在 MRAM陣列的相關部分的電晶體上。方法600從操作660進行到操作662。
在操作662中，在晶圓上形成每一晶片的MRAM陣列的磁穿隧接面。例如，第1圖的MRAM單元100的磁穿隧接面108的陣列可以形成在欲形成在晶圓上的每一晶片、第2圖的MRAM單元200的磁穿隧接面202的陣列可以形成在欲形成在晶圓上的每一晶片等，以及其各種組合。當形成一個以上的MRAM陣列於每一晶片時，陣列可以具有不同的磁穿隧接面和不同類型的磁穿隧接面。在一實施例中，可以採用單一製程(可能涉及多個處理步驟)來形成晶圓的MRAM陣列的記憶體單元的所有磁穿隧接面(並且因此形成晶圓之組合處理器和記憶體之積體電路晶片之所有記憶體等級的磁穿隧接面)。多個處理步驟可以包括沉積、蝕刻、清潔等。在一實施例中，藉由使用形成在基底中的單一磁性模組，可提供MRAM陣列或是多個陣列之全部MRAM單元的固定或釘扎磁性層(例如第2圖的固定層204)。方法600從操作662進行到操作664。
在操作664中，形成線(例如第1圖之MRAM電路100的位元線110、字元寫入線116和字元讀取線118、第2圖之MRAM電路200的位元線210、感測線222和寫入線230等)，以及陣列的MRAM單元的金屬和接點層。藉由對陣列中的MRAM單元之傳導線的連接進行配置，晶片的MRAM單元之陣列可以被組織成可單獨定址的記憶體(例如參考第3圖，進入不同級的快取記憶體322、306、308、主要記憶體330和次要儲存器340)。如先前第3圖所描述，記憶體管理電路(例如第3圖的記憶體管理電路324)可以包括複數定址和讀取電路，其可以便於同時使用不同級的快取記憶體、主要記憶體和次要儲存器。在組合處理器和記憶體之積體電路晶片中使用MRAM來實現快取記憶體級別、主要記憶體和次要儲存器，則會有助於避免當使用不同類型的記憶體來實現各種記憶體時，使用單獨製程來形成各種快取記憶體級別、主要記憶體和次要儲存器，以及當使用單獨的晶片和元件來實現處理器和各種類型的各種記憶體時，有助於 避免晶片和元件之間的互連。方法600從操作664進行到操作666。
在操作666中，在晶圓上執行凸塊(bump)和封裝製程，以及晶圓會分離成組合處理器和記憶體之複數積體電路晶片。方法600從操作666進行到操作668，然後方法600可以停止。
第6圖之方法600的實施例可以包括比所示更多的操作、可以包括比所示更少的操作、可以將所示操作分成多個操作、可以將所示操作組合成更少操作，以及可以各種順序來執行所示操作、其可以包括並行執行所示出的操作。例如，對於操作658的每一晶片，形成MRAM單元之陣列的電晶體可以與操作660之晶片的其他電路的電晶體(例如每一處理核心的電晶體)的形成並行地發生。在另一實施例中，可以在形成操作662的磁穿隧接面之前執行操作664中MRAM單元的接點和金屬層的形成。在另一實施例中，可以在形成操作662的磁穿隧接面之前和之後執行操作664的MRAM單元的接點和金屬層的形成。
第7-12圖係顯示根據本發明一些實施例所述之在晶片的基底中形成組合處理器和記憶體之積體電路晶片700的各個製造階段。
第7圖係顯示形成在晶片700的基底701中MRAM陣列704的個別記憶體單元的電晶體702的陣列之後的晶片700的上視圖。例如，可以形成第1圖的MRAM單元100的電晶體114的陣列，以及可以形成第2圖的MRAM單元200的電晶體212的陣列等。如第7圖所示，MRAM單元704中陣列的電晶體702是均勻分布。如圖所示，第7圖包括MRAM陣列704的電晶體702之實施例的剖面圖。電晶體702包括源極區706、汲極區708和主動區710。在這個製造階段中，MRAM陣列704不需要被分割成單獨的物理子陣列或邏輯陣列，以及可使用相同的程序(例如相同的製成步驟，例如沉積、蝕刻、清潔等)來形成MRAM陣列704的每一電晶體702。在一些實施例中，晶片700包括複數個分離的MRAM陣列704。在這種情況下，可以使用相同程序或是不同程序來形成相應的電晶體702的多個陣 列。
第8圖係顯示在處理核心750的至少一些元件(例如處理核心750的算術邏輯單元752、記憶體管理電路754和其他電路756(例如通訊控制電路)的一或多個電晶體、電容、電阻等(未顯示))形成在基底701之後的晶片700的上視圖。如第8圖所示，記憶體管理電路754包括第一級快取記憶體定址電路758、第二級快取記憶體定址電路760、第三級快取記憶體定址電路762、主要記憶體定址電路764和次要記憶體定址電路766的至少一些元件。如圖所示，晶片700還包括晶片700的介面電路768的至少一些元件。在這個製造階段中，MRAM陣列704不需要被分段成單獨的物理子陣列或邏輯陣列，以實現各種晶片上MRAM記憶體。
第9圖係顯示是在源極區706和汲極區708上沉積或形成接點層712之後之晶片700的MRAM陣列704的電晶體702的剖面圖，以及閘極絕緣層714是沉積或形成在主動區710上。接點層712和閘極絕緣層714通常可以在製造製程的單獨步驟中沉積或形成。接點層712的沉積或形成可以同時發生在MRAM陣列704的所有電晶體702上，以及閘極絕緣層714的沉積或形成可以同時發生在MRAM陣列704的所有電晶體702上。在這個製造階段中，MRAM陣列704不需要被分成單獨的物理子陣列或邏輯陣列，以實現各種晶片上MRAM記憶體。
第10圖係顯示在電晶體702上沉積或形成金屬層716和磁穿隧接面718之後之晶片700的MRAM陣列704的電晶體702的截面圖，其會形成MRAM陣列704的單元703。磁穿隧接面718是反向連接磁穿隧接面，並且包括自由磁性層720、穿隧阻障層722和釘扎磁性層724。金屬層716、自由磁性層720、穿隧阻障層722和釘扎磁性層724通常可以在製造製程的單獨步驟中沉積或形成，並且對於MRAM陣列704的所有電晶體702來說可以分別同時沉積或形成。在一實施例中，可以形成單一磁性層以提供MRAM陣列704中全部或一部分之單元703的 釘扎磁性層724。在一實施例中，MRAM陣列704的單元703可以具有均勻密度。在這個製造階段中，MRAM陣列704不需要被分割成單元的單獨組合、物理子陣列或邏輯陣列，以實現各種晶片上MRAM記憶體。在一些實施例中，可以使用其他類型和配置的金屬層和磁穿隧接面。例如，可以使用正向連接磁穿隧接面(參考第1圖)。
第11圖係顯示在沉積或形成位元線726、感測線728和寫入線730於單元703上之後晶片700的MRAM陣列704的單元703的剖面圖。對MRAM陣列704的全部或子集單元703而言，位元線726、感測線728和寫入線730可個別而同時地沉積或形成。如第11圖所示，一部分之記憶體管理電路754，例如與單元703相關的定址電路758，是形成在位於形成陣列704的基底701之上的一或多層770中。定址電路758耦接於單元703的位元線726、感測線728和寫入線730。在一實施例中，MRAM陣列704的單元703的一或多個位元線726、感測線728和寫入線730的配置可將MRAM陣列704配置成複數個晶片上MRAM記憶體，如第12圖更詳細地描述。
第12圖係顯示在晶片700上沉積或形成記憶體控制線(例如第11圖的位元線726、感測線728和寫入線730)之後的晶片700的上視圖，其在MRAM陣列704中形成晶片700的複數記憶體。MRAM陣列704的單元703的一或多個記憶體控制線的配置將MRAM陣列704配置成複數個晶片上MRAM記憶體。如圖所示，第一組記憶體控制線732將第一級快取記憶體定址電路758耦接到MRAM陣列704中對應於第一級快取記憶體之第一區域734的第一組單元703、第二組記憶體控制線736將第二級快取記憶體定址電路760耦接到MRAM陣列704中對應於第二級快取記憶體之第二區域738的第二組單元703、第三組記憶體控制線740將第三級快取記憶體定址電路762耦接到MRAM陣列704中對應於第三級快取記憶體之第三區域742的第三組單元703、第四組記憶體控制線744將主要記憶體尋址 電路764耦接到MRAM陣列704中對應於主要記憶體之第四區域746的第四組單元703，以及第五組記憶體控制線748將次要儲存器定址電路766耦接到MRAM陣列704中對應於次要儲存器的第五區域749的第五組單元703。記憶體控制線用於控制和執行對多個記憶體的讀取、寫入和抹除操作。可以使用定址電路的其他配置、記憶體控制線的集合以及MRAM陣列704的單元和區域的集合，以及多個晶片上MRAM陣列。使用複數定址電路和記憶體控制線組可以同時使用不同級的快取記憶體、主要記憶體和次要儲存器，以及各種記憶體可使用不同的時脈。如先前所描述，定址電路可以定位在MRAM陣列704的對應區域附近(例如鄰近或定位或堆疊在其上)。將定址電路定位在相應區域附近有助於使用較短的控制線，這可以有助於降低耗電、漏電和面積需求。在一些實施例中，可以使用共同定址電路。
在一些實施例中，本揭露提供一種半導體裝置。半導體裝置包括一積體電路晶片、至少一處理核心以及至少一磁阻隨機存取記憶體電路。處理核心是整合於積體電路晶片。磁阻隨機存取記憶體電路是整合於積體電路晶片並通信地耦接於處理核心。磁阻隨機存取記憶體電路包括複數磁阻隨機存取記憶體單元。磁阻隨機存取記憶體電路，在操作中，實施：至少一快取記憶體以及至少一主要記憶體。
在一些實施例中，半導體裝置更包括至少一記憶體管理電路，整合於積體電路晶片。
在一些實施例中，至少一部分之記憶體管理電路是位於至少一部分之磁阻隨機存取記憶體電路之上。
在一些實施例中，半導體裝置更包括複數組之記憶體控制線，耦接於記憶體管理電路以及磁阻隨機存取記憶體電路的磁阻隨機存取記憶體單元的個別組的單元之間。
在一些實施例中，磁阻隨機存取記憶體電路，在操作中，實施至少一次要儲存記憶體。
在一些實施例中，半導體裝置更包括一晶片介面，以及一晶片上匯流排系統。晶片上匯流排系統在操作中將處理核心、磁阻隨機存取記憶體電路和晶片介面通信地耦接在一起。
在一些實施例中，快取記憶體包括一第一級快取記憶體、一第二級快取記憶體與一第三級快取記憶體。
在一些實施例中，快取記憶體包括一指令快取記憶體與一資料快取記憶體。
在一些實施例中，快取記憶體和主要記憶體具有相同的磁阻隨機存取記憶體單元密度。
在一些實施例中，本揭露提供一種半導體系統。半導體系統包括一積體電路晶片、一功能電路以及一系統匯流排。積體電路晶片包括一處理核心以及一磁阻隨機存取記憶體電路。磁阻隨機存取記憶體電路包括組織成複數磁阻隨機存取記憶體的複數磁阻隨機存取記憶體單元，其中磁阻隨機存取記憶體包括至少一快取記憶體以及至少一主要記憶體。系統匯流排，在操作中，其將功能電路通信地耦接到積體電路晶片。
在一些實施例中，積體電路晶片包括與磁阻隨機存取記憶體之一者相關聯的一定址電路，其中定址電路位於磁阻隨機存取記憶體之該者的一或多個磁阻隨機存取記憶體單元上。
在一些實施例中，快取記憶體包括一第一級快取記憶體、一第二級快取記憶體與一第三級快取記憶體，以及磁阻隨機存取記憶體單元會組成一次要儲存記憶體。
在一些實施例中，磁阻隨機存取記憶體電路包括至少兩種類型的 磁阻隨機存取記憶體單元。
在一些實施例中，半導體系統更包括複數組之記憶體控制線，整合於積體電路晶片。每一組之記憶體控制線是耦接於處理核心以及磁阻隨機存取記憶體的個別記憶體之間。
在一些實施例中，磁阻隨機存取記憶體電路的磁阻隨機存取記憶體單元具有均勻的單元密度。
在一些實施例中，本揭露提供一種積體電路的製造方法。在一基底中，形成一積體電路晶片的一或多個處理核心。在基底中，形成積體電路晶片的一或多個磁阻隨機存取記憶體陣列，其中磁阻隨機存取記憶體陣列被組織成包括一快取記憶體和至少一主要記憶體的複數記憶體。
在一些實施例中，同時地形成磁阻隨機存取記憶體陣列。
在一些實施例中，磁阻隨機存取記憶體陣列具有相同的磁阻隨機存取記憶體單元密度。
在一些實施例中，在基底中，形成積體電路晶片的複數組之記憶體控制線。一第一組之記憶體控制線是將處理核心耦接到快取記憶體的磁阻隨機存取記憶體單元，以及一第二組之記憶體控制線是將處理核心耦接到主要記憶體的磁阻隨機存取記憶體單元。
在一些實施例中，在快取記憶體的磁阻隨機存取記憶體單元上形成定址電路，其中定址電路是耦接到第一組之記憶體控制線。
雖然本揭露已以較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中包括通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
300:半導體系統
302:積體電路晶片
304:處理核心
306:第二級快取記憶體
308:第三級快取記憶體
314:算術邏輯單元
322:第一級快取記憶體
324:記憶體管理電路
330:主要記憶體
340:次要儲存器
360:MRAM電路
370:介面
372:內部匯流排系統
380:系統匯流排
382、384:功能電路
390:基底

Claims (10)

  1. 一種半導體裝置，包括：一積體電路晶片；至少一處理核心，整合於上述積體電路晶片；至少一磁阻隨機存取記憶體電路，整合於上述積體電路晶片並通信地耦接於上述處理核心，上述磁阻隨機存取記憶體電路包括複數磁阻隨機存取記憶體單元，其中上述磁阻隨機存取記憶體電路，在操作中，作為：至少一快取記憶體；至少一主要記憶體；以及至少一記憶體管理電路，形成於上述積體電路晶片之一基底之上，其中至少一部分之上述記憶體管理電路是位於至少一部分之上述磁阻隨機存取記憶體電路之上，使得至少該部分之上述磁阻隨機存取記憶體電路的上述磁阻隨機存取記憶體單元是形成於上述記憶體管理電路以及上述基底之間，其中至少該部分之上述磁阻隨機存取記憶體電路的上述磁阻隨機存取記憶體單元包括：一電晶體；以及一磁穿隧接面，形成在上述電晶體的一汲極以及上述記憶體管理電路之間，包括：一釘扎磁性層，耦接於上述記憶體管理電路；一自由磁性層，耦接於上述電晶體的上述汲極；以及一穿隧阻障層，形成在上述釘扎磁性層與上述自由磁性層之間。
  2. 如申請專利範圍第1項所述之半導體裝置，更包括：複數組之記憶體控制線，耦接於上述記憶體管理電路以及上述磁阻隨機存取記憶體電路的上述磁阻隨機存取記憶體單元的個別組的單元之間。
  3. 如申請專利範圍第1項所述之半導體裝置，更包括：一晶片介面；以及一晶片上匯流排系統，在操作中將上述處理核心、上述磁阻隨機存取記憶體電路和上述晶片介面通信地耦接在一起。
  4. 如申請專利範圍第1項所述之半導體裝置，其中上述快取記憶體和上述主要記憶體具有相同的磁阻隨機存取記憶體單元密度。
  5. 一種半導體系統，包括：一積體電路晶片，包括：一處理核心；一磁阻隨機存取記憶體電路，包括組織成複數磁阻隨機存取記憶體的複數磁阻隨機存取記憶體單元，其中上述磁阻隨機存取記憶體包括至少一快取記憶體以及至少一主要記憶體；一功能電路；以及一系統匯流排，在操作中，將上述功能電路通信地耦接到上述積體電路晶片，其中上述積體電路晶片更包括與上述磁阻隨機存取記憶體之一者相關聯的一定址電路，以及上述磁阻隨機存取記憶體之該者的一或多個磁阻隨機存取記憶體單元是形成於上述定址電路以及上述積體電路晶片的一基底之間，其中上述磁阻隨機存取記憶體之該者的上述磁阻隨機存取記憶體單元之該者包括：一電晶體；以及一磁穿隧接面，形成在上述電晶體的一汲極以及上述定址電路之間，包括：一釘扎磁性層，耦接於上述定址電路；一自由磁性層，耦接於上述電晶體的上述汲極；以及 一穿隧阻障層，形成在上述釘扎磁性層與上述自由磁性層之間。
  6. 如申請專利範圍第5項所述之半導體系統，更包括：複數組之記憶體控制線，整合於上述積體電路晶片，其中上述每一組之記憶體控制線是耦接於上述處理核心以及上述磁阻隨機存取記憶體的個別記憶體之間。
  7. 如申請專利範圍第5項所述之半導體系統，其中上述磁阻隨機存取記憶體電路的上述磁阻隨機存取記憶體單元具有均勻的單元密度。
  8. 一種積體電路的製造方法，包括：在一基底中，形成一積體電路晶片的一或多個處理核心；在上述基底中，形成上述積體電路晶片的一或多個磁阻隨機存取記憶體陣列，其中上述磁阻隨機存取記憶體陣列被組織成包括一快取記憶體和至少一主要記憶體的複數記憶體；以及在上述快取記憶體的上述磁阻隨機存取記憶體單元上形成一定址電路，使得上述快取記憶體的上述磁阻隨機存取記憶體單元是位於上述定址電路以及上述基底之間，其中上述快取記憶體的上述磁阻隨機存取記憶體單元包括：一電晶體；以及一磁穿隧接面，形成在上述電晶體的一汲極以及上述定址電路之間，包括：一釘扎磁性層，耦接於上述定址電路；一自由磁性層，耦接於上述電晶體的上述汲極；以及一穿隧阻障層，形成在上述釘扎磁性層與上述自由磁性層之間。
  9. 如申請專利範圍第8項所述之製造方法，其中上述磁阻隨機存取記憶體陣列具有相同的磁阻隨機存取記憶體單元密度。
  10. 如申請專利範圍第8項所述之製造方法，更包括： 在上述基底中，形成上述積體電路晶片的複數組之記憶體控制線，其中一第一組之記憶體控制線是將上述處理核心耦接到上述快取記憶體的上述磁阻隨機存取記憶體單元，以及一第二組之記憶體控制線是將上述處理核心耦接到上述主要記憶體的上述磁阻隨機存取記憶體單元，其中上述定址電路是耦接到上述第一組之記憶體控制線。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021140837A (ja) 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
CN113539318B (zh) * 2021-07-16 2024-04-09 南京后摩智能科技有限公司 基于磁性缓存的存内计算电路芯片和计算装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201104427A (en) * 2009-06-11 2011-02-01 Freescale Semiconductor Inc Processor and method for dynamic and selective alteration of address translation
US20130044538A1 (en) * 2011-08-16 2013-02-21 Hyung-Rok Oh Stacked mram device and memory system having the same
TW201324148A (zh) * 2011-09-30 2013-06-16 Intel Corp 實施具有不同操作模式之多階記憶體階層的設備與方法
CN104871248A (zh) * 2012-12-20 2015-08-26 高通股份有限公司 集成mram高速缓存模块
US20170220487A1 (en) * 2016-02-02 2017-08-03 Yong-Won Jung System-on-chips and operation methods thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761898A (en) * 1971-03-05 1973-09-25 Raytheon Co Random access memory
CA2030404A1 (en) * 1989-11-27 1991-05-28 Robert W. Horst Microinstruction sequencer
KR960001273B1 (ko) 1991-04-30 1996-01-25 가부시키가이샤 도시바 단일칩 마이크로컴퓨터
US5796671A (en) * 1996-03-01 1998-08-18 Wahlstrom; Sven E. Dynamic random access memory
US5844856A (en) * 1996-06-19 1998-12-01 Cirrus Logic, Inc. Dual port memories and systems and methods using the same
TWI285893B (en) * 2004-11-12 2007-08-21 Ind Tech Res Inst Hybrid MRAM memory array architecture
US9196334B2 (en) * 2012-04-19 2015-11-24 Qualcomm Incorporated Hierarchical memory magnetoresistive random-access memory (MRAM) architecture
JP5591969B1 (ja) * 2013-03-27 2014-09-17 株式会社東芝 マルチコアプロセッサおよび制御方法
WO2015147868A1 (en) * 2014-03-28 2015-10-01 Empire Technology Development Llc Magnetoresistive random-access memory cache write management
US9437272B1 (en) 2015-03-11 2016-09-06 Qualcomm Incorporated Multi-bit spin torque transfer magnetoresistive random access memory with sub-arrays
CN105527889A (zh) 2015-12-08 2016-04-27 中电海康集团有限公司 一种采用stt-mram作为单一存储器的微控制器
JP2018049381A (ja) * 2016-09-20 2018-03-29 東芝メモリ株式会社 メモリ制御回路、メモリシステムおよびプロセッサシステム
US20190066746A1 (en) * 2017-08-28 2019-02-28 Qualcomm Incorporated VARYING ENERGY BARRIERS OF MAGNETIC TUNNEL JUNCTIONS (MTJs) IN DIFFERENT MAGNETO-RESISTIVE RANDOM ACCESS MEMORY (MRAM) ARRAYS IN A SEMICONDUCTOR DIE TO FACILITATE USE OF MRAM FOR DIFFERENT MEMORY APPLICATIONS

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201104427A (en) * 2009-06-11 2011-02-01 Freescale Semiconductor Inc Processor and method for dynamic and selective alteration of address translation
US20130044538A1 (en) * 2011-08-16 2013-02-21 Hyung-Rok Oh Stacked mram device and memory system having the same
TW201324148A (zh) * 2011-09-30 2013-06-16 Intel Corp 實施具有不同操作模式之多階記憶體階層的設備與方法
CN104871248A (zh) * 2012-12-20 2015-08-26 高通股份有限公司 集成mram高速缓存模块
US20170220487A1 (en) * 2016-02-02 2017-08-03 Yong-Won Jung System-on-chips and operation methods thereof

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