CN110659224A - 存储器装置和系统、集成电路的制造方法 - Google Patents

存储器装置和系统、集成电路的制造方法 Download PDF

Info

Publication number
CN110659224A
CN110659224A CN201910568567.1A CN201910568567A CN110659224A CN 110659224 A CN110659224 A CN 110659224A CN 201910568567 A CN201910568567 A CN 201910568567A CN 110659224 A CN110659224 A CN 110659224A
Authority
CN
China
Prior art keywords
memory
mram
chip
cache
random access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910568567.1A
Other languages
English (en)
Other versions
CN110659224B (zh
Inventor
林仲德
何彦忠
许秉诚
蔡瀚霆
姜慧如
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110659224A publication Critical patent/CN110659224A/zh
Application granted granted Critical
Publication of CN110659224B publication Critical patent/CN110659224B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1012—Design facilitation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1056—Simplification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2024—Rewritable memory not requiring erasing, e.g. resistive or ferroelectric RAM
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/22—Employing cache memory using specific memory technology
    • G06F2212/222—Non-volatile memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/45—Caching of specific data in cache memory
    • G06F2212/452—Instruction code
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Debugging And Monitoring (AREA)
  • Hardware Redundancy (AREA)

Abstract

集成电路芯片的实施例包括集成在芯片中的组合处理核心和磁阻式随机存取存储器(MRAM)电路。MRAM电路包括多个MRAM单元。多个MRAM组织为多个存储器，包括高速缓存存储器、主存储器或工作存储器以及可选的二级储存存储器。高速缓存存储器包括多个高速缓存级别。本申请的实施例还涉及存储器装置和系统、集成电路的制造方法。

Description

存储器装置和系统、集成电路的制造方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及存储器装置和系统、集成电路的制造方法。
背景技术
本发明一般地涉及计算系统和装置，诸如手机、个人计算设备、手表、电视机等。这种装置通常包括耦合至一个或多个存储器的一个或多个处理器，诸如，各个级别的高速缓存、主工作存储器和二级存储器。
处理器通常在集成电路上实施并且可以包括并且可以包括一个或多个处理核心以及一个或多个二级高速缓存和三级高速缓存存储器。通常可以使用静态随机存取存储器(SRAM)来实施一级高速缓存、二级高速缓存和三级高速缓存。一级高速缓存通常具有纳秒以下的响应时间。二级高速缓存和三级高速缓存通常可以具有3至10纳秒的响应时间。
处理器通常通过总线系统耦合至独立的主存储器或工作存储器。通常使用一个或多个DRAM芯片上的静态随机存取存储器(DRAM)来实施主存储器。DRAM通常可以具有10至30纳秒的响应时间。
处理器、主存储器或这两者通常通过系统总线耦合至独立的二级或储存存储器。例如，储存存储器可以包括固态驱动器(SSD)、硬盘、闪存等或它们的各种组合。
发明内容
根据本发明的一方面，提供了一种存储器器件，包括：集成电路芯片；至少一个处理核心，集成在所述集成电路芯片中；以及至少一个磁阻式随机存取存储器(MRAM)电路，集成在所述集成电路芯片中并通信耦合至所述至少一个处理核心，所述至少一个磁阻式随机存取存储器电路包括多个磁阻式随机存取存储器单元，其中，所述至少一个磁阻式随机存取存储器电路在操作中实施：至少一个高速缓存存储器；以及至少一个主存储器。
根据本发明的另一方面，提供了一种存储器系统，包括：集成电路芯片，所述集成电路芯片具有：处理核心，集成在所述集成电路芯片中；以及磁阻式随机存取存储器(MRAM)电路，集成在所述集成电路芯片中，所述磁阻式随机存取存储器电路包括多个磁阻式随机存取存储器单元，所述多个磁阻式随机存取存储器单元组织为包括至少一个高速缓存存储器和至少一个主存储器的多个磁阻式随机存取存储器；功能电路；以及系统总线，在操作中将所述功能电路通信耦合至所述集成电路芯片。
根据本发明的又一方面，提供了一种制造集成电路的方法，包括：在衬底中形成集成电路芯片的一个或多个处理核心；以及在所述衬底中形成所述集成电路芯片的一个或多个磁阻式随机存取存储器(MRAM)阵列，所述一个或多个磁阻式随机存取存储器阵列组织为包括至少一个高速缓存存储器和至少一个主存储器的多个存储器。
附图说明
当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1示出了根据一些实施例的磁阻式随机存取存储器(MRAM)单元。
图2示出了根据一些实施例的自旋转移矩磁阻式随机存取存储器(STT-MRAM)单元。
图3示出了根据一些实施例的计算系统的功能框图。
图4示出了根据一些实施例的计算系统的功能框图。
图5示出了根据一些实施例的计算系统的功能框图。
图6示出了根据一些实施例的制造集成电路的方法。
图7至图12示出了根据一些实施例的制造工艺的各个阶段期间的集成电路的顶视图和截面图。
具体实施方式
本发明提供了许多不同的用于实施本发明的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
图1是形成在衬底120中的磁阻式随机存取存储器(MRAM)单元100的示例性实施例的简化功能框图。MRAM单元100包括通过遂穿阻挡层106分离的固定或钉扎磁性层102和自由磁性层104。钉扎磁性层102、自由磁性层104、和遂穿阻挡层(tunnel barrier，又称隧道阻挡层)106形成磁性隧道结108。钉扎磁性层102的磁状态是固定的。自由磁性层104的磁状态是变化的以存储数据位。
如图所示的，MRAM单元100耦合至位线110并耦合至控制电路112，该控制电路可以包括一个或多个晶体管114。例如，晶体管114可以包括一个或多个互补金属氧化物半导体(CMOS)晶体管。一些实施例可以不包括晶体管。控制电路112耦合至写字线116并耦合至读字线118。控制电路112基于位线110、写字线116和读字线118上的信号来控制MRAM单元100的读取和写入。
通过将自由层104设置为相对于钉扎层102磁场对准来对MRAM单元100进行编程。MRAM单元100根据自由层104和钉扎层102的对准是平行的还是反向平行的而而在遂穿阻挡层106上具有不同电阻。电阻表示可以被感测以确定存储在MRAM单元中的值(例如，0或1)。可以采用电压或电流传感器技术。例如，恒定电流提供给MRAM单元和参考单元(未示出)，并且可以将MRAM单元100和参考单元上的电压进行比较，以确定存储在MRAM单元100中的值。MRAM单元100的电阻通常为高。
MRAM固有地具有高阻抗性能，并且可以被设置为高阻抗器件而不需要添加高阻抗区块。对于非MRAM，为了实现高阻抗性能，高阻抗器件可能需要添加至该器件，从而除了消耗面积以外，还可能导致附加处理步骤。相反，实施各种存储器的MRAM可以提供高阻抗性能而没有独立阻抗区块，并且使用单个MRAM处理程序(其可能涉及多个处理步骤)来实施该MRAM。不需要采用使用独立处理程序的独立芯片上的独立存储器。因此，集成MRAM系统可以使用更简单的处理、更小的面积，并且具有更低的制造成本，并使用芯片之间的更少互连。
图2是形成在衬底240中的具有反向连接的磁性隧道结202的自旋转移矩磁阻式随机存取存储器(STT-MRAM)单元200的示例性实施例的简化功能框图。MRAM单元200包括通过遂穿阻挡层208分离的固定和钉扎磁性层204和自由磁性层206。钉扎磁性层204、自由磁性层206和遂穿阻挡层208形成磁性隧道结202。钉扎磁性层204的磁状态是固定的。自由磁性层206的磁状态是变化的以存储数据位。
如所示的，MRAM单元200耦合至位线210并耦合至控制晶体管212，如图所示，该控制晶体管包括通过接触件层216和金属层218耦合至自由层206的漏极区域214。晶体管212还包括通过接触件层224耦合至感测线222的源极区域220。晶体管212具有通过栅极绝缘层228与字线230分离的有源区域226。例如，晶体管212可以包括互补金属氧化物半导体(CMOS)晶体管。基于位线210、写入线230和感测线222上的信号来控制MRAM单元200的读取和写入。通过将自由层206设置为相对于钉扎层204磁场对准来对MRAM单元200进行编程。
图2的MRAM单元200的实施例可以具有比所示的更少部件，可以具有比所示的更多部件，可以结合或分离所示的部件，并且可以重新布置所示部件。例如，在一些实施例中，磁性隧道结202可以不是反向连接的磁性隧道结，并且各种线可以具有不同配置。
MRAM(参见图3的MRAM 360)包括多个MRAM单元，诸如图1的MRAM单元100或图2的MRAM单元200。在MRAM中可以采用包括多个MRAM单元的各种组合的其他类型的MRAM单元。MRAM单元像SRAM一样快，可以像DRAM一样被紧密地制造，像闪速存储器一样是非易失性的，并且通常具有高阻抗和低功耗。例如，由易失性DRAM所需要的刷新可能需要显著数量的功率，而MRAM不需要刷新。另外，写入闪速存储器通常比写入MRAM需要更多功率。
图3是根据实施例的系统300的功能框图，其中，该系统包括形成在衬底390中的集成的组合处理器和存储器芯片302。集成电路芯片302包括：处理核心304，如图所示，该处理核心包括ALU 314和存储器管理电路或处理器管理单元(MMU)324；以及MRAM电路或多个电路360，集成在芯片302中。处理核心304可以包括各种部件，诸如一个或多个触发器、一个或多个扫描链、一个或多个寄存器等，其中，为了容易说明，在图3中省略了这些部件。
MRAM 360包括多个MRAM单元(例如，参见图1的MRAM单元100或图2的MRAM单元200)，其中，多个MRAM单元被组织为一级高速缓存(cache，又称缓存)322、二级高速缓存306、三级高速缓存308、主存储器330和二级存储器340。MRAM可以组织为逻辑或物理内存或它们的各种组合。可以采用各种适当的MRAM单元(例如，STT-MRAM、热辅助切换MRAM等)以及它们的各种组合。例如，可以使用一种类型的MRAM来实施一级高速缓存322、二级高速缓存306和三级高速缓存308，并且可以使用不同类型的MRAM来实施主存储器330和二级存储器340。通过芯片302上的内部总线系统372将处理核心304、MRAM 360和接口370通信耦合在一起。
系统300包括系统总线380，其中，该系统总线将芯片302通信耦合至系统300的一个或多个功能电路382、384(例如，用于接口、通信电路、电源等)。
一个或多个处理核心304在操作中生成一个或多个信号以控制系统300的操作，诸如，响应于用户输入，向系统300的用户提供功能。例如，可以通过处理核心304执行从存储器取回的指令来提供这种功能。处理核心304的存储器管理电路324在操作中可以控制数据和指令的存储和检索，其中，该数据和指令经由内部总线372来自于MRAM 360的一级高速缓存322、二级高速缓存306、三级高速缓存308、主存储器330和二级存储器340以及经由一个或多个接口370来自于芯片302外部的一个或多个存储器。存储器管理电路324可以包括一个或多个寻址电路，其可以帮助同时使用不同级别的高速缓存322、306、308、主存储器330和二级存储器340。
存储器管理例程(例如，高速缓存控制例程)可以用于控制一级高速缓存322、二级高速缓存306、三级高速缓存308、主存储器330和二级存储器340之间的数据和指令的传输。
图3的系统300的实施例可以比所示的具有更少部件，可以比所示的具有更多部件，可以结合或分离所示的部件，以及可以重新布置所示的部件。例如，MMU 324可以分离为多个MMU 324(例如，控制一级、二级和三级高速缓存的第一MMU 324，控制主存储器330的第二MMU 324和控制二级存储器340的第三MMU 324)。在各个示例中，MMU 324可以是MRAM电路360的部分，而不是处理核心304。在另一示例中，MRAM电路360可以包括多个MRAM电路360。在又一示例中，可以使用芯片302外部的存储器来实施二级存储器340。
与其他方法相比较，MRAM比DRAM更快，比SRAM更密集，是非易失性的(不要求刷新)并且具有高阻抗。另外，写入MRAM比写入高速缓存需要更少功率。因此，使用集成在处理核心的集成电路芯片中的片上MRAM电路而不是使用SRAM、片外DRAM和片外二级存储器有助于提高主存储器和二级存储器的速度，减少了高速缓存的面积、避免与刷新DRAM和写入闪存相关联的附加功耗，而同时通过减少系统架构所需要的芯片数量来简化系统。片上MRAM电路的使用还提高了系统安全性，因为数据和指令可以在二级存储器340和处理核心304之间移动而不使用系统总线380，其中，该系统总线位于芯片302外部并且在系统300遭受攻击时更容易进行访问。
使用组合处理器与片上MRAM的另一优点增加了系统存储器架构的灵活性。片上MRAM电路或多个片上MRAM电路的使用有助于以多种不同的方式来组织存储器，其中，片上MRAM电路或多个片上MRAM电路可以容易地组织为独立逻辑或物理存储器，所有的存储器都提供快速影响时间和低功耗。通过使用DRAM和处理器芯片外部的二级存储器的传统方法来实施使这种灵活性复杂化。在图4和图5中示出了可选系统架构的示例
图4是根据实施例的系统400的功能框图，其中，该系统包括形成在衬底490中的集成的组合处理器和存储器芯片402。集成电路芯片402包括：处理核心404，如图所示包括ALU414和存储器管理电路或MMU 424；以及一个或多个MRAM电路460，集成在芯片402中。处理核心404可以包括各种部件，诸如一个或多个触发器、一个或多个扫描链、一个或多个寄存器等，其中，为了容易说明，从图4中省略了这些部件。
MRAM电路460包括多个MRAM单元(例如，参见图1的MRAM单元、图2的STT-MRAM单元200)，并且被组织为一级高速缓存422、二级高速缓存406、主存储器430和二级存储器440。与图3相比较，省略了三级高速缓存。与传统地用于主存储器的DRAM的速度相比较，MRAM的增加的速度有助于简化高速缓存组织，并且例如，可以允许省略三级高速缓存而没有显著影响系统性能。
一些实施例可以进一步简化高速缓存组织。可选地，在一些实施例中，可以引入附加高速缓存级别。如以上在图3的讨论中所提及的，在MRAM电路中以及它们的各种组合中可以采用任何适当类型的MRAM单元(例如，自旋转移矩MRAM、热辅助切换MRAM等)。通过芯片402上的内部总线系统472将处理核心404、MRAM 460和接口470通信耦合在一起。
系统400包括系统总线480，该系统总线将芯片402通信耦合至系统400的一个或多个功能电路482、484(例如，用户接口、通信电路、电源等)。
图5是根据实施例的系统500的功能框图，其中该系统包括形成在衬底503中的集成的组合处理器和存储芯片502。集成电路芯片502包括：一个或多个处理核心504，如图所示包括ALU 514和存储器管理电路或MMU 524；以及MRAM电路560。一个或多个处理核心504和MRAM电路560集成在芯片502中。处理核心504可以包括各种部件，诸如一个或多个触发器、一个或多个扫描链、一个或多个寄存器等，其中，为了容易说明，从图5中省略了这些部件。
如与图3相比较，MRAM电路560被组织成分离用于指令的独立存储器和用于数据的独立存储器。如所示的，MRAM电路560包括多个MRAM单元(参见图2的MRAM单元200)，该MRAM电路包括组织为指令高速缓存550的指令存储器，如图所示包括一级指令高速缓存522、二级指令高速缓存506和三级指令高速缓存508；指令主存储器530；以及指令二级存储器540。
MRAM电路560还包括组织为数据高速缓存590的数据存储器，如图所示，包括一级数据高速缓存622、二级数据高速缓存606和三级数据高速缓存608；数据主存储器630；以及数据二级存储器640。
通过芯片502上的内部总线系统572将处理核心504、MRAM电路560和接口570通信耦合在一起。系统500包括系统总线580，该系统总线将芯片502通信耦合至系统500的一个或多个功能电路582、584(例如，用户接口、通信电路、电源等)。
图4的系统400的实施例和图5的系统500的实施例可以比所示的具有更少部件，比所示的具有更多部件，可以结合或分离所示的多个部件，并且可以重新布置所示的多个部件。
如以上注意的，MRAM比DRAM更快，比SRAM更密集，是非易失性的(不要求刷新)并且具有高阻抗和低功率需求。因此，将片上MRAM电路与处理核心结合的实施例而不使用SRAM、片外DRAM和片外二级存储器有助于提高主存储器和二级存储器的速度，减少了高速缓存的面积、避免与刷新DRAM相关联的附加功耗，而同时通过减少系统架构所需要的芯片数量而有助于简化系统。使用统一MRAM技术实施芯片上的各种存储器有助于将与MRAM及其区域相关的部件定位为接近(例如，邻近或堆叠在其上)MRAM的相关单元。这可以有助于降低通过泄露的功耗和互连损耗，以及减小芯片面积并避免复杂封装。组合处理核心和片上MRAM的其他优点包括改善的系统安全性并且提高系统架构的灵活性。
与其他方法相比较，在实施例中同时形成缓存存储器(例如，图5的指令高速缓存506、508、522和数据高速缓存606、608、622)、主存储器(例如，图5的指令主存储器530和数据主存储器630)和储存存储器(例如，指令二级存储器540和数据二级存储器640)。不需要独立封装高速缓存、主存储器和储存存储器。在实施例中，因为各种存储器都可以由相同类型的MRAM形成，所以高速缓存存储器、主存储器、储存存储器的存储单元的密度可以基本上相同。在实施例中，各种存储器不需要物理分离，并且芯片的单个MRAM区域可以组织为不同的逻辑存储器。
图6示出了根据一些实施例在晶圆的衬底中制造集成的组合处理器和存储器集成电路芯片的方法600的实施例。例如，方法600用于在晶圆的衬底中形成多个组合处理器和存储器集成电路芯片，诸如图3的组合处理器和存储器集成电路芯片302、图4的组合处理器和存储器集成电路芯片402、和图5的组合处理器和存储器集成电路芯片502等。
方法600开始于动作650，并且前进至动作652。在动作652处，检查晶圆，并且方法前进至动作654。在动作654处，该处理确定晶圆是否通过检查。当在动作654处确定晶圆没有通过检查，则方法600从动作654前进至动作656，其中丢弃该晶圆。在一些实施例中，方法可以从动作656前进至动作652以检查另一晶圆。当在动作654处确定晶圆已经通过检测时，方法600从动作654前进至动作658。
在动作658处，在要形成在晶圆上的每个芯片的衬底中形成MRAM单元的一个或多个阵列的晶体管。例如，可以形成图1的多个MRAM单元100的晶体管114的阵列，以用于要形成在晶圆上的每个芯片；可以形成图2的多个MRAM单元200的晶体管212的阵列等，以用于要形成在晶圆上的每个芯片；以及它们的组合。当针对每个芯片形成多于一个MRAM阵列时，阵列可以具有不同密度。在实施例中，单个方法(其可以涉及多个处理动作)可以用于形成晶圆的MRAM阵列的多个存储单元的所有晶体管(并且由此形成晶圆的组合处理器和存储器集成电路芯片的所有存储器级别的晶体管)。多个处理动作可以包括沉积、蚀刻、清洁等。方法600从动作658前进至动作660。
在动作660处，在用于要形成在晶圆上的每个芯片的衬底中形成其他部件，诸如处理核心、ALU、存储器管理单元(多个存储器管理单元)、多个接口等的部件(例如，晶体管、电容器、电阻器等)。在实施例中，存储器管理单元的多个部件(例如，参见图12的存储器管理电路754)可以形成为接近与存储器管理单元的多个部件相关的MRAM单元。例如，通过MRAM阵列的部分(参见图12的MRAM阵列704的第一区域734)所实施的与第一高速缓存存储器相关的寻址电路(参见图12的一级寻址电路758)可以形成为非常接近或者右侧紧邻MRAM阵列的部分的多个MRAM单元。在实施例中，可以堆叠多个部件。例如，寻址电路的多个部件可以堆叠或定位在MRAM阵列的相关部分的晶体管上。方法600从动作660前进至动作662。
在动作662处，在晶圆上形成每个芯片的多个MRAM阵列的磁性隧道结。例如，可以形成图1的MRAM单元100的多个磁性隧道结108的阵列，以用于要形成在晶圆上的每个芯片；可以形成图2的MRAM单元200的多个磁性隧道结202的阵列等，以用于要形成在晶圆上的每个芯片；或者它们的组合。当多于一个MRAM阵列形成为用于每个芯片时，多个阵列可以具有不同的多个磁性隧道结和不同类型的多个磁性隧道结。在实施例中，单个方法(其可以涉及多个处理动作)可以用于形成晶圆的MRAM阵列的存储器单元的所有磁性隧道结(以及因此形成晶圆的组合处理器和存储器集成电路芯片的所有存储器级别的磁性隧道结)。多个处理动作可以包括沉积、蚀刻、清洁等。在实施例中，可以使用形成在衬底中的单个磁性模块来提供用于MRAM阵列或多个阵列的所有MRAM单元的固定层或钉扎层(例如，参见图2的固定层204)。方法600从动作662前进至动作664。
在动作664处，形成阵列的MRAM单元的多条线(例如，图1的MRAM电路100的位线110、写字线116和读字线118；图2的MRAM电路200的位线210、感测线222和写入线230等)以及金属层和连接层。通过配置阵列的MRAM单元的线连接可以将芯片的MRAM单元阵列组织成为独立的可寻址存储器(例如，参考图3，组织成为不同高速缓存级别322、306、308、主存储器330和二级存储器340)。如图3的讨论中所提出的，存储器管理电路(例如，图3的存储管理电路324)可以包括多个寻址电路和读电路，从而可以有利于同时使用不同的高速缓存级别、主存储器和二级存储器。当不同类型的存储器用于实施各种存储器时，使用组合处理器和存储器集成电路芯片中的MRAM实施高速缓存级别、主存储器和二级存储器有助于避免使用独立方法形成所需要的各种高速缓存级别、主存储器和二级存储器的需要；以及当独立芯片和器件用于实施处理器和各种类型的各个存储器时，有利于避免所需要的芯片和器件之间的互连。方法600从动作664前进至动作666。
在动作666处，在晶圆实施实施凸块(bump)和封装处理，并且晶圆分离为多个组合处理器和存储器集成电路芯片。方法600从动作666前进至动作668，其中方法600可以结束。
图6的方法600的实施例可以包括比所示的更多动作，可以包括比所示的更少动作，可以将所示的动作分离为多个动作，可以将所示的动作接合为更少动作，以及可以以多种顺序执行所示的动作，从而可以包括并行执行所示的多个动作。例如，动作658的形成用于每个芯片的MRAM单元阵列的晶体管可以与动作660的形成芯片的其他电路的晶体管(例如，每个芯片的处理核心的晶体管)并行地进行。在另一示例中，可以在动作662的形成多个磁性隧道结之前，执行动作664的形成MRAM单元的接触件和金属层。在另一示例中，可以在动作662的形成多个磁性隧道结之前和之后，执行动作664的形成MRAM单元的线。
图7至图12示出了在集成电路芯片700的各个制造阶段期间形成在晶圆的衬底中的集成的组合处理器和存储器集成电路芯片700的实施例。
图7是在芯片700的衬底701中形成MRAM阵列704的相应存储器单元的晶体管702的阵列之后的芯片700的顶视图。例如，可以形成图1的MRAM单元100的晶体管114的阵列；可以形成图2的MRAM单元200的晶体管212的阵列等。如所示的，MRAM单元阵列704的晶体管702具有均匀密度。如所示的，图7包括MRAM阵列704的晶体管702的实施例的放大截面图。晶体管702包括源极区域706、漏极区域708和有源区域710。在实施例的该制造阶段，MRAM阵列704不需要分区为独立的多个物理子阵列或多个逻辑阵列，并且相同步骤(例如，诸如沉积层、蚀刻、清洁等的相同处理动作)可以用于形成MRAM阵列704的每个晶体管702。在一些实施例中，芯片700可以包括多个独立的MRAM阵列704，在这种情况下，可以使用相同程序或使用不同程序来形成晶体管702的相应的多个阵列。
图8是在衬底701中形成处理核心750的至少一些部件之后的芯片700的简化顶视图，诸如处理核心750的ALU 752、存储器管理电路754和其他电路(例如，通信控制电路)756的一个或多个晶体管、电容器、电阻器等(未示出)。如所示的，存储器管理电路754包括一级高速缓存寻址电路758、二级高速缓存寻址电路760、三级高速缓存寻址电路762、主存储器寻址电路764、和二级存储器寻址电路766中的至少一些部件。如所示的，芯片700还包括芯片700的接口电路768的至少一些部件。在实施例的该制造阶段，MRAM阵列704不需要分区为独立的物理子阵列或逻辑阵列以实施各种片上MRAM。
图9是在接触件层712沉积或形成在源极区域706和漏极区域708上并且栅极绝缘层714沉积或形成在有源区域710上之后的芯片700的MRAM阵列704的晶体管702的实施例的截面图。通常在制造工艺的独立的多个动作过程中可以沉积或形成接触件层712和栅极绝缘层714。可以同时沉积或形成用于MRAM阵列704的所有晶体管702的接触件层712并且可以同时沉积或形成用于MRAM阵列704的所有晶体管702的栅极绝缘层714。在实施例的该制造阶段，MRAM阵列704不需要分段为独立的物理子阵列或逻辑阵列，以实施各种片上MRAM。
图10是在晶体管702上沉积或形成金属层716和磁性隧道结718以形成MRAM阵列704的单元703之后的芯片700的MRAM阵列704的晶体管702的实施例的截面图。如所示的，磁性隧道结718是反向连接的磁性隧道结并且包括自由层720、遂穿阻挡层722和固定层724。通常可以在制造工艺的多个独立动作中沉积或形成金属层716、自由层720、遂穿阻挡层722和固定层724，并且分别地同时沉积或形成MRAM阵列704的所有晶体管702的这些层。在实施例中，单个磁性层可以形成为提供MRAM阵列704的全部或部分单元703的固定层724。在实施例中，MRAM阵列704的单元703可以具有均匀的密度。在实施例的该制造阶段，MRAM阵列704不需要分区为实施各种片上MRAM的单元组、单元的物理子阵列或逻辑阵列。在一些实施例中，可以采用金属层和磁性隧道结的其他类型和配置。例如，可以采用正向连接磁性隧道结(参见图1)。
图11是在MRAM阵列704的单元703上沉积或形成位线726、感测线728和写入线730之后的芯片700的MRAM阵列704的单元703的实施例的截面图。可以分别地同时沉积或形成用于MRAM阵列704的所有单元703或单元703的子组的位线726、感测线728和写入线730。如图11所示，在位于衬底701的形成阵列704的层上的一层或多层770中形成部分存储器管理电路754，诸如与单元703相关联的寻址电路758。寻址电路758耦合至单元703的位线726、感测线728和写入线730。在实施例中，如在图12的描述中更详细地讨论的，MRAM阵列704的单元703的位线726、感测线728和写入线730中的一个或多个的配置将MRAM阵列704配置为多个片上MRAM。
图12是在芯片上700上沉积或形成存储器控制线(图11的位线726、感测线728和写入线730)以形成MRAM阵列704的芯片700的多个存储器之后的芯片700的实施例的简化顶视图。MRAM阵列704的单元703的一个或多个存储器控制线的配置将MRAM阵列704配置为多个片上MRAM。如所示的，第一组存储器控制线732将一级高速缓存寻址电路758耦合至与一级高速缓存存储器相对应的MRAM阵列704的第一区域734的第一组单元703；第二组存储器控制线736将二级高速缓存寻址电路760耦合至与二级高速缓存存储器相对应的MRAM阵列704的第二区域738的第二组单元703；第三组存储器控制线740将三级高速缓存寻址电路762耦合至与三级高速缓存存储器相对应的MRAM阵列704的第三区域742的第三组单元703；第四组存储器控制线747将主存储器寻址电路764耦合至与主存储器相对应的MRAM阵列704的第四区域746的第四组单元703；以及第五组存储器控制线748将二级储存寻址电路766耦合至与二级储存存储器相对应的MRAM阵列704的第五区域749的第三组单元703。存储器控制线用于控制和执行对多个存储器的读、写和操作操作。可以采用寻址电路、存储器控制线组和单元组和MRAM阵列704的区域以及多个片上MRAM阵列的其他配置。使用多个寻址电路和存储器控制线组可以有利于同时使用不同高速缓存级别、主存储器和二级存储器以及使用不同时钟和各种存储器。如以上所讨论的，寻址电路可以定位为接近MRAM阵列704的相应区域(例如，邻近、或定位或堆叠在其上)。寻址电路定位为接近相应区域有利于使用更短的控制线，从而有利于减少功耗、泄露和面积需求。一些实施例可以采用共用寻址电路。
在实施例中，一种装置包括集成电路芯片。至少一个处理核心集成在所述芯片中。至少一个磁阻式随机存取存储器(MRAM)电路集成在所述芯片中。所述至少一个MRAM电路包括多个MRAM单元。所述至少一个MRAM电路在操作中实施：至少一个高速缓存存储器；以及至少一个主存储器。
在实施例中，装置包括：集成在所述集成电路芯片中的至少一个存储器管理电路。
在实施例中，所述至少一个存储器管理电路的至少一部分定位在所述至少一个磁阻式随机存取存储器电路的至少部分上。
在实施例中，装置包括：多组存储器控制线，耦合在所述至少一个存储器管理电路和至少一个磁阻式随机存取存储器电路的多个磁阻式随机存取存储器单元的相应单元组之间。
在实施例中，所述至少一个磁阻式随机存取存储器电路在操作中实施至少一个二级储存存储器。
在实施例中，装置包括：芯片接口；以及片上总线系统，在操作中将所述至少一个处理核心、所述至少一个磁阻式随机存取存储器电路和所述芯片接口通信耦合在一起。
在实施例中，所述至少一个高速缓存存储器包括一级高速缓存、二级高速缓存和三级高速缓存。
在实施例中，所述至少一个高速缓存存储器包括指令高速缓存和数据高速缓存。
在实施例中，所述至少一个高速缓存存储器和所述至少一个主存储器具有相同的磁阻式随机存取存储器单元密度。
在实施例中，系统，包括集成电路芯片。一个或多个处理核心和磁阻式随机存取存储器(MRAM)电路集成在所述芯片中。所述MRAM电路包括组织为多个存储器的多个MRAM单元。所述多个存储器包括至少一个高速缓存存储器和至少一个主存储器。系统功能电路和系统总线。在操作中，系统总线将所述功能电路通信耦合至所述集成电路芯片。
在实施例中，所述集成电路芯片包括与所述多个磁阻式随机存取存储器相关联的寻址电路，其中，所述寻址电路定位在所述多个磁阻式随机存取存储器中的一个磁阻式随机存取存储器的一个或多个磁阻式随机存取存储器单元上。
在实施例中，所述至少一个高速缓存存储器包括一级高速缓存、二级高速缓存和三级高速缓存，以及由所述多个磁阻式随机存取存储器单元组织的所述多个磁阻式随机存取存储器包括二级储存存储器。
在实施例中，所述磁阻式随机存取存储器电路包括至少两种类型的磁阻式随机存取存储器单元。
在实施例中，系统包括：多组存储器控制线，集成在所述集成电路芯片中，每组存储器控制线耦合在所述处理核心和所述多个磁阻式随机存取存储器的相应存储器之间。
在实施例中，所述磁阻式随机存取存储器电路的所述多个磁阻式随机存取存储器单元具有均匀的单元密度。
在实施例中，制造集成电路的方法包括：在衬底中形成集成电路芯片的一个或多个处理核心和一个或多个MRAM单元阵列。所述一个或多个MRAM阵列组织为包括至少一个高速缓存存储器和至少一个主存储器的多个存储器。
在实施例中，形成所述一个或多个磁阻式随机存取存储器阵列包括同时形成多个磁阻式随机存取存储器阵列。
在实施例中，所述多个磁阻式随机存取存储器阵列包括具有相同的磁阻式随机存取存储器单元密度。
在实施例中，方法包括：在所述衬底中形成所述集成电路芯片的多组存储器控制线，第一组存储器控制线将所述一个或多个处理核心耦合至所述至少一个高速缓存存储器的磁阻式随机存取存储器单元并且第二组存储器控制线将所述一个或多个处理核心耦合至所述至少一个主存储器的磁阻式随机存取存储器单元。
在实施例中，方法包括在所述至少一个高速缓存存储器的磁阻式随机存取存储器单元上形成寻址电路，所述寻址电路耦合至所述第一组存储器控制线。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种存储器装置，包括：
集成电路芯片；
至少一个处理核心，集成在所述集成电路芯片中；以及
至少一个磁阻式随机存取存储器(MRAM)电路，集成在所述集成电路芯片中并通信耦合至所述至少一个处理核心，所述至少一个磁阻式随机存取存储器电路包括多个磁阻式随机存取存储器单元，其中，所述至少一个磁阻式随机存取存储器电路在操作中实施：
至少一个高速缓存存储器；以及
至少一个主存储器。
2.根据权利要求1所述的装置，包括：
集成在所述集成电路芯片中的至少一个存储器管理电路。
3.根据权利要求2所述的装置，其中，所述至少一个存储器管理电路的至少一部分定位在所述至少一个磁阻式随机存取存储器电路的至少部分上。
4.根据权利要求2所述的装置，包括：
多组存储器控制线，耦合在所述至少一个存储器管理电路和至少一个磁阻式随机存取存储器电路的多个磁阻式随机存取存储器单元的相应单元组之间。
5.根据权利要求1所述的装置，其中，所述至少一个磁阻式随机存取存储器电路在操作中实施至少一个二级储存存储器。
6.根据权利要求1所述的装置，包括：
芯片接口；以及
片上总线系统，在操作中将所述至少一个处理核心、所述至少一个磁阻式随机存取存储器电路和所述芯片接口通信耦合在一起。
7.根据权利要求1所述的装置，其中，所述至少一个高速缓存存储器包括一级高速缓存、二级高速缓存和三级高速缓存。
8.根据权利要求1所述的装置，其中，所述至少一个高速缓存存储器包括指令高速缓存和数据高速缓存。
9.一种存储器系统，包括：
集成电路芯片，所述集成电路芯片具有：
处理核心，集成在所述集成电路芯片中；以及
磁阻式随机存取存储器(MRAM)电路，集成在所述集成电路芯片中，所述磁阻式随机存取存储器电路包括多个磁阻式随机存取存储器单元，所述多个磁阻式随机存取存储器单元组织为包括至少一个高速缓存存储器和至少一个主存储器的多个磁阻式随机存取存储器；
功能电路；以及
系统总线，在操作中将所述功能电路通信耦合至所述集成电路芯片。
10.一种制造集成电路的方法，包括：
在衬底中形成集成电路芯片的一个或多个处理核心；以及
在所述衬底中形成所述集成电路芯片的一个或多个磁阻式随机存取存储器(MRAM)阵列，所述一个或多个磁阻式随机存取存储器阵列组织为包括至少一个高速缓存存储器和至少一个主存储器的多个存储器。
CN201910568567.1A 2018-06-28 2019-06-27 存储器装置和系统、集成电路的制造方法 Active CN110659224B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862691498P 2018-06-28 2018-06-28
US62/691,498 2018-06-28
US16/270,484 US11968843B2 (en) 2018-06-28 2019-02-07 Processing core and MRAM memory unit integrated on a single chip
US16/270,484 2019-02-07

Publications (2)

Publication Number Publication Date
CN110659224A true CN110659224A (zh) 2020-01-07
CN110659224B CN110659224B (zh) 2024-04-12

Family

ID=68886289

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910568567.1A Active CN110659224B (zh) 2018-06-28 2019-06-27 存储器装置和系统、集成电路的制造方法

Country Status (5)

Country Link
US (1) US11968843B2 (zh)
KR (1) KR102441206B1 (zh)
CN (1) CN110659224B (zh)
DE (1) DE102019116903A1 (zh)
TW (1) TWI748197B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113539318A (zh) * 2021-07-16 2021-10-22 南京后摩智能科技有限公司 基于磁性缓存的存内计算电路芯片和计算装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021140837A (ja) 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761898A (en) * 1971-03-05 1973-09-25 Raytheon Co Random access memory
US5765007A (en) * 1989-11-27 1998-06-09 Tandem Computers Incorporated Microinstruction sequencer having multiple control stores for loading different rank registers in parallel
US5796671A (en) * 1996-03-01 1998-08-18 Wahlstrom; Sven E. Dynamic random access memory
US5844856A (en) * 1996-06-19 1998-12-01 Cirrus Logic, Inc. Dual port memories and systems and methods using the same
US20130044538A1 (en) * 2011-08-16 2013-02-21 Hyung-Rok Oh Stacked mram device and memory system having the same
CN104871248A (zh) * 2012-12-20 2015-08-26 高通股份有限公司 集成mram高速缓存模块
US20170220487A1 (en) * 2016-02-02 2017-08-03 Yong-Won Jung System-on-chips and operation methods thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001273B1 (ko) 1991-04-30 1996-01-25 가부시키가이샤 도시바 단일칩 마이크로컴퓨터
TWI285893B (en) * 2004-11-12 2007-08-21 Ind Tech Res Inst Hybrid MRAM memory array architecture
US8386747B2 (en) 2009-06-11 2013-02-26 Freescale Semiconductor, Inc. Processor and method for dynamic and selective alteration of address translation
EP3451176B1 (en) 2011-09-30 2023-05-24 Intel Corporation Apparatus and method for implementing a multi-level memory hierarchy having different operating modes
US9196334B2 (en) * 2012-04-19 2015-11-24 Qualcomm Incorporated Hierarchical memory magnetoresistive random-access memory (MRAM) architecture
JP5591969B1 (ja) * 2013-03-27 2014-09-17 株式会社東芝 マルチコアプロセッサおよび制御方法
WO2015147868A1 (en) * 2014-03-28 2015-10-01 Empire Technology Development Llc Magnetoresistive random-access memory cache write management
US9437272B1 (en) 2015-03-11 2016-09-06 Qualcomm Incorporated Multi-bit spin torque transfer magnetoresistive random access memory with sub-arrays
CN105527889A (zh) 2015-12-08 2016-04-27 中电海康集团有限公司 一种采用stt-mram作为单一存储器的微控制器
JP2018049381A (ja) * 2016-09-20 2018-03-29 東芝メモリ株式会社 メモリ制御回路、メモリシステムおよびプロセッサシステム
US20190066746A1 (en) * 2017-08-28 2019-02-28 Qualcomm Incorporated VARYING ENERGY BARRIERS OF MAGNETIC TUNNEL JUNCTIONS (MTJs) IN DIFFERENT MAGNETO-RESISTIVE RANDOM ACCESS MEMORY (MRAM) ARRAYS IN A SEMICONDUCTOR DIE TO FACILITATE USE OF MRAM FOR DIFFERENT MEMORY APPLICATIONS

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761898A (en) * 1971-03-05 1973-09-25 Raytheon Co Random access memory
US5765007A (en) * 1989-11-27 1998-06-09 Tandem Computers Incorporated Microinstruction sequencer having multiple control stores for loading different rank registers in parallel
US5796671A (en) * 1996-03-01 1998-08-18 Wahlstrom; Sven E. Dynamic random access memory
US5844856A (en) * 1996-06-19 1998-12-01 Cirrus Logic, Inc. Dual port memories and systems and methods using the same
US20130044538A1 (en) * 2011-08-16 2013-02-21 Hyung-Rok Oh Stacked mram device and memory system having the same
KR20130019207A (ko) * 2011-08-16 2013-02-26 삼성전자주식회사 적층 자기 램 장치 및 이를 포함하는 메모리 시스템
CN104871248A (zh) * 2012-12-20 2015-08-26 高通股份有限公司 集成mram高速缓存模块
US20170220487A1 (en) * 2016-02-02 2017-08-03 Yong-Won Jung System-on-chips and operation methods thereof
KR20170092177A (ko) * 2016-02-02 2017-08-11 삼성전자주식회사 시스템 온 칩 및 그것의 동작 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王仁庆: "《计算机系统结构》", 北京航空航天大学出版社, pages: 170 - 172 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113539318A (zh) * 2021-07-16 2021-10-22 南京后摩智能科技有限公司 基于磁性缓存的存内计算电路芯片和计算装置
CN113539318B (zh) * 2021-07-16 2024-04-09 南京后摩智能科技有限公司 基于磁性缓存的存内计算电路芯片和计算装置

Also Published As

Publication number Publication date
KR20200002003A (ko) 2020-01-07
DE102019116903A1 (de) 2020-01-02
KR102441206B1 (ko) 2022-09-06
CN110659224B (zh) 2024-04-12
US11968843B2 (en) 2024-04-23
TWI748197B (zh) 2021-12-01
US20200006423A1 (en) 2020-01-02
TW202014907A (zh) 2020-04-16

Similar Documents

Publication Publication Date Title
JP2014511540A (ja) 構成可能なメモリアレイ
US7755926B2 (en) 3-D SRAM array to improve stability and performance
US20130187247A1 (en) Multi-bit magnetic tunnel junction memory and method of forming same
JP2004288311A (ja) 半導体記憶装置及びその制御方法
RU2681344C1 (ru) Полупроводниковое запоминающее устройство
TW201523603A (zh) 半導體儲存裝置
US7577041B2 (en) Semiconductor memory device and writing method thereof
US20180122443A1 (en) Apparatuses and methods involving accessing distributed sub-blocks of memory cells
KR20170033383A (ko) 자기장-지원 메모리 동작
CN110659224B (zh) 存储器装置和系统、集成电路的制造方法
JP6545853B1 (ja) 磁気デバイス
JP5439567B1 (ja) 半導体装置
KR100506060B1 (ko) 낸드형 자기저항 램
US20160267946A1 (en) Stack memory device and method for operating same
CN111462794B (zh) 一种mram存储器件及写状态检测方法
CN112863575A (zh) 具有磁性隧道结的非易失寄存器
US20200349985A1 (en) Page buffer and memory device including the same
CN110136760B (zh) Mram芯片
TW201246511A (en) Memory with off-chip controller
CN112837723A (zh) 错层式金属位线走线的磁性随机存储器存储阵列
CN112927737A (zh) 具使用磁性隧道结的非易失寄存器
CN105609130B (zh) 具有内容寻址功能的mram芯片及内容寻址方法
CN109873009B (zh) 一种使用接地哑元的mram芯片
CN111383691A (zh) 一种具有写状态检测单元的mram存储器件
CN214377681U (zh) 一种用于stt-mram中的写电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant