KR102441206B1 - 프로세싱 및 메모리 디바이스 및 시스템 - Google Patents

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Abstract

집적 회로 칩의 실시형태는 칩에 통합된 조합 프로세싱 코어 및 자기 저항 랜덤 액세스 메모리(MRAM) 회로를 포함한다. MRAM 회로는 복수의 MRAM 셀을 포함한다. MRAM 셀은 캐시 메모리, 주 메모리 또는 작업 메모리, 및 선택적 2차 스토리지 메모리를 포함하는 다수의 메모리로 구성된다. 캐시 메모리는 다중 캐시 레벨을 포함한다.

Description

프로세싱 및 메모리 디바이스 및 시스템{PROCESSING AND MEMORY DEVICE AND SYSTEM}
본 개시는, 통상적으로, 예를 들면, 셀 폰, 퍼스널 컴퓨팅 디바이스, 시계, 텔레비전, 등등과 같은 컴퓨팅 시스템 및 디바이스에 관한 것이다. 그러한 디바이스는 통상적으로 다양한 레벨의 캐시 메모리, 메인 작업 메모리, 및 보조 스토리지(secondary storage)와 같은 하나 이상의 메모리에 커플링되는 하나 이상의 프로세서를 포함한다.
프로세서는 통상적으로 집적 회로(integrated circuit) 상에서 구현되며, 하나 이상의 프로세싱 코어 및 하나 이상의 레벨 2 및 레벨 3 캐시 메모리를 포함할 수도 있다. 레벨 1, 레벨 2 및 레벨 3 캐시는 통상적으로 정적 랜덤 액세스 메모리(static random access memory; SRAM)를 사용하여 구현될 수도 있다. 레벨 1 캐시는 통상적으로 나노초 미만의 응답 시간을 가질 수도 있다. 레벨 2 및 레벨 3 캐시는 통상적으로 3 내지 10 나노초의 응답 시간을 가질 수도 있다.
프로세서는 통상적으로 버스 시스템을 통해 별개의 메인 메모리, 또는 작업 메모리에 커플링된다. 메인 메모리는 통상적으로 하나 이상의 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 칩 상에서 DRAM을 사용하여 구현될 수도 있다. DRAM은 통상적으로 10 내지 30 나노초의 응답 시간을 가질 수도 있다.
프로세서, 메인 메모리, 또는 둘 모두는 통상적으로 시스템 버스를 통해 별개의 보조(secondary) 또는 스토리지 메모리에 커플링된다. 스토리지 메모리는 예를 들면, 솔리드 스테이트 드라이브(solid state drive; SSD), 하드 디스크, 플래시 메모리, 등등, 또는 이들의 다양한 조합을 포함할 수도 있다.
본 개시의 양태는 하기의 상세한 설명이 첨부의 도면과 함께 판독될 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 몇몇 실시형태에 따른, 자기 저항 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 셀을 예시한다.
도 2는, 몇몇 실시형태에 따른, 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(spin-transfer-torque magnetoresistive random access memory; STT-MRAM) 셀을 예시한다.
도 3은, 몇몇 실시형태에 따른, 컴퓨팅 시스템의 기능 블록도를 예시한다.
도 4는, 몇몇 실시형태에 따른, 컴퓨팅 시스템의 기능 블록도를 예시한다.
도 5는, 몇몇 실시형태에 따른, 컴퓨팅 시스템의 기능 블록도를 예시한다.
도 6은, 몇몇 실시형태에 따른, 집적 회로를 제조하는 방법을 예시한다.
도 7 내지 도 12는, 몇몇 실시형태에 따른, 제조 프로세스의 다양한 단계 동안의 집적 회로의 상부 및 단면도를 예시한다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 또한 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 참조 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
도 1은 기판(120) 내에 형성되는 자기 저항 랜덤 액세스 메모리(MRAM) 셀(100)의 예시적인 실시형태의 단순화된 기능 블록도이다. MRAM 셀(100)은, 터널 장벽(106)에 의해 분리되는 고정된(fixed) 또는 고정된(pinned) 자기 층(magnetic layer)(102) 및 자유 자기 층(free magnetic layer)(104)을 포함한다. 고정된 자기 층(102), 자유 자기 층(104), 및 터널 장벽(106)은 자기 터널 접합부(magnetic tunnel junction)(108)를 형성한다. 고정된 자기 층(102)의 자기 상태는 고정되어 있다. 자유 자기 층(104)의 자기 상태는 데이터 비트를 저장하도록 변경된다.
예시되는 바와 같이, MRAM 셀(100)은, 비트 라인(110)에 그리고 제어 회로부(control circuitry)(112)에 커플링되는데, 제어 회로부(112)는 하나 이상의 트랜지스터(114)를 포함할 수도 있다. 트랜지스터(114)는, 예를 들면, 하나 이상의 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 트랜지스터를 포함할 수도 있다. 몇몇 실시형태는 트랜지스터를 포함하지 않을 수도 있다. 제어 회로부(112)는 워드 기록 라인(word write line)(116)에 그리고 워드 판독 라인(word read line)(118)에 커플링된다. 제어 회로부(112)는, 비트 라인(110), 워드 기록 라인(116) 및 워드 판독 라인(118) 상의 신호에 기초하여 MRAM 셀(100)로부터의 판독 및 MRAM 셀(100)로의 기록을 제어한다.
MRAM 셀(100)은 고정 층(pinned layer)(102)과 연관하여 자유 층(104)의 자계 정렬(magnetic field alignment)을 설정하는 것에 의해 프로그래밍된다. MRAM 셀(100)은, 자유 층(104) 및 고정 층(102)의 정렬이 평행한지 또는 반평행한지의 여부에 따라 터널 장벽(106)에 걸쳐 상이한 저항을 갖는다. 저항의 표시가 감지되어, MRAM 셀에 저장되어 있는 값(예를 들면, 0 또는 1)을 결정할 수 있다. 전압 또는 전류 센서 기술이 활용될 수도 있다. 예를 들면, 일정 전류가 MRAM 셀 및 기준 셀(도시되지 않음)에 공급될 수 있고, MRAM 셀(100) 및 기준 셀 양단의 전압이 비교되어 MRAM 셀(100)에 저장되어 있는 값을 결정할 수도 있다. MRAM 셀(100)의 저항은 일반적으로 높다.
MRAM은 본질적으로(intrinsically) 높은 저항 성능을 가지며, 고 저항 블록의 추가를 필요로 하지 않고도 고 저항 디바이스로서 설계될 수 있다. 비MRAM 메모리의 경우, 높은 저항 성능을 달성하기 위해, 디바이스에 고 저항 디바이스가 추가될 필요가 있을 수도 있는데, 이것은 소비 영역 외에도, 추가적인 프로세싱 단계를 초래할 수도 있다. 대조적으로, 다양한 메모리를 구현하는 MRAM은 별개의 저항 블록 없이 높은 저항 성능을 제공할 수도 있고, 단일의 MRAM 프로세싱 프로시져(이것은 다수의 프로세싱 단계를 수반할 수도 있음)를 사용하여 구현될 수도 있다. 별개의 칩 상에서 별개의 프로세싱 프로시져를 사용하는 별개의 메모리는 활용될 필요가 없다. 따라서, 집적된 MRAM 시스템은 더 간단한 프로세스와 더 적은 영역을 사용할 수도 있고, 더 낮은 생산 비용을 가질 수도 있으며, 칩 사이에서 더 적은 인터커넥션(interconnection)을 사용할 수도 있다.
도 2는, 기판(240) 내에 형성되는 반대 연결 자기 터널 접합부(reverse connection magnetic tunnel junction)(202)를 갖는 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM) 셀(200)의 예시적인 실시형태의 단순화된 기능 블록도이다. MRAM 셀(200)은, 터널 장벽(208)에 의해 분리되는 고정된(fixed) 또는 고정된(pinned) 자기 층(204) 및 자유 자기 층(free magnetic layer)(206)을 포함한다. 고정된 자기 층(204), 자유 자기 층(206) 및 터널 장벽(208)은 자기 터널 접합부(202)를 형성한다. 고정된 자기 층(204)의 자기 상태는 고정되어 있다. 자유 자기 층(206)의 자기 상태는 데이터 비트를 저장하도록 변경된다.
예시되는 바와 같이, MRAM 셀(200)은 비트 라인(210)에 그리고 제어 트랜지스터(212)에 커플링되는데, 제어 트랜지스터(212)는, 예시되는 바와 같이, 콘택 층(216) 및 금속 층(218)을 통해 자유 층(206)에 커플링되는 드레인 영역(214)을 포함한다. 트랜지스터(212)는 또한, 콘택 층(224)을 통해 감지 라인(222)에 커플링되는 소스 영역(220)을 포함한다. 트랜지스터(212)는, 게이트 절연 층(228)에 의해 기록 라인(230)으로부터 분리되는 활성 영역(226)을 구비한다. 트랜지스터(212)는, 예를 들면, 상보형 금속 산화물 반도체(CMOS) 트랜지스터를 포함할 수도 있다. MRAM 셀(200)로부터의 판독 및 MRAM 셀(200)로의 기록은, 비트 라인(210), 기록 라인(230) 및 감지 라인(222) 상의 신호에 기초하여 제어된다. MRAM 셀(200)은, 고정 층(204)과 연관하여 자유 층(206)의 자계 정렬을 설정하는 것에 의해 프로그래밍된다.
도 2의 MRAM 셀(200)의 실시형태는 예시되는 것보다 더 적은 컴포넌트를 가질 수도 있고, 예시되는 것보다 더 많은 컴포넌트를 가질 수도 있고, 예시된 컴포넌트를 결합 또는 분리할 수도 있으며, 예시된 컴포넌트를 재배열할 수도 있다. 예를 들면, 자기 터널 접합부(202)는, 몇몇 실시형태에서는, 반대 연결 자기 터널 접합부가 아닐 수도 있고, 다양한 라인은 상이한 구성을 가질 수도 있다.
MRAM(도 3의 MRAM(360) 참조)은, 도 1의 MRAM 셀(100) 또는 도 2의 MRAM 셀(200)과 같은 복수의 MRAM 셀을 포함한다. MRAM 셀의 다양한 조합을 비롯한, 다른 타입의 MRAM 셀이 MRAM에서 활용될 수도 있다. MRAM 셀은 SRAM처럼 빠르며, DRAM처럼 조밀하게 제조될 수 있고, 플래시 메모리처럼 불휘발성이며, 일반적으로 높은 저항 및 낮은 전력 소비를 갖는다. 예를 들면, 휘발성 DRAM에 의해 필요로 되는 리프레시는 상당한 양의 전력을 요구할 수도 있지만, MRAM은 리프레시를 필요로 하지 않는다. 또한, 플래시 메모리에 기록하는 것은, 일반적으로, MRAM에 기록하는 것보다 많은 전력을 필요로 한다.
도 3은, 한 실시형태에 따른, 기판(390)에 형성되는 집적된 조합 프로세서 및 메모리 칩(integrated combination processor and memory chip)(302)을 포함하는 시스템(300)의 기능 블록도이다. 집적 회로 칩(integrated circuit chip)(302)은, 예시되는 바와 같이, ALU(314) 및 메모리 관리 회로(memory management circuit; MMU)(324)를 포함하는 프로세싱 코어(304), 및 칩(302) 안으로 집적되는 MRAM 회로 또는 회로들(360)을 포함한다. 프로세싱 코어(304)는, 하나 이상의 플립플롭, 하나 이상의 스캔 체인(scan chain), 하나 이상의 레지스터, 등등과 같은 다양한 컴포넌트를 포함할 수도 있는데, 이들은 예시의 용이성을 위해 도 3에서 생략된다.
MRAM(360)은, 레벨 1 캐시(322), 레벨 2 캐시(306), 레벨 3 캐시(308), 메인 메모리(330), 및 보조 스토리지(340)로 편제되는(organized) 복수의 MRAM 셀(예를 들면, 도 1의 MRAM 셀(100) 또는 도 2의 MRAM 셀(200) 참조)을 포함한다. MRAM은 논리적 또는 물리적 메모리, 또는 이들의 다양한 조합으로 편제될 수도 있다. 임의의 적절한 타입의 MRAM 셀(예를 들면, STT-MRAM, 열 지원 스위칭(thermal-assisted switching) MRAM, 등등)뿐만 아니라, 이들의 다양한 조합이 활용될 수도 있다. 예를 들면, 레벨 1 캐시(322), 레벨 2 캐시(306) 및 레벨 3 캐시(308)는 하나의 타입의 MRAM을 사용하여 구현될 수도 있고, 메인 메모리(330) 및 보조 스토리지(340)는 상이한 타입의 MRAM을 사용하여 구현될 수도 있다. 프로세싱 코어(304), MRAM(360) 및 인터페이스(370)는 칩(302) 상의 내부 버스 시스템(372)에 의해 함께 통신 가능하게 커플링된다.
시스템(300)은, 칩(302)을 시스템(300)의 하나 이상의 기능 회로(382, 384)(예를 들면, 유저 인터페이스, 통신 회로, 전력 공급부, 등등)에 통신 가능하게 커플링하는 시스템 버스(380)를 포함한다.
하나 이상의 프로세싱 코어(304)는, 동작에서, 시스템(300)의 동작을 제어하기 위한, 예컨대 유저 입력에 응답하여 시스템(300)의 유저에게 기능성(functionality)을 제공하기 위한 하나 이상의 신호를 생성한다. 그러한 기능성은, 예를 들면, 메모리로부터 검색되는(retrieved) 명령어를 실행하는 프로세싱 코어(304)에 의해 제공될 수도 있다. 프로세싱 코어(304)의 메모리 관리 회로부(324)는, 동작에서, 내부 버스(372)를 통한 MRAM(360)의 레벨 1 캐시(322), 레벨 2 캐시(306), 레벨 3 캐시(308), 메인 메모리(330) 및 보조 스토리지(340)로부터의, 그리고 하나 이상의 인터페이스(370)를 통한 칩(302) 외부에 있는 하나 이상의 메모리로부터의 데이터 및 명령어의 저장 및 검색을 제어할 수도 있다. 메모리 관리 회로부(324)는 복수의 주소 지정 회로(addressing circuit)를 포함할 수도 있는데, 이것은 상이한 캐시 레벨(322, 306, 308), 메인 메모리(330) 및 보조 스토리지(340)의 동시적 사용을 용이하게 할 수도 있다.
메모리 관리 루틴(예를 들면, 캐시 제어 루틴)은, 레벨 1 캐시(322), 레벨 2 캐시(306), 레벨 3 캐시(308), 메인 메모리(330) 및 보조 스토리지(340) 사이의 데이터 및 명령어의 전송을 제어하기 위해 활용될 수도 있다.
도 3의 시스템(300)의 실시형태는 예시되는 것보다 더 적은 컴포넌트를 가질 수도 있고, 예시되는 것보다 더 많은 컴포넌트를 가질 수도 있고, 예시된 컴포넌트를 결합 또는 분리할 수도 있으며, 예시된 컴포넌트를 재배열할 수도 있다. 예를 들면, MMU(324)는 다수의 MMU(324)(예를 들면, 레벨 1, 레벨 2 및 레벨 3 캐시를 제어하기 위한 제1 MMU(324), 메인 메모리(330)를 제어하기 위한 제2 MMU(324), 및 보조 스토리지(340)를 제어하기 위한 제3 MMU(324))로 분할될 수도 있다. 다른 예에서, MMU(324)는 프로세싱 코어(304) 대신 MRAM 회로(360)의 일부일 수도 있다. 다른 예에서, MRAM 회로(360)는 복수의 MRAM 회로(360)를 포함할 수도 있다. 다른 예에서, 보조 스토리지(340)는 칩(302) 외부의 메모리를 사용하여 구현될 수도 있다.
다른 접근법과 비교하여, MRAM은 DRAM보다 더 빠르며, SRAM보다 밀도가 더 높고, 불휘발성이며(리프레싱을 필요로 하지 않음), 높은 저항을 갖는다. 또한, MRAM에 기록하는 것은 플래시에 기록하는 것보다 더 적은 전력을 필요로 한다. 따라서, SRAM, 오프 칩 DRAM 및 오프 칩 보조 스토리지를 사용하는 대신 프로세싱 코어의 집적 회로 칩에 집적되는 온 칩 MRAM 회로를 사용하는 것은, 메인 메모리 및 보조 스토리지의 속도를 증가시키는 것, 캐시의 영역을 감소시키는 것, DRAM의 리프레싱 및 플래시에 대한 기록과 연관되는 추가적인 전력 소비의 방지를 용이하게 하고, 동시에, 시스템 아키텍쳐에 대해 필요로 되는 칩의 수를 감소시키는 것에 의해 시스템을 단순화한다. 온 칩 MRAM 회로의 사용은, 칩(302)의 외부에 있고 시스템(300)에 대한 공격에서 더 쉽게 액세스되는 시스템 버스(372)를 사용하지 않고도 데이터 및 명령어가 보조 스토리지(340)와 프로세싱 코어(304) 사이에서 이동될 수 있기 때문에, 시스템 보안성을 또한 증가시킨다.
온 칩 MRAM과 함께 조합 프로세서를 사용하는 것의 다른 이점은, 시스템 메모리 아키텍쳐에서의 증가된 유연성이다. 모두가 빠른 응답 시간 및 낮은 전력 소비를 제공하는 별개의 논리적 또는 물리적 메모리로 쉽게 편제될 수 있는 온 칩 MRAM 회로, 또는 온 칩 MRAM 회로들의 사용은, 다수의 상이한 방식으로 메모리를 편제하는 것을 용이하게 한다. 그러한 유연성은, 프로세서 칩 외부의 보조 스토리지 및 DRAM을 사용하는 종래의 접근법을 통해 구현하기에는 복잡할 수도 있다. 대안적인 시스템 아키텍쳐의 예가 도 4 및 도 5에서 예시되어 있다.
도 4는, 한 실시형태에 따른, 기판(490)에 형성되는 집적된 조합 프로세서 및 메모리 칩(402)을 포함하는 시스템(400)의 기능 블록도이다. 집적 회로 칩(402)은, 예시되는 바와 같이, ALU(414) 및 메모리 관리 회로 또는 MMU(424)를 포함하는 프로세싱 코어(404), 및 칩(402) 안으로 집적되는 하나 이상의 MRAM 회로(460)를 포함한다. 프로세싱 코어(404)는, 하나 이상의 플립플롭, 하나 이상의 스캔 체인, 하나 이상의 레지스터, 등등과 같은 다양한 컴포넌트를 포함할 수도 있는데, 이들은 예시의 용이성을 위해 도 4에서 생략된다.
복수의 MRAM 셀(예를 들면, 도 1의 MRAM 셀(100) 또는 도 2의 STT-MRAM 셀(200) 참조)을 포함하는 MRAM 회로(460)는, 레벨 1 캐시(422), 레벨 2 캐시(406), 메인 메모리(430), 및 보조 스토리지(440)로 편제된다. 도 3과 비교하여, 레벨 3 캐시는 생략된다. 메인 메모리에 대해 종래에 사용된 DRAM의 속도와 비교하여, MRAM의 증가된 속도는 캐시 편제를 단순화하는 것을 용이하게 하고, 시스템 성능에 유의미하게 영향을 끼치지 않으면서, 예를 들면, 레벨 3 캐시를 생략을 허용할 수도 있다.
몇몇 실시형태는 캐시 메모리 편제를 더 단순화할 수도 있다. 대안적으로, 몇몇 실시형태에서, 추가적인 캐시 레벨이 도입될 수도 있다. 상기의 도 3의 논의에서 언급되는 바와 같이, 임의의 적절한 타입의 MRAM 셀(예를 들면, 스핀 전달 토크 MRAM, 열 지원 스위칭 MRAM, 등등)뿐만 아니라, 이들의 다양한 조합이 MRAM 회로에서 활용될 수도 있다. 프로세싱 코어(404), MRAM(460) 및 인터페이스(470)는 칩(402) 상의 내부 버스 시스템(472)에 의해 함께 통신 가능하게 커플링된다.
시스템(400)은 칩(402)을 시스템(400)의 하나 이상의 기능 회로(482, 484)(예를 들면, 유저 인터페이스, 통신 회로, 전력 공급부, 등등)에 통신 가능하게 커플링하는 시스템 버스(480)를 포함한다.
도 5는, 한 실시형태에 따른, 기판(503)에 형성되는 집적된 조합 프로세서 및 메모리 칩(502)을 포함하는 시스템(500)의 기능 블록도이다. 집적 회로 칩(502)은, 예시되는 바와 같이 ALU(514), 및 메모리 관리 회로 또는 MMU(524)를 포함하는 하나 이상의 프로세싱 코어(504), 및 MRAM 회로(560)를 포함한다. 하나 이상의 프로세싱 코어(504) 및 MRAM 회로(560)는 칩(502) 안으로 집적된다. 프로세싱 코어(504)는, 하나 이상의 플립플롭, 하나 이상의 스캔 체인, 하나 이상의 레지스터, 등등과 같은 다양한 컴포넌트를 포함할 수도 있는데, 이들은 예시의 용이성을 위해 도 5에서 생략된다.
도 3과 비교하면, MRAM 회로(560)는 명령어를 위한 그리고 데이터를 위한 별개의 메모리로 편제된다. 예시되는 바와 같이, 복수의 MRAM 셀(도 2의 MRAM 셀(200) 참조)을 포함하는 MRAM 회로(560)는, 예시되는 바와 같이 레벨 1 명령어 캐시(522), 레벨 2 명령어 캐시(506), 및 레벨 3 명령어 캐시(508)를 포함하는 명령어 캐시(550), 명령어 메인 메모리(530), 및 명령어 보조 스토리지(540)로 편제되는 명령어 메모리를 포함한다.
MRAM 회로(560)는 또한, 예시되는 바와 같이 레벨 1 데이터 캐시(622), 레벨 2 데이터 캐시(606), 및 레벨 3 데이터 캐시(608)를 포함하는 데이터 캐시(590), 데이터 메인 메모리(630), 및 데이터 보조 스토리지(640)로 편제되는 데이터 메모리를 포함한다.
프로세싱 코어(504), MRAM 회로(560) 및 인터페이스(570)는 칩(502) 상의 내부 버스 시스템(572)에 의해 함께 통신 가능하게 커플링된다. 시스템(500)은, 칩(502)을 시스템(500)의 하나 이상의 기능 회로(582, 584)(예를 들면, 유저 인터페이스, 통신 회로, 전력 공급부, 등등)에 통신 가능하게 커플링하는 시스템 버스(580)를 포함한다.
도 4의 시스템(400)의 실시형태 및 도 5의 시스템(500)의 실시형태는 예시되는 것보다 더 적은 컴포넌트를 가질 수도 있고, 예시되는 것보다 더 많은 컴포넌트를 가질 수도 있고, 예시된 컴포넌트를 결합 또는 분리할 수도 있으며, 예시된 컴포넌트를 재배열할 수도 있다.
상기에서 언급되는 바와 같이, MRAM은 DRAM보다 더 빠르며, SRAM보다 밀도가 더 높고, 불휘발성이며(리프레싱을 필요로 하지 않음), 일반적으로 높은 저항 및 낮은 전력 요건을 갖는다. 따라서, SRAM, 오프 칩 DRAM 및 오프 칩 보조 스토리지를 사용하는 대신, MRAM 회로부 온 칩을 프로세싱 코어의 결합하는 실시형태는, 메인 메모리 및 보조 스토리지의 속도를 증가시키는 것, 캐시의 영역을 감소시키는 것, DRAM의 리프레싱과 연관되는 추가적인 전력 소비의 방지를 용이하게 하고, 동시에, 시스템 아키텍쳐에 대해 필요로 되는 칩의 수를 감소시키는 것에 의해 시스템의 단순화를 용이하게 한다. 다양한 메모리를 칩 상에 구현하기 위해 집적된 MRAM 메모리 기술을 사용하는 것은, MRAM과 연관되는 컴포넌트 또는 그 영역을, MRAM 메모리의 연관 셀에 근접하게(예를 들면, 연관 셀에 인접하게 또는 연관 셀에 적층되게) 위치 결정하는 것을 용이하게 한다. 이것은 누설 및 인터커넥트 손실을 통한 전력 소비를 감소시키는 것뿐만 아니라, 칩 면적을 감소시키는 것 및 복잡한 패키징을 방지하는 것을 용이하게 할 수도 있다. 조합 프로세싱 코어 및 온 칩 MRAM의 다른 이점은, 시스템 아키텍쳐에서의 증가된 유연성 및 향상된 시스템 보안성을 포함한다.
다른 접근법과 비교하여, 캐시 메모리(예를 들면, 도 5의 명령어 캐시(506, 508, 522) 및 데이터 캐시(606, 608, 622)), 메인 메모리(예를 들면, 도 5의 명령어 메인 메모리(530) 및 데이터 메인 메모리(630)) 및 스토리지 메모리(예를 들면, 명령어 보조 스토리지(540) 및 데이터 보조 스토리지(640))는 한 실시형태에서 동시에 형성될 수도 있다. 캐시, 메인 메모리 및 스토리지 메모리는 개별적으로 패키지화될 필요가 없다. 한 실시형태에서, 다양한 메모리가 모두 동일한 타입의 MRAM으로부터 형성될 수도 있기 때문에, 캐시 메모리, 메인 메모리 및 스토리지 메모리의 메모리 셀의 밀도는 실질적으로 동일할 수도 있다. 한 실시형태에서, 다양한 메모리가 물리적으로 별개일 필요는 없으며, 칩의 단일의 MRAM 메모리 영역은 상이한 논리적 메모리로 편제될 수도 있다.
도 6은, 몇몇 실시형태에 따른, 웨이퍼의 기판에 집적된 조합 프로세서 및 메모리 집적 회로 칩(integrated combination processor and memory integrated circuit chip)을 제조하는 방법(600)의 한 실시형태를 예시한다. 방법(600)은, 예를 들면, 도 3의 조합 프로세서 및 메모리 집적 회로 칩(302), 도 4의 조합 프로세서 및 메모리 집적 회로 칩(402), 도 5의 조합 프로세서 및 메모리 집적 회로 칩(502), 등등과 같은 복수의 조합 프로세서 및 메모리 집적 회로 칩을 웨이퍼의 기판에 형성하기 위해 사용될 수도 있다.
방법(600)은 650에서 시작하여 652로 진행한다. 652에서, 웨이퍼가 검사되고, 방법(600)은 654로 진행한다. 654에서, 프로세스는 웨이퍼가 검사를 통과했는지의 여부를 결정한다. 654에서 웨이퍼가 검사를 통과했다는 것이 결정되지 않는 경우, 방법(600)은 654에서 656으로 진행하는데, 여기서 웨이퍼는 폐기된다. 몇몇 실시형태에서, 방법은 다른 웨이퍼를 검사하기 위해 656에서 652로 진행할 수도 있다. 654에서 웨이퍼가 검사를 통과하였다는 것이 결정되는 경우, 방법(600)은 654로부터 658로 진행한다.
658에서, 웨이퍼 상에 형성될 각각의 칩에 대해, MRAM 셀의 하나 이상의 어레이의 트랜지스터가 기판에 형성된다. 예를 들면, 웨이퍼 상에 형성될 각각의 칩에 대해, 도 1의 MRAM 셀(100)의 트랜지스터(114)의 어레이가 형성될 수도 있고, 웨이퍼 상에 형성될 각각의 칩에 대해, 도 2의 MRAM 셀(200)의 트랜지스터(212)의 어레이가 형성될 수도 있고, 등등일 수도 있고, 이들의 다양한 조합일 수도 있다. 하나보다 더 많은 MRAM 어레이가 각각의 칩에 대해 형성되는 경우, 어레이는 상이한 밀도를 가질 수도 있다. 한 실시형태에서, 웨이퍼의 MRAM 어레이의 메모리 셀의 트랜지스터 모두를 형성하기 위해(그러므로 웨이퍼의 조합 프로세서 및 메모리 집적 회로 칩의 메모리 레벨의 모두의 트랜지스터를 형성하기 위해) 단일의 프로세스(이것은 다수의 프로세싱 동작을 수반할 수도 있음)가 활용될 수도 있다. 다수의 프로세싱 동작은, 퇴적, 에칭, 세정, 등등을 포함할 수도 있다. 방법(600)은 658에서 660으로 진행한다.
660에서, 웨이퍼 상에 형성될 각각의 칩에 대해, 프로세싱 코어, ALU, 메모리 관리 유닛(들), 인터페이스, 등등(예를 들면, 트랜지스터, 커패시터, 저항기, 등등)의 컴포넌트와 같은 다른 컴포넌트가 기판에 형성된다. 한 실시형태에서, 메모리 관리 유닛의 컴포넌트(예를 들면, 도 12의 메모리 관리 회로부(754) 참조)는, 메모리 관리 유닛의 컴포넌트와 연관되는 MRAM 셀에 근접하게 형성될 수도 있다. 예를 들면, MRAM 어레이의 일부(도 12의 MRAM 어레이(704)의 제1 영역(734) 참조)에 의해 구현되는 제1 캐시 메모리와 연관되는 주소 지정 회로부(도 12의 C1 주소 지정 회로부(758) 참조)의 컴포넌트는 MRAM 어레이의 일부의 MRAM 셀 바로 옆에 또는 근접하게 형성될 수도 있다. 한 실시형태에서, 컴포넌트는 적층될 수도 있다. 예를 들면, 주소 지정 회로부의 컴포넌트는 MRAM 어레이의 연관 부분의 트랜지스터 상에 적층 또는 위치될 수도 있다. 방법(600)은 660으로부터 662로 진행한다.
662에서, 각각의 칩의 MRAM 어레이의 자기 터널 접합부가 웨이퍼 상에 형성된다. 예를 들면, 웨이퍼 상에 형성될 각각의 칩에 대해, 도 1의 MRAM 셀(100)의 자기 터널 접합부(108)의 어레이가 형성될 수도 있고, 웨이퍼 상에 형성될 각각의 칩에 대해, 도 2의 MRAM 셀(200)의 자기 터널 접합부(202)의 어레이가 형성될 수도 있고, 등등일 수도 있고, 이들의 다양한 조합일 수도 있다. 하나보다 더 많은 MRAM 어레이가 각각의 칩에 대해 형성되는 경우, 어레이는 상이한 자기 터널 접합부 및 상이한 타입의 자기 터널 접합부를 구비할 수도 있다. 한 실시형태에서, 웨이퍼의 MRAM 어레이의 메모리 셀의 자기 터널 접합부 모두를 형성하기 위해(그러므로 웨이퍼의 조합 프로세서 및 메모리 집적 회로 칩의 메모리 레벨의 모두의 자기 터널 접합부를 형성하기 위해) 단일의 프로세스(이것은 다수의 프로세싱 동작을 수반할 수도 있음)가 활용될 수도 있다. 다수의 프로세싱 동작은, 퇴적, 에칭, 세정, 등등을 포함할 수도 있다. 한 실시형태에서, MRAM 어레이의 또는 다수의 어레이의 MRAM 셀 모두에 대한 고정된(fixed) 또는 고정된(pinned) 층(예를 들면, 도 2의 고정 층(204) 참조)은, 기판에 형성되는 단일의 자기 모듈을 사용하여 제공될 수도 있다. 방법(600)은 662에서 664로 진행한다.
664에서, 라인(예를 들면, 도 1의 MRAM 회로(100)의 비트 라인(110), 워드 기록 라인(116) 및 워드 판독 라인(118); 도 2의 MRAM 회로(200)의 비트 라인(210), 감지 라인(222) 및 기록 라인(230); 등등)뿐만 아니라, 어레이의 MRAM 셀의 금속 및 연결 층이 형성된다. 어레이의 MRAM 셀의 라인의 연결을 구성하는 것에 의해, 칩의 MRAM 셀의 어레이는 별개의 주소 지정 가능 메모리로(예를 들면, 도 3을 참조하여, 상이한 캐시 레벨(322,306,308), 메인 메모리(330) 및 보조 스토리지(340)로) 편제될 수도 있다. 상기의 도 3의 논의에서 언급되는 바와 같이, 메모리 관리 회로부(예를 들면, 도 3의 메모리 관리 회로부(324))는, 상이한 캐시 레벨, 메인 메모리 및 보조 스토리지의 동시적 사용을 용이하게 할 수도 있는 복수의 주소 지정 가능 및 판독 회로를 포함할 수도 있다. 캐시 레벨, 메인 메모리 및 보조 스토리지를 구현하기 위해 조합 프로세서 및 메모리 집적 회로 칩에서 MRAM을 사용하는 것은, 다양한 메모리를 구현하기 위해 상이한 타입의 메모리가 사용되는 경우에 필요로 되는 다양한 캐시 레벨, 메인 메모리 및 보조 스토리지를 형성하기 위한 별개의 프로세스를 사용할 필요성을 방지하는 것을 용이하게 할 뿐만 아니라, 프로세서 및 다양한 타입의 다양한 메모리를 구현하기 위해 별개의 칩 및 디바이스가 사용되는 경우에 필요로 되는 칩과 디바이스 사이의 인터커넥션을 방지하는 것을 용이하게 한다. 방법(600)은 664에서 666으로 진행한다.
666에서, 웨이퍼에 대해 범프 및 패키징 프로세싱이 수행되고, 웨이퍼는 복수의 조합 프로세서 및 메모리 집적 회로 칩 단위로 분리된다. 방법(600)은 666으로부터 668로 진행하는데, 여기서, 방법(600)은 종료될 수도 있다.
도 6의 방법(600)의 실시형태는, 예시되는 것보다 더 많은 동작을 포함할 수도 있고, 예시되는 것보다 더 적은 동작을 포함할 수도 있고, 예시된 동작을 다수의 동작으로 분리할 수도 있고, 예시된 동작을 더 적은 동작으로 결합할 수도 있으며, 예시된 동작을 다양한 순서로 수행할 수도 있는데, 다양한 순서는 예시된 동작을 병렬로 수행하는 것을 포함할 수도 있다. 예를 들면, 동작(658)의 각각의 칩에 대해 MRAM 셀의 어레이의 트랜지스터의 형성은, 동작(660)의 칩의 다른 회로부의 트랜지스터(예를 들면, 각각의 칩의 프로세싱 코어의 트랜지스터)의 형성과 병렬로 발생할 수도 있다. 다른 예에서, 동작(664)의 MRAM 셀의 콘택 및 금속 층의 형성은, 동작(662)의 자기 터널 접합부의 형성 이전에 수행될 수도 있다. 다른 예에서, 동작(664)의 MRAM 셀의 라인의 형성은, 동작(662)의 자기 터널 접합부의 형성 이전 및 이후 둘 모두에서 수행될 수도 있다.
도 7 내지 도 12는, 집적 회로 칩(700)의 제조의 다양한 단계 동안 웨이퍼의 기판 내에 형성되는 집적된 조합 프로세서 및 메모리 집적 회로 칩(700)의 실시형태를 예시한다.
도 7은, MRAM 어레이(704)의 각각의 메모리 셀의 트랜지스터의 어레이(702)가 칩(700)의 기판(701)에 형성된 이후의 칩(700)의 단순화된 상면도이다. 예를 들면, 도 1의 MRAM 셀(100)의 트랜지스터(114) 어레이가 형성될 수도 있고, 도 2의 MRAM 셀(200)의 트랜지스터(212) 어레이가 형성될 수도 있고, 등등일 수도 있다. 예시되는 바와 같이, MRAM 셀의 어레이(704)의 트랜지스터(702)는 균일한 밀도를 갖는다. 예시되는 바와 같이, 도 7은 MRAM 어레이(704)의 트랜지스터(702)의 실시형태의 확대된(blown-up) 단면도를 포함한다. 트랜지스터(702)는 소스 영역(706), 드레인 영역(708) 및 활성 영역(710)을 포함한다. 한 실시형태의 제조의 이 단계에서, MRAM 어레이(704)는 별개의 물리적 서브어레이 또는 논리 어레이로 분할될 필요가 없고, MRAM 어레이(704)의 트랜지스터(702)의 각각을 형성하기 위해, 동일한 프로시져(예를 들면, 층 퇴적, 에칭, 세정, 등등과 같은 동일한 프로세싱 동작)가 활용될 수도 있다. 몇몇 실시형태에서, 칩(700)은 복수의 별개의 MRAM 어레이(704)를 포함할 수도 있는데, 이 경우, 트랜지스터(702)의 대응하는 복수의 어레이는, 동일하는 프로시져 또는 상이한 프로시져 중 어느 하나를 사용하여 형성될 수도 있다.
도 8은, 프로세싱 코어(750)의 ALU(752), 메모리 관리 회로부(754) 및 다른 회로부(예를 들면, 통신 제어 회로부)(756)의 하나 이상의 트랜지스터, 커패시터, 저항기, 등등(도시되지 않음)과 같은, 프로세싱 코어(750)의 적어도 몇몇 컴포넌트가 기판(701)에 형성된 이후의 칩(700)의 단순화된 상면도이다. 예시되는 바와 같이, 메모리 관리 회로부(754)는, 캐시 레벨 1 주소 지정 회로부(758), 캐시 레벨 2 주소 지정 회로부(760), 캐시 레벨 3 주소 지정 회로부(762), 메인 메모리 주소 지정 회로부(764), 및 보조 메모리 주소 지정 회로부(766) 중 적어도 몇몇 컴포넌트를 포함한다. 예시되는 바와 같이, 칩(700)은 또한 칩(700)의 인터페이스 회로부(768)의 적어도 몇몇 컴포넌트를 포함한다. 한 실시형태의 제조의 이 단계에서, MRAM 어레이(704)는 다양한 온 칩 MRAM 메모리를 구현하기 위해 별개의 물리적 서브어레이 또는 논리 어레이로 분할될 필요가 없다.
도 9는, 콘택 층(712)이 소스 영역(706) 및 드레인 영역(708) 상에 퇴적 또는 형성되고, 게이트 절연 층(714)이 활성 영역(710) 상에 퇴적 또는 형성된 이후의 칩(700)의 MRAM 어레이(704)의 트랜지스터(702)의 실시형태의 단면도이다. 콘택 층(712) 및 게이트 절연 층(714)은 통상적으로 제조 프로세스의 별개의 동작에서 퇴적 또는 형성될 수도 있다. 콘택 층(712)의 퇴적 또는 형성은 MRAM 어레이(704)의 트랜지스터(702) 모두에 대해 동시적으로 발생할 수도 있고, 게이트 절연 층(714)의 퇴적 또는 형성은 MRAM 어레이(704)의 트랜지스터(702)의 모두에 대해 동시적으로 발생할 수도 있다. 한 실시형태의 제조의 이 단계에서, MRAM 어레이(704)는 다양한 온 칩 MRAM 메모리를 구현하기 위해 별개의 물리적 서브어레이 또는 논리 어레이로 분할될 필요가 없다.
도 10은, 금속 층(716) 및 자기 터널 접합부(718)가 트랜지스터(702) 상에 퇴적 또는 형성되어, MRAM 어레이(704)의 셀(703)을 형성한 이후의 칩(700)의 MRAM 어레이(704)의 트랜지스터(702)의 실시형태의 단면도이다. 자기 터널 접합부(718)는 예시되는 바와 같이 반대 연결 자기 터널 접합부이고 자유 층(720), 터널 장벽 층(722) 및 고정 층(724)을 포함한다. 금속 층(716), 자유 층(720), 터널 장벽(722) 및 고정 층(724)은 통상적으로 제조 프로세스의 별개의 동작에서 퇴적 또는 형성될 수도 있고, MRAM 어레이(704)의 트랜지스터(702) 모두에 대해, 각각, 동시적으로 퇴적 또는 형성될 수도 있다. 한 실시형태에서, MRAM 어레이(704)의 셀(703) 전부 또는 일부의 고정 층(724)을 제공하기 위해 단일의 자기 층이 형성될 수도 있다. MRAM 어레이(704)의 셀(703)은 한 실시형태에서 균일한 밀도를 가질 수도 있다. 한 실시형태의 제조의 이 단계에서, MRAM 어레이(704)는 다양한 온 칩 MRAM 메모리를 구현하기 위해 셀의 별개의 세트, 물리적 서브어레이 또는 논리 어레이로 분할될 필요가 없다. 몇몇 실시형태에서는, 다른 타입 및 구성의 금속 층 및 자기 터널 접합부가 활용될 수도 있다. 예를 들면, 순방향 연결 자기 터널 접합부(도 1 참조)가 활용될 수도 있다.
도 11은, MRAM 어레이(704)의 셀(703) 상에 비트 라인(726), 감지 라인(728) 및 기록 라인(730)이 퇴적 또는 형성된 이후의 칩(700)의 MRAM 어레이(704)의 셀(703)의 실시형태의 단면도이다. 비트 라인(726), 감지 라인(728) 및 기록 라인(730)은, 각각, MRAM 어레이(704)의 셀(703)의 전체 또는 서브세트에 대해 동시적으로 퇴적 또는 형성될 수도 있다. 도 11에서 예시되는 바와 같이, 셀(703)과 연관되는 주소 지정 회로부(758)와 같은 메모리 관리 회로부(754)의 부분은, 어레이(704)를 형성하는 층 상에 위치되는 기판(701)의 하나 이상의 층(770)에 형성된다. 주소 지정 회로부(758)는 셀(703)의 비트 라인(726), 감지 라인(728) 및 기록 라인(730)에 커플링된다. 한 실시형태에서, MRAM 어레이(704)의 셀(703)의 비트 라인(726), 감지 라인(728) 및 기록 라인(730) 중 하나 이상의 구성은, 도 12의 설명에서 더 상세하게 논의되는 바와 같이, MRAM 어레이(704)를 복수의 온 칩 MRAM 메모리로 구성한다.
도 12는, 메모리 제어 라인(예를 들면, 도 11의 비트 라인(726), 감지 라인(728) 및 기록 라인(730))이 칩(700) 상에 퇴적 또는 형성되어, MRAM 어레이(704) 내에 칩(700)의 복수의 메모리를 형성한 이후의 칩(700)의 실시형태의 단순화된 상면도이다. MRAM 어레이(704)의 셀(703)의 메모리 제어 라인 중 하나 이상의 구성은 MRAM 어레이(704)를 복수의 온 칩 MRAM 메모리로 구성한다. 예시되는 바와 같이, 메모리 제어 라인의 제1 세트(732)는 캐시 레벨 1 주소 지정 회로부(758)를 레벨 1 캐시 메모리에 대응하는 MRAM 어레이(704)의 제1 영역(734)의 셀(703)의 제1 세트에 커플링되고, 메모리 제어 라인의 제2 세트(736)는 캐시 레벨 2 주소 지정 회로부(760)를 레벨 2 캐시 메모리에 대응하는 MRAM 어레이(704)의 제2 영역(738)의 셀(703)의 제2 세트에 커플링되고, 메모리 제어 라인의 제3 세트(740)는 캐시 레벨 3 주소 지정 회로부(762)를 레벨 3 캐시 메모리에 대응하는 MRAM 어레이(704)의 제3 영역(742)의 셀(703)의 제3 세트에 커플링되고, 메모리 제어 라인의 제4 세트(744)는 메인 메모리 주소 지정 회로부(764)를 메인 메모리에 대응하는 MRAM 어레이(704)의 제4 영역(746)의 셀(703)의 제4 세트에 커플링되고, 메모리 제어 라인의 제5 세트(748)는 보조 스토리지 주소 지정 회로부(766)를 보조 스토리지 메모리에 대응하는 MRAM 어레이(704)의 제5 영역(749)의 셀(703)의 제5 세트에 커플링된다. 메모리 제어 라인은 복수의 메모리에 대한 판독, 기록 및 소거 동작을 제어 및 수행하기 위해 사용된다. 주소 지정 회로부, 메모리 제어 라인의 세트 및 MRAM 어레이(704)의 셀 및 영역의 세트뿐만 아니라, 다수의 온 칩 MRAM 어레이의 다른 구성이 활용될 수도 있다. 복수의 주소 지정 회로 및 메모리 제어 라인의 세트의 사용은, 상이한 캐시 레벨, 메인 메모리 및 보조 스토리지의 동시적 사용뿐만 아니라 다양한 메모리와의 상이한 클록의 사용을 용이하게 할 수도 있다. 상기에서 논의되는 바와 같이, 주소 지정 회로는 MRAM 어레이(704)의 대응하는 영역에 매우 근접하게 배치될 수도 있다(예를 들면, 인접하게 배치될 수도 있거나 또는 상에 배치 또는 적층될 수도 있다). 주소 지정 회로를 대응하는 영역에 근접하게 배치하는 것은, 더 짧은 제어 라인을 사용하는 것을 용이하게 하고, 이것은 전력 소비, 누설 및 면적 요건을 감소시키는 것을 촉진할 수도 있다. 몇몇 실시형태는 공통 주소 지정 회로부를 활용할 수도 있다.
한 실시형태에서, 디바이스는 집적 회로 칩을 포함한다. 적어도 하나의 프로세싱 코어 및 적어도 하나의 자기 저항 랜덤 액세스 메모리(MRAM) 회로가 칩 안으로 집적된다. 적어도 하나의 MRAM 회로는 복수의 MRAM 셀을 포함한다. 동작에서, 적어도 하나의 MRAM 회로는 적어도 하나의 캐시 메모리 및 적어도 하나의 메인 메모리를 구현한다.
한 실시형태에서, 시스템은 집적 회로 칩을 포함한다. 하나 이상의 프로세싱 코어 및 자기 저항 랜덤 액세스 메모리(MRAM) 회로부가 칩 안으로 집적된다. MRAM 회로부는 복수의 메모리로 편제되는 복수의 MRAM 셀을 포함한다. 메모리는 적어도 하나의 캐시 메모리 및 적어도 하나의 메인 메모리를 포함한다. 시스템은 기능 회로 및 시스템 버스를 포함한다. 시스템 버스는, 동작에서, 기능 회로를 집적 회로 칩에 통신 가능하게 커플링한다.
한 실시형태에서, 집적 회로를 제조하는 방법은, 집적 회로 칩의 하나 이상의 프로세싱 코어 및 하나 이상의 MRAM 셀 어레이를 기판 내에 형성하는 것을 포함한다. 하나 이상의 MRAM 어레이는 적어도 하나의 캐시 메모리 및 적어도 하나의 메인 메모리를 포함하는 복수의 메모리로 편제된다.
1) 본 개시의 실시형태에 따른 디바이스는, 집적 회로 칩; 상기 칩 안으로 집적되는 적어도 하나의 프로세싱 코어; 및 상기 칩 안으로 집적되며 상기 적어도 하나의 프로세싱 코어에 통신 가능하게 커플링되는 적어도 하나의 자기 저항 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 회로 - 상기 적어도 하나의 MRAM 회로는 복수의 MRAM 셀을 포함함 - 를 포함하고, 상기 적어도 하나의 MRAM 회로는, 동작에서, 적어도 하나의 캐시 메모리; 및 적어도 하나의 메인 메모리를 구현한다.
2) 본 개시의 실시형태에 따른 디바이스는, 상기 칩 안으로 집적되는 적어도 하나의 메모리 관리 회로(memory management circuit; MMU)를 포함한다.
3) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 적어도 하나의 MMU의 적어도 일부분은 상기 적어도 하나의 MRAM 회로의 적어도 일부분 상에 위치된다.
4) 본 개시의 실시형태에 따른 디바이스는, 상기 적어도 하나의 MMU와, 상기 적어도 하나의 MRAM 회로의 상기 복수의 MRAM 셀 중의 개별 셀 세트 사이에서 커플링되는 메모리 제어 라인의 복수의 세트를 포함한다.
5) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 적어도 하나의 MRAM 회로는, 동작에서, 적어도 하나의 보조 스토리지 메모리(secondary storage memory)를 구현한다.
6) 본 개시의 실시형태에 따른 디바이스는, 칩 인터페이스; 및 동작에서, 상기 적어도 하나의 프로세싱 코어, 상기 적어도 하나의 MRAM 회로 및 상기 인터페이스를 통신 가능하게 함께 커플링하는 온 칩 버스 시스템(on-chip bus system)을 포함한다.
7) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 적어도 하나의 캐시 메모리는 레벨 1 캐시, 레벨 2 캐시, 및 레벨 3 캐시를 포함한다.
8) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 적어도 하나의 캐시 메모리는 명령어 캐시 및 데이터 캐시를 포함한다.
9) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 적어도 하나의 캐시 메모리 및 상기 적어도 하나의 메인 메모리는 동일한 MRAM 셀 밀도를 갖는다.
10) 본 개시의 다른 실시형태에 따른 시스템은, 집적 회로 칩 - 상기 집적 회로 칩은, 상기 칩 안으로 집적되는 프로세싱 코어; 및 상기 칩 안으로 집적되는 자기 저항 랜덤 액세스 메모리(MRAM) 회로부를 구비하고, 상기 MRAM 회로부는, 복수의 MRAM 메모리로 편제되는(organized) 복수의 MRAM 셀을 포함하고 적어도 하나의 캐시 메모리 및 적어도 하나의 메인 메모리를 포함함 - ; 기능 회로; 및 동작에서, 상기 기능 회로를 상기 집적 회로 칩에 통신 가능하게 커플링하는 시스템 버스를 포함한다.
11) 본 개시의 다른 실시형태에 따른 시스템에 있어서, 상기 집적 회로 칩은 상기 복수의 MRAM 메모리 중 하나의 MRAM 메모리와 연관되는 주소 지정 회로부(addressing circuitry)를 포함하고, 상기 주소 지정 회로부는 상기 복수의 MRAM 메모리 중 상기 하나의 MRAM 메모리의 하나 이상의 MRAM 셀 상에 위치된다.
12) 본 개시의 다른 실시형태에 따른 시스템에 있어서, 상기 적어도 하나의 캐시 메모리는 레벨 1 캐시, 레벨 2 캐시, 및 레벨 3 캐시를 포함하고, 상기 복수의 MRAM 셀이 편제되는 상기 복수의 메모리는 보조 스토리지 메모리를 포함한다.
13) 본 개시의 다른 실시형태에 따른 시스템에 있어서, 상기 MRAM 회로부는 적어도 두 가지 타입의 MRAM 셀을 포함한다.
14) 본 개시의 다른 실시형태에 따른 시스템은, 상기 칩 안으로 집적되는 메모리 제어 라인의 복수의 세트를 포함하고, 메모리 제어 라인의 각각의 세트는 상기 프로세싱 코어와 상기 복수의 MRAM 메모리의 각각의 메모리 사이에서 커플링된다.
15) 본 개시의 다른 실시형태에 따른 시스템에 있어서, 상기 MRAM 회로부의 상기 복수의 MRAM 셀은 균일한 셀 밀도를 갖는다.
16) 본 개시의 또 다른 실시형태에 따른 집적 회로를 제조하는 방법은, 기판에, 집적 회로 칩의 하나 이상의 프로세싱 코어를 형성하는 단계; 및 상기 기판에, 상기 집적 회로 칩의 하나 이상의 자기 저항 랜덤 액세스 메모리(MRAM) 어레이를 형성하는 단계를 포함하고, 상기 하나 이상의 MRAM 어레이는 적어도 하나의 캐시 메모리 및 적어도 하나의 메인 메모리를 포함하는 복수의 메모리로 편제된다.
17) 본 개시의 또 다른 실시형태에 따른 집적 회로를 제조하는 방법에 있어서, 상기 하나 이상의 MRAM 어레이를 형성하는 단계는 복수의 MRAM 어레이를 동시에 형성하는 단계를 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 집적 회로를 제조하는 방법에 있어서, 상기 복수의 MRAM 어레이는 동일한 MRAM 셀 밀도를 갖는다.
19) 본 개시의 또 다른 실시형태에 따른 집적 회로를 제조하는 방법은, 상기 칩의 메모리 제어 라인의 복수의 세트를 상기 기판에 형성하는 단계를 포함하고, 상기 메모리 제어 라인의 제1 세트는 상기 하나 이상의 프로세싱 코어를 상기 적어도 하나의 캐시 메모리의 MRAM 셀에 커플링하고, 상기 메모리 제어 라인의 제2 세트는 상기 하나 이상의 프로세싱 코어를 상기 적어도 하나의 메인 메모리의 MRAM 셀에 커플링한다.
20) 본 개시의 또 다른 실시형태에 따른 집적 회로를 제조하는 방법은, 상기 적어도 하나의 캐시 메모리의 MRAM 셀 상에 주소 지정 회로부를 형성하는 단계를 포함하고, 상기 주소 지정 회로부는 상기 메모리 제어 라인의 제1 세트에 커플링된다.
전술한 내용은 설명은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러 가지 실시형태의 피쳐를 개설한다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 수정을 가할 수도 있다는 것을 인식해야 한다.

Claims (20)

  1. 디바이스로서,
    집적 회로 칩을 포함하고, 상기 집적 회로 칩은,
    상기 칩 안으로 집적되는 적어도 하나의 프로세싱 코어;
    상기 칩 안으로 집적되며 상기 적어도 하나의 프로세싱 코어에 통신 가능하게 커플링되는 적어도 하나의 자기 저항 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 회로 - 상기 적어도 하나의 MRAM 회로는 복수의 MRAM 셀을 포함하고, 상기 적어도 하나의 MRAM 회로는, 동작에서,
    상기 복수의 MRAM 셀의 제1 영역을 통한 적어도 하나의 캐시 메모리; 및
    상기 복수의 MRAM 셀의 제2 영역을 통한 적어도 하나의 메인 메모리를 구현함 - ;
    상기 복수의 MRAM 셀의 제1 영역에 근접하게 위치되고 메모리 제어 라인의 제1 세트를 통해 상기 복수의 MRAM 셀의 제1 영역에 커플링되는 제1 주소 지정 회로; 및
    상기 복수의 MRAM 셀의 제2 영역에 근접하게 위치되고 메모리 제어 라인의 제2 세트를 통해 상기 복수의 MRAM 셀의 제2 영역에 커플링되는 제2 주소 지정 회로를 포함하고,
    상기 복수의 MRAM 셀 중의 MRAM 셀은 고정 층, 자유 층, 및 상기 고정 층과 상기 자유 층 사이의 터널 장벽 층을 포함하고, 상기 자유 층은 금속 층을 통해 제어 트랜지스터의 제1 소스 또는 드레인 단자(first source or drain terminal)에 커플링되고, 상기 고정 층은 비트 라인에 커플링되고,
    상기 제어 트랜지스터의 제2 소스 또는 드레인 단자는 감지 라인에 커플링되고, 상기 제어 트랜지스터의 게이트는 기록 라인에 커플링되는, 디바이스.
  2. 제1항에 있어서,
    상기 칩 안으로 집적되는 적어도 하나의 메모리 관리 회로(memory management circuit; MMU)를 포함하는, 디바이스.
  3. 제2항에 있어서,
    상기 적어도 하나의 MMU의 적어도 일부분은 상기 적어도 하나의 MRAM 회로의 적어도 일부분 상에 위치되는 것인, 디바이스.
  4. 제2항에 있어서,
    상기 적어도 하나의 MMU와, 상기 적어도 하나의 MRAM 회로의 상기 복수의 MRAM 셀 중의 개별 셀 세트 사이에서 커플링되는 메모리 제어 라인의 복수의 세트를 포함하는, 디바이스.
  5. 제1항에 있어서,
    상기 적어도 하나의 MRAM 회로는, 동작에서, 적어도 하나의 보조 스토리지 메모리(secondary storage memory)를 구현하는 것인, 디바이스.
  6. 제1항에 있어서,
    칩 인터페이스; 및
    동작에서, 상기 적어도 하나의 프로세싱 코어, 상기 적어도 하나의 MRAM 회로 및 상기 인터페이스를 통신 가능하게 함께 커플링하는 온 칩 버스 시스템(on-chip bus system)
    을 포함하는, 디바이스.
  7. 제1항에 있어서,
    상기 적어도 하나의 캐시 메모리는 명령어 캐시 및 데이터 캐시를 포함하는 것인, 디바이스.
  8. 제1항에 있어서,
    상기 적어도 하나의 캐시 메모리 및 상기 적어도 하나의 메인 메모리는 동일한 MRAM 셀 밀도를 갖는 것인, 디바이스.
  9. 시스템으로서,
    집적 회로 칩 - 상기 집적 회로 칩은,
    상기 칩 안으로 집적되는 프로세싱 코어;
    상기 칩 안으로 집적되는 자기 저항 랜덤 액세스 메모리(MRAM) 회로부 - 상기 MRAM 회로부는, 적어도 하나의 캐시 메모리 및 적어도 하나의 메인 메모리를 포함하는, 복수의 MRAM 메모리로 편제되는(organized) 복수의 MRAM 셀을 포함함 - ;
    상기 복수의 MRAM 셀의 제1 영역에 근접하게 위치되고 메모리 제어 라인의 제1 세트를 통해 상기 복수의 MRAM 셀의 제1 영역에 커플링되는 제1 주소 지정 회로; 및
    상기 복수의 MRAM 셀의 제2 영역에 근접하게 위치되고 메모리 제어 라인의 제2 세트를 통해 상기 복수의 MRAM 셀의 제2 영역에 커플링되는 제2 주소 지정 회로를 포함함 - ;
    기능 회로; 및
    동작에서, 상기 기능 회로를 상기 집적 회로 칩에 통신 가능하게 커플링하는 시스템 버스를 포함하고,
    상기 복수의 MRAM 셀 중의 MRAM 셀은 고정 층, 자유 층, 및 상기 고정 층과 상기 자유 층 사이의 터널 장벽 층을 포함하고, 상기 자유 층은 금속 층을 통해 제어 트랜지스터의 제1 소스 또는 드레인 단자에 커플링되고, 상기 고정 층은 비트 라인에 커플링되고,
    상기 제어 트랜지스터의 제2 소스 또는 드레인 단자는 감지 라인에 커플링되고, 상기 제어 트랜지스터의 게이트는 기록 라인에 커플링되는, 시스템.
  10. 집적 회로를 제조하는 방법으로서,
    기판에, 집적 회로 칩의 하나 이상의 프로세싱 코어를 형성하는 단계;
    상기 기판에, 상기 집적 회로 칩의 하나 이상의 자기 저항 랜덤 액세스 메모리(MRAM) 어레이를 형성하는 단계 - 상기 하나 이상의 MRAM 어레이는 적어도 하나의 캐시 메모리 및 적어도 하나의 메인 메모리를 포함하는 복수의 메모리로 편제됨 - ;
    상기 하나 이상의 MRAM 어레이의 제1 영역에 근접하게 위치되고 메모리 제어 라인의 제1 세트를 통해 상기 하나 이상의 MRAM 어레이의 제1 영역에 커플링되는 제1 주소 지정 회로를 형성하는 단계 - 상기 하나 이상의 MRAM 어레이의 제1 영역은 상기 적어도 하나의 캐시 메모리를 구현함 - ; 및
    상기 하나 이상의 MRAM 어레이의 제2 영역에 근접하게 위치되고 메모리 제어 라인의 제2 세트를 통해 상기 하나 이상의 MRAM 어레이의 제2 영역에 커플링되는 제2 주소 지정 회로를 형성하는 단계 - 상기 하나 이상의 MRAM 어레이의 제2 영역은 상기 적어도 하나의 메인 메모리를 구현함 - 를 포함하고,
    상기 하나 이상의 MRAM 어레이의 MRAM 셀은 고정 층, 자유 층, 및 상기 고정 층과 상기 자유 층 사이의 터널 장벽 층을 포함하고, 상기 자유 층은 금속 층을 통해 제어 트랜지스터의 제1 소스 또는 드레인 단자에 커플링되고, 상기 고정 층은 비트 라인에 커플링되고,
    상기 제어 트랜지스터의 제2 소스 또는 드레인 단자는 감지 라인에 커플링되고, 상기 제어 트랜지스터의 게이트는 기록 라인에 커플링되는, 집적 회로를 제조하는 방법.
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