CN112837723A - 错层式金属位线走线的磁性随机存储器存储阵列 - Google Patents

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Abstract

一种错层式金属位线(BL)走线的磁性随机存储器(MRAM)存储阵列，磁性随机存储器阵列内的每列磁性隧道结(MTJ)的一端连接同一根位线，其特征在于，任意相邻两根位线(BL)的金属层走线分别错层，任意相邻两根位线(BL)的金属层走线由不同金属层所形成。利用相邻位线(BL)间的错层金属层化设计来减小相邻位线(BL)间的寄生耦合电容，从而降低了正在读、写操作的位线对相邻位线产生影响，保证了内部存储单元保存数据的准确性。

Description

错层式金属位线走线的磁性随机存储器存储阵列
技术领域
本发明涉及磁性随机存储器领域，特别涉及一种基于错层式金属位线(BL)走线以减小相邻并行走线间寄生电容的磁性随机存储器存储阵列设计。
背景技术
近年来，采用磁性隧道结(Magnetic Tunnel Junction,MTJ)的磁性随机存储器(Magnetic Radom Access Memory，MRAM)被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性自由层(Free Layer，FL)，磁性自由层可以改变磁化方向以记录不同的数据；位于中间的绝缘隧道势垒层(Tunnel Barrier Layer，TBL)；磁性参考层(Reference Layer，RL)位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻组件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。在具有垂直各向异性(Perpendicular Magnetic Anisotropy，PMA)的磁性隧道结(MTJ)中，作为存储信息的自由层，在垂直方向拥有两个磁化方向，即：向上和向下，分别对应二进制中的“0”和“1”或“1”和“0”。
磁性随机存储器(MRAM)作为一种非易失性存储器应用于电子设备的集成电路中，并提供数据存储功能，其中数据通过编程作为MRAM位单元的一部分的的磁性隧道结(MTJ)来存储。磁性随机存储器(MRAM)的优点在于，即使在断电状态下，磁性隧道结(MTJ)的位单元仍可以正常保持所存储的信息，这是因为，数据作为磁性组件存储在磁性隧道结(MTJ)中。
读取MRAM的过程就是对MTJ的电阻进行测量。使用比较新的STT-MRAM技术，写MRAM也比较简单：使用比读更强的电流穿过MTJ进行写操作。一个自下而上的电流把可变磁化层置成与固定层平行的方向，自上而下的电路把它置成反平行的方向。
图1为最基本的磁性随机存储器存储单元的示意图。最基本的磁性随机存储器(MRAM)单元，由一个磁性隧道结(MTJ)10和一个开关晶体管20组成。开关晶体管20的栅极(Gate)连接到芯片的字线(Word Line，WL)负责接通或切断这个开关晶体管20，磁性隧道结(MTJ)10和开关晶体管20串接在芯片的位线(Bit Line，BL)上，读写操作在位线(Bit Line，BL)上进行。开关晶体管20的源极(Source)接在芯片的源极线(Source Line，SL)上。
随着半导体工艺发展进入深纳米节点，金属线之间的间距越来越小，导致相邻金属层的侧壁之间的电容越来越大，从而导致相邻信号线产生耦合，对于芯片中的一些有高精度的电路会产生较大的影响。于磁性随机存储器(MRAM)存储阵列而言，相邻的BL间距变小，从而导致BL之间的耦合电容变大，相邻之间BL金属层侧壁的相互耦合效应也会随之变大。例如在CN107258016A专利中，所用技术为，通过堆叠金属层来减少源极线(SL)和位线(BL)上的寄生电阻，但通过采用堆叠金属层的方式，也导致大大增加了相邻位线(BL)间的寄生电容，从而导致在读写操作时，可能会引起非读写线路的误读写动作，这种影响对存储器而言，往往是致命的。
又例如在CN106796983B专利中，用以减小该逻辑组件的寄生电容的低K值的第二IMD层(IMD1、IMD3)形成在该共享集成层、该顶部盖层之上的顶层、或者该顶部盖层和该底部盖层之间的中间层中的任一者中。空气间隙可以形成在一个或多个IMD层中以进一步减小电容。所用技术为，通过利用低K的金属间介质层，来减小寄生电容，引入了新材料和工艺变化，对工艺流程有相当高的要求。
请再参阅图2，图2为磁性随机存储器的位线间产生耦合电容的示意图。以相邻的二个磁性隧道结11与磁性隧道结12为说明例，随着半导体制造工艺节点被不断缩小，金属层之间的间距逐渐缩小，之间的产生的耦合电容已成为电路设计中不可忽视的问题，通过地址译码选择需要进行读写操作的存储单元的磁性隧道结11，在对磁性隧道结11进行写读操作前，会将所有的位线BL和源极线SL置为0，然后再需要进行读写操作的磁性隧道结)11上的位线BL1和源极线SL1之间加电压，假设对位线BL1置高电位，当位线BL1从低电位变到高电位的过程中，由于位线BL1与BL2间产生寄生的耦合电容30的存在，导致位线BL2会被拉高，由于磁性隧道结11与12的开关管共享同一字线WL，开关晶体管21与22同时打开，磁性隧道结12之间产生压差，这个压差在满足一定条件时，会改变磁性隧道结12里所保存的数据。存储数据的失真对磁性随机存储器(MRAM)影响是致命，所以减小相邻两位线BL之间的耦合电容是非常重要的。
发明内容
为了解决现有技术的问题，本发明提供了一种减小相邻金属位线间寄生电容的磁性随机存储器阵列，利用相邻位线(BL)间的错层金属层化设计来减小相邻位线(BL)间的寄生耦合电容，从而降低了正在读、写操作的位线对相邻位线产生影响，保证了内部存储单元保存数据的准确性。且本发明工艺流程不需要引入了新材料和工艺变化，本发明对工艺流程没有任何多余要求。
本申请的目的及解决其技术问题，是采用以下技术方案来实现的。一种基于错层式金属位线(BL)走线以减小相邻并行走线间寄生电容的磁性随机存储器存储阵列，所述磁性随机存储器阵列内的每个基本单元包括，开关晶体管，磁性隧道结(MTJ)，字线连接，源极线连接和位线连接，在存储阵列中每一列的磁性隧道结(MTJ)的一端连接同一根位线，其特征在于，存储阵列中任意相邻两根位线(BL)的金属层，其中一根位线采用较低层金属层走线时，另一根则利用金属层和过孔连接方式实现高层金属层走线，任意相邻两根位线(BL)的金属层走线由不同金属层所形成。
在本申请的实施例中，所述相邻两根位线(BL)的金属层走线，当其中一根位线采用第n层金属层走线时，另一根位线采用第n-k层或者第n+k层金属层走线，其中的k大于等于1。所述相邻两根位线(BL)的错层走线可以通过错开一层来实现，也可以通过错开多层金属层来实现。
在本申请的实施例中，所述较低层金属走线可以选用磁性隧道结(MTJ)上的任意一层。所述任意相邻两根的位线平行布置，并且在存储器阵列内保持长度相同。所述存储器阵列中所有位线的方向保持一致，并且方向不受开关晶体管的方向限制。
在本申请的实施例中，当所述磁性隧道结的制造区在第n层金属层时，当所述磁性隧道结的制造区在第n层金属层时，相邻两根位线(BL)的金属层走线，当奇数根位线采用第n+1层金属层走线时，偶数根位线采用第n+m层金属层走线，其中n大于等于2，m大于等于2。当偶数根位线采用第n+1层金属层走线时，奇数根位线采用第n+m层金属层走线，其中n大于等于2，m大于等于2。
本发明提供了基于错层式金属位线(BL)走线以减小相邻并行走线间寄生电容的磁性随机存储器(MRAM)存储阵列，磁性随机存储器阵列内的每列磁性隧道结(MTJ)的一端连接同一根位线，其特征在于，任意相邻两根位线(BL)的金属层走线分别错层，任意相邻两根位线(BL)的金属层走线由不同金属层所形成。利用相邻位线(BL)间的错层金属层化设计来减小相邻位线(BL)间的寄生耦合电容，从而降低了正在读、写操作的位线对相邻位线产生影响，保证了内部存储单元保存数据的准确性。且本发明工艺流程不需要引入了新材料和工艺变化，与已知技术相比而言，本发明对工艺流程没有任何多余要求。
附图说明
图1为最基本的磁性随机存储器存储单元的示意图。
图2为磁性随机存储器的位线间产生耦合电容的示意图。
图3为磁性随机存储器阵列的金属层走线示意图。
图4为磁性随机存储器阵列的金属层走线立体示意图。
图5为习知与本发明的位线金属层的耦合电容的示意图。
符号说明
10、11、12、100︰磁性隧道结，20、21、22、200︰开关晶体管，30︰耦合电容，BL、BL1、BL2、BL3、BL4︰位线，WL︰字线，SL、SL1、SL2、SL3、SL4︰源极线，M1、M2、M3、M4、M5︰金属层。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
如前述图2所述，随着半导体制造工艺节点被不断缩小，金属层之间的间距逐渐缩小，之间的产生的耦合电容已成为电路设计中不可忽视的问题。电容计算公式为：C＝εS/(4πkd)，其中ε是一个常数，S为电容极板的正对面积，d为电容极板的距离，k则是静电力常数，在内部设计中，为减小耦合电容的容值，可以通过减少相邻位线BL的侧面的正对面积，也可以增大相邻位线BL的间距来实现，但由于保持线宽不变增大相邻金属线的间距需要拉开存储单元的间距，从而导致存储密度的增加，因此改变相邻金属层的侧面正对面积可以有效减少耦合电容的容值。
为了解决前述问题，本发明提出了一种基于错层式金属位线(BL)走线以减小相邻并行走线间寄生电容的磁性随机存储器存储阵列，所述磁性随机存储器阵列内的每个基本单元包括，开关晶体管，磁性隧道结(MTJ)，字线连接，源极线连接和位线连接，在存储阵列中每一列的磁性隧道结(MTJ)的一端连接同一根位线，其特征在于，存储阵列中任意相邻两根位线(BL)的金属层，其中一根位线采用较低层金属层走线，另一根则利用金属层和过孔连接方式实现高层金属层走线，任意相邻两根位线(BL)的金属层走线由不同金属层所形成。
其中，所述存储器阵列内包含至少两组磁性随机存储器基本单元，每个磁性随机存储器基本单元包括至少一个开关晶体管和至少一个磁性隧道结(MTJ)
其中，所述相邻两根位线(BL)的金属层走线，当其中一根位线采用第n层金属层走线时，另一根位线采用第n-k层或者第n+k层金属层走线，其中的k大于等于1。
例如︰当所述磁性隧道结的制造区在第n层金属层时，相邻两根位线(BL)的金属层走线，当奇数根位线采用第n+1层金属层走线时，偶数根位线采用第n+m层金属层走线，其中n大于等于2，m大于等于2。或，当所述磁性隧道结的制造区在第n层金属层时，相邻两根位线(BL)的金属层走线，当偶数根位线采用第n+1层金属层走线时，奇数根位线采用第n+m层金属层走线，其中n大于等于2，m大于等于2。
其中，当所述磁性隧道结的制造区在第n层金属层时，相邻两根位线(BL)的金属层走线，当奇数根位线采用第n+1层金属层走线时，偶数根位线采用第n+2层金属层走线；当奇数根位线选择较高金属层次第n+2层金属层走线时，偶数根位线采用第n+1层金属层走线，其中n≧2。
本发明的实施应用例中，如图3为磁性随机存储器阵列的金属层走线示意图，图4为磁性随机存储器阵列的金属层走线立体示意图。磁性随机存储器(MRAM)数组中每一个磁性隧道结(MTJ)100和一个开关晶体管200组成。开关晶体管200的栅极(Gate)连接到芯片的字线WL负责接通或切断这个开关晶体管200，磁性隧道结100和开关晶体管200串接在芯片的位线BL上，读写操作在位线BL上进行。开关晶体管200的源极(Source)接在芯片的源极线SL上。所述任意相邻两根的位线BL平行布置，并且在存储器阵列内保持长度相同。所述存储器阵列中所有位线BL的方向保持一致，并且方向不受开关晶体管200的方向限制。
图3中以五层金属走线为说明例，分别是金属层M1～M5。实际应用上金属层依整体所需会有所不同。图4所示的相邻两根位线(BL)中的其中一根，采用金属层和过孔连接方式形成的连接柱，实现高层金属层走线。其中连接柱可以是如已知技术，透过行成通孔结构来实现(如CN106796983B专利中所揭露)。
实施例图示中源极线SL(SL1、SL2、SL3、SL4)均由金属层M2连接形成，金属层M3金属线的空间用于制造磁性隧道结100，相邻的位线BL1和位线BL3由金属层M4(第4层金属走线)连接，位线BL2和位线BL4由金属层M5(第5层金属走线)连接。此连接方法与结构仅为示例，磁性隧道结100的制造所在的具体金属化层次适用且不局限于此示例，应用上所述相邻两根位线(BL)的错层走线可以通过错开一层来实现，也可以通过错开多层金属层来实现。
以第n层的金属线为磁性隧道结100制造区为例，此处的n大于等于2。以此类推，第n+m层便成为位线BL1和位线BL3的金属走线连接，第n+m层便成为位线BL2和位线BL4的金属走线连接，其中n大于等于2，m大于等于2。也就是说，如果半导体制造工艺可用的金属化层次共10层，那n可用的金属层次范围在2到8，第n+m层可用金属层次范围在3到10。相同道理，所述源极线SL亦可以是磁性隧道结100占用的金属化层次的下面的任何一个金属走线层次。
由于位线BL在磁性隧道结100的上方，所用金属层较高，较高的金属层其厚度一般较厚，位线BL直接产生的寄生电容也会越大。如上图5为习知与本发明的位线金属层的耦合电容的示意图。本发明将原本由金属层M4的位线(BL1)走线，换成了相邻的位线间，一根保持金属层M4的金属层次(BL1)，另外一根跳转成金属层M5的金属层次为连线(BL2)(如图3及图4所示)。由此，原本存在于金属层M4侧边的相对面积，于位线BL1与BL2间产生寄生的耦合电容30，因为错层跳线而被减小了，从而减小了两个相邻位线之间的电容。如上图5，可以看出于金属层M4做为位线BL1与相邻金属层M4间产生寄生的耦合电容300的变化，本专利利用相邻位线BL间的错层金属层化设计来减小相邻位线BL间的寄生耦合电容，从而降低了正在读、写操作的位线对相邻位线产生影响，保证了内部存储单元保存数据的准确性。
本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。
以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (9)

1.一种错层式金属位线走线的磁性随机存储器存储阵列，所述磁性随机存储器阵列内的每个基本单元包括，开关晶体管，磁性隧道结，字线连接，源极线连接和位线连接，在存储阵列中每一列的磁性隧道结的一端连接同一根位线，其特征在于，
存储阵列中任意相邻两根位线的金属层，其中一根位线采用较低层金属层走线时，另一根则利用金属层和过孔连接方式实现高层金属层走线，任意相邻两根位线的金属层走线由不同金属层所形成。
2.根据权利要求1所述的磁性随机存储器存储阵列，其特征在于，所述相邻两根位线的金属层走线，当其中一根位线采用第n层金属层走线时，另一根位线采用第n-k层或者第n+k层金属层走线，其中的k大于等于1。
3.根据权利要求1所述的磁性随机存储器存储阵列，其特征在于，所述较低层金属走线可以选用磁性隧道结上的任意一层。
4.根据权利要求1所述的磁性随机存储器存储阵列，其特征在于，所述任意相邻两根的位线平行布置，并且在存储器阵列内保持长度相同。
5.根据权利要求1所述的磁性随机存储器存储阵列，其特征在于，所述存储器阵列中所有位线的方向保持一致，并且方向不受开关晶体管的方向限制。
6.根据权利要求1所述的磁性随机存储器存储阵列，其特征在于，所述相邻两根位线的错层走线可以通过错开一层来实现，也可以通过错开多层金属层来实现。
7.根据权利要求1所述的磁性随机存储器存储阵列，其特征在于，当所述磁性隧道结的制造区在第n层金属层时，相邻两根位线的金属层走线，当奇数根位线采用第n+1层金属层走线时，偶数根位线采用第n+m层金属层走线，其中n大于等于2，m大于等于2。
8.根据权利要求1所述的磁性随机存储器存储阵列，其特征在于，当所述磁性隧道结的制造区在第n层金属层时，相邻两根位线的金属层走线，当偶数根位线采用第n+1层金属层走线时，奇数根位线采用第n+m层金属层走线，其中n大于等于2，m大于等于2。
9.根据权利要求1所述的磁性随机存储器存储阵列，其特征在于，存储器阵列内包含至少两组磁性随机存储器基本单元，每个磁性随机存储器基本单元包括至少一个开关晶体管和至少一个磁性隧道结。
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