RU2642960C2 - Полупроводниковое запоминающее устройство - Google Patents

Полупроводниковое запоминающее устройство Download PDF

Info

Publication number
RU2642960C2
RU2642960C2 RU2016106676A RU2016106676A RU2642960C2 RU 2642960 C2 RU2642960 C2 RU 2642960C2 RU 2016106676 A RU2016106676 A RU 2016106676A RU 2016106676 A RU2016106676 A RU 2016106676A RU 2642960 C2 RU2642960 C2 RU 2642960C2
Authority
RU
Russia
Prior art keywords
cell transistors
discharge
cells
memory device
transistors
Prior art date
Application number
RU2016106676A
Other languages
English (en)
Other versions
RU2016106676A (ru
Inventor
Тадаси МИЯКАВА
Кацухико ХОЯ
Марико ИИЗУКА
Такаси НАКАЗАВА
Хироюки ТАКЕНАКА
Original Assignee
Тосиба Мемори Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Тосиба Мемори Корпорейшн filed Critical Тосиба Мемори Корпорейшн
Publication of RU2016106676A publication Critical patent/RU2016106676A/ru
Application granted granted Critical
Publication of RU2642960C2 publication Critical patent/RU2642960C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Static Random-Access Memory (AREA)

Abstract

Использование: для создания элемента памяти. Сущность изобретения заключается в том, что полупроводниковое запоминающее устройство включает массив ячеек, включающий в себя множество элементов изменения сопротивления, сформированных над полупроводниковой подложкой, множество первых транзисторов ячеек, сформированных на полупроводниковой подложке и обеспеченных в ассоциации с элементами изменения сопротивления, множество первых затворных электродов, включенных в первые транзисторы ячеек и простирающихся в первом направлении, первые разрядные шины, электрически соединенные с элементами изменения сопротивления соответственно и простирающиеся во втором направлении, перпендикулярном к первому направлению, вторые разрядные шины, электрически соединенные с одним концом пути тока первых транзисторов ячеек соответственно и простирающиеся во втором направлении, и множество первых активных областей, в которых сформированы первые транзисторы ячеек и которые простираются в направлении, пересекающем первое направление под первым углом; и контроллер разрядных шин, включающий в себя множество вторых транзисторов ячеек, сформированных на полупроводниковой подложке, и каждый имеет путь тока с одним концом, электрически соединенным с первыми разрядными шинами или вторыми разрядными шинами, множество вторых затворных электродов, включенных во вторые транзисторы ячеек и простирающихся в первом направлении, и множество вторых активных областей, в которых сформированы вторые транзисторы ячеек и которые простираются в направлении, пересекающем первое направление под вторым углом. Технический результат: обеспечение возможности увеличения рабочей емкости и рабочие пределы, при сдерживании увеличения в размере микросхемы. 2 н. и 18 з.п. ф-лы, 14 ил.

Description

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННЫЕ ЗАЯВКИ
Эта заявка испрашивает приоритет по предварительной заявке США, номер 61/876491, поданной 11 сентября 2013, и приоритет по заявке США, номер 14/201642, поданной 7 марта 2014, все содержимое, которых включается сюда посредством ссылки.
ОБЛАСТЬ ТЕХНИКИ
Варианты осуществления, здесь описанные, относятся, в общем, к полупроводниковому запоминающему устройству.
УРОВЕНЬ ТЕХНИКИ
Известна магнитная оперативная память (MRAM) как одна из памятей типа изменения сопротивления. Способы записи памятей MRAM включают в себя способ записи с использованием магнитного поля и способ записи на основе спинового переноса. Из этих способов, способ на основе спинового переноса является предпочтительным в увеличении плотности интеграции, уменьшении потребления мощности и увеличении емкости, так как этот способ имеет такую характеристику, что ток спинового переноса, который является необходимым для обращения намагниченности, уменьшается по мере того, как размер магнитного тела становится меньше.
Элемент MTJ (с магнитным туннельным переходом) из способа записи на основе спинового переноса имеет многослойную структуру, которая состоит из двух ферромагнитных слоев и немагнитного барьерного слоя (изоляционной тонкой пленки), помещенного между ними, и цифровые данные сохраняются посредством изменения в магнитном сопротивлении вследствие туннельного эффекта спиновой поляризации. Элемент MTJ может принимать состояние низкого сопротивления и состояние высокого сопротивления посредством ориентации намагниченности упомянутых двух ферромагнитных слоев. Когда ориентация намагниченности (направление спина) упомянутых двух ферромагнитных слоев находится в параллельном состоянии (P (параллельном) состоянии), элемент MTJ находится в состоянии низкого сопротивления. Когда ориентация намагниченности упомянутых двух ферромагнитных слоев находится в антипараллельном состоянии (AP (антипараллельном) состоянии), элемент MTJ находится в состоянии высокого сопротивления.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
Фиг. 1 является блок-схемой, иллюстрирующей структуру полупроводникового запоминающего устройства согласно первому варианту осуществления.
Фиг. 2 является представлением, иллюстрирующим операцию записи ячейки памяти согласно первому варианту осуществления.
Фиг. 3 иллюстрирует пример размещения массива ячеек и его периферийной схемы согласно первому варианту осуществления.
Фиг. 4 является блок-схемой, иллюстрирующей отношение между массивом ячеек и контроллером разрядных шин и шин истока согласно первому варианту осуществления.
Фиг. 5 является принципиальной схемой, иллюстрирующей отношение между массивом ячеек и контроллером разрядных шин и шин истока согласно первому варианту осуществления.
Фиг. 6 является принципиальной схемой, иллюстрирующей отношение между массивом ячеек и контроллером разрядных шин согласно первому варианту осуществления.
Фиг. 7 является принципиальной схемой, иллюстрирующей отношение между массивом ячеек и контроллером шин истока согласно первому варианту осуществления.
Фиг. 8 является размещением, иллюстрирующим отношение между массивом ячеек и контроллером разрядных шин согласно первому варианту осуществления.
Фиг. 9 является видом в поперечном разрезе, взятом вдоль линии A-A на фиг. 8.
Фиг. 10 является видом в поперечном разрезе, взятом вдоль линии B-B на фиг. 8.
Фиг. 11 является размещением, иллюстрирующим отношение между массивом ячеек и контроллером шин истока согласно первому варианту осуществления.
Фиг. 12 является блок-схемой последовательности операций, которая схематически иллюстрирует базовый способ производства полупроводникового запоминающего устройства согласно первому варианту осуществления.
Фиг. 13 является блок-схемой, которая схематически иллюстрирует структуру подблока.
Фиг. 14A является принципиальной схемой, иллюстрирующей инвертор схемы возбуждения для схемы выбора столбца.
Фиг. 14B является принципиальной схемой, иллюстрирующей схему возбуждения SWD схемы возбуждения для схемы выбора столбца.
Фиг. 14C является принципиальной схемой для схемы возбуждения SWD.
Фиг. 14D является принципиальной схемой для схемы возбуждения сброса BL/SL.
ПОДРОБНОЕ ОПИСАНИЕ
Также в памяти типа изменения сопротивления, которая может реализовывать мелкие ячейки, как описано в разделе "Уровень техники", адекватная емкость ячейки не может выводиться посредством простого увеличения области массива ячеек памяти вследствие увеличения в сопротивлении проводного слоя из-за микротехнологии. Таким образом, является необходимым разделять массив ячеек, тем самым уменьшая влияние увеличения в сопротивлении проводников. Разделять массив ячеек означает увеличивать количество базовых схем вокруг массива ячеек, что просто ведет к увеличению в размере микросхемы. В настоящей заявке область базовой схемы уменьшается посредством использования способа миниатюризации ячеек памяти для базовой схемы вокруг массива ячеек памяти, что тем самым реализует устройство памяти типа изменения сопротивления, которое имеет увеличенную емкость и рабочие пределы, при сдерживании увеличения в размере микросхемы.
В общем, согласно одному варианту осуществления полупроводниковое запоминающее устройство включает в себя массив ячеек, включающий в себя множество элементов изменения сопротивления, сформированных над полупроводниковой подложкой, множество первых транзисторов ячеек, сформированных на полупроводниковой подложке и обеспеченных в ассоциации с элементами изменения сопротивления, множество первых затворных электродов, включенных в первый транзистор ячейки и простирающихся в первом направлении, первую разрядную шину, электрически соединенную с элементом изменения сопротивления и простирающуюся во втором направлении, перпендикулярном к первому направлению, вторую разрядную шину, электрически соединенную с одним концом пути тока первого транзистора ячейки и простирающуюся во втором направлении, и множество первых активных областей, в которых сформированы первые транзисторы ячеек и которые простираются в направлении, пересекающем первое направление под первым углом. Полупроводниковое запоминающее устройство также включает в себя контроллер разрядных шин, включающий в себя множество вторых транзисторов ячеек, сформированных на полупроводниковой подложке, и каждый при этом имеет путь тока с одним концом, электрически соединенным с первой разрядной шиной или второй разрядной шиной, множество вторых затворных электродов, включенных во вторые транзисторы ячеек и простирающихся в первом направлении, и множество вторых активных областей, в которых сформированы вторые транзисторы ячеек и которые простираются в направлении, пересекающем первое направление под вторым углом.
В дальнейшем, сконструированные варианты осуществления будут описываться со ссылкой на сопровождающие чертежи. В описании ниже, структурные элементы, имеющие, по существу, одинаковые функции и структуры, обозначаются посредством сходных ссылочных позиций, и перекрывающее описание дается только там, где необходимо. "Буквы" или "дефис и число" после числа, которое составляет ссылочную позицию, и "число" или "дефис и число" после символа, который составляет ссылочную позицию, используются, чтобы различать элементы, которые указываются посредством ссылочных позиций, включающих в себя одно и то же число, и имеют одну и ту же структуру. Когда не является необходимым различать элементы, которые указываются посредством ссылочных позиций, включающих в себя одно и то же число, эти элементы указываются посредством ссылочной позиции, включающей в себя только число или символ. Например, когда не является необходимым различать элементы с помощью ссылочных позиций 1a и 1b, эти элементы понятным образом указываются посредством ссылочной позиции 1. В дополнение, например, когда не является необходимым различать элементы с помощью ссылочных позиций WL1 и WL2, эти элементы понятным образом указываются посредством ссылочной позиции WL.
Следует отметить, что чертежи являются схематическими чертежами, и отношение между толщиной и плоским размером, отношение в толщине между слоями и т.д. отличаются от реальных отношений. Таким образом, должны учитываться конкретные толщины и размеры при рассмотрении описаний ниже. Само собой, чертежи включают в себя части с взаимно разными отношениями или соотношениями размеров. Кроме того, варианты осуществления, которые будут описываться ниже, иллюстрируют, в качестве примера, устройства или способы для осуществления технических концепций вариантов осуществления, и технические концепции вариантов осуществления специально не ограничивают материал, форму, структуру, компоновку и т.д. структурных компонентов, теми, что описаны ниже. Различные изменения могут делаться в технических концепциях вариантов осуществления в пределах объема формулы изобретения.
(ПЕРВЫЙ ВАРИАНТ ОСУЩЕСТВЛЕНИЯ)
<СТРУКТУРА ПОЛУПРОВОДНИКОВОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА СОГЛАСНО ПЕРВОМУ ВАРИАНТУ ОСУЩЕСТВЛЕНИЯ>
Прежде всего, как показано на фиг. 1, схематически описывается базовая структура полупроводникового запоминающего устройства согласно первому варианту осуществления. Фиг. 1 является блок-схемой, иллюстрирующей структуру полупроводникового запоминающего устройства согласно первому варианту осуществления.
Полупроводниковое запоминающее устройство 1 первого варианта осуществления включает в себя массив 11 ячеек памяти (также упоминаемый просто как "массив ячеек"), контроллер 12, схему 13 DQ, схему 14 команды адреса, декодер 15 строк, подблок 16, контроллер 17 разрядных шин и шин истока, усилитель 18 считывания/ схему возбуждения записи, схему 20 возбуждения числовых шин и внутренний генератор 21 напряжения. Подблок 16 генерирует сигнал управления схемы 20 возбуждения числовых шин и сигнал управления контроллера 14 разрядных шин и шин истока в ассоциации с каждым массивом 11 ячеек памяти.
Массив 11 ячеек является MRAM, в которой множество ячеек MC памяти расположены двумерно в матрице. Каждая ячейка MC памяти включает в себя элемент 22 MTJ (не показан) и транзистор 23 ячейки (не показан). Элемент 22 MTJ является элементом с магнитным туннельным переходом, который сохраняет данные посредством изменения в состоянии сопротивления, и может перезаписывать данные посредством электрического тока. Транзистор 23 ячейки обеспечен в ассоциации с элементом 22 MTJ и сконфигурирован с возможностью делаться проводящим, когда ток обусловлен течь в ассоциированном элементе 22 MTJ.
Множество числовых шин WL расположены в направлении строки и множество разрядных шин BL расположены в направлении столбца, так что числовые шины WL и разрядные шины BL пересекают друг друга. Две соседние разрядные шины BL составляют пару, и ячейка MC памяти обеспечивается в ассоциации с пересечением между числовой шиной WL и парой разрядных шин (в этом варианте осуществления, ради удобства, упоминаемых как разрядная шина BL и шина SL истока). Элемент 22 MTJ и транзистор 23 ячейки каждой ячейки MC памяти соединены последовательно между парой разрядных шин (например, между BL и SL). В дополнение, затвор транзистора 23 ячейки соединен с числовой шиной WL.
Различные внешние сигналы управления, например сигнал CS выбора микросхемы, сигнал CK тактового импульса и сигнал CKE активирования генератора тактовых импульсов, вводятся в контроллер 12. Контроллер 12 управляет схемой 14 команды адреса и различает адрес и команду.
Сигнал CAi адреса команды вводится в схему 14 команды адреса. Схема 14 команды адреса передает сигнал CAi адреса команды в декодер 15 строк и подблок 16.
Декодеры 15 строк расположены на обеих сторонах в направлении числовой шины массива 11 ячеек памяти и декодируют адрес сигнала CAi адреса команды, который был обеспечен из схемы 14 команды адреса.
Подблок 16 распознает, на основе внешнего сигнала управления, команду или адрес посредством сигнала CAi адреса команды и управляет схемой 20 возбуждения числовых шин и контроллером 17 разрядных шин и шин истока.
Контроллер 17 разрядных шин и шин истока расположены на обеих сторонах в направлении разрядной шины массива 11 ячеек памяти, и управляют разрядной шиной BL и шиной SL истока на основе сигнала управления от подблока 16.
Усилитель 18 считывания/схема возбуждения записи размещен(а) в направлении разрядной шины массива 11 ячеек памяти. Усилитель считывания соединен с разрядной шиной BL и считывает данные, сохраненные в ячейке памяти, посредством распознавания тока, текущего в ячейке MC памяти, которая соединена с выбранной числовой шиной WL. Схема возбуждения записи соединена с разрядной шиной BL и записывает данные посредством предписания току течь в ячейке MC памяти, которая соединена с выбранной числовой шиной WL.
Передача/прием данных между усилителем 18 считывания/схемой возбуждения записи и внешним терминалом DQ ввода/вывода исполняется посредством шины 19 данных и схемы 13 DQ.
Схемы 20 возбуждения числовых шин располагаются на обеих сторонах в направлении числовой шины массива 11 ячеек памяти и соединены с числовыми шинами, и сконфигурированы с возможностью прикладывать напряжение к выбранной числовой шине WL во время считывания данных или записи данных. Более конкретно, схема 20 возбуждения числовых шин сконфигурирована с возможностью прикладывать напряжение к выбранной числовой шине WL в соответствии с адресом строки, декодированным посредством декодера 15 строк.
Внутренний генератор 21 напряжения обеспечивается, чтобы генерировать внутреннее напряжение (например, напряжение, увеличенное посредством напряжения источника питания), которое необходимо для операций в полупроводниковом запоминающем устройстве 1. Этот внутренний генератор 21 напряжения тоже управляется посредством контроллера 12 и исполняет операцию увеличения и генерирует необходимое напряжение.
<ОПЕРАЦИЯ ЗАПИСИ ЯЧЕЙКИ MC ПАМЯТИ>
Далее, как показано на фиг. 2, схематически описывается операция записи ячейки MC памяти согласно первому варианту осуществления. Фиг. 2 является представлением, иллюстрирующим операцию записи ячейки MC памяти согласно первому варианту осуществления.
Как проиллюстрировано на фиг. 2, один конец элемента 22 MTJ ячейки MC памяти согласно первому варианту осуществления соединен с разрядной шиной BL, и другой конец элемента 22 MTJ соединен с одним концом пути тока транзистора 23 ячейки. Другой конец пути тока транзистора 23 ячейки соединен с шиной SL истока. Элемент 22 MTJ, который использует TMR (туннельный магниторезистивный) эффект, имеет многослойную структуру, которая составлена из двух ферромагнитных слоев F и P, и немагнитный (туннельная изоляционная пленка) B помещен между ними, и сохраняет цифровые данные посредством изменения в магнитном сопротивлении посредством туннельного эффекта спиновой поляризации. Элемент 22 MTJ может принимать состояние низкого сопротивления и состояние высокого сопротивления посредством ориентации намагниченности упомянутых двух ферромагнитных слоев F, P. Например, если состояние низкого сопротивления определяется как данные "0" и состояние высокого сопротивления определяется как данные "1", 1 битные данные могут сохраняться в элементе 22 MTJ. Не приходится и говорить, что состояние низкого сопротивления может определяться как данные "1" и состояние высокого сопротивления может определяться как данные "0".
Например, элемент 22 MTJ сконфигурирован так, что фиксированный слой (закрепленный слой) P, туннельный барьерный слой B и записывающий слой (свободный слой) F уложены последовательно. Закрепленный слой P и свободный слой F сформированы из ферромагнитного материала, и туннельный барьерный слой B сформирован из изоляционной пленки (например, Al2O3, MgO). Закрепленный слой P является слоем с фиксированным направлением ориентации намагниченности. Свободный слой F имеет изменяемое направление ориентации намагниченности, и данные сохраняются посредством использования направления намагниченности.
Если электрический ток обусловлен течь в направлении стрелки A1 во время записи, направление намагниченности свободного слоя F устанавливается в антипараллельном состоянии (AP состоянии) по отношению к направлению намагниченности закрепленного слоя P, и устанавливается состояние высокого сопротивления (данные "1"). Если электрический ток обусловлен течь в направлении стрелки A2 во время записи, направления намагниченности закрепленного слоя P и свободного слоя F устанавливаются в параллельном состоянии (P состоянии), и устанавливается состояние низкого сопротивления (данные "0"). Таким образом, в элементе MTJ могут записываться разные данные в соответствии с направлением течения электрического тока.
<СТРУКТУРА МАССИВОВ ЯЧЕЕК СОГЛАСНО ПЕРВОМУ ВАРИАНТУ ОСУЩЕСТВЛЕНИЯ И ИХ ПЕРИФЕРИЙНЫЕ СХЕМЫ>
Далее, как показано на фиг. 3 по фиг. 11, схематически описывается размещение массивов ячеек и их периферийных схем согласно первому варианту осуществления. Фиг. 3 иллюстрирует пример размещения массивов ячеек и их периферийных схем согласно первому варианту осуществления. Фиг. 4 является блок-схемой, иллюстрирующей отношение между массивом ячеек и контроллером разрядных шин и шин истока согласно первому варианту осуществления. Фиг. 5 является принципиальной схемой, иллюстрирующей отношение между массивом ячеек и контроллером разрядных шин и шин истока согласно первому варианту осуществления. Фиг. 6 является принципиальной схемой, иллюстрирующей отношение между массивом ячеек и контроллером разрядных шин согласно первому варианту осуществления. Фиг. 7 является принципиальной схемой, иллюстрирующей отношение между массивом ячеек и контроллером шин истока согласно первому варианту осуществления. Фиг. 8 является размещением, иллюстрирующим отношение между массивом ячеек и контроллером разрядных шин согласно первому варианту осуществления. Фиг. 9 является видом в поперечном разрезе, взятом вдоль линии A-A на фиг. 8. Фиг. 10 является видом в поперечном разрезе, взятом вдоль линии B-B на фиг. 8. Фиг. 11 является размещением, иллюстрирующим отношение между массивом ячеек и контроллером шин истока согласно первому варианту осуществления.
Как проиллюстрировано на фиг. 3, контроллеры 17 разрядных шин и шин истока обеспечены вдоль обоих концов вдоль направления X каждого массива 11 ячеек. Два контроллера 17 разрядных шин и шин истока, которые размещены рядом с каждым массивом 11 ячеек, используются для управления массивом 11 ячеек.
В дополнение, как показано на фиг. 3, схемы 20 возбуждения числовых шин обеспечены вдоль обоих концов вдоль направления Y каждого массива 11 ячеек. Две схемы 20 возбуждения числовых шин, которые размещены рядом с каждым массивом 11 ячеек, используются для управления массивом 11 ячеек.
Подблок 16 обеспечен на пересечении между столбцом, в котором расположены схемы 20 возбуждения числовых шин, и строкой, в которой расположены контроллеры 17 разрядных шин и шин истока.
Как проиллюстрировано на фиг. 4, контроллер 17 разрядных шин и шин истока включает в себя схему CG_BL выбора разрядной шины и схему CG_SL выбора шины истока.
Схема CG_BL выбора разрядной шины включает в себя переключающие транзисторы 24-1 по 24-n (n является целым числом, равным 1 или больше) и избирательно соединяет глобальную разрядную шину GBL усилителя 18 считывания/схемы возбуждения записи с номером n из локальных разрядных шин LBL1 по LBLn.
В дополнение, схема CG_SL выбора шины истока включает в себя переключающие транзисторы 26-1 по 26-n и избирательно соединяет глобальную шину GSL истока усилителя 18 считывания/схемы возбуждения записи с номером n из локальных шин LSL1 по LSLn истока.
В массиве 11 ячеек числовая шина, с которой соединяется вывод схемы 20 возбуждения числовых шин и которая соответствует выбранной ячейке, активируется.
Схема CG_BL выбора разрядной шины принимает выходной сигнал от подблока 16. В схеме CG_BL выбора разрядной шины, на основе этого выходного сигнала, включается переключающий транзистор 24-i, соответствующий выбранной локальной разрядной шине BLi (i является целым числом, равным 1 или больше), из числа номера n из переключающих транзисторов 24-1 по 24-n. Затем, выбранная локальная разрядная шина LBLi соединяется с глобальной разрядной шиной GBL, и соединяется с усилителем 18 считывания/ схемой возбуждения записи.
Аналогично, схема CG_SL выбора шины истока принимает выходной сигнал от подблока 16. В схеме CG_SL выбора шины истока, на основе этого выходного сигнала, включается переключающий транзистор 26-i, соответствующий выбранной локальной шине LSLi истока из числа номера n из переключающих транзисторов 26-1 по 26-n. Затем, выбранная локальная шина LSLi истока соединяется с глобальной шиной GSL истока и соединяется с усилителем 18 считывания/схемой возбуждения записи.
Как проиллюстрировано на фиг. 5, схема CG_BL выбора разрядной шины включает в себя схему 17B1 выбора столбца и схему 17B2 разрядки разрядных шин.
Схема 17B1 выбора столбца включает в себя транзисторы 24-1 по 24-n ячеек, функционирующие как переключающие транзисторы 24-1 по 24-n. Выходной сигнал от подблока 16 вводится в затворный электрод каждого из транзисторов 24-1 по 24-n ячеек, и глобальная разрядная шина GBL соединена с одним концом пути тока каждого из транзисторов 24-1 по 24-n ячеек. В дополнение, пути тока соответствующих транзисторов 24-1 по 24-n ячеек соединяются с ассоциированными локальными разрядными шинами LBL1 по LBLn.
Схема 17B2 разрядки разрядных шин включает в себя транзисторы 25 сброса между транзисторами 24-1 по 24-n ячеек и локальными разрядными шинами LBLn по LBLn. На основе сигнала сброса от подблока 16 схема 17B2 разрядки разрядных шин соединяет локальную разрядную шину с потенциалом земли. Чтобы быть более конкретными, выходной сигнал от подблока 16 вводится в затвор транзистора 25 сброса. В дополнение, любая из локальных разрядных шин LBL1 по LBLn соединена с одним концом пути тока транзистора 25 сброса, и другой конец пути тока соединен с потенциалом земли.
Кроме того, как проиллюстрировано на фиг. 5, схема CG_SL выбора шины истока включает в себя схему 17S1 выбора столбца и схему 17S2 разрядки шин истока.
Схема 17S1 выбора столбца включает в себя транзисторы 26-1 по 26-n ячеек, функционирующие как переключающие транзисторы 26-1 по 26-n. Выходной сигнал от подблока 16 вводится в затворный электрод каждого из транзисторов 26-1 по 26-n ячеек, и глобальная шина GSL истока соединена с одним концом пути тока каждого из транзисторов 26-1 по 26-n ячеек. В дополнение, пути тока соответствующих транзисторов 26-1 по 26-n ячеек соединены с ассоциированными локальными шинами LSL1 по LSLn истока.
Схема 17S2 разрядки шин истока включает в себя транзисторы 27 сброса между транзисторами 26-1 по 26-n ячеек и локальными шинами LSL1 по LSLn истока. На основе сигнала сброса от подблока 16, схема 17S2 разрядки шин истока соединяет локальную шину истока с потенциалом земли. Чтобы быть более конкретными, выходной сигнал от подблока 16 вводится в затвор транзистора 27 сброса. В дополнение, любая из локальных шин LSL1 по LSLn истока соединена с одним концом пути тока транзистора 27 сброса, и другой конец пути тока соединен с потенциалом земли.
Далее, как показано на фиг. 6, структура схемы для схемы 17B1 выбора столбца описывается более подробно. На фиг. 6 для цели простого описания показаны только четыре локальные разрядные шины LBL и четыре локальные шины LSL истока, и показаны только восемь ячеек MC памяти в массиве 11 ячеек.
Как проиллюстрировано на фиг. 6, ячейка MC1 памяти включает в себя элемент 22-1 MTJ, который имеет один конец, соединенный с локальной разрядной шиной LBL1, и транзистор 23-1, который имеет путь тока с одним концом, соединенным с локальной шиной LSL1 истока, и другим концом, соединенным с другим концом элемента 22-1 MTJ, и имеет затворный электрод, принимающий ввод из числовой шины WL1. В дополнение, ячейка MC2 памяти включает в себя элемент 22-2 MTJ, который имеет один конец, соединенный с локальной разрядной шиной LBL1, и транзистор 23-2, который имеет путь тока с одним концом, соединенным с локальной шиной LSL1 истока, и другим концом, соединенным с другим концом элемента 22-2 MTJ, и имеет затворный электрод, принимающий ввод из числовой шины WL2. Ячейка MC3 памяти включает в себя элемент 22-3 MTJ, который имеет один конец, соединенный с локальной разрядной шиной LBL2, и транзистор 23-3, который имеет путь тока с одним концом, соединенным с локальной шиной LSL2 истока, и другим концом, соединенным с другим концом элемента 22-3 MTJ, и имеет затворный электрод, принимающий ввод из числовой шины WL1. Ячейка MC4 памяти включает в себя элемент 22-4 MTJ, который имеет один конец, соединенный с локальной разрядной шиной LBL2, и транзистор 23-4, который имеет путь тока с одним концом, соединенным с локальной шиной LSL2 истока, и другим концом, соединенным с другим концом элемента 22-4 MTJ, и имеет затворный электрод, принимающий ввод из числовой шины WL2. Аналогично, ячейки MC5 и MC6 памяти соединены с локальной разрядной шиной LBL3 и локальной шиной LSL3 истока, и ячейки MC7 и MC8 памяти соединены с локальной разрядной шиной LBL4 и локальной шиной LSL4 истока. В дополнение, ячейки MC5 и MC7 памяти соединены с числовой шиной WL1, и ячейки MC6 и MC8 памяти соединены с числовой шиной WL2. Локальные разрядные шины LBL1 по LBL4 соединены с проводными линиями M1 через переходные контакты V1 соответственно. В этой связи, как показано на фиг. 6, локальная шина LSL истока является проводной линией M1. Однако посредством этапа изготовления, называемого "M1cut", который будет описываться ниже, локальная шина LSL истока (см. части в форме эллипса, указанные посредством прерывистых линий на фигуре) физически разрезается, чтобы никакое короткое замыкание не могло происходить между локальной разрядной шиной LBL и локальной шиной LSL истока в силу того, что локальная разрядная шина LBL соединена с M1 через переходной контакт V1.
В дополнение, как проиллюстрировано на фиг. 6, схема 17B2 разрядки разрядных шин включает в себя, например, транзисторы 25-1 по 25-4 сброса. Транзистор 25-1 сброса имеет путь тока с одним концом, соединенным с M1a, и другим концом, соединенным с потенциалом земли, и имеет затворный электрод, в который вводится сигнал RESET1b сброса. Транзистор 25-2 сброса имеет путь тока с одним концом, соединенным с M1b, и другим концом, соединенным с потенциалом земли, и имеет затворный электрод, в который вводится сигнал RESET2b сброса. Транзистор 25-3 сброса имеет путь тока с одним концом, соединенным с M1c, и другим концом, соединенным с потенциалом земли, и имеет затворный электрод, в который вводится сигнал RESET1b сброса. Транзистор 25-4 сброса имеет путь тока с одним концом, соединенным с M1d, и другим концом, соединенным с потенциалом земли, и имеет затворный электрод, в который вводится сигнал RESET2b сброса.
Кроме того, как проиллюстрировано на фиг. 6, схема 17B1 выбора столбца включает в себя переключающие транзисторы 24-1 по 24-4. Переключающий транзистор 24-1 включает в себя переключающие транзисторы 24-1a, 24-1b, 24-1c и 24-1d, каждый из которых имеет путь тока с одним концом, соединенным с проводной линией M1a через проводную линию LI-1, и другим концом, соединенным с глобальной разрядной шиной GBL1 (M1) через проводную линию LI-2, и имеет затворный электрод, в который вводится сигнал CGE1b управления.
В дополнение, переключающий транзистор 24-2 включает в себя переключающие транзисторы 24-2a, 24-2b, 24-2c и 24-2d, каждый из которых имеет путь тока с одним концом, соединенным с проводной линией M1b через проводную линию LI-3, и другим концом, соединенным с глобальной разрядной шиной GBL1 (M1) через проводную линию LI-4, и имеет затворный электрод, в который вводится сигнал CGE2b управления.
Переключающий транзистор 24-3 включает в себя переключающие транзисторы 24-3a, 24-3b, 24-3c и 24-3d, каждый из которых имеет путь тока с одним концом, соединенным с проводной линией M1c через проводную линию LI-5, и другим концом, соединенным с глобальной разрядной шиной GBL1 (M1) через проводную линию LI-6, и имеет затворный электрод, в который вводится сигнал CGE3b управления.
Переключающий транзистор 24-4 включает в себя переключающие транзисторы 24-4a, 24-4b, 24-4c и 24-4d, каждый из которых имеет путь тока с одним концом, соединенным с проводной линией M1d через проводную линию LI-7, и другим концом, соединенным с глобальной разрядной шиной GBL1 (M1) через проводную линию LI-8, и имеет затворный электрод, в который вводится сигнал CGE4b управления.
Между тем, проводная линия M1a и глобальная разрядная шина GBL1 (M1) физически разрезаются посредством вышеописанного этапа M1cut. Аналогично, проводные линии M1b, M1c и M1d и глобальная разрядная шина GBL1 (M1) физически разрезаются посредством вышеописанного этапа M1cut.
В дополнение, глобальная разрядная шина GBL1 (M1) соединена с глобальной разрядной шиной GBL1 (M2) через переходной контакт V1.
На фиг. 6 в каждом из переключающих транзисторов 24-1 по 24-4, четыре транзистора управляются как один транзистор. Альтернативно, в каждом из переключающих транзисторов 24-1 по 24-4 больше, чем четыре транзистора, например 8 транзисторов или 16 транзисторов, могут управляться как один транзистор.
Проводные линии, обозначенные посредством "M1", формируются посредством одного и того же этапа изготовления, проводные линии, обозначенные посредством "M2", формируются посредством одного и того же этапа изготовления, и проводные линии, обозначенные посредством "LI", формируются посредством одного и того же этапа изготовления. В дополнение, штепсели, обозначенные посредством "V1", формируются посредством одного и того же этапа изготовления. Кроме того, транзисторы 23 массива 11 ячеек, транзисторы 25, и переключающие транзисторы 24-1a, 24-1b, 24-1c, 24-1d, 24-2a, 24-2b, 24-2c, 24-2d, 24-3a, 24-3b, 24-3c, 24-3d, 24-4a, 24-4b, 24-4c, и 24-4d являются транзисторами ячеек одного и того же размера.
Далее, как показано на фиг. 7, структура схемы для схемы 17S1 выбора столбца описывается более подробно. На фиг. 7, как на фиг. 6, для цели простого описания, показаны только четыре локальные разрядные шины LBL и четыре локальные шины LSL истока, и показаны только восемь ячеек MC памяти в массиве 11 ячеек. Так как структура массива 11 ячеек является такой же как структура, описанная со ссылкой на фиг. 6, ее описание здесь пропускается.
Как проиллюстрировано на фиг. 7, схема 17S2 разрядки шин истока включает в себя, например, транзисторы 27-1 по 27-4 сброса. Транзистор 27-1 сброса имеет путь тока с одним концом, соединенным с M1a, и другим концом, соединенным с потенциалом земли, и имеет затворный электрод, в который вводится сигнал RESET1s сброса. Транзистор 27-2 сброса имеет путь тока с одним концом, соединенным с M1b, и другим концом, соединенным с потенциалом земли, и имеет затворный электрод, в который вводится сигнал RESET2s сброса. Транзистор 27-3 сброса имеет путь тока с одним концом, соединенным с M1c, и другим концом, соединенным с потенциалом земли, и имеет затворный электрод, в который вводится сигнал RESET1s сброса. Транзистор 27-4 сброса имеет путь тока с одним концом, соединенным с M1d, и другим концом, соединенным с потенциалом земли, и имеет затворный электрод, в который вводится сигнал RESET2s сброса.
Кроме того, как проиллюстрировано на фиг. 7, схема 17S1 выбора столбца включает в себя переключающие транзисторы 26-1 по 26-4. Переключающий транзистор 26-1 включает в себя переключающие транзисторы (транзисторы ячеек) 26-1a, 26-1b, 26-1c и 26-1d, каждый из которых имеет путь тока с одним концом, соединенным с проводной линией M1a через проводную линию LI-9, и другим концом, соединенным с глобальной шиной GSL1 (M1) истока через проводную линию LI-10, и имеет затворный электрод, в который вводится сигнал CGE1s управления.
В дополнение, переключающий транзистор 26-2 включает в себя переключающие транзисторы (транзисторы ячеек) 26-2a, 26-2b, 26-2c и 26-2d, каждый из которых имеет путь тока с одним концом, соединенным с проводной линией M1b через проводную линию LI-11, и другим концом, соединенным с глобальной шиной GSL1 (M1) истока через проводную линию LI-12, и имеет затворный электрод, в который вводится сигнал CGE2s управления.
Переключающий транзистор 26-3 включает в себя переключающие транзисторы (транзисторы ячеек) 26-3a, 26-3b, 26-3c и 26-3d, каждый из которых имеет путь тока с одним концом, соединенным с проводной линией M1c через проводную линию LI-13, и другим концом, соединенным с глобальной шиной GSL1 (M1) истока через проводную линию LI-14, и имеет затворный электрод, в который вводится сигнал CGE3s управления.
Переключающий транзистор 26-4 включает в себя переключающие транзисторы (транзисторы ячеек) 26-4a, 26-4b, 26-4c и 26-4d, каждый из которых имеет путь тока с одним концом, соединенным с проводной линией M1d через проводную линию LI-15, и другим концом, соединенным с глобальной шиной GSL1 (M1) истока через проводную линию LI-16, и имеет затворный электрод, в который вводится сигнал CGE4s управления.
Между тем, проводная линия M1a и глобальная шина GSL1 (M1) истока физически разрезаются посредством вышеописанного этапа M1cut. Аналогично, проводные линии M1b, M1c и M1d и глобальная шина GSL1 (M1) истока физически разрезаются посредством вышеописанного этапа M1cut.
В дополнение, глобальная шина GSL1 (M1) истока соединена с глобальной шиной GSL1 (M2) истока через переходной контакт V1.
На фиг. 7, в каждом из переключающих транзисторов 26-1 по 26-4, четыре транзистора управляются как один транзистор. Альтернативно, в каждом из переключающих транзисторов 24-1 по 24-4, более чем четыре транзистора, например, 8 транзисторов или 16 транзисторов, могут управляться как один транзистор.
Проводные линии, обозначенные посредством "M1", формируются посредством одного и того же этапа изготовления, проводные линии, обозначенные посредством "M2", формируются посредством одного и того же этапа изготовления, и проводные линии, обозначенные посредством "LI", формируются посредством одного и того же этапа изготовления. В дополнение, штепсели, обозначенные посредством "V1", формируются посредством одного и того же этапа изготовления. Кроме того, транзисторы 23 массива 11 ячеек, транзисторы сброса (транзисторы ячеек) 27 и переключающие транзисторы (транзисторы ячеек) 26-1a, 26-1b, 26-1c, 26-1d, 26-2a, 26-2b, 26-2c, 26-2d, 26-3a, 26-3b, 26-3c, 26-3d, 26-4a, 26-4b, 26-4c, и 26-4d являются транзисторами ячеек одного и того же размера.
Далее, как показано на фиг. 8 по фиг. 10, описывается размещение схемы 17B1 выбора столбца. На фиг. 8 для цели простого описания показаны только восемь локальных разрядных шин LBL и восемь локальных шин LSL истока, и показаны только восемь числовых шин WL в массиве 11 ячеек. В дополнение, на фиг. 8 по фиг. 10, направление протяженности числовых шин WL (электродов GC затвора) установлено как направление строки (первое направление), и направление, по существу, перпендикулярное к направлению строки, установлено как направление столбца (второе направление). Разрядные шины BL и шины SL истока простираются в направлении столбца.
Как проиллюстрировано на фиг. 8 по фиг. 10, в массиве 11 ячеек, схеме 17B1 выбора столбца и схеме 17B2 разрядки разрядных шин, транзисторы 23, 24, 25 ячеек обеспечены на пересечениях между электродами GC затвора и активными областями AA. Два транзистора 23, 24, 25 ячеек обеспечены в ассоциации с одной активной областью AA.
Как проиллюстрировано на фиг. 8, активные области AA массива 11 ячеек, схемы 17B2 разрядки разрядных шин и схемы 17B1 выбора столбца в первом варианте осуществления простираются в направлении, пересекающем электроды GC затвора под предварительно определенным углом. Конкретно, активные области AA наклонены под предварительно определенным углом к направлению строки. Например, активная область AA в первом варианте осуществления простирается в направлении, пересекающем электрод GC затвора под углом, равным (90-atan(1/3)). Конкретно, активная область AA наклонена под углом, равным приблизительно 71.565°, к направлению строки.
Конфигурация массива 11 ячеек памяти раскрывается в заявке на патент США, номер 13/420,106, поданной 14 марта, 2012 и озаглавленной "SEMICONDUCTOR STORAGE DEVICE". Все описания этих патентных заявок включаются сюда по ссылке.
В дополнение, в первом варианте осуществления, ширина электрода GC затвора (числовой шины WL) в направлении столбца, или расстояние между соседними электродами GC затвора (числовыми шинами WL), равняется по величине результату умножения на 3/2 или умножения на 2/3 ширины активной области AA в направлении строки, или расстояния между соседними активными областями AA.
Например, ширина электрода GC затвора в направлении столбца или расстояние между соседними электродами GC затвора равняется приблизительно 34.8 нм. Ширина активной области AA или расстояние между соседними активными областями AA равняется приблизительно 21.923 нм. Активная область AA наклонена под углом, равным atan(1/3) градусов (приблизительно 18.435°), к направлению столбца. Соответственно, ширина активной области AA в направлении строки или расстояние между соседними активными областями AA равняется приблизительно 23.2 нм. Таким образом, в этом случае, ширина электрода GC затвора в направлении столбца, или расстояние между соседними электродами GC затвора равняется по величине результату умножения на 3/2 ширины активной области AA в направлении строки или расстояния между соседними активными областями AA.
Так как шаг разрядной шины BL и шины SL истока находится в соответствии с результатом умножения на 1.5 шага активной области AA, отношение между шагом разрядной шины BL и шины SL истока (столбца) и шагом числовых шин WL (строки) равняется 1:1. С другой стороны, отношение между линией и пространством активной области AA и линией и пространством электрода GC затвора (числовой шины WL) равняется 2:3.
Таким образом, посредством наклона, например, активной области AA под углом, равным (90-atan(1/3)) от направления строки, и посредством установки отношения в шаге между активной областью AA и электродом GC затвора (числовой шиной WL) на 2:3, элементы 22 MTJ могут располагаться с равными интервалами (равным шагом) в направлении столбца и направлении строки. В вышеописанном конкретном примере, интервал между элементами 22 MTJ, соседними в направлении столбца и направлении строки, равняется приблизительно 69.6 нм.
Как проиллюстрировано на фиг. 8 и фиг. 9, в массиве 11 ячеек элемент 22 MTJ обеспечен на переходном контакте V0 в положении между верхним электродом UE и переходным контактом V0. Два элемента 22 MTJ сформированы на обоих концах активной области AA и соединены с общей областью 100a(S) истока через ассоциированные транзисторы 23 ячеек. Один элемент 22 MTJ и один транзистор 23 ячейки составляют ячейку MC памяти. Конкретно, активные области AA изолированы в направлении их протяженности в количестве двух транзисторов 23 ячеек (ячеек MC памяти), и две ячейки MC памяти обеспечены в каждой активной области AA.
Как показано на фиг. 8 и фиг. 9, в массиве 11 ячеек активные области AA и области изоляции устройства (изоляция неглубокими канавками; STI) 104 альтернативно сформированы на полупроводниковой подложке 100. Транзисторы 23 ячеек сформированы в активной области AA. Транзистор 23 ячейки включает в себя электрод 102 затвора (числовую шину WL), который углублен в полупроводниковой подложке 100, и включает в себя область 100a(S) истока и область 100b(D) стока типа N+ на обеих сторонах электрода 102 затвора. Между тем, электрод 102 затвора изоляционно изолирован от полупроводниковой подложки 100 посредством слоя 101 изоляции. В дополнение, электрод 102 затвора изоляционно изолирован от проводной линии M1, M2 посредством слоя 103 изоляции.
Два транзистора 23 ячеек сформированы в одной и той же активной области AA, и эти два транзистора 23 ячеек совместно используют область 100a(S) истока или область 100b(D) стока. Предполагается, что упомянутые два транзистора 23 ячеек совместно используют область 100a(S) истока.
Общая область 100a(S) истока транзистора 23 ячейки электрически соединена с первой проводной линией M1, которая сформирована из первого металлического проводного слоя, через контактный штепсель 106(CB). Первая проводная линия M1 функционирует как локальная шина LSL истока.
Область 100b(D) стока транзистора 23 ячейки электрически соединена с нижним концом (например, закрепленным слоем) элемента 22 MTJ через переходной контакт V0.
Верхний конец (например, свободный слой) элемента 22 MTJ соединен с верхним электродом UE. В направлении строки, верхние концы двух взаимно соседних элементов 22 MTJ соединены с общим верхним электродом UE, и верхний электрод UE соединен со второй проводной линией M2, которая сформирована из второго металлического проводного слоя. Вторая проводная линия M2 функционирует как локальная разрядная шина LBL. Межслойная изоляционная пленка (межслойный диэлектрик) ILD обеспечена для изоляции между проводными линиями.
В операции записи данных или считывания данных, чтобы выбирать некоторую ячейку MC памяти, возбуждается электрод GC затвора (числовая шина WL), соответствующий этой ячейке MC памяти. Тем самым, множество транзисторов ячеек, которые соединены с числовой шиной WL и расположены в направлении строки, делаются проводящими. Затем, посредством прикладывания напряжения между разрядной шиной BL1 и шиной SL1 истока некоторого столбца, выбирается ячейка MC памяти, соответствующая к пересечению между выбранной числовой шиной WL и выбранной разрядной шиной BL1 и шиной SL1 истока, и электрический ток может побуждаться течь в элемент MTJ выбранной ячейки MC памяти через транзистор ячейки.
Как проиллюстрировано на фиг. 8 и фиг. 10, в схеме 17B1 выбора столбца, активные области AA и области изоляции устройства (изоляция неглубокими канавками: STI) 104 альтернативно сформированы на полупроводниковой подложке 100. Транзисторы 24 ячеек сформированы в активной области AA. Транзистор 24 ячейки включает в себя электрод 102 затвора (числовую шину WL), который углублен в полупроводниковой подложке 100, и включает в себя область 100a(S) истока и область 100b(D) стока типа N+ на обеих сторонах электрода 102 затвора. Между тем, электрод 102 затвора изоляционно изолирован от полупроводниковой подложки 100 посредством слоя 101 изоляции. В дополнение, электрод 102 затвора изоляционно изолирован от проводной линии M1, M2 посредством слоя 103 изоляции.
Два транзистора 24 ячеек сформированы в одной и той же активной области AA, и эти два транзистора 24 ячеек совместно используют область 100a(S) истока или область 100b(D) стока. Предполагается, что упомянутые два транзистора 24 ячеек совместно используют область 100a(S) истока.
Общая область 100a(S) истока транзистора 24 ячейки электрически соединена с проводной линией LI через переходной контакт VL1. В дополнение, проводная линия LI электрически соединена через переходной контакт VL2, который обеспечен на проводной линии LI, с первой проводной линией M1, которая сформирована из первого металлического проводного слоя и функционирует как глобальная разрядная шина GBL.
Область 100b(D) стока транзистора 24 ячейки, включающего в себя электрод CGE2 затвора, электрически соединена с проводной линией LI через переходной контакт VL1. В дополнение, проводная линия LI электрически соединена с первой проводной линией M1, которая сформирована из первого металлического проводного слоя, через переходной контакт VL2, обеспеченный на проводной линии LI. Эта проводная линия M1 электрически соединена с локальной разрядной шиной LBL2 через переходной контакт V1, который обеспечен между массивом 11 ячеек и схемой 17B2 разрядки разрядных шин.
Область 100b(D) стока транзистора 24 ячейки, включающего в себя электрод CGE3 затвора, электрически соединена с проводной линией LI через переходной контакт VL1. В дополнение, проводная линия LI электрически соединена с первой проводной линией M1 (не показана), которая сформирована из первого металлического проводного слоя, через переходной контакт VL2 (не показан), обеспеченный на проводной линии LI. Эта проводная линия M1 электрически соединена с локальной разрядной шиной LBL3 через переходной контакт V1, который обеспечен между массивом 11 ячеек и схемой 17B2 разрядки разрядных шин. Межслойная изоляционная пленка (межслойный диэлектрик) ILD обеспечивается для изоляции между проводными линиями. Дополнительно, проводная линия M2 обеспечена выше проводной линии M1, через ILD. Эта проводная линия M2 функционирует как глобальная разрядная шина GBL и электрически соединена с проводной линией M1 (GBL) через переходной контакт V1.
В схеме 17B2 разрядки разрядных шин транзистор 25 ячейки имеет такую же структуру, что и транзистор 23, 24 ячейки. Как описано выше, транзисторы 23, 24 и 25 ячеек имеют одинаковую структуру и размер.
Далее, как показано на фиг. 11, схематически описывается размещение схемы 17S1 выбора столбца и схемы 17S2 разрядки шин истока. На фиг. 11, для цели простого описания, показаны только восемь локальных разрядных шин LBL и восемь локальных шин LSL истока, и показаны только восемь числовых шин WL в массиве 11 ячеек.
Как проиллюстрировано на фиг. 11, структуры схемы 17S1 выбора столбца и схема 17S2 разрядки шин истока являются такими же как структуры схемы 17B1 выбора столбца и схемы 17B2 разрядки разрядных шин, описанные со ссылкой на фиг. 8. Таким образом, транзистор 23 ячейки массива 11 ячеек, транзистор 26 схемы 17B1 выбора столбца и транзистор 27 схемы 17B2 разрядки разрядных шин имеют одинаковую структуру и размер.
Как было описано выше, в схеме 17B1, 17S1 выбора столбца, схеме 17B2 разрядки разрядных шин и схеме 17S2 разрядки шин истока в первом варианте осуществления, транзисторы 24 по 27 могут располагаться с шагом числовой шины WL в массиве 11 ячеек. Однако изоляция устройства является необходимой между транзисторами, соседними в направлении столбца, и один затворный электрод должен устанавливаться на потенциал земли (GND) по отношению к трем электродам затвора. На фиг. 6 и фиг. 7 для цели простого описания затворный электрод (GND) не показан.
<СПОСОБ ПРОИЗВОДСТВА ПОЛУПРОВОДНИКОВОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА СОГЛАСНО ПЕРВОМУ ВАРИАНТУ ОСУЩЕСТВЛЕНИЯ>
Далее, как показано на фиг. 12, схематически описывается базовый способ производства полупроводникового запоминающего устройства согласно первому варианту осуществления. Фиг. 12 является блок-схемой последовательности операций, которая схематически иллюстрирует базовый способ производства полупроводникового запоминающего устройства согласно первому варианту осуществления.
Фиг. 12 иллюстрирует одновременным способом процесс производства массива 11 ячеек и процесс производства схемы 17B1, 17S1 выбора столбца, схемы 17B2 разрядки разрядных шин и схемы 17S2 разрядки шин истока. Для цели простого описания схема 17B1, 17S1 выбора столбца просто упоминается как "схема выбора столбца", и схема 17B2 разрядки разрядных шин и схема 17S2 разрядки шин истока просто упоминаются как "схема разрядки".
[Этап S1001] (Целевые области: массив ячеек, схема выбора столбца и схема разрядки)
Жесткая маска (не показана) формируется на полупроводниковой подложке 100. На жесткой маске формируется резист (не показан) с формой полос шаблона линии и пространства (L/S). Затем, с использованием резиста в качестве маски, жесткая маска обрабатывается, и шаблон L/S переносится на поверхность полупроводниковой подложки 100 посредством использования обработанной жесткой маски. Впоследствии, пленка обработки (не показана) или резист (не показан) наносится на полупроводниковую подложку 100.
[Этап S1002] (Целевые области: массив ячеек, схема выбора столбца и схема разрядки)
На резисте формируется ступенчатый шаблон, чтобы разрезать шаблон L/S, который был перенесен на полупроводниковую подложку 100, с предварительно определенными интервалами. С использованием резиста и пленки обработки шаблон L/S, который был перенесен на полупроводниковую подложку 100, разрезается (AAcut) с предварительно определенными интервалами. Затем изоляционная пленка углубляется в углублениях в полупроводниковой подложке 100. Тем самым область разрезания становится изоляцией неглубокими канавками STI. В описании ниже, для цели простого описания, проекция, сформированная на полупроводниковой подложке 100, упоминается как активная область AA.
[Этап S1003] (Целевые области: массив ячеек, схема выбора столбца, и схема разрядки)
Жесткая маска (не показана) формируется на полупроводниковой подложке 100. Резист (не показан) с формой полосы шаблона L/S формируется на жесткой маске. Этот шаблон L/S простирается в направлении, пересекающем активную область AA под предварительно определенным углом. Затем с использованием резиста в качестве маски жесткая маска обрабатывается, и шаблон L/S переносится на поверхность полупроводниковой подложки 100 посредством использования обработанной жесткой маски. Впоследствии, изоляционные пленки 101, 103, 104 и электроды 102 затвора формируются в шаблоне L/S.
[Этап S1004] (Целевые области: схема выбора столбца и схема разрядки)
Следуя вышеописанному, в схеме выбора столбца и схеме разрядки переходные контакты VL1 формируются на областях истока и стока активной области AA.
[Этап S1005] (Целевые области: схема выбора столбца и схема разрядки)
Впоследствии, в схеме выбора столбца и схеме разрядки проводные линии LI формируются на переходных контактах VL1. Посредством проводных линий LI множество транзисторов ячеек электрически соединяются параллельно.
[Этап S1006] (Целевые области: схема выбора столбца и схема разрядки)
Затем, в схеме выбора столбца и схеме разрядки переходные контакты VL2 формируются на проводных линиях LI.
[Этап S1007] (Целевая область: массив ячеек)
Впоследствии, в массиве 11 ячеек контактный штепсель CB формируется на области 100a(S) истока полупроводниковой подложки 100.
[Этап S1008] (Целевые области: массив ячеек, схема выбора столбца и схема разрядки)
Затем проводные линии M1 формируются на переходных контактах VL2 и контактном штепселе CB.
[Этап S1009] (Целевые области: схема выбора столбца и схема разрядки)
Впоследствии, те части проводных линий M1, которые должны физически разрезаться, в схеме выбора столбца и схеме разрядки разрезаются (M1cut).
[Этап S1010] (Целевая область: массив ячеек)
Затем в массиве ячеек переходные контакты V0 формируются на области 100b(D) стока полупроводниковой подложки 100.
[Этап S1011] (Целевая область: массив ячеек)
Впоследствии в массиве ячеек элементы 22 MTJ формируются на переходных контактах V0.
[Этап S1012] (Целевая область: массив ячеек)
Затем в массиве ячеек формируется верхний электрод UE, который соединяет два элемента 22 MTJ.
[Этап S1013] (Целевые области: схема выбора столбца и схема разрядки)
Далее, в схеме выбора столбца и схеме разрядки переходные контакты V1 формируются на проводных линиях M1.
[Этап S1014] (Целевые области: массив ячеек, схема выбора столбца и схема разрядки)
Впоследствии, проводные линии M2 формируются на переходных контактах V1.
Как было описано выше, процессы производства массива ячеек, схемы выбора столбца и схемы разрядки выполняются одновременным способом на этапах S1001, S1002, S1003, S1008 и S1014.
<ПРЕИМУЩЕСТВА ПОЛУПРОВОДНИКОВОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА СОГЛАСНО ПЕРВОМУ ВАРИАНТУ ОСУЩЕСТВЛЕНИЯ>
Согласно вышеописанному первому варианту осуществления, активные области AA в массиве 11 ячеек, схема 17B1, 17S1 выбора столбца, схема 17B2 разрядки разрядных шин и схема 17S2 разрядки шин истока пересекают электроды GC затвора под предварительно определенным углом. В дополнение, транзисторы ячеек в массиве 11 ячеек, схеме 17B1, 17S1 выбора столбца, схеме 17B2 разрядки разрядных шин и схеме 17S2 разрядки шин истока имеют, по существу, одинаковую структуру и размер.
Таким образом, схема 17B1, 17S1 выбора столбца, схема 17B2 разрядки разрядных шин и схема 17S2 разрядки шин истока могут уменьшаться в размере посредством размещения посредством использования правила ячеек массива 11 ячеек.
В дополнение, когда используется обработка, в которой активные области AA и электроды GC затвора пересекаются под конкретным углом, несоответствие среди ячеек памяти могут подавляться и производительность производства может улучшаться.
Кроме того, так как одна и та же обработка может использоваться в массиве 11 ячеек, схеме 17B1, 17S1 выбора столбца, схеме 17B2 разрядки разрядных шин и схеме 17S2 разрядки шин истока, никакая нагрузка не добавляется к процессам производства.
(ВТОРОЙ ВАРИАНТ ОСУЩЕСТВЛЕНИЯ)
Далее, описывается полупроводниковое запоминающее устройство согласно второму варианту осуществления. Во втором варианте осуществления дается дополнительное описание структуры подблока. Во втором варианте осуществления структурные элементы, имеющие, по существу, такие же функции и структуры как в вышеописанном первом варианте осуществления, обозначаются посредством сходных ссылочных позиций, и перекрывающееся описание дается только там, где необходимо.
<СТРУКТУРА ПОЛУПРОВОДНИКОВОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА СОГЛАСНО ВТОРОМУ ВАРИАНТУ ОСУЩЕСТВЛЕНИЯ>
Как показано на фиг. 13 и фиг. 14A, фиг. 14B, фиг. 14C и фиг. 14D, описывается полупроводниковое запоминающее устройство согласно второму варианту осуществления. Фиг. 13 является блок-схемой, которая схематически иллюстрирует структуру подблока, фиг. 14A является принципиальной схемой, иллюстрирующей инвертор схемы возбуждения для схемы выбора столбца, фиг. 14B является принципиальной схемой, иллюстрирующей схему возбуждения SWD схемы возбуждения для схемы выбора столбца, фиг. 14C является принципиальной схемой для схемы возбуждения SWD, и фиг. 14D является принципиальной схемой для схемы возбуждения сброса BL/SL.
Как проиллюстрировано на фиг. 13, подблок 16 включает в себя схему 16a возбуждения SWD, схему 16b возбуждения сброса BL/SL и схему 16c возбуждения для схемы выбора столбца. В дополнение, схема 20 возбуждения числовых шин включает в себя схемы 20a и 20b возбуждения SWD (декодера числовых подшин).
В дополнение, как проиллюстрировано на фиг. 13, фиг. 14A и фиг. 14B, схема 16c возбуждения для схемы выбора столбца включает в себя инвертор 30 и схему 31 возбуждения SWD. Инвертор 30 включает в себя PMOSFET 30a, имеющий путь тока с одним концом, питаемым с помощью VPP, и другим концом, соединенным с узлом N1, и имеющий затвор, в который вводится сигнал FYB возбуждения; и NMOSFET 30b, имеющий путь тока с одним концом, соединенным с узлом N1, и другим концом, соединенным с потенциалом земли, и имеющий затвор, в который вводится сигнал FYB возбуждения. Сигнал FY выводится из узла N1. Схема 16c возбуждения для схемы выбора столбца включает в себя, например, два таких инвертора 30.
Схема 31 возбуждения SWD включает в себя PMOSFET 31, имеющий путь тока с одним концом, в который вводится FY, и другим концом, соединенным с узлом N2, и имеющий затвор, в который вводится сигнал MLYB выбора; NMOSFET 31b, имеющий путь тока с одним концом, соединенным с узлом N2, и другим концом, соединенным с потенциалом земли, и имеющий затвор, в который вводится сигнал MLYB выбора; и NMOSFET 31c, имеющий путь тока с одним концом, соединенным с узлом N2, и другим концом, соединенным с потенциалом земли, и имеющий затвор, в который вводится сигнал FYB возбуждения. Сигнал SLY выводится из узла N2. Схема 16c возбуждения для схемы выбора столбца включает в себя, например, восемь таких схем 31 возбуждения SWD.
В дополнение, как проиллюстрировано на фиг. 13 и фиг. 14C, схема 16a возбуждения SWD включает в себя PMOSFET 32a, имеющий путь тока с одним концом, питаемым с помощью VPP, и другим концом, соединенным с узлом N3, и имеющий затвор, в который вводится сигнал FXB возбуждения; и NMOSFET 32b, имеющий путь тока с одним концом, соединенным с узлом N3, и другим концом, соединенным с потенциалом земли, и имеющий затвор, в который вводится сигнал FXB возбуждения. Сигнал FX выводится из узла N3.
Дополнительно, как проиллюстрировано на фиг. 13 и фиг. 14D, схема 16b возбуждения сброса BL/SL включает в себя PMOSFET 33a, имеющий путь тока с одним концом, питаемым с помощью VPP, и другим концом, соединенным с узлом N4, и имеющий затвор, в который вводится сигнал DIS возбуждения; и NMOSFET 33b, имеющий путь тока с одним концом, соединенным с узлом N4, и другим концом, соединенным с потенциалом земли, и имеющий затвор, в который вводится сигнал DIS возбуждения. Сигнал DISB выводится из узла N4.
Кроме того, как проиллюстрировано на фиг. 13, инвертор 32 обеспечен в области, соседней с подблоком 16. Инвертор 32 обеспечивает сигналы FY (четыре сигнала) в схему 31 возбуждения SWD соседнего подблока 16.
<ПРЕИМУЩЕСТВА ПОЛУПРОВОДНИКОВОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА СОГЛАСНО ВТОРОМУ ВАРИАНТУ ОСУЩЕСТВЛЕНИЯ>
Как проиллюстрировано на вышеописанной фиг. 13, структуры схем 20a и 20b возбуждения SWD и схемы 31 возбуждения SWD являются одинаковыми.
В дополнение, сигналы, которые вводятся в соответствующие схемы в подблоке 16, вводятся через проводные линии M3, которые сформированы выше проводных линий M2.
Посредством использования подблока 16 с вышеописанной структурой, как показано на фиг. 13, длина контроллера 17 разрядных шин и шин истока и длина подблока 16 могут делаться, по существу, равными в направлении разрядной шины BL и шины SL истока.
Конкретно, посредством расположения схемы 31 возбуждения SWD подблока 16 в соответствии со схемами 20a и 20b возбуждения SWD, подблок 16 может располагаться без бесполезного пространства на части пересечения между схемами 20a и 20b возбуждения SWD и контроллером 17 разрядных шин и шин истока.
Между тем, в вышеописанном первом варианте осуществления, активные области AA разрезаются с предварительно определенными интервалами. Однако активные области AA могут не разрезаться.
В дополнение, в вышеописанном первом варианте осуществления, активные области AA наклонены под углом, равным приблизительно 71.565°, к направлению строки, но вариант осуществления не ограничен этим примером. Например, активные области AA могут быть сконфигурированы с возможностью простираться в направлении, пересекающем электроды GC затвора под углом, равным (90-atan(1/2)). Альтернативно, активные области AA могут быть сконфигурированы с возможностью простираться в направлении, пересекающем электроды GC затвора под 45°.
В каждом из вышеописанных вариантов осуществления, MRAM была описана как запоминающее устройство в качестве примера. Однако варианты осуществления также могут осуществляться как другие памяти типа изменения сопротивления, включающие в себя такие же элементы, как проиллюстрировано в первом и втором вариантах осуществления, например, как элемент, используемый в PRAM или PCRAM (оперативном запоминающем устройстве на основе изменения фазы), или ReRAM (резистивном оперативном запоминающем устройстве).
Кроме того, в каждом из вышеописанных вариантов осуществления пара разрядных шин упоминалась как разрядная шина BL и шина SL истока для удобства. Однако вариант осуществления не ограничен этим примером, и пара разрядных шин может указываться, например, как первая разрядная шина и вторая разрядная шина.
В то время как были описаны некоторые варианты осуществления, эти варианты осуществления были представлены только в качестве примера, и не предназначаются, чтобы ограничивать объем изобретения. В самом деле, новые способы и системы, здесь описанные, могут осуществляться в многообразии других форм; дополнительно, различные пропуски, подстановки и изменения в форме способов и систем, здесь описанных, могут делаться без отхода от сущности изобретений. Сопровождающая формула изобретения и ее эквиваленты предназначены, чтобы охватывать такие формы или модификации, которые попадают в пределы объема и сущности изобретений.

Claims (46)

1. Полупроводниковое запоминающее устройство, содержащее:
массив ячеек, включающий в себя
множество элементов изменения сопротивления, сформированных над полупроводниковой подложкой,
множество первых транзисторов ячеек, сформированных на полупроводниковой подложке и обеспеченных в ассоциации с элементами изменения сопротивления,
множество первых затворных электродов, включенных в первые транзисторы ячеек и простирающихся в первом направлении,
первые разрядные шины, электрически соединенные с элементами изменения сопротивления соответственно и простирающиеся во втором направлении, перпендикулярном к первому направлению,
вторые разрядные шины, электрически соединенные с одним концом пути тока первых транзисторов ячеек соответственно и простирающиеся во втором направлении, и
множество первых активных областей, в которых сформированы первые транзисторы ячеек и которые простираются в направлении, пересекающем первое направление под первым углом; и
контроллер разрядных шин, включающий в себя
множество вторых транзисторов ячеек, сформированных на полупроводниковой подложке, и при этом каждый имеет путь тока с одним концом, электрически соединенным с первыми разрядными шинами или вторыми разрядными шинами,
множество вторых затворных электродов, включенных во вторые транзисторы ячеек и простирающихся в первом направлении, и
множество вторых активных областей, в которых сформированы вторые транзисторы ячеек и которые простираются в направлении, пересекающем первое направление под вторым углом.
2. Полупроводниковое запоминающее устройство по п. 1, дополнительно содержащее схему разрядки, включающую в себя
множество третьих транзисторов ячеек, сформированных на полупроводниковой подложке, и при этом каждый имеет путь тока с одним концом, электрически соединенным с первыми разрядными шинами или вторыми разрядными шинами, и с другим концом, электрически соединенным с потенциалом земли;
множество третьих затворных электродов, включенных в третьи транзисторы ячеек и простирающихся в первом направлении, и
множество третьих активных областей, в которых сформированы третьи транзисторы ячеек и которые простираются в направлении, пересекающем первое направление под третьим углом.
3. Полупроводниковое запоминающее устройство по п. 2, в котором первые транзисторы ячеек, вторые транзисторы ячеек и третьи транзисторы ячеек имеют, по существу, одинаковый размер.
4. Полупроводниковое запоминающее устройство по п. 2, в котором первый угол, второй угол и третий угол являются равными.
5. Полупроводниковое запоминающее устройство по п. 1, дополнительно содержащее первую схему возбуждения, сконфигурированную с возможностью управлять первыми электродами затвора, обеспеченными рядом с концевой частью массива ячеек в первом направлении.
6. Полупроводниковое запоминающее устройство по п. 5, дополнительно содержащее вторую схему возбуждения, сконфигурированную с возможностью управлять вторыми электродами затвора, обеспеченными рядом с концевой частью контроллера разрядных шин в первом направлении.
7. Полупроводниковое запоминающее устройство по п. 6, в котором вторая схема возбуждения содержит такую же схему, что и первая схема возбуждения.
8. Полупроводниковое запоминающее устройство по п. 6, в котором длина контроллера разрядных шин во втором направлении является, по существу, равной длине второй схемы возбуждения во втором направлении.
9. Полупроводниковое запоминающее устройство по п. 1, в котором некоторое количество упомянутого множества вторых транзисторов ячеек имеют пути тока, которые электрически соединены параллельно, и имеют затворные электроды, в которые вводится такой же сигнал.
10. Полупроводниковое запоминающее устройство по п. 1, в котором контроллер разрядных шин содержит первый контроллер разрядных шин, сконфигурированный с возможностью управлять множеством упомянутых первых разрядных шин, и второй контроллер разрядных шин, сконфигурированный с возможностью управлять множеством упомянутых вторых разрядных шин.
11. Полупроводниковое запоминающее устройство, содержащее массив ячеек, включающий в себя
множество элементов изменения сопротивления, сформированных над полупроводниковой подложкой;
множество первых транзисторов ячеек, сформированных на полупроводниковой подложке и обеспеченных в ассоциации с элементами изменения сопротивления;
множество первых затворных электродов, включенных в первый транзистор ячейки и простирающихся в первом направлении;
первые разрядные шины, электрически соединенные с элементами изменения сопротивления соответственно и простирающиеся во втором направлении, перпендикулярном к первому направлению;
вторые разрядные шины, электрически соединенные с одним концом пути тока первых транзисторов ячеек соответственно и простирающиеся во втором направлении, и
множество первых активных областей, в которых сформированы первые транзисторы ячеек и которые обеспечены под двумя элементами изменения сопротивления, вмещающими посередине два упомянутых первых затвора, которые являются соседними друг с другом в первом направлении.
12. Полупроводниковое запоминающее устройство по п. 11, дополнительно содержащее контроллер разрядных шин, включающий в себя:
множество вторых транзисторов ячеек, сформированных на полупроводниковой подложке, и при этом каждый имеет путь тока с одним концом, электрически соединенным с первыми разрядными шинами или вторыми разрядными шинами;
множество вторых затворных электродов, включенных во вторые транзисторы ячеек и простирающихся в первом направлении, и
множество вторых активных областей, в которых сформированы вторые транзисторы ячеек и которые имеют такую же форму, что и первые активные области.
13. Полупроводниковое запоминающее устройство по п. 12, дополнительно содержащее схему разрядки, включающую в себя
множество третьих транзисторов ячеек, сформированных на полупроводниковой подложке, и при этом каждый имеет путь тока с одним концом, электрически соединенным с первыми разрядными шинами или вторыми разрядными шинами, и с другим концом, электрически соединенным с потенциалом земли;
множество третьих затворных электродов, включенных в третьи транзисторы ячеек и простирающихся в первом направлении, и
множество третьих активных областей, в которых сформированы третьи транзисторы ячеек и которые имеют такую же форму, что и первые активные области.
14. Полупроводниковое запоминающее устройство по п. 13, в котором первые транзисторы ячеек, вторые транзисторы ячеек и третьи транзисторы ячеек имеют, по существу, одинаковый размер.
15. Полупроводниковое запоминающее устройство по п. 13, дополнительно содержащее первую схему возбуждения, сконфигурированную с возможностью управлять первыми электродами затвора, обеспеченными рядом с концевой частью массива ячеек в первом направлении.
16. Полупроводниковое запоминающее устройство по п. 15, дополнительно содержащее вторую схему возбуждения, сконфигурированную с возможностью управлять вторыми электродами затвора, обеспеченными рядом с концевой частью контроллера разрядных шин в первом направлении.
17. Полупроводниковое запоминающее устройство по п. 16, в котором вторая схема возбуждения содержит такую же схему, что и первая схема возбуждения.
18. Полупроводниковое запоминающее устройство по п. 16, в котором длина контроллера разрядных шин во втором направлении является, по существу, равной длине второй схемы возбуждения во втором направлении.
19. Полупроводниковое запоминающее устройство по п. 12, в котором некоторое количество упомянутого множества вторых транзисторов ячеек имеют пути тока, которые электрически соединены параллельно, и имеют электроды затвора, в которые вводится такой же сигнал.
20. Полупроводниковое запоминающее устройство по п. 11, в котором контроллер разрядных шин содержит первый контроллер разрядных шин, сконфигурированный с возможностью управлять множеством упомянутых первых разрядных шин, и второй контроллер разрядных шин, сконфигурированный с возможностью управлять множеством упомянутых вторых разрядных шин.
RU2016106676A 2013-09-11 2014-08-26 Полупроводниковое запоминающее устройство RU2642960C2 (ru)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361876491P 2013-09-11 2013-09-11
US61/876,491 2013-09-11
US14/201,642 US9299409B2 (en) 2013-09-11 2014-03-07 Semiconductor storage device
US14/201,642 2014-03-07
PCT/JP2014/072860 WO2015037461A1 (en) 2013-09-11 2014-08-26 Semiconductor storage device

Publications (2)

Publication Number Publication Date
RU2016106676A RU2016106676A (ru) 2017-10-17
RU2642960C2 true RU2642960C2 (ru) 2018-01-29

Family

ID=52625450

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016106676A RU2642960C2 (ru) 2013-09-11 2014-08-26 Полупроводниковое запоминающее устройство

Country Status (5)

Country Link
US (2) US9299409B2 (ru)
CN (1) CN105556608B (ru)
RU (1) RU2642960C2 (ru)
TW (1) TWI549126B (ru)
WO (1) WO2015037461A1 (ru)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711215B2 (en) 2013-09-27 2017-07-18 Intel Corporation Apparatus and method to optimize STT-MRAM size and write error rate
WO2015065462A1 (en) * 2013-10-31 2015-05-07 Intel Corporation Apparatus for improving read and write operations of a nonvolatile memory
US9967038B2 (en) * 2014-05-16 2018-05-08 Regents Of The University Of Minnesota Optical interconnect in spin-based computation and communication systems
KR20170034961A (ko) 2015-09-21 2017-03-30 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102401581B1 (ko) * 2015-10-26 2022-05-24 삼성전자주식회사 저항식 메모리 소자
KR102590306B1 (ko) * 2016-09-06 2023-10-19 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2018147546A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
KR102379706B1 (ko) 2017-10-25 2022-03-28 삼성전자주식회사 가변 저항 메모리 소자
US10366954B1 (en) 2018-04-25 2019-07-30 Globalfoundries Inc. Structure and method for flexible power staple insertion
CN111179991B (zh) * 2019-12-31 2022-06-03 清华大学 阻变存储阵列及其操作方法、阻变存储器电路
CN113823656A (zh) * 2020-06-19 2021-12-21 长鑫存储技术有限公司 存储器及其形成方法、控制方法
KR20220049866A (ko) * 2020-10-15 2022-04-22 에스케이하이닉스 주식회사 메모리셀 및 그를 구비한 반도체 장치
CN114639772A (zh) 2020-12-15 2022-06-17 长鑫存储技术有限公司 一种半导体结构和存储电路
JP2022136786A (ja) 2021-03-08 2022-09-21 キオクシア株式会社 不揮発性記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU752476A1 (ru) * 1978-07-24 1980-07-30 Предприятие П/Я А-1889 Ячейка пам ти
EP1447851A1 (en) * 2001-11-21 2004-08-18 Sharp Kabushiki Kaisha Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus
RU2391722C2 (ru) * 2005-05-30 2010-06-10 Сейко Эпсон Корпорейшн Полупроводниковое запоминающее устройство
US8080432B2 (en) * 2007-07-23 2011-12-20 Magic Technologies, Inc. High performance MTJ element for STT-RAM and method for making the same
CN102376737A (zh) * 2010-08-24 2012-03-14 中芯国际集成电路制造(上海)有限公司 嵌入mram的集成电路及该集成电路的制备方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2792211B2 (ja) * 1990-07-06 1998-09-03 日本電気株式会社 半導体記憶装置
JP3386547B2 (ja) 1994-01-26 2003-03-17 株式会社東芝 リダンダンシ回路装置
US5794666A (en) * 1995-10-02 1998-08-18 Mitsubishi Jidosha Kogyo Kabushiki Kaisha Gaseous fuel filling structure and filling method using the same
JPH09231789A (ja) 1996-02-21 1997-09-05 Sony Corp 半導体記憶装置
JP2836570B2 (ja) * 1996-03-28 1998-12-14 日本電気株式会社 半導体記憶装置
JP4255144B2 (ja) 1998-05-28 2009-04-15 株式会社ルネサステクノロジ 半導体記憶装置
JP3544929B2 (ja) 2000-09-27 2004-07-21 Ｎｅｃマイクロシステム株式会社 半導体記憶装置およびそのリダンダンシ回路置換方法
US7116593B2 (en) 2002-02-01 2006-10-03 Hitachi, Ltd. Storage device
JP2004023062A (ja) 2002-06-20 2004-01-22 Nec Electronics Corp 半導体装置とその製造方法
JP2010093277A (ja) 2002-06-25 2010-04-22 Renesas Technology Corp 半導体集積回路装置
NZ546834A (en) * 2003-10-01 2010-03-26 Adolor Corp Spirocyclic heterocyclic derivatives and methods of their use
JP4309877B2 (ja) * 2005-08-17 2009-08-05 シャープ株式会社 半導体記憶装置
KR100695164B1 (ko) * 2005-11-09 2007-03-14 삼성전자주식회사 스위칭 소자로서 트랜지스터 및 다이오드를 포함하는하이브리드 타입의 비휘발성 메모리 소자
JP4129274B2 (ja) * 2006-05-18 2008-08-06 シャープ株式会社 半導体記憶装置
JP4251576B2 (ja) * 2006-07-28 2009-04-08 シャープ株式会社 不揮発性半導体記憶装置
US7778063B2 (en) * 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
JP2008130995A (ja) 2006-11-24 2008-06-05 Toshiba Corp 半導体記憶装置
JP5113845B2 (ja) * 2007-08-10 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5065401B2 (ja) * 2007-09-10 2012-10-31 パナソニック株式会社 不揮発性記憶装置および不揮発性記憶装置へのデータ書込方法
KR101264518B1 (ko) * 2008-10-06 2013-05-14 가부시키가이샤 히타치세이사쿠쇼 반도체 장치
JP2012043977A (ja) 2010-08-19 2012-03-01 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2012133836A (ja) 2010-12-20 2012-07-12 Toshiba Corp 抵抗変化型メモリ
JP5703041B2 (ja) 2011-01-27 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
JP5677187B2 (ja) 2011-05-09 2015-02-25 株式会社東芝 半導体記憶装置
CN103548086B (zh) * 2011-07-06 2016-08-31 松下电器产业株式会社 半导体存储装置
KR101889317B1 (ko) * 2011-10-28 2018-08-17 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
KR20140108800A (ko) * 2013-02-28 2014-09-15 에스케이하이닉스 주식회사 기준 컬럼, 반도체 장치 및 프로세서와 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU752476A1 (ru) * 1978-07-24 1980-07-30 Предприятие П/Я А-1889 Ячейка пам ти
EP1447851A1 (en) * 2001-11-21 2004-08-18 Sharp Kabushiki Kaisha Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus
RU2391722C2 (ru) * 2005-05-30 2010-06-10 Сейко Эпсон Корпорейшн Полупроводниковое запоминающее устройство
US8080432B2 (en) * 2007-07-23 2011-12-20 Magic Technologies, Inc. High performance MTJ element for STT-RAM and method for making the same
CN102376737A (zh) * 2010-08-24 2012-03-14 中芯国际集成电路制造(上海)有限公司 嵌入mram的集成电路及该集成电路的制备方法

Also Published As

Publication number Publication date
RU2016106676A (ru) 2017-10-17
US20160197120A1 (en) 2016-07-07
US9299409B2 (en) 2016-03-29
CN105556608B (zh) 2017-10-24
US20150070982A1 (en) 2015-03-12
US9704918B2 (en) 2017-07-11
TWI549126B (zh) 2016-09-11
WO2015037461A1 (en) 2015-03-19
TW201523603A (zh) 2015-06-16
CN105556608A (zh) 2016-05-04

Similar Documents

Publication Publication Date Title
RU2642960C2 (ru) Полупроводниковое запоминающее устройство
JP5677187B2 (ja) 半導体記憶装置
US20190096461A1 (en) Memory device
EP3278340A1 (en) Implementation of a one time programmable memory using a mram stack design
KR102610557B1 (ko) 페리-언더-셀 구조의 메모리 장치
JP5677186B2 (ja) 半導体記憶装置
US8233310B2 (en) Resistance-change memory
JP5518777B2 (ja) 半導体記憶装置
JP2011066361A (ja) 半導体記憶装置
US8503223B2 (en) Semiconductor storage device
US20120063216A1 (en) Semiconductor storage device
JP2015079869A (ja) メモリ装置、アクセス方法
CN113658620A (zh) 存储器电路及其操作方法
JP2012256693A (ja) 半導体記憶装置
US20170076791A1 (en) Semiconductor memory device
US9761293B2 (en) Semiconductor storage device
US9767863B2 (en) Redundancy memory device comprising a plurality of selecting circuits
US20160055895A1 (en) Semiconductor storage device
JP2007213639A (ja) 不揮発性半導体記憶装置
US9646667B2 (en) Semiconductor memory device
JP2024021510A (ja) 磁気メモリ

Legal Events

Date Code Title Description
PC43 Official registration of the transfer of the exclusive right without contract for inventions

Effective date: 20220420