CN102376737A - 嵌入mram的集成电路及该集成电路的制备方法 - Google Patents
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Abstract
本发明公开了一种嵌入MRAM的集成电路，该集成电路将MTJ单元及MTJ单元之后的互连层金属分别制备在不同的半导体衬底上，并通过穿透硅通孔(TSV，Through Silicon Via)实现电性连接，从而避免了制备MTJ单元之后的互连层金属的高温处理对MTJ单元造成的影响，提高了MRAM的性能；同时，还提供一种嵌入MRAM的集成电路的制备方法，该方法将半导体器件、MTJ单元以及MTJ单元之后的互连层金属制备在不同的半导体衬底上，并通过在半导体衬底上开设穿透硅通孔实现MRAM与CMOS电路的三维集成，该方法避免了高温对MTJ单元造成的影响，提高了MRAM的性能。
Description
技术领域
本发明涉及磁性随机访问存储器(MRAM)技术领域，尤其涉及一种嵌入MRAM的集成电路及该集成电路的制备方法。
背景技术
磁性随机访问存储器(MRAM，Magnetic Random Access Memory)是一种非挥发性的存储器，所谓“非挥发性”是指关掉电源后，仍可以保持记忆完整。在性能方面，MRAM拥有静态随机存储器(SRAM)的高速读取写入能力，以及动态随机存储器(DRAM)的高集成度，而且基本上可以无限次地重复写入，是一种“全功能”的固态存储器。因而，其应用前景非常可观，有望主导下一代存储器市场。MRAM不仅可以作为单独的存储器，还可以作为其它电路嵌入至相同的集成电路。
通常来说，MRAM包括多个磁性存储器单元或磁性存储器单元阵列，所述磁性存储器单元一般包括控制晶体管以及插在两条金属线之间的磁阻隧道结(MTJ，Magnetic Tunnel Junction)。
并且，为了使MRAM工艺与CMOS工艺相兼容，同时也为了降低成本，所述MTJ通常形成CMOS电路的两层金属层之间，例如形成在第一层金属层与第二层金属层之间。请参考图1，图1为MRAM的磁性存储器单元的结构示意图，如图1所示，MRAM的磁性存储单元100包括控制晶体管102以及MTJ109，所述MTJ109形成在第一层金属108与第二层金属112之间。其中，所述控制晶体管102制备在半导体衬底101上，所述控制晶体管包括源极103、漏极104以及栅极105；所述控制晶体管102上淀积有第一层间电介质(ILD，Inter-LayerDielectric)106，所述第一ILD106中设有接触孔107，所述接触孔107内填充有导电材料，所述漏极104通过所述接触孔107与所述第一层金属108相连，所述第一层金属108位于所述第一ILD106内；所述栅极105作为该磁性存储单元100的字线；所述MTJ109沉积在所述第一层金属108上，所述MTJ109上及所述第一层金属108上淀积有第二ILD110；所述第二ILD110中设有通孔111，所述通孔111内填充有导电材料，所述MTJ109通过所述通孔111与所述第二层金属112相连，所述第二层金属112位于所述第二ILD110内；所述第二层金属112作为该磁性存储单元100的位线。
现有的MRAM与CMOS集成电路的集成方法通常是在同一半导体衬底上先制备CMOS集成电路的各种半导体器件，然后进行CMOS集成电路的后端金属互连，并在金属互连的过程中在两层金属之间淀积MTJ。
但是，通常来说，在淀积MTJ后，还存在一些其它的工艺步骤，例如沉积介质层以制备其它层金属等，并且沉积介质层的工艺需要高达400℃左右的处理温度，而当温度高于350℃后，MTJ的磁性会衰减，从而严重影响MRAM的性能。
因此，如何在低于350℃的温度下，将MRAM集成到CMOS集成电路中，成为目前业界亟需解决的技术问题。
发明内容
本发明的目的在于提供一种嵌入MRAM的集成电路及该集成电路的制备方法，以解决现有的MRAM与CMOS电路制备在同一半导体衬底上，淀积完MTJ后还需进行一些其它的工艺步骤，并且这些工艺步骤需要高达400℃左右的处理温度，从而造成MTJ的磁性会衰减，严重影响MRAM性能的问题。
为解决上述问题，本发明提出一种嵌入MRAM的集成电路，用于集成MRAM与CMOS电路，所述MRAM包括多个磁性存储单元，所述磁性存储单元包括控制晶体管及形成于两层金属之间的MTJ单元，该嵌入MRAM的集成电路包括：
第一半导体衬底，所述第一半导体衬底上制备有半导体器件以及用于所述半导体器件互连的第一层金属；
第二半导体衬底，所述第二半导体衬底上制备有第N层金属及第N+1层金属，所述第N层金属与所述第N+1层金属之间制备有MTJ单元；
第三半导体衬底，所述第三半导体衬底上制备有用于所述半导体器件互连的第N+2层金属至最后层金属；
其中，所述第一半导体衬底内的金属与所述第二半导体衬底内的金属之间通过第一穿透硅通孔电性相连，所述第二半导体衬底内的金属与所述第三半导体衬底内的金属之间通过第二穿透硅通孔电性相连。
可选的，所述第一半导体衬底上还制备有第二层金属至第N-1层金属。
可选的，所述第二半导体衬底上还制备有第二层金属至第N-1层金属。
可选的，所述第一穿透硅通孔位于所述第二半导体衬底内，且穿通所述第二半导体衬底的正反面；所述第二穿透硅通孔位于所述第三半导体衬底内，且穿通所述第三半导体衬底的正反面。
可选的，所述第一半导体衬底与所述第二半导体衬底之间以及所述第二半导体衬底与所述第三半导体衬底之间淀积有绝缘介质，所述第一层金属至所述最后层金属制备在所述绝缘介质中，且所述绝缘介质中开有第一通孔及第二通孔，所述控制晶体管的漏极与所述第一层金属之间通过所述第一通孔电性相连，所述第一半导体衬底内的各层金属之间、所述第二半导体衬底内的各层金属之间以及所述第三半导体衬底内的各层金属之间通过所述第二通孔电性相连。
可选的，所述MTJ单元制备在所述第N层金属上，并通过所述第二通孔与所述第N+1层金属电性相连。
可选的，所述第一穿透硅通孔、所述第二穿透硅通孔以及所述第一通孔中淀积有第一导电材料。
可选的，所述第一导电材料为钨。
可选的，所述第二通孔中淀积有第二导电材料。
可选的，所述第二导电材料为铜。
同时，为解决上述问题，本发明还提出一种嵌入MRAM的集成电路的制备方法，该方法包括如下步骤：
提供第一半导体衬底；
在所述第一半导体衬底上制备半导体器件以及用于所述半导体器件互连的第一层金属；
提供第二半导体衬底，在所述第二半导体衬底上开设第一穿透硅通孔，并在所述第一穿透硅通孔中沉积第一导电材料；
在所述第二半导体衬底上制备用于所述半导体器件互连的第二层金属至第N层金属，所述第二层金属与所述第一层金属通过所述第一穿透硅通孔电性相连；
在所述第N层金属上制备MTJ单元；
在所述MTJ单元上制备第N+1层金属；
提供第三半导体衬底，在所述第三半导体衬底上开设第二穿透硅通孔，并在所述第二穿透硅通孔中沉积第一导电材料；以及
在所述第三半导体衬底上制备用于所述半导体器件互连的第N+2层金属至最后层金属，所述第N+1层金属与所述第N+2层金属通过所述第二穿透硅通孔电性相连。
可选的，所述在第N层金属上制备MTJ单元包括如下步骤：
在所述第N层金属上淀积MTJ膜；
对所述MTJ膜进行光刻和刻蚀，形成多个MTJ单元；以及
沉积绝缘介质，所述绝缘介质覆盖所述MTJ单元及MTJ单元之间的间隙。
可选的，所述第N+1层金属位于所述绝缘介质中，且所述绝缘介质中开有所述第二通孔，所述MTJ单元通过所述第二通孔与所述第N+1层金属电性相连。
可选的，所述在第二半导体衬底上开设第一穿透硅通孔包括如下步骤：
从所述第二半导体衬底的正面上开设第一初级硅通孔；以及
对所述第二半导体衬底的反面进行减薄，使所述第一初级硅通孔穿通所述第二半导体衬底的正反两面，形成第一穿透硅通孔。
可选的，所述在第三半导体衬底上开设第二穿透硅通孔包括如下步骤：
从所述第三半导体衬底的正面上开设第二初级硅通孔；以及
对所述第三半导体衬底的反面进行减薄，使所述第二初级硅通孔穿通所述第三半导体衬底的正反两面，形成第二穿透硅通孔。
同时，为解决上述问题，本发明还提出一种嵌入MRAM的集成电路的制备方法，该方法包括如下步骤：
提供第一半导体衬底；
在所述第一半导体衬底上制备半导体器件以及用于所述半导体器件互连的第一层金属至第N-1层金属；
提供第二半导体衬底，在所述第二半导体衬底上开设第一穿透硅通孔，并在所述第一穿透硅通孔中沉积第一导电材料；
在所述第二半导体衬底上制备用于所述半导体器件互连的第N层金属，所述第N层金属与所述第N-1层金属通过所述第一穿透硅通孔电性相连；
在所述第N层金属上制备MTJ单元；
在所述MTJ单元上制备第N+1层金属；
提供第三半导体衬底，在所述第三半导体衬底上开设第二穿透硅通孔，并在所述第二穿透硅通孔中沉积第一导电材料；以及
在所述第三半导体衬底上制备用于所述半导体器件互连的第N+2层金属至最后层金属，所述第N+1层金属与所述第N+2层金属通过所述第二穿透硅通孔电性相连。
可选的，所述在第N层金属上制备MTJ单元包括如下步骤：
在所述第N层金属上淀积MTJ膜；
对所述MTJ膜进行光刻和刻蚀，形成多个MTJ单元；以及
沉积绝缘介质，所述绝缘介质覆盖所述MTJ单元及MTJ单元之间的间隙。
可选的，所述第N+1层金属位于所述绝缘介质中，且所述绝缘介质中开有所述第二通孔，所述MTJ单元通过所述第二通孔与所述第N+1层金属电性相连。
可选的，所述在第二半导体衬底上开设第一穿透硅通孔包括如下步骤：
从所述第二半导体衬底的正面上开设第一初级硅通孔；以及
对所述第二半导体衬底的反面进行减薄，使所述第一初级硅通孔穿通所述第二半导体衬底的正反两面，形成第一穿透硅通孔。
可选的，所述在第三半导体衬底上开设第二穿透硅通孔包括如下步骤：
从所述第三半导体衬底的正面上开设第二初级硅通孔；以及
对所述第三半导体衬底的反面进行减薄，使所述第二初级硅通孔穿通所述第三半导体衬底的正反两面，形成第二穿透硅通孔。
本发明由于采用以上的技术方案，使之与现有技术相比，具有以下的优点和积极效果：
(1)本发明通过将MTJ单元及MTJ单元之后的互连层金属分别制备在不同的半导体衬底上，从而避免了制备MTJ单元之后的互连层金属的高温处理对MTJ单元造成的影响，提高了MRAM的性能；
(2)本发明通过将MTJ单元及半导体器件分别制备在不同的半导体衬底上，从而可方便地将MTJ单元所在的半导体衬底划分成多个块，使每个块中包含不同数量的MTJ单元，并进一步将各个块与第一半导体衬底中的半导体器件及第三半导体中的后续金属互连层进行集成，以实现不同存储密度的MRAM产品。
附图说明
图1为MRAM的磁性存储器单元的结构示意图；
图2为本发明第一个实施例提供的嵌入MRAM的集成电路的结构示意图；
图3为本发明第一个实施例提供的嵌入MRAM的集成电路的制备方法步骤流程图；
图4为本发明第二个实施例提供的嵌入MRAM的集成电路的结构示意图；
图5为本发明第二个实施例提供的嵌入MRAM的集成电路的制备方法步骤流程图。
具体实施方式
以下结合附图和具体实施例对本发明提出的嵌入MRAM的集成电路及该集成电路的制备方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种嵌入MRAM的集成电路，该集成电路将MTJ单元及MTJ单元之后的互连层金属分别制备在不同的半导体衬底上，并通过穿透硅通孔(TSV，Through Silicon Via)实现电性连接，从而避免了制备MTJ单元之后的互连层金属的高温处理对MTJ单元造成的影响，提高了MRAM的性能；同时，还提供一种嵌入MRAM的集成电路的制备方法，该方法将半导体器件、MTJ单元以及MTJ单元之后的互连层金属制备在不同的半导体衬底上，并通过在半导体衬底上开设穿透硅通孔实现MRAM与CMOS电路的三维集成，该方法避免了高温对MTJ单元造成的影响，提高了MRAM的性能。
实施例1
请参考图2，图2为本发明第一个实施例提供的嵌入MRAM的集成电路的结构示意图，该集成电路用于集成MRAM与CMOS电路，所述MRAM包括多个磁性存储单元，所述磁性存储单元包括控制晶体管及形成于两层金属之间的MTJ单元，如图2所示，本发明第一个实施例提供的嵌入MRAM的集成电路包括：
第一半导体衬底100，所述第一半导体衬底100上制备有半导体器件以及用于所述半导体器件互连的第一层金属140；
第二半导体衬底200，所述第二半导体衬底200上制备有第二层金属220至第N+1层金属250，所述第N+1层金属250与第N层金属230之间制备有MTJ单元240；
第三半导体衬底300，所述第三半导体衬底上制备有用于所述半导体器件互连的第N+2层金属320至最后层金属330；
其中，所述第一半导体衬底100内的金属与所述第二半导体衬底200内的金属之间通过第一穿透硅通孔210电性相连，所述第二半导体衬底200内的金属与所述第三半导体衬底300内的金属之间通过第二穿透硅通孔310电性相连。
进一步地，所述第一穿透硅通孔210位于所述第二半导体衬底200内，且穿通所述第二半导体衬底200的正反面；所述第二穿透硅通孔310位于所述第三半导体衬底300内，且穿通所述第三半导体衬底300的正反面。
进一步地，所述控制晶体管110包括栅极111、漏极113以及源极112，所述漏极113与所述第N层金属230电性相连；所述栅极111作为所述磁性存储单元的字线。
进一步地，所述第一半导体衬底100与所述第二半导体衬底200之间以及所述第二半导体衬底200与所述第三半导体衬底300之间淀积有绝缘介质120，所述第一层金属140至所述最后层金属330制备在所述绝缘介质120中，且所述绝缘介质120中开有第一通孔130及第二通孔131，所述控制晶体管110的漏极113与所述第一层金属140之间通过所述第一通孔130电性相连，所述第一半导体衬底100内的各层金属之间、所述第二半导体衬底200内的各层金属之间以及所述第三半导体衬底300内的各层金属之间通过所述第二通孔131电性相连。
进一步地，所述MTJ单元240制备在所述第N层金属230上，并通过所述通孔130与所述第N+1层金属250电性相连；所述第N+1层金属250作为所述磁性存储单元的位线。
进一步地，所述第一穿透硅通孔210、所述第二穿透硅通孔310以及所述第一通孔130中淀积有第一导电材料。
进一步地，所述第一导电材料为钨。
进一步地，所述第二通孔131中淀积有第二导电材料。
进一步地，所述第二导电材料为铜。
请继续参考图3，图3为本发明第一个实施例提供的嵌入MRAM的集成电路的制备方法步骤流程图，如图3所示，本发明第一个实施例提出的嵌入MRAM的集成电路的制备方法包括如下步骤：
提供第一半导体衬底；
在所述第一半导体衬底上制备半导体器件以及用于所述半导体器件互连的第一层金属；
提供第二半导体衬底，在所述第二半导体衬底上开设第一穿透硅通孔，并在所述第一穿透硅通孔中沉积第一导电材料；
在所述第二半导体衬底上制备用于所述半导体器件互连的第二层金属至第N层金属，所述第二层金属与所述第一层金属通过所述第一穿透硅通孔电性相连；
在所述第N层金属上制备MTJ单元；
在所述MTJ单元上制备第N+1层金属；
提供第三半导体衬底，在所述第三半导体衬底上开设第二穿透硅通孔，并在所述第二穿透硅通孔中沉积第一导电材料；以及
在所述第三半导体衬底上制备用于所述半导体器件互连的第N+2层金属至最后层金属，所述第N+1层金属与所述第N+2层金属通过所述第二穿透硅通孔电性相连。
进一步地，所述在第N层金属上制备MTJ单元包括如下步骤：
在所述第N层金属上淀积MTJ膜；
对所述MTJ膜进行光刻和刻蚀，形成多个MTJ单元；以及
沉积绝缘介质，所述绝缘介质覆盖所述MTJ单元及MTJ单元之间的间隙。
进一步地，所述第N+1层金属位于所述绝缘介质中，且所述绝缘介质中开有所述第二通孔，所述MTJ单元通过所述第二通孔与所述第N+1层金属电性相连。
进一步地，所述在第二半导体衬底上开设第一穿透硅通孔包括如下步骤：
从所述第二半导体衬底的正面上开设第一初级硅通孔；以及
对所述第二半导体衬底的反面进行减薄，使所述第一初级硅通孔穿通所述第二半导体衬底的正反两面，形成第一穿透硅通孔。
进一步地，所述在第三半导体衬底上开设第二穿透硅通孔包括如下步骤：
从所述第三半导体衬底的正面上开设第二初级硅通孔；以及
对所述第三半导体衬底的反面进行减薄，使所述第二初级硅通孔穿通所述第三半导体衬底的正反两面，形成第二穿透硅通孔。
实施例2
请参考图4，图4为本发明第二个实施例提供的嵌入MRAM的集成电路的结构示意图，该集成电路用于集成MRAM与CMOS电路，所述MRAM包括多个磁性存储单元，所述磁性存储单元包括控制晶体管及形成于两层金属之间的MTJ单元，如图4所示，本发明第二个实施例提供的嵌入MRAM的集成电路包括：
第一半导体衬底100，所述第一半导体衬底100上制备有半导体器件以及用于所述半导体器件互连的第一层金属140以及第二层金属150至第N-1层金属160；
第二半导体衬底200，所述第二半导体衬底200上制备有第N层金属230至第N+1层金属250，所述第N+1层金属250与第N层金属230之间制备有MTJ单元240；
第三半导体衬底300，所述第三半导体衬底上制备有用于所述半导体器件互连的第N+2层金属320至最后层金属330；
其中，所述第一半导体衬底100内的金属与所述第二半导体衬底200内的金属之间通过第一穿透硅通孔210电性相连，所述第二半导体衬底200内的金属与所述第三半导体衬底300内的金属之间通过第二穿透硅通孔310电性相连。
进一步地，所述第一穿透硅通孔210位于所述第二半导体衬底200内，且穿通所述第二半导体衬底200的正反面；所述第二穿透硅通孔310位于所述第三半导体衬底300内，且穿通所述第三半导体衬底300的正反面。
进一步地，所述控制晶体管110包括栅极111、漏极113以及源极112，所述漏极113与所述第N层金属230电性相连；所述栅极111作为所述磁性存储单元的字线。
进一步地，所述第一半导体衬底100与所述第二半导体衬底200之间以及所述第二半导体衬底200与所述第三半导体衬底300之间淀积有绝缘介质120，所述第一层金属140至所述最后层金属330制备在所述绝缘介质120中，且所述绝缘介质120中开有第一通孔130及第二通孔131，所述控制晶体管110的漏极113与所述第一层金属140之间通过所述第一通孔130电性相连，所述第一半导体衬底100内的各层金属之间、所述第二半导体衬底200内的各层金属之间以及所述第三半导体衬底300内的各层金属之间通过所述第二通孔131电性相连。
进一步地，所述MTJ单元240制备在所述第N层金属230上，并通过所述通孔130与所述第N+1层金属250电性相连；所述第N+1层金属250作为所述磁性存储单元的位线。
进一步地，所述第一穿透硅通孔210、所述第二穿透硅通孔310以及所述第一通孔130中淀积有第一导电材料。
进一步地，所述第一导电材料为钨。
进一步地，所述第二通孔131中淀积有第二导电材料。
进一步地，所述第二导电材料为铜。
请继续参考图5，图5为本发明第二个实施例提供的嵌入MRAM的集成电路的制备方法步骤流程图，如图5所示，本发明第二个实施例提供的嵌入MRAM的集成电路的制备方法包括如下步骤：
提供第一半导体衬底；
在所述第一半导体衬底上制备半导体器件以及用于所述半导体器件互连的第一层金属至第N-1层金属；
提供第二半导体衬底，在所述第二半导体衬底上开设第一穿透硅通孔，并在所述第一穿透硅通孔中沉积第一导电材料；
在所述第二半导体衬底上制备用于所述半导体器件互连的第N层金属，所述第N层金属与所述第N-1层金属通过所述第一穿透硅通孔电性相连；
在所述第N层金属上制备MTJ单元；
在所述MTJ单元上制备第N+1层金属；
提供第三半导体衬底，在所述第三半导体衬底上开设第二穿透硅通孔，并在所述第二穿透硅通孔中沉积第一导电材料；以及
在所述第三半导体衬底上制备用于所述半导体器件互连的第N+2层金属至最后层金属，所述第N+1层金属与所述第N+2层金属通过所述第二穿透硅通孔电性相连。
进一步地，所述在第N层金属上制备MTJ单元包括如下步骤：
在所述第N层金属上淀积MTJ膜；
对所述MTJ膜进行光刻和刻蚀，形成多个MTJ单元；以及
沉积绝缘介质，所述绝缘介质覆盖所述MTJ单元及MTJ单元之间的间隙。
进一步地，所述第N+1层金属位于所述绝缘介质中，且所述绝缘介质中开有所述第二通孔，所述MTJ单元通过所述第二通孔与所述第N+1层金属电性相连。
进一步地，所述在第二半导体衬底上开设第一穿透硅通孔包括如下步骤：
从所述第二半导体衬底的正面上开设第一初级硅通孔；以及
对所述第二半导体衬底的反面进行减薄，使所述第一初级硅通孔穿通所述第二半导体衬底的正反两面，形成第一穿透硅通孔。
进一步地，所述在第三半导体衬底上开设第二穿透硅通孔包括如下步骤：
从所述第三半导体衬底的正面上开设第二初级硅通孔；以及对所述第三半导体衬底的反面进行减薄，使所述第二初级硅通孔穿通所述第三半导体衬底的正反两面，形成第二穿透硅通孔。
综上所述，本发明提供了一种嵌入MRAM的集成电路，该集成电路将MTJ单元及MTJ单元之后的互连层金属分别制备在不同的半导体衬底上，并通过穿透硅通孔(TSV，Through Silicon Via)实现电性连接，从而避免了制备MTJ单元之后的互连层金属的高温处理对MTJ单元造成的影响，提高了MRAM的性能；同时，还提供一种嵌入MRAM的集成电路的制备方法，该方法将半导体器件、MTJ单元以及MTJ单元之后的互连层金属制备在不同的半导体衬底上，并通过在半导体衬底上开设穿透硅通孔实现MRAM与CMOS电路的三维集成，该方法避免了高温对MTJ单元造成的影响，提高了MRAM的性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (20)
1.一种嵌入MRAM的集成电路，用于集成MRAM与CMOS电路，所述MRAM包括多个磁性存储单元，所述磁性存储单元包括控制晶体管及形成在两层金属之间的MTJ单元，其特征在于，该嵌入MRAM的集成电路包括：
第一半导体衬底，所述第一半导体衬底上制备有半导体器件以及用于所述半导体器件互连的第一层金属；
第二半导体衬底，所述第二半导体衬底上制备有第N层金属及第N+1层金属，所述第N层金属与所述第N+1层金属之间制备有MTJ单元；
第三半导体衬底，所述第三半导体衬底上制备有用于所述半导体器件互连的第N+2层金属至最后层金属；
其中，所述第一半导体衬底内的金属与所述第二半导体衬底内的金属之间通过第一穿透硅通孔电性相连，所述第二半导体衬底内的金属与所述第三半导体衬底内的金属之间通过第二穿透硅通孔电性相连。
2.如权利要求1所述的嵌入MRAM的集成电路，其特征在于，所述第一半导体衬底上还制备有第二层金属至第N-1层金属。
3.如权利要求1所述的嵌入MRAM的集成电路，其特征在于，所述第二半导体衬底上还制备有第二层金属至第N-1层金属。
4.如权利要求1所述的嵌入MRAM的集成电路，其特征在于，所述第一穿透硅通孔位于所述第二半导体衬底内，且穿通所述第二半导体衬底的正反面；所述第二穿透硅通孔位于所述第三半导体衬底内，且穿通所述第三半导体衬底的正反面。
5.如权利要求1所述的嵌入MRAM的集成电路，其特征在于，所述第一半导体衬底与所述第二半导体衬底之间以及所述第二半导体衬底与所述第三半导体衬底之间淀积有绝缘介质，所述第一层金属至所述最后层金属制备在所述绝缘介质中，且所述绝缘介质中开有第一通孔及第二通孔，所述控制晶体管的漏极与所述第一层金属之间通过所述第一通孔电性相连，所述第一半导体衬底内的各层金属之间、所述第二半导体衬底内的各层金属之间以及所述第三半导体衬底内的各层金属之间通过所述第二通孔电性相连。
6.如权利要求5所述的嵌入MRAM的集成电路，其特征在于，所述MTJ单元制备在所述第N层金属上，并通过所述第二通孔与所述第N+1层金属电性相连。
7.如权利要求5所述的嵌入MRAM的集成电路，其特征在于，所述第一穿透硅通孔、所述第二穿透硅通孔以及所述第一通孔中淀积有第一导电材料。
8.如权利要求7所述的嵌入MRAM的集成电路，其特征在于，所述第一导电材料为钨。
9.如权利要求5所述的嵌入MRAM的集成电路，其特征在于，所述第二通孔中淀积有第二导电材料。
10.如权利要求9所述的嵌入MRAM的集成电路，其特征在于，所述第二导电材料为铜。
11.一种如权利要求1至10中任一项所述的嵌入MRAM的集成电路的制备方法，其特征在于，包括如下步骤：
提供第一半导体衬底；
在所述第一半导体衬底上制备半导体器件以及用于所述半导体器件互连的第一层金属；
提供第二半导体衬底，在所述第二半导体衬底上开设第一穿透硅通孔，并在所述第一穿透硅通孔中沉积第一导电材料；
在所述第二半导体衬底上制备用于所述半导体器件互连的第二层金属至第N层金属，所述第二层金属与所述第一层金属通过所述第一穿透硅通孔电性相连；
在所述第N层金属上制备MTJ单元；
在所述MTJ单元上制备第N+1层金属；
提供第三半导体衬底，在所述第三半导体衬底上开设第二穿透硅通孔，并在所述第二穿透硅通孔中沉积第一导电材料；以及
在所述第三半导体衬底上制备用于所述半导体器件互连的第N+2层金属至最后层金属，所述第N+1层金属与所述第N+2层金属通过所述第二穿透硅通孔电性相连。
12.如权利要求11所述的嵌入MRAM的集成电路的制备方法，其特征在于，所述在第N层金属上制备MTJ单元包括如下步骤：
在所述第N层金属上淀积MTJ膜；
对所述MTJ膜进行光刻和刻蚀，形成多个MTJ单元；以及
沉积绝缘介质，所述绝缘介质覆盖所述MTJ单元及MTJ单元之间的间隙。
13.如权利要求12所述的嵌入MRAM的集成电路的制备方法，其特征在于，所述第N+1层金属位于所述绝缘介质中，且所述绝缘介质中开有所述第二通孔，所述MTJ单元通过所述第二通孔与所述第N+1层金属电性相连。
14.如权利要求11所述的嵌入MRAM的集成电路的制备方法，其特征在于，所述在第二半导体衬底上开设第一穿透硅通孔包括如下步骤：
从所述第二半导体衬底的正面上开设第一初级硅通孔；以及
对所述第二半导体衬底的反面进行减薄，使所述第一初级硅通孔穿通所述第二半导体衬底的正反两面，形成第一穿透硅通孔。
15.如权利要求11所述的嵌入MRAM的集成电路的制备方法，其特征在于，所述在第三半导体衬底上开设第二穿透硅通孔包括如下步骤：
从所述第三半导体衬底的正面上开设第二初级硅通孔；以及
对所述第三半导体衬底的反面进行减薄，使所述第二初级硅通孔穿通所述第三半导体衬底的正反两面，形成第二穿透硅通孔。
16.一种如权利要求1至10中任一项所述的嵌入MRAM的集成电路的制备方法，其特征在于，包括如下步骤：
提供第一半导体衬底；
在所述第一半导体衬底上制备半导体器件以及用于所述半导体器件互连的第一层金属至第N-1层金属；
提供第二半导体衬底，在所述第二半导体衬底上开设第一穿透硅通孔，并在所述第一穿透硅通孔中沉积第一导电材料；
在所述第二半导体衬底上制备用于所述半导体器件互连的第N层金属，所述第N层金属与所述第N-1层金属通过所述第一穿透硅通孔电性相连；
在所述第N层金属上制备MTJ单元；
在所述MTJ单元上制备第N+1层金属；
提供第三半导体衬底，在所述第三半导体衬底上开设第二穿透硅通孔，并在所述第二穿透硅通孔中沉积第一导电材料；以及
在所述第三半导体衬底上制备用于所述半导体器件互连的第N+2层金属至最后层金属，所述第N+1层金属与所述第N+2层金属通过所述第二穿透硅通孔电性相连。
17.如权利要求16所述的嵌入MRAM的集成电路的制备方法，其特征在于，所述在第N层金属上制备MTJ单元包括如下步骤：
在所述第N层金属上淀积MTJ膜；
对所述MTJ膜进行光刻和刻蚀，形成多个MTJ单元；以及
沉积绝缘介质，所述绝缘介质覆盖所述MTJ单元及MTJ单元之间的间隙。
18.如权利要求17所述的嵌入MRAM的集成电路的制备方法，其特征在于，所述第N+1层金属位于所述绝缘介质中，且所述绝缘介质中开有所述第二通孔，所述MTJ单元通过所述第二通孔与所述第N+1层金属电性相连。
19.如权利要求16所述的嵌入MRAM的集成电路的制备方法，其特征在于，所述在第二半导体衬底上开设第一穿透硅通孔包括如下步骤：
从所述第二半导体衬底的正面上开设第一初级硅通孔；以及
对所述第二半导体衬底的反面进行减薄，使所述第一初级硅通孔穿通所述第二半导体衬底的正反两面，形成第一穿透硅通孔。
20.如权利要求16所述的嵌入MRAM的集成电路的制备方法，其特征在于，所述在第三半导体衬底上开设第二穿透硅通孔包括如下步骤：
从所述第三半导体衬底的正面上开设第二初级硅通孔；以及
对所述第三半导体衬底的反面进行减薄，使所述第二初级硅通孔穿通所述第三半导体衬底的正反两面，形成第二穿透硅通孔。
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