JP2023518674A - バックエンドメモリ付きの計算ニアメモリ - Google Patents

バックエンドメモリ付きの計算ニアメモリ Download PDF

Info

Publication number
JP2023518674A
JP2023518674A JP2022549729A JP2022549729A JP2023518674A JP 2023518674 A JP2023518674 A JP 2023518674A JP 2022549729 A JP2022549729 A JP 2022549729A JP 2022549729 A JP2022549729 A JP 2022549729A JP 2023518674 A JP2023518674 A JP 2023518674A
Authority
JP
Japan
Prior art keywords
region
memory
circuitry
write
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022549729A
Other languages
English (en)
Inventor
シャーマ、アビーシェク
徳之 佐藤
アタナソヴ、サラ
イーキン サンブル、フセイン
ケー． チェン、グレゴリー
ナグ、フィル
クリシュナムルシー、ラム
ジェ ヨー、フイ
エイチ． レ、ヴァン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2023518674A publication Critical patent/JP2023518674A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4066—Pseudo-SRAMs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Databases & Information Systems (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)

Abstract

本明細書の例はｅＤＲＡＭメモリセルを備えるメモリデバイスに関し、ｅＤＲＡＭメモリセルは、少なくとも部分的に記憶セル素子の上に形成された書き込み回路および少なくとも部分的に記憶セル素子の下に形成された読み出し回路と、メモリデバイスに接合された計算ニアメモリデバイスと、プロセッサと、メモリデバイスからプロセッサへのインターフェースとを含むことができる。いくつかの例では、ＳＲＡＭメモリデバイスの出力読み出しレートをエミュレートするためにメモリデバイスの出力を提供するために、コントローラ、マルチプレクサ、またはレジスタのうちの１つまたは複数を備える回路が含まれる。メモリデバイスの表面の接合は、計算ニアメモリデバイスまたは他の回路に対して行うことができる。いくつかの例では、読み出し回路を有する層は、記憶セル素子を有する層に接合することができる。本明細書に記載された技法を使用して、任意の層を互いに接合することができる。

Description

人工知能（ＡＩ）の作業負荷、機械学習、深層学習、グラフ処理などの最先端のデータ集約型アプリケーションは、大量のデータを処理する。例えば、深層学習（ＤＬ）の作業負荷は、訓練タスクおよび推論タスクの両方についての大量のニューラルネットワーク（ＮＮ）パラメータに対して行列演算を実行することを伴うことができる。これらのデータ集約型アプリケーションは、膨大な量のデータを保持するための大きい記憶容量と、データを迅速かつ効率的に処理するための膨大な計算能力とを必要とする。データ集約的な作業負荷のためのストレージと計算効率の両方の側面に対処することが課題である。
メモリデバイスの一例を描写する図である。
一実施形態の一例を描写する図である。
ゲインセルｅＤＲＡＭ構造の断面図である。 ゲインセルｅＤＲＡＭ構造の断面図である。 ゲインセルｅＤＲＡＭ構造の断面図である。 ゲインセルｅＤＲＡＭ構造の断面図である。
共有層を有する並列ゲインセルデバイスの一例を描写する図である。
図４の構造のトップダウン図の一例を描写する図である。
いくつかの実施形態によるゲインセルｅＤＲＡＭ構造の断面図である。
上部ゲート構造および下部ゲート構造の様々な例を描写する図である。 上部ゲート構造および下部ゲート構造の様々な例を描写する図である。 上部ゲート構造および下部ゲート構造の様々な例を描写する図である。
複数のゲインセルｅＤＲＡＭデバイスを有するメモリデバイスの断面図である。
ゲインセルトランジスタのいくつかの実施形態の回路図である。
メモリデバイスを形成する一例を描写する図である。 メモリデバイスを形成する一例を描写する図である。 メモリデバイスを形成する一例を描写する図である。 メモリデバイスを形成する一例を描写する図である。 メモリデバイスを形成する一例を描写する図である。 メモリデバイスを形成する一例を描写する図である。
プロセスを描写する図である。
ゲインセルメモリデバイスの断面図である。 ゲインセルメモリデバイスの断面図である。 ゲインセルメモリデバイスの断面図である。
ゲインセルメモリデバイスの別の断面図である。
様々なデバイスのトップダウン図の一例を描写する図である。
ニアメモリおよびニアメモリ計算ブロックを有するシステムの例示的な論理ブロック図である。
回路を第１のメモリタイプのメモリに使用して別のメモリタイプの出力をエミュレートすることができる例示的なシステムを描写する図である。
複数のバンクへのアクセスのために転送され得る信号の一例を描写する図である。
複数のＳＲＡＭバンクがアクセスされ、バンクからのデータが連結または結合されてデータを計算エンジンに提供する例示的なシステムを示す図である。
それにより組込み型ＤＲＡＭメモリから出力されたデータが分割され、複数の処理要素（ＰＥ）に提供される組込み型ＤＲＡＭメモリの一例を描写する図である。
より高速なメモリデバイスをエミュレートする速度でメモリデバイスからデータを読み出す例示的なプロセスを描写する図である。
様々なシステムの一例を描写する図である。
システムを描写する図である。
環境を描写する図である。
コンピュータシステムは、データへの迅速なアクセスを実現するために同じダイまたはマルチチップモジュール（ＭＣＭ）内に統合されたランダムアクセスメモリ（ＲＡＭ）を含む。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、一般的にコンピュータシステム内のランダムアクセスメモリとして使用される。しかしながら、ＤＲＡＭがデータを記憶するためにコンデンサを使用する場合、ＤＲＡＭの使用は、記憶されたデータのリフレッシュならびに対応する回路およびタイミングデバイスを必要とする可能性がある。ＤＲＡＭベースのメモリは、ビットラインを帯電させるためにかかる時間のために、読み出しおよび書き込みの待ち時間に遭遇する可能性がある。例えば、ビットライン上のコンデンサ（ＣＯＢ）は、ビットラインに電荷を供給するコンデンサである。場合によっては、読み出し動作のために、コンデンサの使用から抵抗静電容量（ＲＣ）時定数遅延が与えられると、ビットラインを帯電させる時間が所望よりも長くなり得る。
スタティックランダムアクセスメモリ（ＳＲＡＭ）は、ＤＲＡＭの代替である。ＳＲＡＭは、データを記憶するためにコンデンサを使用せず、リフレッシュを必要としない。ＳＲＡＭは、ＤＲＡＭよりも速い読み出しおよび書き込みの時間を実現することができる。ＳＲＡＭは、一般に、高速レジスタまたはキャッシュに使用される。
計算ニアメモリ用途では、高密度計算ニアメモリ（ＣＮＭ）回路を可能にするために、組込み型ＤＲＡＭ（ｅＤＲＡＭ）メモリを利用することができる。バックエンド金属層に実装されたバックエンドｅＤＲＡＭデバイスの場合、ＣＮＭは、アクティブシリコン上のバックエンドｅＤＲＡＭアレイの下に日和見的に配置された計算回路を実現する。このようにして、ＣＮＭ回路は、データ移動時の無駄なエネルギーおよび待ち時間を最小化し、意味のある計算のために利用可能なオンダイメモリ帯域幅を最大化するために、ｅＤＲＡＭアレイの直下に計算を局所化する。ｅＤＲＡＭベースのＣＮＭ回路は、ＳＲＡＭベースのＣＮＭ実装形態と比較して、より高いメモリ密度（例えば、単位面積に記憶されるより多くのデータ）を実現する。例えば、ｅＤＲＡＭベースのＣＮＭ回路は、人工知能（ＡＩ）タスク、機械学習、深層学習、グラフ処理、解読、暗号化、解凍、または圧縮などの、データ集約的な作業負荷に対して高い記憶容量および許容可能な計算効率を実現する。
ゲインセル組込み型ＤＲＡＭ（ｅＤＲＡＭ）アレイは、１トランジスタ－１コンデンサ（１Ｔ１Ｃ）セルを有するＤＲＡＭまたはｅＤＲＡＭよりも速い読み出し時間および書き込み時間を実現することができる。ゲインセルｅＤＲＡＭは、場合によっては、ＳＲＡＭの代替と見なされる。いくつかのゲインセルｅＤＲＡＭは、いくつかのトランジスタ（例えば、５つ以下）を使用するビットセルおよび動的記憶ノードを使用する。例えば、２トランジスタ（２Ｔ）ゲインセルトポロジーは、書き込みトランジスタ（ＭＷ）と、記憶および読み出し結合トランジスタ（ＭＲ）とを含む。場合によっては、ゲインセルｅＤＲＡＭ技術は、読み出しトランジスタ（ＭＲ）を使用して、より低い行アドレスから列アドレスへの遅延（ｔＲＣＤ）およびより速い読み出し時間を実現することができる。ゲインセルｅＤＲＡＭの説明については、例えば、Ｐ．Ｍｅｉｎｅｒｚｈａｇｅｎらの「Ｇａｉｎ－Ｃｅｌｌ Ｅｍｂｅｄｄｅｄ ＤＲＡＭｓ ｆｏｒ Ｌｏｗ－Ｐｏｗｅｒ ＶＬＳＩ Ｓｙｓｔｅｍｓ－ｏｎ－Ｃｈｉｐ」（２０１８）を参照されたい。
読み出し時間の１つの尺度は、ｔＲＣＤ／ｔＲＣの比である。ｔＲＣおよびｔＲＣＤは、ＤＲＡＭ内の２つの後続の行アクセスに関連付けられたタイミングを指す。ｔＲＣは、行サイクル時間および同じバンクへの連続するアクティブコマンド間の最小時間間隔を表すことができる。ｔＲＣＤは、行アドレスから列アドレスへの遅延を表すことができ、アクティブコマンドおよび読み出し／書き込みコマンドの発行の間に取られるクロックサイクルの数であり得る。場合によっては、ゲインセルｅＤＲＡＭは、ｅＤＲＡＭの１Ｔ１Ｃ技術よりも実質的に低いｔＲＣＤを実現する。
図１は、メモリデバイスの例示的な高レベルブロック図を描写する。メモリデバイス１００は、ＳＲＡＭメモリアレイ知的財産（ＩＰ）１０６と、ミッドロジックおよび入力／出力接続を有する周辺機器１０８とを含むことができる。メモリアレイ１０６、ならびにミッドロジックおよび入力／出力（Ｉ／Ｏ）接続を有する周辺機器１０８は、シリコン（Ｓｉ）基板１０４上に形成することができる。バックエンド相互接続１０２は、メモリアレイ１０６、ならびにミッドロジックおよび入力／出力（Ｉ／Ｏ）接続を有する周辺機器１０８の上に形成することができる。対照的に、メモリデバイス１００におけるＳＲＡＭの使用と比較して、ＤＲＡＭ技術の使用は、著しくより高い密度（例えば、面積委当たりに記憶されるより多くのデータ）を実現することができる。しかし、ＤＲＡＭは、あらゆる読み出しがライトバック動作を有するので、読み出し集約型の用途ではＳＲＡＭよりも実質的に遅くなり得る。そのため、低速で長い読み出し時間は、ＤＲＡＭをＳＲＡＭのつまらない代替物にする可能性がある。ＤＲＡＭをＳＲＡＭなどの高速メモリと競合させるために、ＤＲＡＭメモリセルのビットライン上のコンデンサ（ＣＯＢ）を帯電させるための高速化時間は、読み出し時間を短縮することができる。
図２は、一実施形態の高レベル概要例を描写する。メモリデバイス２００は、バックエンド相互接続間の積層メモリのゲインセルｅＤＲＡＭメモリアレイ技術を含むことができる。メモリアレイ２０２は、書き込みトランジスタ（ＭＷ）およびコンデンサストレージのアレイを含むことができる。読み出し回路２０４は、コンデンサストレージの内容を読み出すために使用される１つまたは複数のトランジスタを含むことができる。コンデンサストレージを伴う低速読み出し動作に関連付けられた問題を軽減するために、ゲインセルｅＤＲＡＭ構成を高速シリコンとともに使用することができる。メモリアレイ２０２を伴う読み出し動作の速度をさらに改善するために、層転送シリコンを使用して、他の用途のためにメモリアレイ２０２の下のシリコン基板２１２を解放しながら、より高速な読み出しトランジスタ技術を提供することができる。周辺機器／ミッドロジック／Ｉ／Ｏ２０６は、メモリアレイ２０２とともに使用される検知増幅器（ＳＡ）、ワードラインドライバ、シリコントランジスタ、および読み出しのための読み出し回路２０４、書き込み回路、多重回路、復号回路などへのビットライン信号ルーティングを含むことができる。
いくつかの実施形態によれば、材料は、互いに接触する界面層を使用して接合することができる。向かい合ってエッチングされた金属の直接接触を実現するために、金属－金属接合を形成することができる。例えば、領域は、領域が異なる機能（例えば、書き込み回路、ストレージ、読み出し回路、Ｉ／Ｏ回路、検知増幅器など）を実行するか、異なる材料を使用して形成されるか、または異なる温度で形成される場合に、互いに接合することができる。後でより詳細に記載されるように、デバイスの２つ以上の層を互いに接合することができる。
ＤＲＡＭメモリデバイス用のゲインセルのいくつかの実装形態では、複数のトランジスタが使用され、トランジスタは同じ平面（例えば、Ｘ－Ｙ平面）に配置される。トランジスタを同じ平面に配置することにより、ダイ空間を使用し、他の用途に利用可能なダイ空間の量を低減することができる。様々な実施形態は、接合プロセスおよび順次３次元チャネル処理を使用して、（例えば、Ｚ方向に沿って）読み出しデバイスの上の最上層に形成された書き込みデバイスを提供する。したがって、書き込み回路または読み出し回路以外の回路用のＸ－Ｙ平面の面積を節約しながら、ＤＲＡＭレベルのデータ記憶密度にＳＲＡＭレベルの読み出し速度を提供することができる。
図３Ａは、いくつかの実施形態によるゲインセルｅＤＲＡＭ構造の断面図を描写する。様々な実施形態は、書き込み回路３００、蓄積コンデンサ３２０、誘電体３２２、蓄積コンデンサ３２４、および読み出し回路３３０を含むメモリデバイスを提供する。Ｚ方向に沿って、書き込み回路３００は、読み出し回路３３０の上に少なくとも部分的に配置され、読み出し回路３３０の平面とは異なる平面内に配置され得る。書き込み回路３００は、蓄積コンデンサ３２０に導電結合することができ、読み出し回路３３０は、蓄積コンデンサ３２０に導電結合することができる。いくつかの実施形態では、（書き込み回路３００と接触している）層３０８は、本明細書に記載された方式で蓄積コンデンサ３２０に接合することができる。
いくつかの例では、書き込み回路３００は、金属ゲート３０２、ゲート酸化物３０４、チャネル３０６、ならびにソース（Ｓ）領域およびドレイン（Ｄ）領域を含むことができる。金属ゲート３０２は、窒化チタン（ＴｉＮ）、タングステン、銅、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、酸化銅、ニッケル、炭素、チタン、タンタル、ポリＳｉ、ポリＧｅ、イリジウム、酸化イリジウム、窒化ハフニウムなどのうちの１つまたは複数を含むことができる。ゲート酸化物３０４は、酸化ハフニウム、酸化ケイ素、酸化アルミニウム、窒化ケイ素、炭化ケイ素、ｈ－ＢＮ、炭素、酸化ランタン、これらの任意の組合せまたは多層のうちの１つまたは複数を含むことができる。チャネル３０６は、ポリＳｉ／Ｇｅ／ＩＩＩ－Ｖ／ＧａＮ、単結晶層転写Ｓｉ／Ｇｅ／ＩＩＩ－Ｖ／ＧａＮ、ＩＧＺＯ（酸化インジウムガリウム亜鉛）、酸化インジウム、酸化亜鉛、ＷＳｅ２、ＷＳ２、ＭｏＳｅ２、黒リン、ＳｎＯ、ＨｆＳｎＯ、Ｃｕ２Ｏ、ＣｏＯ、ＩＺＯ、ＡＺＯ、酸化インジウムタングステン、酸化インジウムスズ（ＩＴＯ）、もしくはこれらの任意の組合せ、またはＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、もしくは他の電気絶縁体でのドーピングのうちの１つまたは複数を含むことができる。
ソース領域およびドレイン領域は、各トランジスタのゲートスタックに隣接する基板内に形成することができる。ソース領域およびドレイン領域は、注入もしくは拡散プロセス、またはエッチングもしくは堆積プロセスのいずれかを使用して形成することができる。注入または拡散の場合、ホウ素、アルミニウム、アンチモン、リン、またはヒ素などのドーパントは、ソース領域およびドレイン領域を形成するために、基板にイオン注入されてもよい。ドーパントを活性化し、それらを基板内にさらに拡散させる焼鈍プロセスは、通常、イオン注入プロセスに続く。エッチングまたは堆積プロセスでは、基板は、ソース領域およびドレイン領域の位置に凹部を形成するために、最初にエッチングされてもよい。次いで、ソース領域およびドレイン領域を製造するために使用される材料で凹部を充填するために、エピタキシャル堆積プロセスが実行されてもよい。いくつかの実装形態では、ソース領域およびドレイン領域は、シリコンゲルマニウムまたは炭化ケイ素などのシリコン合金を使用して製造されてもよい。いくつかの実装形態では、エピタキシャル堆積シリコン合金は、ホウ素、ヒ素、またはリンなどのドーパントでその場所でドープされてもよい。さらなる実施形態では、ソース領域およびドレイン領域は、ゲルマニウムまたはＩＩＩ－Ｖ族の材料もしくは合金などの１つまたは複数の代替の半導体材料を使用して形成されてもよい。また、さらなる実施形態では、ソース領域およびドレイン領域を形成するために、金属および／または金属合金の１つまたは複数の層が使用されてもよい。
いくつかの例では、金属ゲート３０２は、Ｘ－Ｙ平面に沿ってゲート酸化物３０４を完全に覆うかまたはゲート酸化物３０４の一部分を覆うことができる。いくつかの例では、ゲート酸化物３０４は、Ｘ－Ｙ平面に沿ってチャネル３０６の一部分を覆うことができる。ソース領域（Ｓ）は、チャネル３０６と接触するように形成することができる。書き込みビットライン（ＷＢＬ）（図示せず）は、ソース領域（Ｓ）に結合することができる。ドレイン領域（Ｄ）は、層３０８を通ってチャネル内に形成することができる。層３０８は、窒化ケイ素（ＳｉＮ）エッチストップ、酸化物層（例えば、ＳｉＯ２、Ａｌ２Ｏ３）、窒化物層、または炭化物層のうちの１つまたは複数を含むことができる。ドレイン領域（Ｄ）は、チャネル３０６および蓄積コンデンサ３２０に結合することができる。書き込み回路３００の様々な例示的な構成は、例えば、図７Ａを参照して本明細書に記載される。
書き込み回路３００および層３０８は、エッチング、化学気相堆積（ＣＶＤ）、研磨、ドーピング、電子注入、イオン実装、エピタキシャル成長などのうちの１つまたは複数を含む、任意の半導体処理技法を使用して領域３０７内に形成することができる。領域３０７は、限定はしないが、酸化物、フィールド酸化物、窒化物、窒化ケイ素などの任意のタイプの絶縁材料または半導体材料であり得る。
いくつかの実施形態によれば、接合界面３３８は、第１の領域３５０の層３０８の底面を、領域３２６を含む第２の領域３５２の上面に接合し、ドレイン領域（Ｄ）を蓄積コンデンサ３２０に導電結合するために使用することができる。いくつかの例では、接合界面３３８は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含むことができる。表面上への接合材料の塗布は、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ強化原子層堆積（ＰＥＡＬＤ）、スピンオン、湿式堆積プロセス、または他の同様のプロセスによって実行することができる。
第１の領域３５０の底面を第２の領域３５２の上面に接合するために、接合界面３３８は、第１の領域３５０の底面に塗布し、第２の領域３５２の上面に塗布することができる。接合は、破壊されたまたは未結合の接合を生成するプラズマ処理（例えば、窒素、アルゴン、酸素、ＮＨ３、Ｃｌ、Ｆ２などの高エネルギーイオンの曝露）で表面を調合することによって活性化することができる。これらのダングリングボンドは、第１の領域３５０を形成するために使用されるウェハの第２の領域３５２を形成するために使用されるウェハとの接着性を改善することができる。ウェハは、アライメントマークを使用して互いに位置合わせされ、例えば、室温～４００°Ｃの範囲の温度で互いに押し付けられる。
蓄積コンデンサおよび誘電体（例えば、３２０、３２２、および３２４）は、窒化チタン、窒化タンタル、Ｗ、Ｒｕ、Ｉｒ、Ｃｕ、Ｔａ、Ｔｉ、またはこれらの組合せもしくは多層構造などの内部電極材料（３２０）を含むことができる。誘電体３２２は、酸化ケイ素、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化ハフニウムジルコニウム、酸化アルミニウム、ＳＴＯ（例えば、ＳｒＴｉＯ３）材料、ＢＴＯ（例えば、ＢａＴｉＯ３）材料、圧電（ＰＺＴ）材料を含むことができる。誘電体３２２は、内部電極材料３２０（例えば、円筒状の内部電極材料３２０の被覆面）の周りに形成され、内部電極材料３２０と外部電極３２４との間に配置されたプレートを含むことができる。
読み出し回路３３０は、蓄積コンデンサ３２０の下に（－Ｚ）方向に形成することができる。いくつかの例では、読み出し回路３３０は、金属ゲート３３２、ゲート酸化物３３４、およびチャネル３３６を含むことができる。金属ゲート３３２は、窒化チタン（ＴｉＮ）、タングステン、銅、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、酸化銅、ニッケル、炭素、チタン、タンタル、ポリＳｉ、ポリＧｅ、イリジウム、酸化イリジウム、窒化ハフニウムなどのうちの１つまたは複数を含むことができる。ゲート酸化物３３４は、酸化ハフニウム、酸化ケイ素、酸化アルミニウム、窒化ケイ素、炭化ケイ素、ｈ－ＢＮ、炭素、酸化ランタン、これらの任意の組合せまたは多層のうちの１つまたは複数を含むことができる。チャネル３３６は、ポリＳｉ／Ｇｅ／ＩＩＩ－Ｖ／ＧａＮ、単結晶層転写Ｓｉ／Ｇｅ／ＩＩＩ－Ｖ／ＧａＮ、ＩＧＺＯ（酸化インジウムガリウム亜鉛）、酸化インジウム、酸化亜鉛、ＷＳｅ２、ＷＳ２、ＭｏＳｅ２、黒リン、ＳｎＯ、ＨｆＳｎＯ、Ｃｕ２Ｏ、ＣｏＯ、ＩＺＯ、ＡＺＯ、酸化インジウムタングステン、酸化インジウムスズ（ＩＴＯ）、もしくはこれらの任意の組合せ、またはＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、もしくは他の電気絶縁体でのドーピングのうちの１つまたは複数を含むことができる。
いくつかの例では、金属ゲート３３２は、Ｘ－Ｙ平面に沿ってゲート酸化物３３４を完全に覆うかまたはゲート酸化物３３４の一部分を覆うことができる。いくつかの例では、ゲート酸化物３３４は、Ｘ－Ｙ平面に沿ってチャネル３３６の一部分を覆うことができる。ソース領域（Ｓ）は、ゲート酸化物３３４およびチャネル３３６と接触するように形成することができる。ソース領域（Ｓ）は、読み出しビットライン（ＲＢＬ）（図示せず）から信号を受信するように結合することができる。ドレイン領域（Ｄ）は、チャネル３３６と接触し、ゲート酸化物３３４と接触するように形成することができる。ドレイン領域（Ｄ）は、読み出しワードライン（ＲＷＬ）（図示せず）から信号を受信するように結合することができる。
蓄積コンデンサ３２０、誘電体３２２、蓄積コンデンサ３２４、および読み出し回路３３０は、エッチング、化学気相堆積（ＣＶＤ）、研磨、ドーピング、電子注入、イオン実装、エピタキシャル成長などのうちの１つまたは複数を含む、任意の半導体処理技法を使用して領域３２６内に形成することができる。領域３２６は、限定はしないが、酸化物、フィールド酸化物、窒化物、窒化ケイ素、酸化アルミニウムなどの任意のタイプの絶縁材料または半導体材料であり得る。
いくつかの実施形態では、第１の領域３５０は、限定はしないが、１００°Ｃ～２０００°Ｃなどの第１の温度または温度範囲で形成された書き込み回路３００、層３０８、および領域３０７を含むことができる。第２の領域３５２は、限定はしないが、１００°Ｃ～２０００°Ｃなどの第２の温度または温度範囲で形成された蓄積コンデンサ３２０、誘電体３２２、蓄積コンデンサ３２４、読み出し回路３３０、および領域３２６を含むことができる。第２の温度または温度範囲は、第１の温度または温度範囲と異なっていてもよく、少なくとも部分的に重複していてもよい。したがって、第１の領域３５０および第２の領域３５２は、異なる温度で作成し、接合界面３３８を使用して互いに接合することができる。
図３Ｂは、いくつかの実施形態によるゲインセルｅＤＲＡＭ構造の例示的な断面図を描写する。いくつかの実施形態では、第１の領域３６０は、第１の温度または温度範囲で蓄積コンデンサ３２０、誘電体３２２、蓄積コンデンサ３２４、読み出し回路３３０、および領域３２６と一緒に形成された書き込み回路３００、層３０８、および領域３０７を含むことができる。この例では、図３Ａの例のように、層３０８およびドレイン（Ｄ）領域を領域３２６および蓄積コンデンサ３２０の一部分に接合するのではなく、層３０８およびドレイン領域は、領域３２６および蓄積コンデンサ３２０の上に形成される。
第２の領域３６２は、第２の温度または温度範囲で領域３４０内に形成された読み出し回路３３０を含むことができる。第２の温度または温度範囲は、第１の温度または温度範囲と異なっていてもよく、少なくとも部分的に重複していてもよい。読み出し回路３３０は、エッチング、化学気相堆積（ＣＶＤ）、研磨、ドーピング、電子注入、イオン実装、エピタキシャル成長などのうちの１つまたは複数を含む、任意の半導体処理技法を使用して領域３４０内に形成することができる。領域３４０は、限定はしないが、酸化物、フィールド酸化物、窒化物、窒化ケイ素、酸化アルミニウムなどの任意のタイプの絶縁材料または半導体材料であり得る。
いくつかの実施形態では、第１の領域３６０および第２の領域３６２は、異なる温度または重複する温度で作成し、接合界面３４２を使用して互いに接合することができる。この例では、接合界面３４２を使用して、読み出し回路３３０を領域３２６に接合することができ、金属ゲート３３２を蓄積コンデンサ３２０に導電結合することができる。この例では、接合界面３４２を形成するために、第１の領域３６０の下部を接合界面３４２の材料で覆うことができ、第２の領域３６２の対向する部分を接合界面３４２の材料で覆うことができる。接合界面３４２は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含むことができる。第１の領域３６０を第２の領域３６２に接合するために、接合界面３３８に関して前述された技法を使用することができる。
場合によっては、蓄積コンデンサおよび誘電体（例えば、３２０、３２２、および３２４）の形成は、書き込み回路３００または読み出し回路３３０を製造するために使用される温度よりも高いかまたは異なる温度で行われ、そのような蓄積コンデンサおよび誘電体（例えば、３２０、３２２、および３２４）の製造は、書き込み回路３００または読み出し回路３３０の製造と互換性がないことに留意されたい。接合は、書き込み回路３００または読み出し回路３３０を蓄積コンデンサおよび誘電体（例えば、３２０、３２２、および３２４）と結合する方式を提供する。
図３Ｃは、いくつかの実施形態によるゲインセルｅＤＲＡＭ構造の例示的な断面図を描写する。この例では、第１の領域３５０は、接合界面３３８を使用して第２の領域３５２に接合される。第２の領域３５２は、接合界面３７０を使用して回路３５４に接合される。この例では、接合界面３７０を形成するために、第２の領域３５２の下部を接合界面３７０の材料で覆うことができ、回路３５４の対向する部分を接合界面３７０の材料で覆うことができる。接合界面３７０は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含むことができる。第１の領域３５０を第２の領域３５２に接合するために、接合界面３７０に関して前述された技法を使用することができる。回路３５４は、他の回路の中でも、検知回路用のＶｃｃ、Ｖｓｓ端子、計算ニアメモリ（ＣＮＭ）回路、（本明細書に記載される）ＳＲＡＭエミュレーション回路、バイア、ビットラインドライバ、またはワードラインドライバを含むことができる。
図３Ｄは、いくつかの実施形態によるゲインセルｅＤＲＡＭ構造の例示的な断面図を描写する。この例では、第１の領域３６０は、接合界面３４２を使用して第２の領域３６２に接合される。第２の領域３６２はまた、前述されたのと同様の方式で接合界面３７０を使用して回路３５４に接合することができる。したがって、接合界面は、任意の構造を接合し、導電性結合を提供するために使用することができる。
図４は、共有層を有する並列ゲインセルデバイスの一例を描写する。共有層は層３０８であり得る。前述されたように、異なる構造間の接合を実行することができる。例えば、接合界面４０２、４０４、および／または４０６のうちの１つまたは複数は、必要に応じて導電結合を可能にしながら、異なる構造を互いに接合するために使用することができる。接合界面４０２、４０４、および／または４０６は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含むことができる。異なる領域を互いに接合するために、接合界面３３８に関して前述された技法を使用することができる。
図５は、図４の構造のトップダウン図の一例を描写する。図５０２は、いくつかの実施形態による書き込み回路のトップダウン図を提供する。セル５０４は、いくつかの実施形態による書き込み回路を含むことができる。いくつかの例では、セル５０４のトップダウン図５０２は、セル５０４の上に形成されたビットライン（ＢＬ）を示し、ビットライン（ＢＬ）は、セル５０４の少なくとも１つの他のコピーと接触している。加えて、ワードラインＷＬ０は、セル５０４のゲート酸化物に結合され、セル５０４の少なくとも１つの他のコピーと接触することができる。容量性接点（キャップ接点）は、容量性ストレージ（図示せず）と接続するためにセル５０４の下に配置することができる。
図６は、いくつかの実施形態によるゲインセルｅＤＲＡＭ構造の断面図を描写する。様々な実施形態は、書き込み回路６００、蓄積コンデンサ３２０、誘電体３２２、蓄積コンデンサ３２４、および読み出し回路３３０を含むメモリデバイスを提供する。書き込み回路６００は、Ｚ方向の読み出し回路３３０の上に少なくとも部分的に配置され、読み出し回路３３０の平面とは異なるＸ－Ｙ平面内に配置され得る。書き込み回路６００は、蓄積コンデンサ３２０に導電結合することができ、読み出し回路３３０は、蓄積コンデンサ３２０に導電結合することができる。
書き込み回路６００は、金属ゲート６０２、ゲート酸化物６０４、チャネル６０６、および層６０８を含むことができる。金属ゲート６０２は、窒化チタン（ＴｉＮ）、タングステン、銅、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、酸化銅、ニッケル、炭素、チタン、タンタル、ポリＳｉ、ポリＧｅ、イリジウム、酸化イリジウム、窒化ハフニウムなどのうちの１つまたは複数を含むことができる。ゲート酸化物６０４は、酸化ハフニウム、酸化ケイ素、酸化アルミニウム、窒化ケイ素、炭化ケイ素、ｈ－ＢＮ、炭素、酸化ランタン、これらの任意の組合せまたは多層のうちの１つまたは複数を含むことができる。チャネル６０６は、ポリＳｉ／Ｇｅ／ＩＩＩ－Ｖ／ＧａＮ、単結晶層転写Ｓｉ／Ｇｅ／ＩＩＩ－Ｖ／ＧａＮ、ＩＧＺＯ（酸化インジウムガリウム亜鉛）、酸化インジウム、酸化亜鉛、ＷＳｅ２、ＷＳ２、ＭｏＳｅ２、黒リン、ＳｎＯ、ＨｆＳｎＯ、Ｃｕ２Ｏ、ＣｏＯ、ＩＺＯ、ＡＺＯ、酸化インジウムタングステン、酸化インジウムスズ（ＩＴＯ）、もしくはこれらの任意の組合せ、またはＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、もしくは他の電気絶縁体でのドーピングのうちの１つまたは複数を含むことができる。層６０８は、シリコンアインスタイニウム（ＳｉＮＥｓ）を含むように形成することができる。
いくつかの例では、金属ゲート６０２は、Ｘ－Ｙ平面に沿ってゲート酸化物６０４を完全に覆うかまたはゲート酸化物６０４の一部分を覆うことができる。ゲート酸化物６０４は、チャネル６０６の一部分を覆うことができる。ソース領域（Ｓ）は、チャネル６０６と接触するように形成することができる。書き込みビットライン（ＷＢＬ）信号は、ソース領域（Ｓ）に結合することができる（図示せず）。ドレイン領域（Ｄ）は、チャネル６０６と接触するように形成することができる。接続部６１０は、ドレイン領域（Ｄ）を蓄積コンデンサ３２０に結合することができる。いくつかの例では、接続部６１０は、Ｃｕ、Ｒｕ、ＴｉＮ、Ｗ、またはＣｏのうちの１つまたは複数から形成することができる。接続部６１０は、層６０８の一部分を通って形成することができる。この例では、接続部６１０は逆Ｌ字形構造であるが、任意の形状を使用することができる。
この例では、接合界面６１８または接合界面６２０のうちの１つまたは複数は、図３Ａ～図３Ｄの構造に関して記載されたのと同様の方式で形成し使用することができる。接合界面６１８および／または６２０は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含むことができる。
図７Ａは、上部ゲート構造および下部ゲート構造の様々な例の断面図を描写する。この例では、構造７００、７１０、７２０、および７３０が示され、書き込み回路または読み出し回路において使用することができる。いくつかの例では、上部ゲート上部接点の場合、側壁ゲートなしで薄膜トランジスタ構成を使用することができる。いくつかの例では、ＦｉｎＦＥＴ構成は、少なくともゲート構造に使用することができる。書き込み（上部）トランジスタおよび読み出し（下部）トランジスタを形成するために使用される材料は、ポリＳｉ、Ｓｉ、Ｇｅ、ポリＧｅ、ＩＩＩ－Ｖ、ＧａＮ、遷移金属ジカルコゲナイド（ＴＭＤ）（例えば、ＭｏＳ２、ＷＳｅ２、ＭｏＳｅ２、ＷＳｅ２）、ＩｎＳ、ＨｆＳ、ＺｎＳ、ＺｎＳｅ、Ｉｎ２Ｏ３、ＺｎＯ、ＡＺＯ、ＩＧＺＯ、ＩＺＯ、および他のバックエンド互換材料のうちの１つまたは複数を含むことができる。バックエンドは、バルクシリコントランジスタの形成の後に続く層の処理を含むことができる。バックエンド互換材料は、≦約５００°Ｃの温度バジェットを有する金属および誘電体を含むことができる。様々な実施形態は、本明細書に記載されたバックエンド互換トランジスタを提供する。
図７Ｂは、いくつかの実施形態の上部ゲート上部接点構造の断面の一例を描写する。この例では、構造７１０Ａは構造７１０の断面図である。フィン電界効果トランジスタ（ＦｉｎＦＥＴ）実装がゲート構造に使用され、側壁ゲートが存在する。いくつかの実施形態によれば、フィン（例えば、狭いチャネル）は、平面実装よりも改善されたゲート制御、改善されたしきい値以下の揺動、および改善された漏洩を実現する。改善されたゲート制御は、負または０ボルトで低いＩｏｆｆ（オフ状態の漏洩）を維持しながら、所与の電圧で駆動電流（性能）を改善することができる。読み出しトランジスタおよび／または書き込みトランジスタを急激にオフにすることができ、それにより、しきい値以下の揺動（例えば、ゲート電圧を低減することによる電流の減少率）を急激にまたは低くすることができる。
図７Ｃは、ゲートがコンデンサ接点と重なる上部ゲート交互接点の一例を描写する。構造７３０は、Ｚ方向のゲートと接点との間の重複を含み、ビットラインに隣接する接点との重複または接触を含まない。Ｚ方向のゲートと接点との間の重複は、静電ドーピングを誘発する（ゲート電界に起因する）ゲートの下のチャネル内の余分な電荷をもたらす。この静電ドープにより、接触抵抗が改善され、駆動電流（性能）が向上する。駆動電流性能を向上させることにより、蓄積コンデンサを帯電させる時間を減少させ、待ち時間（例えば、読み出し／書き込み時間）を短縮することができる。ゲートがビットライン接点に隣接する接点と重なると、ゲートと接点との間に形成される静電容量に起因して、蓄積コンデンサに記憶された０または１の値を識別する際の信号対雑音比が悪くなる。しかし、静電容量は代わりにコンデンサ接点側に形成されるので、信号対雑音比は悪影響を受けなくてもよく、コンデンサストレージにおけるデータ保持の改善をもたらすことができる。
図８は、複数のゲインセルｅＤＲＡＭデバイスを有するメモリデバイスの断面図を描写する。様々な実施形態によれば、メモリセル８０２は複数のビットセルを含み、バックエンド書き込み回路８０４（ＭＷ）は、読み出し回路８０６とともにＸ－Ｙ平面にあるのとは対照的に、Ｚ方向の読み出し回路８０６（ＭＲ）の上に配置される。いくつかの例では、Ｚ方向に沿って、バックエンド書き込み回路８０４が記憶セル８０８に接続され、読み出し回路８０６が記憶セルに接続される。この例では、書き込み回路８０４は、チャネルの周りにゲートラッピングを有するＦｉｎＦＥＴトランジスタとして実装される。書き込み回路８０４は、記憶セル８０８にビットを書き込むことができる。この例では、記憶セル８０８は、ビットライン上のコンデンサ（ＣＯＢ）デバイスとして実装することができる。読み出し回路８０６は、記憶セル８０８に記憶された１つまたは複数のビットおよび記憶セル８０８のＣＳＮ状態を検知するために使用されるＭＲトランジスタを事前に増幅することができる。ＭＲトランジスタのアレイは、記憶されたＣＳＮ状態を読み出すことができる。
本明細書でより詳細に記載されるように、デバイスの複数の層は、互いの上に接合し積層することができる。例えば、１つの層は、Ｎ型金属酸化膜半導体（ＭＯＳ）（ＮＭＯＳ）トランジスタのみ、またはＰ型ＭＯＳトランジスタ（ＰＭＯＳ）トランジスタのみを含むことができ、その上または下の別の層は、（ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する）相補型金属酸化膜半導体（ＣＭＯＳ）を含むことができる。
図９は、ゲインセルトランジスタのいくつかの実施形態の回路図を示す。少なくとも図３Ａ～図３Ｄ、図４、図６、および図８のデバイスに関する例示的な読み出し動作および書き込み動作が次に記載される。読み出しトランジスタ（ＭＲ）および書き込みトランジスタ（ＭＷ）は、メモリ回路のコンデンサＣＳＮと相互作用する。例えば、全ＮＭＯＳトランジスタの読み出しトランジスタ（ＭＲ）および書き込みトランジスタ（ＭＷ）の実装形態では、ＤＲＡＭビットセルは、ＭＷトランジスタおよびコンデンサＣＳＮを含む。書き込み動作の場合、ＷＢＬをオンにすると、コンデンサＣＳＮに蓄積された電荷がノードＳＮに転送され、ノードＳＮは読み出しトランジスタＭＲのゲートに接続する。論理１を書き込むために、読み出しトランジスタＭＲが活性化される。論理０を書き込むために、読み出しトランジスタＭＲは開回路である。
コンデンサＣＳＮからデータを読み出すために、ＷＢＬはオフに保たれ、電荷はコンデンサＣＳＮからラインＷＢＬに放電されるが、ＲＣ時定数遅延を被る。コンデンサＣＳＮに１が記憶されると、ＭＲのゲートは電圧を有し、そのチャネル抵抗は低い。コンデンサＣＳＮに０が記憶されると、抵抗が高くなる。ＲＷＬとＲＢＬとの間の抵抗の変化は、ＭＲのゲートが特定の電位（０または１）にあるために生じる。ＲＷＬとＲＢＬとの間に一定の電圧差を印加することにより、コンデンサＣＳＮの内容を読み出すことが可能になる。コンデンサＣＳＮが１を記憶する場合、読み出しトランジスタを通る電流は高い。
しかしながら、ＳＮノードを読み出しトランジスタＭＲのゲートに接続することは、ＭＲトランジスタがＸ－Ｙ平面内でＭＷトランジスタに隣接する場合、面積を消費する。書き込み回路がバックエンドトランジスタである場合、書き込み回路は、フロントエンドにある読み出し回路に加えてさらなるＸ－Ｙ平面空間を消費しない。バックエンドトランジスタは、その下に接点を有することができる（ゲートおよび接点は同じ平面内にない）。本明細書に記載されるように、様々な実施形態は、ＭＲトランジスタの上方の平面内にＭＷトランジスタを提供する。
図１０Ａ～図１０Ｆは、メモリデバイスを形成する一例を描写する。例えば、メモリデバイスは、ゲインセルｅＤＲＡＭデバイスであり得る。図１０Ａは、シリコン基板１０１０の断面図を示す。実施形態では、基板１０１０は、シリコン基板、ソーダライムガラスまたはホウケイ酸ガラスなどのガラス基板、金属基板、プラスチック基板、ＳｉＯ２を含む基板、または別の適切な基板であってもよい。構造１０２０は、シリコン基板１０１０の中または上に形成することができる。構造１０２０は、読み出し（ＭＲ）トランジスタ、バイア、再配線、金属ルーティング、ワードライン（ＷＬ）ドライバ、電源、メモリコントローラ、メモリ管理ユニット、行デコーダおよびドライバ、ならびに論理および処理回路を含むことができる。構造１０２０は、様々な材料の堆積、エッチング、研磨などによってシリコン基板１０１０の上または中に形成することができる。構造１０２０は、プレーナ技術またはＦｉｎＦＥＴ技術を使用する任意のタイプの能動回路を含むことができる。
図１０Ｂは、構造１０２０上の層間誘電体（ＩＬＤ）堆積の一例を描写する。ＩＬＤ層は、低誘電率材料などの集積回路構造に適用可能であることが知られている誘電体材料を使用して形成されてもよい。使用され得る誘電体材料の例には、限定はしないが、二酸化ケイ素（ＳｉＯ２）、炭素ドープ酸化物（ＣＤＯ）、窒化ケイ素、パーフルオロシクロブタンまたはポリテトラフルオロエチレンなどの有機ポリマー、フルオロシリケートガラス（ＦＳＧ）、およびシルセスキオキサン、シロキサン、またはオルガノシリケートガラスなどのオルガノシリケートが含まれる。ＩＬＤ層は、それらの誘電率をさらに低下させるために細孔または空隙を含んでもよい。ＩＬＤ層は、酸化ケイ素（ＳｉＯ）膜、窒化ケイ素（ＳｉＮ）膜、Ｏ３－テトラエチルオルトシリケート（ＴＥＯＳ）、Ｏ３－ヘキサメチルジシロキサン（ＨＭＤＳ）、プラズマ－ＴＥＯＳ酸化物層、または他の適切な材料を含んでもよい。
図１０Ｃは、トランジスタの第２の層の形成の一例を描写する。トランジスタの第２の層は、構造１０２０内に形成することができる。構造１０２０は、金属ゲート３０２、ゲート酸化物３０４、チャネル３０６、ソース（Ｓ）領域、およびドレイン（Ｄ）領域に関して上述されたチャネル材料から形成された書き込み（ＭＷ）回路１０３２などの非シリコンベースのトランジスタを含むように修正することができる。書き込み回路１０３２は、前述されたように、記憶セルの上方にそれと接触して形成することができる。信号または電圧転送バイア１０３３を構造１０３０の中に形成することもできる。（例えば、低温で）構造１０３０内にトランジスタおよびバイアを堆積または形成するために、順次３次元チャネル処理を使用することができる。
いくつかの例では、接合層１０３４は、構造１０３６を構造１０３０に貼り付けるために使用することができる。接合プロセスの様々な例が本明細書に記載される。構造１０３６は、ＷＬドライバへのワードライン（ＷＬ）ストラップおよびバイアを含むことができる。
図１０Ｄは、構造１０３６の表面１０４０への第２の基板１０５０の表面１０５２の接合の一例を描写する。いくつかの例では、表面１０４０は接合材料で覆うことができ、表面１０５２は接合材料で覆うことができる。表面１０５２への表面１０４０の接合は、両方の表面１０４０および１０５２を覆う接合材料の接触によって行うことができる。いくつかの例では、接合材料は、ＳｉＯ２、ＳｉＯＮ、ＳｉＯＣＮ、ＳｉＣＮ、またはＳｉＯＣのうちの１つまたは複数を含むことができる。接合表面の様々な例が本明細書に記載される。例えば、第２の基板１０５０はキャリアウェハであり得、第２の基板１０５０を表面１０４０に接合した後、得られた構造は、裏返してパターニングすることができる。
図１０Ｅは、基板１０１０を研磨して表面１０６０、特に読み出しトランジスタのアクティブフィン（例えば、チャネル領域）を裏面から露出させた結果得られた構造を描写する。エッチングまたは研磨または研削などの、基板１０１０を除去する他の技法を使用することができる。
図１０Ｆは、構造１０７０内に（例えば、エッチング酸化物および金属を介して）層ごとに作成するために、（接合の代わりに）順次処理を使用して裏面金属を処理した結果得られた構造を描写する。構造１０７０の形成は、構造１０７０が上にあって露出されるようにウェハを裏返して実行することができる。しかしながら、いくつかの例では、構造１０７０は、本明細書に記載された技法に従って表面１０６０（図１０Ｅ）に接合することができる。
図１１は、ゲインセルメモリデバイスを形成するプロセスを描写する。１１０２において、第１の構造を形成することができる。例えば、第１の構造は、同じタイプのトランジスタ（例えば、ＰＭＯＳ、ＮＭＯＳ）またはＣＭＯＳトランジスタなどを含むことができる。第１の構造は、特定の動作を実現することができる。例えば、第１の構造は、書き込み回路、読み出し回路、蓄積コンデンサ、検知回路および周辺ロジック、ＳＲＡＭエミュレーション回路などのうちの１つまたは複数を使用して動作を実行することができる。第１の構造は、特定の材料グループを使用して、特定の第１の温度または温度範囲で形成することができる。
１１０４において、第２の構造を形成することができる。例えば、第２の構造は、同じタイプのトランジスタ（例えば、ＰＭＯＳ、ＮＭＯＳ）またはＣＭＯＳトランジスタなどを含むことができる。第２の構造は、第１の構造の動作とは異なる動作を実現することができる。例えば、第２の構造は、書き込み回路、読み出し回路、蓄積コンデンサ、検知回路および周辺ロジック、ＳＲＡＭエミュレーション回路などのうちの１つまたは複数を使用して動作を実行することができる。第２の構造は、特定の材料グループを使用して、特定の第２の温度または温度範囲で形成することができ、第２の温度または温度範囲は、第１の温度または温度範囲とは異なる（または第１の温度範囲と部分的に重複する）可能性がある。
１１０６において、第１の構造の表面を接合材料で部分的または全体的に覆うことができる。例えば、表面は、第２の構造に接合されるべき第１の構造の表面であり得る。第１の構造の表面上への接合材料の塗布は、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ強化原子層堆積（ＰＥＡＬＤ）、スピンオン、湿式堆積プロセス、または他の同様のプロセスによって実行することができる。接合材料は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含むことができる。
１１０８において、第２の構造の表面を接合材料で部分的または全体的に覆うことができる。例えば、表面は、第１の構造に接合されるべき第２の構造の表面であり得る。第２の構造の表面上への接合材料の塗布は、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ強化原子層堆積（ＰＥＡＬＤ）、スピンオン、湿式堆積プロセス、または他の同様のプロセスによって実行することができる。接合材料は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含むことができる。
１１１０において、第１の構造上の接合材料部分を第２の構造上の接合材料部分に接合することができる。例えば、第１の構造上の接合材料と第２の構造上の接合材料との間に接合を形成することができる。例えば、異なる表面の接合材料間に接合を形成するために、（１）破壊されたまたは未結合の接合を生成するプラズマ処理（例えば、窒素、アルゴン、酸素、ＮＨ３、Ｃｌ、Ｆ２などの高エネルギーイオンの曝露）で表面を調合すること、（２）表面を位置合わせすること、および（３）例えば室温～４００°Ｃの範囲の温度で表面を互いに押し付けることにより、接合を活性化することができる。
図１２Ａは、ゲインセルメモリデバイスの別の断面図を描写する。この例では、本明細書に記載された技法を使用する接合界面は、構造１２０２のコンデンサストレージデバイスを構造１２０４の読み出しトランジスタに接合し導電結合するために使用される。この例では、構造１２０２は、構造１２０４を形成するために使用される温度よりも比較的高い温度で形成することができるが、その反対が当てはまる可能性もある。
図１２Ｂは、ゲインセルメモリデバイスの別の断面図を描写する。この例では、本明細書に記載された技法を使用する接合界面は、構造１２１２を構造１２１４に接合するために使用される。例えば、構造１２１２は、書き込み回路および読み出し回路を含むゲインセルｅＤＲＡＭメモリデバイスを含むことができ、構造１２１４は、本明細書に記載された様々な回路を含むことができる。この例では、構造１２１２は、構造１２１４を形成するために使用される温度よりも比較的低い温度で形成することができるが、その反対が当てはまる可能性もある。
図１２Ｃは、ゲインセルメモリデバイスの別の断面図を描写する。この例では、本明細書に記載された技法を使用する接合界面は、構造１２２２を構造１２２４に接合するために使用される。例えば、構造１２２２は、ゲインセルｅＤＲＡＭメモリデバイスを含むことができ、構造１２２４は、読み出し回路および本明細書に記載された様々な回路を含むことができる。この例では、構造１２２２は、構造１２２４を形成するために使用される温度よりも比較的高い温度で形成することができるが、その反対が当てはまる可能性もある。
図１３は、ゲインセルメモリデバイスの別の断面図を描写する。ｅＤＲＡＭメモリは、バックエンドメタライズ層に実装され、メモリアクセス回路および制御ロジック回路およびＣＮＭ回路の上に積層することができる。貫通シリコンバイア（ＴＳＶ）は、メモリスタックの隣に形成することができる。メモリスタックをＴＳＶから分離するために、気密エンクロージャをメモリスタックの周りに形成することができる。
図１４は、様々なデバイスのトップダウン図の一例を描写する。システム１４０２の場合、ＳＲＡＭメモリは、ＣＮＭによって使用されるデータまたはＣＮＭによって生成されたデータを記憶するために使用される。システム１４０４は、電力供給のために処理要素（ＰＥ）およびＴＳＶと緊密に結合されたｅＤＲＡＭを有するＣＮＭフロアプランのトップダウン図である。システム１４０４の場合、ＣＮＭによって読み書きされたデータを記憶するために、ＳＲＡＭの代わりにバックエンドゲインセルｅＤＲＡＭデバイスを使用することができる。
いくつかの例では、ＳＲＡＭデバイスの代わりにゲインセルｅＤＲＡＭデバイスを使用するために、ゲインセルｅＤＲＡＭデバイスが少なくともＳＲＡＭデバイスの出力をエミュレートするための回路が追加される。ゲインセルｅＤＲＡＭデバイスは、ＳＲＡＭデバイスの読み出しアクセス時間よりもはるかに遅い読み出しアクセス時間しか有することができないが、より高密度のメモリセルを提供し、それによってＳＲＡＭデバイスのＸ－Ｙ平面実装面積と同じＸ－Ｙ平面実装面積に対してより多くのデータを記憶することができる。いくつかの例では、ゲインセルｅＤＲＡＭデバイスは複数のメモリバンクを含むことができ、複数のメモリバンクにわたってデータを記憶することができ、その結果、データの読み出しは連続するクロックサイクルで開始することができ、ＳＲＡＭデバイスの読み出し時間と比較してｅＤＲＡＭデバイスの読み出し時間が遅いにもかかわらず、データはＳＲＡＭデバイスのスループットで、またはほぼ同じスループットで利用可能であり得る。いくつかの例では、「ｌｇｃ」（ロジック）セクションで示されたように、時間インターリーブアクセス回路がアクティブシリコン上に実装される。
ｅＤＲＡＭがＳＲＡＭデバイスをエミュレートすることを可能にする回路は、Ｘ－Ｙ平面実装面積を節約するためにＺ方向にバックエンドメモリの下に配置されるか、またはｅＤＲＡＭデバイスの隣に配置され、さらなるＸ－Ｙ平面実装面積を使用することができる。
図１４は、ＳＲＡＭデバイスの代わりに、またはそれに加えて、バックエンド組込み型ＤＲＡＭメモリパーティションを使用するＣＮＭ回路モジュールの例示的な実装形態を示す。様々な実施形態は、ＳＲＡＭと同じ動作毎秒（ＯＰＳ）、スループット、およびニアメモリ帯域幅を実現するｅＤＲＡＭデバイスを提供する。（ＯＰＳに関して）同じスループットおよび性能を一致させるために、ｅＤＲＡＭバンクは、ＳＲＡＭメモリバンクと同じオンダイ帯域幅を処理エンジンに提供する。しかしながら、ｅＤＲＡＭがコンデンサを使用してＳＲＡＭよりも非常に低速でデータにアクセスするので、ＤＲＡＭ行アクセスはＳＲＡＭ行アクセスの待ち時間よりも遅くなり得る。様々な実施形態は、実行されるべき時間多重メモリバンクアクセスを実現する。
図１５は、ニアメモリおよび計算ブロックを有するシステムの例示的な論理ブロック図を描写する。この例では、ニアメモリ１５０２は、メモリアクセスコマンドおよびクロック信号（例えば、１ＧＨｚまたは他の周波数）を受信するＳＲＡＭデバイスである。この例では、メモリアクセスコマンドは、１２８ビットのデータを読み出させるリードコマンドであるが、任意のサイズのデータを読み出すことができる。ＳＲＡＭは、クロック信号のクロックエッジでタイミングを合わせた１２８ビットのデータを出力する。計算ブロック１５０４の処理要素（ＰＥ）１５０６は、ＳＲＡＭデバイスからデータを受け取り、入力ベクトルを使用して計算を実行する。例えば、データは重みであり得、ＰＥ１５０６は、訓練または推論のために機械学習（ＭＬ）または人工知能（ＡＩ）の用途で使用されるニューラルネットワークの一部として、行列乗算の一部として重みと入力ベクトルとの乗算を実行することができる。
場合によっては、ＤＲＡＭバンクは、同じＸ－Ｙ平面実装面積に対してＳＲＡＭデバイスのデータ記憶よりも多くのデータ記憶を実現することができる。様々な実施形態は、ＤＲＡＭデバイスがＳＲＡＭデバイスと同じスループットで出力データを提供することができるように、ＤＲＡＭデバイス用のエミュレータ回路を提供する。
図１６は、回路を第１のメモリタイプのメモリに使用して別のメモリタイプの出力をエミュレートすることができる例示的なシステムを描写する。例えば、メモリ１６０４は、ｅＤＲＡＭデバイスの複数のバンクを含むことができる。ｅＤＲＡＭデバイスバンクは、行および列としてアドレス指定可能であり、１つまたは複数のデバイス内にあり得る記憶ユニットを含むことができる。制御回路１６０２は、ＳＲＡＭの実施形態と比較して同様の出力（読み出し）帯域幅を達成するために、ｅＤＲＡＭバンクに対して行われたデータアクセス要求を時間インターリーブすることができる。制御回路１６０２は、連続するクロックサイクルにわたってメモリバンクｅＤＲＡＭ＃０～ｅＤＲＡＭ＃７へのメモリアクセス信号（例えば、読み取りまたは書き込み）の転送を制御することができる。他の数のメモリバンクを使用することもできる。例えば、第１のクロックサイクルの間に、メモリアクセスをｅＤＲＡＭ＃０に転送することができ、第２のクロックサイクル（例えば、次または後続）の間に、メモリアクセスをｅＤＲＡＭ＃１に転送することができ、以下同様である。
いくつかの例では、制御回路１６０２は、メモリアクセスコマンドをゲート回路１６０８に転送することができる。ゲート回路１６０８は、異なるタイプのメモリデバイス（例えば、ＳＲＡＭ）に提供されたものと同じクロック信号を受信することができ、メモリアクセスコマンドも受信することができる。ゲート回路１６０８は、クロック信号のエッジ（例えば、上昇または下降）でメモリアクセスコマンドを転送し、メモリアクセスコマンドをｅＤＲＡＭ＃０～ｅＤＲＡＭ＃７のいずれにもアクセスされるべきインターリーブ方式で転送させることができる。
例えば、ＳＲＡＭ内のアドレス０および１の読み出しの場合、アドレス０に記憶されたデータはクロックサイクル０でアクセスすることができ、アドレス１内のデータは同じメモリバンクからであっても次のクロックサイクル１の間にアクセスすることができる。しかし、ｅＤＲＡＭは、ＳＲＡＭの読み出し時間と比較して、より遅い読み出し時間（例えば、より高い読み出し待ち時間）しか実現することができない。ｅＤＲＡＭ＃０バンクのアドレス０およびアドレス１にデータを記憶することは、両方のアドレスからデータを取り出すために複数のクロックサイクルを要する可能性がある。いくつかの例では、連続的にアクセスされるべきデータは、異なるｅＤＲＡＭバンクに記憶することができる。したがって、アドレス０のデータはｅＤＲＡＭ＃０バンクに記憶することができ、アドレス１のデータはｅＤＲＡＭ＃１バンクに記憶することができる。例えば、重み値が連続して取り出されるべき場合、重み値は異なるメモリバンクに記憶することができる。より高速なアクセスの場合、並列アクセスのために複数のＤＲＡＭにわたってデータをストライプ化することができる。しかしながら、より遅いアクセスが許可される場合、データは単一のバンクに記憶され、連続的にアクセスすることができる。したがって、ＳＲＡＭ速度に見合った速度で（すなわち、整合するスループットで）データにアクセスするために、並列にまたは連続するクロックサイクルでｅＤＲＡＭバンクからデータにアクセスすることができる。メモリバンクからの読み出しが完了するのに数クロックサイクルかかる場合、ｅＤＲＡＭ＃０からのアドレス０のアクセスは、ｅＤＲＡＭ＃１からのアドレス１のアクセスに先行することができる。いくつかの例では、制御回路１６０２は、メモリアドレスの最上位ビットを使用して、どのＤＲＡＭバンクがアクセスされるかを選択することができる。
いくつかの例では、制御回路１６０２は、メモリバンクからの受信データのバッファリング量を低減して、読み出しデータをバッファリングするために使用されるメモリバッファのサイズを低減するために、メモリ１６０４に転送される要求を交互にすることができる。メモリ１６０４のメモリバンクは、マルチプレクサ１６０６にデータを提供することができ、制御回路１６０２は、どのバンクからデータが計算ブロック１５０４の処理要素１５０６に転送されるかを制御することができる。
図１７は、複数のバンクへのアクセスのために転送され得る信号の一例を描写する。この例では、メモリバンク０～７は、それらのバンクからデータを読み出すためにアクセスされるべきである。バンク０～７からデータを読み出すために、ゲート回路１６０８は、クロックサイクル０の立ち上がりエッジで読み出しイネーブル信号をメモリバンク０に転送することでき、クロックサイクル１の立ち上がりエッジで読み出しイネーブル信号をメモリバンク１に転送することでき、以下同様である。この例は、すべてのメモリバンクへの読み出し要求の転送を示すが、すべての利用可能なメモリバンクがすべての読み出し要求に対してアクセスされるわけではない。アクセスされるべきメモリバンクは、どのメモリバンクがアクセスされるべきデータを記憶しているかに依存する。複数の読み出し動作が部分的に時間的に重複する時間インターリーブアクセスを可能にするために、データを複数のメモリバンクに記憶することができる。
図１６を参照すると、ＰＥ１５０６は、ベクトル－ベクトル乗算を実行することによってドット積演算を実行し、１ＧＨｚクロック周波数でバイナリ要素またはマルチビット要素を有するニアメモリからデータを受信する。ＣＮＭ回路の演算の他の例には、乗算および累積（ＭＡＣ）、（例えば、バイナリ演算、ビットシリアル演算、ビットブリット、もしくは超次元コンピューティングの場合の）バイナリ演算（ＡＮＤ、ＯＲ、ＸＯＲ、ＮＯＴ）、シングルバッチもしくはマルチバッチの行列－行列もしくは行列－ベクトルのドット積演算、ＲｅＬｕ、ｔａｎｈ、シグモイドなどのニューラルネットワーク活性化関数、ｓｏｆｔ－ｍａｘの累乗、データ圧縮、暗号化、メディアアクセラレータ、ストリングマッチングもしくは正規表現アクセラレータ、またはポインタ追跡回路が含まれる。ＰＥ１５０６は、任意のタイプの固定または構成可能な機能デバイスであり得る。
図１８は、それにより複数のＳＲＡＭバンクがアクセスされ、バンクからのデータが連結または結合されてデータを計算エンジンに提供する例示的なシステムを示す。この例では、計算エンジンはバッチ２ベクトル－ベクトルのドット積演算を実行する。例えば、１つまたは複数のクロックエッジ（例えば、上昇または下降）において、ＳＲＡＭバンク＃０およびＳＲＡＭバンク＃１は、連結されたデータセグメントを提供するために結合されるデータを提供することができる。データの連結は、メモリバッファ（図示せず）を使用して行うことができる。この例では、ＳＲＡＭバンク＃０およびＳＲＡＭバンク＃１は、両方とも３２ｂデータを提供することができ、３２ｂデータは結合され、６４ｂ（６４ビット）値として提供される。６４ｂ値は、ビット幅６４ｂ（例えば、整数表現または浮動小数点表現）の単一の要素であり得、あるいはそれは、１ビット（例えば、バイナリ表現）、２ビット（例えば、｛－１，０，＋１｝値の三値表現）、またはマルチビット（例えば、マルチビットの整数表現もしくは浮動小数点表現）要素のサイズの複数の要素のベクトルであり得る。他のサイズのデータを使用または結合することができる。結合値は、並列処理のために１つまたは複数の処理要素（ＰＥ）に提供することができる。
いくつかの例では、ＳＲＡＭから出力されたデータは、ｅＤＲＡＭバンクからのデータと結合または連結することができる。例えば、図１８では、ＳＲＡＭ＃０は、ＳＲＡＭデバイスとして動作をエミュレートする回路を有するＤＲＡＭバンクと置き換えることができ、ＳＲＡＭ＃１はＳＲＡＭデバイスであり得る。
図１９は、それにより組込み型ＤＲＡＭメモリから出力されたデータが複数の処理要素（ＰＥ）に提供される組込み型ＤＲＡＭメモリの一例を描写する。例えば、マルチプレクサ１６０６によって提供される１２８ビット値は、バッファ１９０２にＷ０およびＷ１として記憶することができる。この例では、Ｗ０およびＷ１は、両方ともサイズが６４ビットまたは他のサイズであり得る。マルチプレクサ１９０４は、クロックエッジでＷ０またはＷ１のいずれかをＰＥ１９０６－０および１９０６－１に転送することができる。例えば、マルチプレクサ１９０４からの出力は、アクセスされたアドレスの最下位ビットによって制御することができる。
いくつかの例では、制御１６０２、マルチプレクサ１６０６、回路１６０８、マルチプレクサ１９０４、ならびに信号導電経路のうちの１つまたは複数は、Ｘ－Ｙ実装面積を節約するために、Ｚ方向のｅＤＲＡＭメモリデバイスの下に配置することができる。いくつかの例では、制御回路１６０２、マルチプレクサ１６０６、回路１６０８、マルチプレクサ１９０４、ならびに信号導電経路のうちの１つまたは複数は、Ｘ－Ｙ平面においてｅＤＲＡＭメモリデバイスの側面に配置することができる。
図２０は、より高速なメモリデバイスをエミュレートする速度でメモリデバイスからデータを読み出す例示的なプロセスを描写する。２００２において、連続する読み出しアクセスにおいてアクセスされるべきデータがメモリデバイスの異なるメモリバンクに記憶される。データは、異なるｅＤＲＡＭメモリバンクに記憶することができ、異なるｅＤＲＡＭメモリバンクは、同じまたは異なるクロックサイクルで読み出すことができるようにアクセス可能である。
２００４において、少なくとも部分的に時間的に重複する読み出し動作を実現するために、メモリデバイスの異なるメモリバンクに読み出し要求が提供される。例えば、読み出し要求は、第１のクロックエッジにおいてメモリバンクに伝搬することができ、読み出し要求は、後続のクロックエッジにおいて異なるメモリバンクに伝搬することができる。
２００６において、異なるメモリバンクからのデータを少なくとも部分的に並列に出力することができる。異なるメモリバンクからのデータ出力レートは、第２のメモリデバイスのデータ出力レートをエミュレートすることができる。例えば、ＳＲＡＭのスループットに一致するようにプロセッサ要素へのデータ出力（例えば、ＳＲＡＭ）の速度をエミュレートする方式で、ｅＤＲＡＭメモリバンクから計算ブロックへの出力後にデータを多重化することができる。
様々な実施形態は、任意のプロセス技術および任意の数のメモリパーティションに適用可能である。バッチ２ドット積エンジンが一例として与えられ、本明細書に示されたバックエンドｅＤＲＡＭメモリアクセス技法は、任意のタイプの計算ブロック、ビット幅、要素の数などに適用可能である。アクセス回路は、面積および配線リソースを節約するためにバックエンドｅＤＲＡＭアレイの真下に物理的に配置することができる。
図２１は、様々なシステムの一例を描写する。システム２１０２は、接続２１０８を使用してプロセッサまたはアクセラレータ２１０６に接続されたメモリ２１０４を含む。バックエンドＤＲＡＭメモリ２１０４は、本明細書に記載された技法を使用して形成することができ、バスもしくは他の相互接続を使用してプロセッサもしくはアクセラレータ２１０６にデータを提供するか、またはバスもしくは他の相互接続を使用してプロセッサもしくはアクセラレータ２１０６からデータを受信することができる。接続２１０８は、組込み型マルチダイ相互接続ブリッジ（ＥＭＩＢ）またはチップ間相互接続であり得る。
システム２１５０は、それによりバックエンドメモリ２１５２が同じシリコンダイ内に形成された処理要素を有するメモリバンクを含むことができる別の構成である。例えば、メモリバンクは、本明細書に記載された技法に従って処理要素に接合することができる。複数のメモリバンクおよび処理要素のペアをバックエンドメモリデバイス内に形成することができ、それにより、複数のメモリバンクは、本明細書に記載された技法に従って複数の処理要素に接合することができる。
処理要素は、メモリバンクからのコンテンツを処理し、出力をプロセスもしくはアクセラレータに提供するか、または結果をメモリに記憶するＣＮＭ回路であり得る。いくつかの例では、複数のＤＲＡＭメモリシステムは、サービスチェーン処理のためにバス、相互接続、ネットワーク、またはファブリックを介して接続することができ、それにより、１つのデバイスがデータを処理し、記憶および処理するためにデータを別のデバイスに提供する。メモリバンクおよびＰＥの様々な実施形態は、本明細書に記載された方式で構築されたｅＤＲＡＭおよびＣＮＭであり得る。メモリバンクの様々な実施形態は、ｅＤＲＡＭがＳＲＡＭデバイスの動作をエミュレートすることを可能にする回路を有するｅＤＲＡＭであり得る。
バックエンドメモリ２１５２は、接続２１５６を使用してプロセッサまたはアクセラレータデバイス２１５４に接続することができる。接続２１５６は、組込み型マルチダイ相互接続ブリッジ（ＥＭＩＢ）またはチップ間相互接続であり得る。プロセッサまたはアクセラレータデバイス２１０６は、汎用もしくは専用のマイクロプロセッサ、ＣＰＵ、ＧＰＵ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）など、またはそのようなデバイスの組合せなどの、任意のタイプのデバイスであり得る。
図２２は、システムを描写する。システムは、本明細書に記載された実施形態を使用することができ、それにより、メモリデバイスは、本明細書に記載された方式で、またはＳＲＡＭエミュレーション回路を用いて形成されたＣＮＭ機構を含む。システム２１００は、システム２１００のための命令の処理、動作管理、および実行を実現するプロセッサ２１１０を含む。プロセッサ２１１０は、任意のタイプのマイクロプロセッサ、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、処理コア、もしくはシステム２１００のための処理を実現する他の処理ハードウェア、またはプロセッサの組合せを含むことができる。プロセッサ２１１０は、システム２１００の全体的な動作を制御し、１つまたは複数のプログラマブル汎用もしくは専用マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）など、またはそのようなデバイスの組合せであり得るか、またはそれらを含むことができる。
一例では、システム２２００は、プロセッサ２２１０に結合されたインターフェース２２１２を含み、インターフェース２２１２は、メモリサブシステム２２２０もしくはグラフィックインターフェース構成要素２２４０、またはアクセラレータ２２４２などの、より高い帯域幅接続を必要とするシステム構成要素のための高速インターフェースまたは高スループットインターフェースを表すことができる。インターフェース２２１２はインターフェース回路を表し、インターフェース回路は、スタンドアロン構成要素であり得るか、またはプロセッサダイ上に集積することができる。存在する場合、グラフィックインターフェース２２４０は、システム２２００のユーザに視覚的表示を提供するためのグラフィック構成要素にインターフェースする。一例では、グラフィックインターフェース２２４０は、ユーザに出力を提供する高解像度（ＨＤ）ディスプレイを駆動することができる。高解像度は、約１００ＰＰＩ（ピクセル／インチ）以上のピクセル密度を有するディスプレイを指すことができ、フルＨＤ（例えば、１０８０ｐ）、レティナディスプレイ、４Ｋ（超高解像度またはＵＨＤ）などのフォーマットを含むことができる。一例では、ディスプレイはタッチスクリーンディスプレイを含むことができる。一例では、グラフィックインターフェース２２４０は、メモリ２２３０に記憶されたデータに基づいて、またはプロセッサ２２１０によって実行された動作に基づいて、または両方に基づいてディスプレイを生成する。一例では、グラフィックインターフェース２２４０は、メモリ２２３０に記憶されたデータに基づいて、またはプロセッサ２２１０によって実行された動作に基づいて、または両方に基づいてディスプレイを生成する。
アクセラレータ２２４２は、プロセッサ２２１０によってアクセスまたは使用することができるプログラム可能または固定された機能オフロードエンジンであり得る。例えば、アクセラレータ２２４２の中のアクセラレータは、圧縮（ＤＣ）機能、公開鍵暗号化（ＰＫＥ）、暗号、ハッシュ／認証機能、解読、または他の機能もしくはサービスなどの、暗号化サービスを提供することができる。いくつかの実施形態では、追加または代替として、アクセラレータ２２４２の中のアクセラレータは、本明細書に記載されたフィールド選択コントローラ機能を提供する。場合によっては、アクセラレータ２２４２は、ＣＰＵソケット（例えば、ＣＰＵを含み、ＣＰＵとの電気インターフェースを提供するマザーボードまたは回路基板へのコネクタ）に統合することができる。例えば、アクセラレータ２２４２は、シングルまたはマルチコアプロセッサ、グラフィック処理装置、論理実行ユニット、シングルまたはマルチレベルキャッシュ、プログラムまたはスレッドを独立して実行するために使用可能な機能ユニット、特定用途向け集積回路（ＡＳＩＣ）、ニューラルネットワークプロセッサ（ＮＮＰ）、プログラマブル制御ロジック、およびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブル処理要素を含むことができる。アクセラレータ２２４２は、複数のニューラルネットワーク、ＣＰＵ、プロセッサコア、汎用グラフィック処理装置を提供することができ、またはグラフィック処理装置は、人工知能（ＡＩ）モデルまたは機械学習（ＭＬ）モデルによる使用に利用可能にすることができる。例えば、ＡＩモデルは、強化学習方式、Ｑ学習方式、深層Ｑ学習、もしくは非同期利点アクタークリティック（Ａ３Ｃ）、組合せニューラルネットワーク、リカレントコンビナトリアルニューラルネットワーク、または他のＡＩモデルもしくはＭＬモデルのいずれかまたはそれらの組合せを使用するかまたは含むことができる。複数のニューラルネットワーク、プロセッサコア、またはグラフィック処理装置は、ＡＩモデルまたはＭＬモデルによる使用に利用可能にすることができる。
メモリサブシステム２２２０は、システム２２００のメインメモリを表し、プロセッサ２２１０によって実行されるべきコード、またはルーチンを実行する際に使用されるべきデータ値のためのストレージを提供する。メモリサブシステム２２２０は、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、ＤＲＡＭなどの１つもしくは複数の種類のランダムアクセスメモリ（ＲＡＭ）、もしくは他のメモリデバイス、またはそのようなデバイスの組合せなどの、１つまたは複数のメモリデバイス２２３０を含むことができる。メモリ２２３０は、とりわけ、オペレーティングシステム（ＯＳ）２２３２を記憶およびホストして、システム２２００における命令の実行用のソフトウェアプラットフォームを提供する。さらに、アプリケーション２２３４は、メモリ２２３０からＯＳ２２３２のソフトウェアプラットフォーム上で実行することができる。アプリケーション２２３４およびＯＳ２２３２は、別個の割り当てられたメモリ領域を有する仮想マシン環境またはコンテナ環境内で実行することができる。アプリケーション２２３４は、１つまたは複数の機能の実行を実施するために独自の動作ロジックを有するプログラムを表す。プロセス２２３６は、ＯＳ２２３２または１つもしくは複数のアプリケーション２２３４または組合せに補助機能を提供するエージェントまたはルーチンを表す。ＯＳ２２３２、アプリケーション２２３４、およびプロセス２２３６は、システム２２００に機能を提供するソフトウェアロジックを実現する。一例では、メモリサブシステム２２２０はメモリコントローラ２２２２を含み、メモリコントローラ２２２２は、コマンドを生成し、メモリ２２３０に発行するメモリコントローラである。メモリコントローラ２２２２は、プロセッサ２２１０の物理的部分またはインターフェース２２１２の物理的部分であり得ることが理解されよう。例えば、メモリコントローラ２２２２は、プロセッサ２２１０を有する回路上に集積された集積メモリコントローラであり得る。
具体的に示されていないが、システム２２００は、メモリバス、グラフィックスバス、インターフェースバスなどの、デバイス間に１つまたは複数のバスまたはバスシステムを含むことができることが理解されよう。バスまたは他の信号線は、構成要素を互いに通信可能もしくは電気的に結合することができ、または構成要素を通信可能および電気的の両方で結合することができる。バスは、物理通信線、ポイントツーポイント接続、ブリッジ、アダプタ、コントローラ、もしくは他の回路、または組合せを含むことができる。バスは、例えば、システムバス、周辺構成要素相互接続（ＰＣＩ）バス、ハイパートランスポートまたは業界標準アーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインターフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または電気電子技術者協会（ＩＥＥＥ）規格１３９４バス（Ｆｉｒｅｗｉｒｅ（登録商標））のうちの１つまたは複数を含むことができる。
一例では、システム２２００はインターフェース２２１４を含み、インターフェース２２１４はインターフェース２２１２に結合することができる。一例では、インターフェース２２１４はインターフェース回路を表し、インターフェース回路は、スタンドアロン構成要素および集積回路を含むことができる。一例では、複数のユーザインターフェース構成要素もしくは周辺機器構成要素、またはその両方が、インターフェース２２１４に結合する。ネットワークインターフェース２２５０は、システム２２００に、１つまたは複数のネットワークを介してリモートデバイス（例えば、サーバまたは他のコンピューティングデバイス）と通信する能力を提供する。ネットワークインターフェース２２５０は、イーサネット（登録商標）アダプタ、ワイヤレス相互接続構成要素、セルラーネットワーク相互接続構成要素、ＵＳＢ（ユニバーサルシリアルバス）、または他の有線もしくはワイヤレスの規格ベースもしくは専用のインターフェースを含むことができる。ネットワークインターフェース２２５０は、メモリに記憶されたデータを送信することを含むことができる、同じデータセンタもしくはラック内にあるデバイスまたはリモートデバイスにデータを送信することができる。ネットワークインターフェース２２５０は、リモートデバイスからデータを受信することができ、それは、受信されたデータをメモリに記憶することを含むことができる。ネットワークインターフェース２２５０、プロセッサ２２１０、およびメモリサブシステム２２２０とともに様々な実施形態を使用することができる。
一例では、システム２２００は、１つまたは複数の入力／出力（Ｉ／Ｏ）インターフェース２２６０を含む。Ｉ／Ｏインターフェース２２６０は、ユーザがそれを介してシステム２２００と対話する１つまたは複数のインターフェース構成要素（例えば、オーディオ、英数字、触覚／タッチ、または他のインターフェース）を含むことができる。周辺機器インターフェース２２７０は、具体的に上述されていない任意のハードウェアインターフェースを含むことができる。周辺機器は、一般に、システム２２００に従属的に接続するデバイスを指す。従属接続は、そこで動作が実行され、それとユーザが対話するソフトウェアプラットフォームもしくはハードウェアプラットフォームまたはその両方をシステム２２００が提供する接続である。
一例では、システム２２００は、不揮発性方式でデータを記憶するストレージサブシステム２２８０を含む。一例では、いくつかのシステム実装形態では、ストレージサブシステム２２８０の少なくともいくつかの構成要素は、メモリサブシステム２２２０の構成要素と重複することができる。ストレージサブシステム２２８０はストレージデバイス２２８４を含み、ストレージデバイス２２８４は、１つまたは複数の磁気、ソリッドステート、もしくは光学ベースのディスク、またはそれらの組合せなどの、不揮発性方式で大量のデータを記憶するための任意の従来の媒体であり得るか、またはそれらを含むことができる。ストレージ２２８４は、コードまたは命令およびデータ２２８６を持続状態（すなわち、システム２２００への電力の中断にもかかわらず値が保持される）に保持する。ストレージ２２８４は、一般に、「メモリ」であると見なすことができるが、メモリ２２３０は、通常、プロセッサ２２１０に命令を提供する実行メモリまたは動作メモリである。ストレージ２２８４は不揮発性であるが、メモリ２２３０は揮発性メモリ（すなわち、システム２２００への電力が遮断された場合、データの値または状態が不定である）を含むことができる。一例では、ストレージサブシステム２２８０は、ストレージ２２８４とインターフェースするコントローラ２２８２を含む。一例では、コントローラ２２８２は、インターフェース２２１４またはプロセッサ２２１０の物理的部分であるか、またはプロセッサ２２１０とインターフェース２２１４の両方に回路またはロジックを含むことができる。
揮発性メモリは、デバイスへの電力が遮断された場合に状態（したがって、それに記憶されているデータ）が不定であるメモリである。動的揮発性メモリは、状態を維持するためにデバイスに記憶されたデータをリフレッシュすることを必要とする。動的揮発性メモリの一例は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、または同期ＤＲＡＭ（ＳＤＲＡＭ）などの何らかの変形形態を含む。本明細書に記載されたメモリサブシステムは、ＤＤＲ３（２００７年６月２７日にＪＥＤＥＣ（合同電子デバイス技術協議会）によって最初にリリースされたダブルデータレートバージョン３）、ＤＤＲ４（ＤＤＲバージョン４、ＪＥＤＥＣによって２０１２年９月に発行された初期仕様）、ＤＤＲ４Ｅ（ＤＤＲバージョン４）、ＬＰＤＤＲ３（低電力ＤＤＲバージョン３、ＪＥＳＤ２０９－３Ｂ、２０１３年８月、ＪＥＤＥＣによる）、ＬＰＤＤＲ４（ＬＰＤＤＲバージョン４、ＪＥＳＤ２０９－４、２０１４年８月にＪＥＤＥＣによって最初に発行）、ＷＩＯ２（ワイド入力／出力バージョン２、ＪＥＳＤ２２９－２、２０１４年８月にＪＥＤＥＣによって最初に発行）、ＨＢＭ（高帯域幅メモリ、ＪＥＳＤ３２５、２０１３年１０月にＪＥＤＥＣによって最初に発行）、ＬＰＤＤＲ５（ＪＥＤＥＣによって現在検討中）、ＨＢＭ２（ＨＢＭバージョン２、ＪＥＤＥＣによって現在検討中）など、またはメモリ技術の組合せ、およびそのような仕様の派生または拡張に基づく技術などの、いくつかのメモリ技術と互換性があり得る。ＪＥＤＥＣ規格は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇで入手可能である。
不揮発性メモリ（ＮＶＭ）デバイスは、デバイスへの電力が遮断された場合でも状態が確定するメモリである。一実施形態では、ＮＶＭデバイスは、ＮＡＮＤ技術などのブロックアドレス指定可能メモリデバイス、より具体的には、マルチしきい値レベルＮＡＮＤフラッシュメモリ（例えば、シングルレベルセル（「ＳＬＣ」）、マルチレベルセル（「ＭＬＣ」）、クワッドレベルセル（「ＱＬＣ」）、トリレベルセル（「ＴＬＣ」）、または何らかの他のＮＡＮＤ）を含むことができる。ＮＶＭデバイスはまた、シングルレベルもしくはマルチレベルの相変化メモリ（ＰＣＭ）またはスイッチ付き相変化メモリ（ＰＣＭＳ）、Ｉｎｔｅｌ（登録商標）Ｏｐｔａｎｅ（商標）メモリなどの、バイトアドレス指定可能なライトインプレース３次元クロスポイントメモリデバイス、または（永続メモリとも呼ばれる）他のバイトアドレス指定可能なライトインプレースＮＶＭデバイス、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を使用するＮＶＭデバイス、金属酸化物ベースを含む抵抗メモリ、酸素空孔ベースおよび導電性ブリッジランダムアクセスメモリ（ＣＢ－ＲＡＭ）、ナノワイヤメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ、ＦＲＡＭ（登録商標））、メモリスタ技術を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピントランスファートルク（ＳＴＴ）－ＭＲＡＭ、スピントロニック磁気接合メモリベースのデバイス、磁気トンネル接合（ＭＴＪ）ベースのデバイス、ＤＷ（ドメインウォール）およびＳＯＴ（スピン軌道転送）ベースのデバイス、サイリスタベースのメモリデバイス、あるいは上記の任意の組合せまたは他のメモリを含むことができる。
電源（図示せず）は、システム２２００の構成要素に電力を供給する。より具体的には、電源は、通常、システム２２００内の１つまたは複数の電力供給装置とインターフェースして、システム２２００の構成要素に電力を供給する。一例では、電力供給装置は、壁コンセントに差し込まれるＡＣ－ＤＣ（交流－直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電）電源であり得る。一例では、電源は、外部ＡＣ／ＤＣ変換器などのＤＣ電源を含む。一例では、電源または電力供給装置は、充電フィールドに近接して充電するワイヤレス充電ハードウェアを含む。一例では、電源は、内部バッテリ、交流源、動きベースの電力供給装置、太陽光電力供給装置、または燃料電池源を含むことができる。
一例では、システム２２００は、相互接続されたプロセッサ、メモリ、ストレージ、ネットワークインターフェース、および他の構成要素を使用して実装することができる。高速相互接続は、イーサネット（ＩＥＥＥ８０２．３）、リモートダイレクトメモリアクセス（ＲＤＭＡ）、ＩｎｆｉｎｉＢａｎｄ、インターネットワイドエリアＲＤＭＡプロトコル（ｉＷＡＲＰ）、クイックＵＤＰインターネット接続（ＱＵＩＣ）、ＲＤＭＡオーバー集中型イーサネット（ＲｏＣＥ）、周辺構成要素相互接続エクスプレス（ＰＣＩｅ）、インテルクイックパス相互接続（ＱＰＩ）、インテルウルトラパス相互接続（ＵＰＩ）、インテルオンチップシステムファブリック（ＩＯＳＦ）、オムニパス、計算エクスプレスリンク（ＣＸＬ）、ハイパートランスポート、高速ファブリック、ＮＶＬｉｎｋ、アドバンストマイクロコントローラバスアーキテクチャ（ＡＭＢＡ）相互接続、ＯｐｅｎＣＡＰＩ、Ｇｅｎ－Ｚ、キャッシュコヒーレント相互接続フォアアクセラレータ（ＣＣＩＸ）、３ＧＰＰ（登録商標）ロングタームエボリューション（ＬＴＥ）（４Ｇ）、３ＧＰＰ ５Ｇ、およびこれらの変形形態などを使用することができる。データは、ＮＶＭｅオーバーファブリック（ＮＶＭｅ－ｏＦ）またはＮＶＭｅなどのプロトコルを使用して仮想化ストレージノードにコピーまたは記憶することができる。
本明細書の実施形態は、データセンタおよび／またはサーバファーム環境で利用されるものなどのスイッチ、ルータ、ラック、およびブレードサーバなどの、様々なタイプのコンピューティング機器およびネットワーキング機器に実装されてもよい。データセンタおよびサーバファームで使用されるサーバは、ラックベースのサーバまたはブレードサーバなどのアレイ化されたサーバ構成を備える。これらのサーバは、プライベートイントラネットを形成するために、ローカルエリアネットワーク（ＬＡＮ）間の適切なスイッチングおよびルーティング設備を用いてサーバのセットをＬＡＮの中に分割するなど、様々なネットワーク設備を介して通信で相互接続される。例えば、クラウドホスティング設備は、通常、多数のサーバを有する大規模なデータセンタを利用することができる。ブレードは、サーバタイプの機能、すなわち「カード上のサーバ」を実行するように構成された別個のコンピューティングプラットフォームを備える。したがって、ブレードは、適切な集積回路（ＩＣ）を結合するための内部配線（すなわち、バス）を提供する主プリント回路基板（主基板）および基板に取り付けられた他の構成要素を含む、従来のサーバと共通の構成要素を含む。
メモリプール、ストレージプール、またはアクセラレータを含み、ＮＶＭｅ－ｏＦを使用してストレージまたはメモリのトランザクションをスケールアウトするために、データセンタで様々な実施形態を使用することができる。様々な実施形態は、分散リソース（例えば、計算、メモリ、ストレージ、アクセラレータ、ストレージ）を使用するクラウドサービスプロバイダによって使用することができる。分散リソースは、基地局、フォグデータセンタ、エッジデータセンタ、またはリモートデータセンタのうちの１つまたは複数の間に配置することができる。有線もしくはワイヤレスのプロトコル（例えば、３ＧＰＰロングタームエボリューション（ＬＴＥ）（４Ｇ）もしくは３ＧＰＰ ５Ｇ））を使用して通信をサポートする基地局、オンプレミスデータセンタ、オフプレミスデータセンタ、エッジネットワーク要素、フォグネットワーク要素、ならびに／またはハイブリッドデータセンタ（例えば、仮想化、クラウド、およびソフトウェア定義ネットワーキングを使用して、物理データセンタおよび分散マルチクラウド環境にわたってアプリケーション作業負荷を配信するデータセンタ）において、様々な実施形態を使用することができる。
図２３は、各々がトップオブラック（ＴｏＲ）スイッチ２３０４、ポッドマネージャ２３０６、および複数のプールシステムドロワを含む複数のコンピューティングラック２３０２を含む環境２３００を描写する。様々な実施形態をスイッチに使用することができる。一般に、プールシステムドロワは、プール計算ドロワおよびプールストレージドロワを含んでもよい。一般に、プールシステムドロワはまた、プールメモリドロワおよびプール入力／出力（Ｉ／Ｏ）ドロワを含んでもよい。図示された実施形態では、プールシステムドロワは、Ｉｎｔｅｌ（登録商標）ＸＥＯＮ（登録商標）のプールコンピュータドロワ２３０８、Ｉｎｔｅｌ（登録商標）ＡＴＯＭ（商標）のプールコンピュータドロワ２３１０、プールストレージドロワ２３１２、プールメモリドロワ２３１４、およびプールＩ／Ｏドロワ２３１６を含む。プールシステムドロワの各々は、４０ギガビット／秒（Ｇｂ／ｓ）もしくは１００Ｇｂ／ｓのイーサネットリンクまたは１００＋Ｇｂ／ｓのシリコンフォトニクス（ＳｉＰｈ）光リンクなどの高速リンク２３１８を介してＴｏＲスイッチ２３０４に接続される。
複数のコンピューティングラック２３０２は、ネットワーク２３２０への接続によって示されたように、それらのＴｏＲスイッチ２３０４（例えば、ポッドレベルスイッチまたはデータセンタスイッチ）を介して相互接続されてもよい。いくつかの実施形態では、コンピューティングラック２３０２のグループは、ポッドマネージャ２３０６を介して別個のポッドとして管理される。一実施形態では、ポッド内のすべてのラックを管理するために単一のポッドマネージャが使用される。あるいは、ポッド管理動作に分散ポッドマネージャが使用されてもよい。
環境２３００は、環境の様々な側面を管理するために使用される管理インターフェース２３２２をさらに含む。これは、ラック構成データ２３２４として記憶された対応するパラメータを用いてラック構成を管理することを含む。環境２３００は、コンピューティングラックに使用することができる。
様々な例は、ハードウェア要素、ソフトウェア要素、または両方の組合せを使用して実装されてもよい。いくつかの例では、ハードウェア要素は、デバイス、コンポーネント、プロセッサ、マイクロプロセッサ、回路、回路要素（例えば、トランジスタ、抵抗器、コンデンサ、インダクタなど）、集積回路、ＡＳＩＣ、ＰＬＤ、ＤＳＰ、ＦＰＧＡ、メモリユニット、論理ゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含んでもよい。いくつかの例では、ソフトウェア要素は、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、方法、手順、ソフトウェアインターフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはそれらの任意の組合せを含んでもよい。例がハードウェア要素および／またはソフトウェア要素を使用して実装されるかどうかの判定は、所与の実装形態について所望されるように、所望の計算レート、電力レベル、耐熱性、処理サイクルバジェット、入力データレート、出力データレート、メモリリソース、データバス速度、および他の設計または性能の制約などの任意の数の要因に従って変化してもよい。ハードウェア要素、ファームウェア要素、および／またはソフトウェア要素は、本明細書では集合的または個別に「モジュール」、「ロジック」、「回路」、または「電気回路」と呼ばれる場合があることに留意されたい。プロセッサは、ハードウェア状態機械、デジタル制御ロジック、中央処理装置、または任意のハードウェア要素、ファームウェア要素、および／もしくはソフトウェア要素の１つまたは複数の組合せであり得る。
いくつかの例は、製造品もしくは少なくとも１つのコンピュータ可読媒体を使用して、または製造品もしくは少なくとも１つのコンピュータ可読媒体として実装されてもよい。コンピュータ可読媒体は、ロジックを記憶する非一時的記憶媒体を含んでもよい。いくつかの例では、非一時的記憶媒体は、揮発性メモリまたは不揮発性メモリ、取外し可能メモリまたは取外し不可メモリ、消去可能メモリまたは消去不可メモリ、書き込み可能メモリまたは書換え可能メモリなどを含む、電子データを記憶することが可能な１つまたは複数のタイプのコンピュータ可読記憶媒体を含んでもよい。いくつかの例では、ロジックは、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、方法、手順、ソフトウェアインターフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはそれらの任意の組合せなどの様々なソフトウェア要素を含んでもよい。
いくつかの例によれば、コンピュータ可読媒体は、機械、コンピューティングデバイス、またはシステムによって実行されると、記載された例に従って方法および／または動作を機械、コンピューティングデバイス、またはシステムに実行させる命令を記憶または維持する非一時的記憶媒体を含んでもよい。命令は、ソースコード、コンパイル済みコード、解釈済みコード、実行可能コード、静的コード、動的コードなどの任意の適切なタイプのコードを含んでもよい。命令は、ある特定の機能を実行するように機械、コンピューティングデバイス、またはシステムに命令するために、所定のコンピュータ言語、方式、または構文に従って実装されてもよい。命令は、任意の適切な高レベル、低レベル、オブジェクト指向、視覚、コンパイル済み、および／または解釈済みのプログラミング言語を使用して実装されてもよい。
少なくとも１つの例の１つまたは複数の態様は、プロセッサ内の様々なロジックを表す少なくとも１つの機械可読媒体に記憶された代表的な命令によって実装されてもよく、命令は、機械、コンピューティングデバイス、またはシステムによって読み取られると、本明細書に記載された技法を実行するようにロジックを機械、コンピューティングデバイス、またはシステムに組み立てさせる。「ＩＰコア」として知られるそのような表現は、有形の機械可読媒体に記憶され、実際にロジックまたはプロセッサを製造する製造機械にロードするために様々な顧客または製造施設に供給されてもよい。
「一例」または「例」という語句の出現は、必ずしもすべてが同じ例または実施形態を指すとは限らない。本明細書に記載された任意の態様は、態様が同じ図または要素に関して記載されているかどうかにかかわらず、本明細書に記載された任意の他の態様または同様の態様と組み合わせることができる。添付の図に描写されたブロック機能の分割、省略、または包含は、これらの機能を実装するためのハードウェア構成要素、回路、ソフトウェア、および／または要素が、必ずしも実施形態において分割、省略、または包含されることを暗示しない。
いくつかの例は、「結合された」および「接続された」という表現をそれらの派生語とともに使用して記載される場合がある。これらの用語は、必ずしも互いに同義語として意図されていない。例えば、「接続された」および／または「結合された」という用語を使用する説明は、２つ以上の要素が互いに直接物理的または電気的に接触していることを示す場合がある。しかしながら、「結合された」という用語はまた、２つ以上の要素が互いに直接接触していないが、それでもなお互いに協働または相互作用することを意味する場合がある。
本明細書における「第１の」、「第２の」などの用語は、いかなる順序、量、または重要性も示すものではなく、むしろある要素を別の要素から区別するために使用される。本明細書における「ａ」および「ａｎ」という用語は、量の制限を示すものではなく、むしろ参照される項目の少なくとも１つの存在を示す。信号に関して本明細書で使用される「アサート」という用語は、信号がアクティブであり、信号に論理０または論理１のいずれかの任意の論理レベルを印加することによって達成され得る信号の状態を意味する。「続く」または「後の」という用語は、何らかの他の１つまたは複数の事象の直後または後を指すことができる。代替の実施形態によれば、他の一連のステップも実行されてもよい。さらに、特定の用途に応じて、さらなるステップが追加または削除されてもよい。変更の任意の組合せを使用することができ、本開示の恩恵を受ける当業者は、その多くの変形、修正、および代替の実施形態を理解されよう。
「Ｘ、Ｙ、またはＺのうちの少なくとも１つ」という語句などの選言的な言語は、特に明記しない限り、文脈内で、項目、用語などがＸ、Ｙ、もしくはＺのいずれか、またはそれらの任意の組合せ（例えば、Ｘ、Ｙ、および／もしくはＺ）であり得ることを提示するために一般的に使用されると理解される。したがって、そのような選言的な言語は、一般に、特定の実施形態が各々存在するために少なくとも１つのＸ、少なくとも１つのＹ、または少なくとも１つのＺを必要とすることを意味するものではなく、意味するべきではない。さらに、「Ｘ、Ｙ、またはＺのうちの少なくとも１つ」という語句などの選言的な言語は、特に明記しない限り、「Ｘ、Ｙ、および／またはＺ」を含む、Ｘ、Ｙ、Ｚ、またはそれらの任意の組合せも意味すると理解されるべきである。
本明細書に開示されたデバイス、システム、および方法の例示的な例が以下に提供される。デバイス、システム、および方法の一実施形態は、以下に記載される例のうちの任意の１つまたは複数、および任意の組合せを含んでもよい。
例１は、書き込み回路と、ストレージデバイスと、読み出し回路とを備えるゲインセル組込み型ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）デバイスを備える装置を含み、読み出し回路は、少なくとも部分的に書き込み回路の下に、書き込み回路の平面とは異なる平面内に配置され、ストレージデバイスは、書き込み回路を読み出し回路に結合することになり、書き込み回路または読み出し回路のうちの１つまたは複数は、ストレージデバイスに接合される。
例２は任意の例と組み合わせることができ、書き込み回路は、ドレイン領域を有する層と、チャネル層と、ゲート酸化物層と、書き込みワードライン界面を有するゲート層と、書き込みビットライン界面を有するソース領域とを備える。
例３は任意の例と組み合わせることができ、読み出し回路は、チャネル領域と、ゲート酸化物層と、ゲート層と、読み出しビットライン界面を有するソース領域と、読み出しワードライン界面を有するドレイン領域とを備える。
例４は任意の例と組み合わせることができ、書き込み回路は、層と、ドレイン領域と、層を介してストレージデバイスにドレイン領域を結合する導電領域と、チャネル層と、ゲート酸化物層と、ゲート層と、書き込みビットライン界面を有するソース領域とを備える。
例５は任意の例と組み合わせることができ、読み出し回路は、ゲート領域と、少なくとも部分的にゲート領域の上に形成されたゲート酸化物領域と、少なくとも部分的にゲート酸化物領域の上に形成されたチャネル領域と、チャネル領域の一部分の上に形成されたソース領域と、チャネル領域の一部分の上に形成されたドレイン領域とを備える。
例６は任意の例と組み合わせることができ、書き込み回路は、チャネル領域と、少なくとも部分的にチャネル領域の上に形成されたゲート酸化物領域と、少なくとも部分的にゲート酸化物領域の上に形成されたゲート領域と、チャネル領域の一部分の上に形成されたソース領域と、チャネル領域の一部分の上に形成されたドレイン領域とを備える。
例７は任意の例と組み合わせることができ、書き込み回路は、チャネル領域と、チャネル領域の一部分の下に形成されたソース領域と、チャネル領域の一部分の下に形成されたドレイン領域と、少なくとも部分的にチャネル領域の上に形成されたゲート酸化物領域と、少なくとも部分的にゲート酸化物領域の上に形成されたゲート領域とを備える。
例８は任意の例と組み合わせることができ、ストレージデバイスは、少なくとも１つのコンデンサと、少なくとも１つのコンデンサと接触する誘電体とを備える。
例９は任意の例と組み合わせることができ、ストレージデバイスは、ビットライン上のコンデンサ（ＣＯＢ）を備える。
例１０は任意の例と組み合わせることができ、書き込み回路は、ポリＳｉ、Ｓｉ、Ｇｅ、ポリＧｅ、ＩＩＩ－Ｖ、ＧａＮ、ＭｏＳ２、ＷＳｅ２、ＭｏＳｅ２、ＷＳｅ２、ＩｎＳ、ＨｆＳ、ＺｎＳ、ＺｎＳｅ、Ｉｎ２Ｏ３、ＺｎＯ、ＡＺＯ、ＩＧＺＯ、またはＩＺＯのうちの１つまたは複数を含む。
例１１は任意の例と組み合わせることができ、書き込み回路は、接合材料を使用してストレージデバイスに接合される。
例１２は任意の例と組み合わせることができ、接合材料は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む。
例１３は任意の例と組み合わせることができ、読み出し回路は、接合材料を使用してストレージデバイスに接合される。
例１４は任意の例と組み合わせることができ、接合材料は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む。
例１５は任意の例と組み合わせることができ、計算ニアメモリ（ＣＮＭ）回路を備え、ＣＮＭ回路は読み出し回路または書き込み回路に接合される。
例１６は任意の例と組み合わせることができ、異なる実効出力レートでゲインセルｅＤＲＡＭデバイスからの出力を提供するメモリエミュレーション回路を備える。
例１７は任意の例と組み合わせることができ、ゲインセル組込み型ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）メモリセルを備えるメモリデバイスであって、ゲインセルｅＤＲＡＭメモリセルが、少なくとも部分的に記憶セルの上に形成された書き込み回路および少なくとも部分的に記憶セルの下に形成された読み出し回路を備える、メモリデバイスと、メモリデバイスに接合された計算ニアメモリデバイスとを備える装置を含む。
例１８は任意の例と組み合わせることができ、計算ニアメモリデバイスは、ベクトル－ベクトル乗算、乗算および累算（ＭＡＣ）、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＯＴを実行するドット積エンジン、ニューラルネットワーク活性化演算、ソフトマックスの累乗、データ圧縮、暗号化、メディアアクセラレータ、文字列マッチングもしくは正規表現アクセラレータ、またはポインタ追跡のうちの１つまたは複数を実行することになる。
例１９は任意の例と組み合わせることができ、第２のメモリデバイスの出力をエミュレートするためにメモリデバイスの出力を提供するエミュレーション回路を備える。
例２０は任意の例と組み合わせることができ、エミュレーション回路は、コントローラ、マルチプレクサ、またはレジスタのうちの１つまたは複数を備える。
例２１は任意の例と組み合わせることができ、メモリデバイスおよび計算ニアメモリデバイスに結合されたプロセッサを備える。
例２２は任意の例と組み合わせることができ、計算ニアメモリデバイスは、接合材料を使用してメモリデバイスに接合され、接合材料は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む。
例２３は任意の例と組み合わせることができ、ワードラインドライバ、読み出し回路、およびアクティブフィンを備える第１の領域を第１の基板の上に形成することと、第１の領域の上に誘電体領域を形成することと、誘電体領域内に少なくとも１つの蓄積領域を形成することと、誘電体領域の上に非シリコンベースの書き込み回路の層を形成することと、非シリコンベースの書き込み回路の層に第２の基板を接合することと、アクティブフィンを露出させるために第１の基板を除去することとを含む、ゲインセルメモリデバイスを形成する方法を含む。
例２４は任意の例と組み合わせることができ、非シリコンベースの書き込み回路の層に第２の基板を接合することは、第２の基板および非シリコンベースの書き込み回路の層の対向する表面に接合材料を塗布することを含み、接合材料は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む。
例２５は任意の例と組み合わせることができ、非シリコンベースの書き込み回路の層に第２の基板を接合することは、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を使用して、接合材料を塗布することと、対向する表面の接合材料を互いに押し付けることとを含む。
例２６は任意の例と組み合わせることができ、誘電体領域の上に書き込み回路の層を形成することは、書き込み回路の層を誘電体領域の表面に接合することを含む。
例２７は任意の例と組み合わせることができ、第２の基板内に回路を形成することを含む。
例２８は任意の例と組み合わせることができ、ゲインセル組込み型ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）メモリセルを備えるメモリデバイスであって、ｅＤＲＡＭメモリセルが、少なくとも部分的に記憶セルの上に形成された書き込み回路および少なくとも部分的に記憶セルの下に形成された読み出し回路を備える、メモリデバイスと、メモリデバイスに接合された計算ニアメモリデバイスと、プロセッサと、メモリデバイスからプロセッサへのインターフェースとを備えるシステムを備える。
例２９は任意の例と組み合わせることができ、計算ニアメモリデバイスは、ベクトル－ベクトル乗算、乗算および累算（ＭＡＣ）、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＯＴを実行するドット積エンジン、ニューラルネットワーク活性化演算、ソフトマックスの累乗、データ圧縮、暗号化、メディアアクセラレータ、文字列マッチングもしくは正規表現アクセラレータ、またはポインタ追跡のうちの１つまたは複数を実行することになる。
例３０は任意の例と組み合わせることができ、ＳＲＡＭメモリデバイスの出力読み出しレートをエミュレートするためにメモリデバイスの出力を提供するエミュレーション回路を備える。
例３１は任意の例と組み合わせることができ、エミュレーション回路は、コントローラ、マルチプレクサ、またはレジスタのうちの１つまたは複数を備える。
例３２は任意の例と組み合わせることができ、コントローラは、メモリデバイスの複数のバンクへのメモリアクセス要求の転送を制御することになり、コントローラによる選択に従って、マルチプレクサは、メモリデバイスから計算ニアメモリデバイスにデータを送信することになるか、またはマルチプレクサは、計算ニアメモリデバイスからデータを受信してメモリデバイスに提供することになる。
例３３は任意の例と組み合わせることができ、レジスタは、計算ニアメモリデバイスへの出力より前にメモリデバイスから出力されたデータをバッファリングすることになる。
例３４は任意の例と組み合わせることができ、計算ニアメモリデバイスは、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む接合材料を使用してメモリデバイスに接合される。
例３５は任意の例と組み合わせることができ、プロセッサに通信可能に結合されたネットワークインターフェースを備える。
例３６は任意の例と組み合わせることができ、少なくとも１つのプロセッサと、少なくとも１つのプロセッサに結合された少なくとも１つのメモリとを備えるシステムを含み、少なくとも１つのメモリは、書き込み回路と、ストレージデバイスと、読み出し回路とを備えるゲインセル組込み型ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）デバイスを備え、読み出し回路は、少なくとも部分的に書き込み回路の下に、書き込み回路の平面とは異なる平面内に配置され、ストレージデバイスは、書き込み回路を読み出し回路に結合することになり、書き込み回路または読み出し回路のうちの１つまたは複数は、ストレージデバイスに接合される。
例３７は任意の例と組み合わせることができ、ストレージデバイスは、少なくとも１つのコンデンサと、少なくとも１つのコンデンサと接触する誘電体とを備える。
例３８は任意の例と組み合わせることができ、書き込み回路は、ポリＳｉ、Ｓｉ、Ｇｅ、ポリＧｅ、ＩＩＩ－Ｖ、ＧａＮ、ＭｏＳ２、ＷＳｅ２、ＭｏＳｅ２、ＷＳｅ２、ＩｎＳ、ＨｆＳ、ＺｎＳ、ＺｎＳｅ、Ｉｎ２Ｏ３、ＺｎＯ、ＡＺＯ、ＩＧＺＯ、またはＩＺＯのうちの１つまたは複数を含む。
例３９は任意の例と組み合わせることができ、読み出し回路は、接合材料を使用してストレージデバイスに接合され、接合材料は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む。
（他の可能な項目）
（項目１）
書き込み回路と、
ストレージデバイスと、
読み出し回路と
を備えるゲインセル組込み型ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）デバイス
を備える装置であって、
前記読み出し回路が、少なくとも部分的に前記書き込み回路の下に、前記書き込み回路の平面とは異なる平面内に配置され、前記ストレージデバイスが、前記書き込み回路を前記読み出し回路に結合することになり、前記書き込み回路または前記読み出し回路のうちの１つまたは複数が、前記ストレージデバイスに接合される、
装置。
（項目２）
前記書き込み回路が、
ドレイン領域を有する層と、
チャネル層と、
ゲート酸化物層と、
書き込みワードライン界面を有するゲート層と、
書き込みビットライン界面を有するソース領域と
を備える、項目１に記載の装置。
（項目３）
前記読み出し回路が、
チャネル領域と、
ゲート酸化物層と、
ゲート層と、
読み出しビットライン界面を有するソース領域と、
読み出しワードライン界面を有するドレイン領域と
を備える、項目１に記載の装置。
（項目４）
前記書き込み回路が、
層と、
ドレイン領域と、
前記層を介して前記ストレージデバイスに前記ドレイン領域を結合する導電領域と、
チャネル層と、
ゲート酸化物層と、
ゲート層と、
書き込みビットライン界面を有するソース領域と
を備える、項目１に記載の装置。
（項目５）
前記読み出し回路が、
ゲート領域と、
少なくとも部分的に前記ゲート領域の上に形成されたゲート酸化物領域と、
少なくとも部分的に前記ゲート酸化物領域の上に形成されたチャネル領域と、
前記チャネル領域の一部分の上に形成されたソース領域と、
前記チャネル領域の一部分の上に形成されたドレイン領域と
を備える、項目１に記載の装置。
（項目６）
前記書き込み回路が、
チャネル領域と、
少なくとも部分的に前記チャネル領域の上に形成されたゲート酸化物領域と、
少なくとも部分的に前記ゲート酸化物領域の上に形成されたゲート領域と、
前記チャネル領域の一部分の上に形成されたソース領域と、
前記チャネル領域の一部分の上に形成されたドレイン領域と
を備える、項目１に記載の装置。
（項目７）
前記書き込み回路が、
チャネル領域と、
前記チャネル領域の一部分の下に形成されたソース領域と、
前記チャネル領域の一部分の下に形成されたドレイン領域と、
少なくとも部分的に前記チャネル領域の上に形成されたゲート酸化物領域と、
少なくとも部分的に前記ゲート酸化物領域の上に形成されたゲート領域と
を備える、項目１に記載の装置。
（項目８）
前記ストレージデバイスが、
少なくとも１つのコンデンサと、前記少なくとも１つのコンデンサと接触する誘電体と
を備える、項目１に記載の装置。
（項目９）
前記ストレージデバイスが、ビットライン上のコンデンサ（ＣＯＢ）を備える、項目１に記載の装置。
（項目１０）
前記書き込み回路が、ポリＳｉ、Ｓｉ、Ｇｅ、ポリＧｅ、ＩＩＩ－Ｖ、ＧａＮ、ＭｏＳ２、ＷＳｅ２、ＭｏＳｅ２、ＷＳｅ２、ＩｎＳ、ＨｆＳ、ＺｎＳ、ＺｎＳｅ、Ｉｎ２Ｏ３、ＺｎＯ、ＡＺＯ、ＩＧＺＯ、またはＩＺＯのうちの１つまたは複数を含む、項目１に記載の装置。
（項目１１）
前記書き込み回路が、接合材料を使用して前記ストレージデバイスに接合される、項目１に記載の装置。
（項目１２）
前記接合材料が、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む、項目１１に記載の装置。
（項目１３）
前記読み出し回路が、接合材料を使用して前記ストレージデバイスに接合される、項目１に記載の装置。
（項目１４）
前記接合材料が、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む、項目１３に記載の装置。
（項目１５）
計算ニアメモリ（ＣＮＭ）回路を備え、前記ＣＮＭ回路が前記読み出し回路または前記書き込み回路に接合される、項目１に記載の装置。
（項目１６）
異なる実効出力レートで前記ゲインセルｅＤＲＡＭデバイスからの出力を提供するメモリエミュレーション回路を備える、項目１に記載の装置。
（項目１７）
ゲインセルメモリデバイスを形成する方法であって、
ワードラインドライバ、読み出し回路、およびアクティブフィンを備える第１の領域を第１の基板の上に形成するステップと、
前記第１の領域の上に誘電体領域を形成するステップと、
前記誘電体領域内に少なくとも１つの蓄積領域を形成するステップと、
前記誘電体領域の上に非シリコンベースの書き込み回路の層を形成するステップと、
非シリコンベースの書き込み回路の前記層に第２の基板を接合するステップと、
前記アクティブフィンを露出させるために前記第１の基板を除去するステップと
を含む、方法。
（項目１８）
非シリコンベースの書き込み回路の前記層に第２の基板を接合するステップが、前記第２の基板および非シリコンベースの書き込み回路の前記層の対向する表面に接合材料を塗布するステップを含み、前記接合材料が、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む、
項目１７に記載の方法。
（項目１９）
非シリコンベースの書き込み回路の前記層に第２の基板を接合するステップが、
二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を使用して、前記接合材料を塗布するステップと、
対向する表面の接合材料を互いに押し付けるステップと
を含む、項目１８に記載の方法。
（項目２０）
前記誘電体領域の上に書き込み回路の層を形成する前記ステップが、書き込み回路の層を前記誘電体領域の表面に接合するステップを含む、項目１７に記載の方法。
（項目２１）
前記第２の基板内に回路を形成するステップを含む、項目１７に記載の方法。
（項目２２）
少なくとも１つのプロセッサと、
前記少なくとも１つのプロセッサに結合された少なくとも１つのメモリと
を備えるシステムであって、
前記少なくとも１つのメモリが、
書き込み回路と、
ストレージデバイスと、
読み出し回路と
を備えるゲインセル組込み型ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）デバイス
を備え、
前記読み出し回路が、少なくとも部分的に前記書き込み回路の下に、前記書き込み回路の平面とは異なる平面内に配置され、前記ストレージデバイスが、前記書き込み回路を前記読み出し回路に結合することになり、前記書き込み回路または前記読み出し回路のうちの１つまたは複数が、前記ストレージデバイスに接合される、
システム。
（項目２３）
前記ストレージデバイスが、
少なくとも１つのコンデンサと、前記少なくとも１つのコンデンサと接触する誘電体と
を備える、項目２２に記載のシステム。
（項目２４）
前記書き込み回路が、ポリＳｉ、Ｓｉ、Ｇｅ、ポリＧｅ、ＩＩＩ－Ｖ、ＧａＮ、ＭｏＳ２、ＷＳｅ２、ＭｏＳｅ２、ＷＳｅ２、ＩｎＳ、ＨｆＳ、ＺｎＳ、ＺｎＳｅ、Ｉｎ２Ｏ３、ＺｎＯ、ＡＺＯ、ＩＧＺＯ、またはＩＺＯのうちの１つまたは複数を含む、項目２２に記載のシステム。
（項目２５）
前記読み出し回路が、接合材料を使用して前記ストレージデバイスに接合され、前記接合材料が、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む、項目２２に記載のシステム。

Claims (25)

  1. 書き込み回路と、
    ストレージデバイスと、
    読み出し回路と
    を備えるゲインセル組込み型ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）デバイス
    を備える装置であって、
    前記読み出し回路が、少なくとも部分的に前記書き込み回路の下に、前記書き込み回路の平面とは異なる平面内に配置され、前記ストレージデバイスが、前記書き込み回路を前記読み出し回路に結合することになり、前記書き込み回路または前記読み出し回路のうちの１つまたは複数が、前記ストレージデバイスに接合される、
    装置。
  2. 前記書き込み回路が、
    ドレイン領域を有する層と、
    チャネル層と、
    ゲート酸化物層と、
    書き込みワードライン界面を有するゲート層と、
    書き込みビットライン界面を有するソース領域と
    を備える、請求項１に記載の装置。
  3. 前記読み出し回路が、
    チャネル領域と、
    ゲート酸化物層と、
    ゲート層と、
    読み出しビットライン界面を有するソース領域と、
    読み出しワードライン界面を有するドレイン領域と
    を備える、請求項１または２に記載の装置。
  4. 前記書き込み回路が、
    層と、
    ドレイン領域と、
    前記層を介して前記ストレージデバイスに前記ドレイン領域を結合する導電領域と、
    チャネル層と、
    ゲート酸化物層と、
    ゲート層と、
    書き込みビットライン界面を有するソース領域と
    を備える、請求項１から３のいずれか一項に記載の装置。
  5. 前記読み出し回路が、
    ゲート領域と、
    少なくとも部分的に前記ゲート領域の上に形成されたゲート酸化物領域と、
    少なくとも部分的に前記ゲート酸化物領域の上に形成されたチャネル領域と、
    前記チャネル領域の一部分の上に形成されたソース領域と、
    前記チャネル領域の一部分の上に形成されたドレイン領域と
    を備える、請求項１から４のいずれか一項に記載の装置。
  6. 前記書き込み回路が、
    チャネル領域と、
    少なくとも部分的に前記チャネル領域の上に形成されたゲート酸化物領域と、
    少なくとも部分的に前記ゲート酸化物領域の上に形成されたゲート領域と、
    前記チャネル領域の一部分の上に形成されたソース領域と、
    前記チャネル領域の一部分の上に形成されたドレイン領域と
    を備える、請求項１から５のいずれか一項に記載の装置。
  7. 前記書き込み回路が、
    チャネル領域と、
    前記チャネル領域の一部分の下に形成されたソース領域と、
    前記チャネル領域の一部分の下に形成されたドレイン領域と、
    少なくとも部分的に前記チャネル領域の上に形成されたゲート酸化物領域と、
    少なくとも部分的に前記ゲート酸化物領域の上に形成されたゲート領域と
    を備える、請求項１から６のいずれか一項に記載の装置。
  8. 前記ストレージデバイスが、
    少なくとも１つのコンデンサと、前記少なくとも１つのコンデンサと接触する誘電体と
    を備える、請求項１から７のいずれか一項に記載の装置。
  9. 前記ストレージデバイスが、ビットライン上のコンデンサ（ＣＯＢ）を備える、請求項１から８のいずれか一項に記載の装置。
  10. 前記書き込み回路が、ポリＳｉ、Ｓｉ、Ｇｅ、ポリＧｅ、ＩＩＩ－Ｖ、ＧａＮ、ＭｏＳ２、ＷＳｅ２、ＭｏＳｅ２、ＷＳｅ２、ＩｎＳ、ＨｆＳ、ＺｎＳ、ＺｎＳｅ、Ｉｎ２Ｏ３、ＺｎＯ、ＡＺＯ、ＩＧＺＯ、またはＩＺＯのうちの１つまたは複数を含む、請求項１から９のいずれか一項に記載の装置。
  11. 前記書き込み回路が、接合材料を使用して前記ストレージデバイスに接合される、請求項１から１０のいずれか一項に記載の装置。
  12. 前記接合材料が、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む、請求項１１に記載の装置。
  13. 前記読み出し回路が、接合材料を使用して前記ストレージデバイスに接合される、請求項１から１２のいずれか一項に記載の装置。
  14. 前記接合材料が、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む、請求項１３に記載の装置。
  15. 計算ニアメモリ（ＣＮＭ）回路を備え、前記ＣＮＭ回路が前記読み出し回路または前記書き込み回路に接合される、請求項１から１４のいずれか一項に記載の装置。
  16. 異なる実効出力レートで前記ゲインセルｅＤＲＡＭデバイスからの出力を提供するメモリエミュレーション回路を備える、請求項１から１５のいずれか一項に記載の装置。
  17. ゲインセルメモリデバイスを形成する方法であって、
    ワードラインドライバ、読み出し回路、およびアクティブフィンを含む第１の領域を第１の基板の上に形成する段階と、
    前記第１の領域の上に誘電体領域を形成する段階と、
    前記誘電体領域内に少なくとも１つの蓄積領域を形成する段階と、
    前記誘電体領域の上に非シリコンベースの書き込み回路の層を形成する段階と、
    非シリコンベースの書き込み回路の前記層に第２の基板を接合する段階と、
    前記アクティブフィンを露出させるために前記第１の基板を除去する段階と
    を備える、方法。
  18. 非シリコンベースの書き込み回路の前記層に第２の基板を接合する段階が、前記第２の基板および非シリコンベースの書き込み回路の前記層の対向する表面に接合材料を塗布する段階を含み、前記接合材料が、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む、
    請求項１７に記載の方法。
  19. 非シリコンベースの書き込み回路の前記層に第２の基板を接合する段階が、
    二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を使用して、前記接合材料を塗布する段階と、
    対向する表面の接合材料を互いに押し付ける段階と
    を含む、請求項１８に記載の方法。
  20. 前記誘電体領域の上に書き込み回路の層を形成する前記段階が、書き込み回路の層を前記誘電体領域の表面に接合する段階を含む、請求項１７から１９のいずれか一項に記載の方法。
  21. 前記第２の基板内に回路を形成する段階を備える、請求項１７から２０のいずれか一項に記載の方法。
  22. 少なくとも１つのプロセッサと、
    前記少なくとも１つのプロセッサに結合された少なくとも１つのメモリと
    を備えるシステムであって、
    前記少なくとも１つのメモリが、
    書き込み回路と、
    ストレージデバイスと、
    読み出し回路と
    を備えるゲインセル組込み型ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）デバイス
    を含み、
    前記読み出し回路が、少なくとも部分的に前記書き込み回路の下に、前記書き込み回路の平面とは異なる平面内に配置され、前記ストレージデバイスが、前記書き込み回路を前記読み出し回路に結合することになり、前記書き込み回路または前記読み出し回路のうちの１つまたは複数が、前記ストレージデバイスに接合される、
    システム。
  23. 前記ストレージデバイスが、
    少なくとも１つのコンデンサと、前記少なくとも１つのコンデンサと接触する誘電体と
    を備える、請求項２２に記載のシステム。
  24. 前記書き込み回路が、ポリＳｉ、Ｓｉ、Ｇｅ、ポリＧｅ、ＩＩＩ－Ｖ、ＧａＮ、ＭｏＳ２、ＷＳｅ２、ＭｏＳｅ２、ＷＳｅ２、ＩｎＳ、ＨｆＳ、ＺｎＳ、ＺｎＳｅ、Ｉｎ２Ｏ３、ＺｎＯ、ＡＺＯ、ＩＧＺＯ、またはＩＺＯのうちの１つまたは複数を含む、請求項２２または２３に記載のシステム。
  25. 前記読み出し回路が、接合材料を使用して前記ストレージデバイスに接合され、前記接合材料が、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸窒化ケイ素（ＳｉＯＣＮ）、窒化炭素ケイ素（ＳｉＣＮ）、または酸炭化ケイ素（ＳｉＯＣ）のうちの１つまたは複数を含む、請求項２２から２４のいずれか一項に記載のシステム。
JP2022549729A 2020-03-23 2020-12-23 バックエンドメモリ付きの計算ニアメモリ Pending JP2023518674A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/827,542 2020-03-23
US16/827,542 US11251186B2 (en) 2020-03-23 2020-03-23 Compute near memory with backend memory
PCT/US2020/066985 WO2021194597A1 (en) 2020-03-23 2020-12-23 Compute near memory with backend memory

Publications (1)

Publication Number Publication Date
JP2023518674A true JP2023518674A (ja) 2023-05-08

Family

ID=72236795

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022549729A Pending JP2023518674A (ja) 2020-03-23 2020-12-23 バックエンドメモリ付きの計算ニアメモリ

Country Status (6)

Country Link
US (2) US11251186B2 (ja)
EP (1) EP4128350A1 (ja)
JP (1) JP2023518674A (ja)
KR (1) KR20220157374A (ja)
CN (1) CN115136307A (ja)
WO (1) WO2021194597A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322199B1 (en) * 2020-10-09 2022-05-03 Qualcomm Incorporated Compute-in-memory (CIM) cell circuits employing capacitive storage circuits for reduced area and CIM bit cell array circuits
US20220199624A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Arrays of double-sided dram cells including capacitors on the frontside and backside of a stacked transistor structure
CN115568206A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 存储单元及其制备方法、存储器及其制备方法
WO2024074967A1 (ja) * 2022-10-07 2024-04-11 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4958318A (en) * 1988-07-08 1990-09-18 Eliyahou Harari Sidewall capacitor DRAM cell
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6242298B1 (en) * 1997-08-29 2001-06-05 Kabushiki Kaisha Toshiba Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6429070B1 (en) 2000-08-30 2002-08-06 Micron Technology, Inc. DRAM cell constructions, and methods of forming DRAM cells
KR100400047B1 (ko) * 2001-11-19 2003-09-29 삼성전자주식회사 반도체 소자의 본딩패드 구조 및 그 형성방법
US7224024B2 (en) 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
US7518182B2 (en) * 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
WO2013089711A1 (en) * 2011-12-14 2013-06-20 Intel Corporation Metal-insulator-metal (mim) capacitor with insulator stack having a plurality of metal oxide layers
WO2013154564A1 (en) * 2012-04-12 2013-10-17 Intel Corporation Selector for low voltage embedded memory
US9323870B2 (en) * 2012-05-01 2016-04-26 Advanced Micro Devices, Inc. Method and apparatus for improved integrated circuit temperature evaluation and IC design
US9117749B1 (en) * 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
KR20170036163A (ko) 2015-09-23 2017-04-03 경북대학교 산학협력단 Pmos 게인 셀을 이용한 메모리 장치
WO2018063165A1 (en) 2016-09-27 2018-04-05 Intel Corporation Non-planar gate thin film transistor
US10964701B2 (en) 2017-03-31 2021-03-30 Intel Corporation Vertical shared gate thin-film transistor-based charge storage memory
US11568920B2 (en) 2017-08-02 2023-01-31 Samsung Electronics Co., Ltd. Dual row-column major dram
US11264317B2 (en) 2018-04-02 2022-03-01 Intel Corporation Antifuse memory arrays with antifuse elements at the back-end-of-line (BEOL)
US11296229B2 (en) 2018-06-28 2022-04-05 Intel Corporation Vertical thin film transistors having self-aligned contacts
US11450669B2 (en) * 2018-07-24 2022-09-20 Intel Corporation Stacked thin-film transistor based embedded dynamic random-access memory
US20190080731A1 (en) 2018-09-06 2019-03-14 Jack Kavalieros Memory device with multiple memory arrays to facilitate in-memory computation
US20200091156A1 (en) * 2018-09-17 2020-03-19 Intel Corporation Two transistor memory cell using stacked thin-film transistors
US11138499B2 (en) * 2018-09-28 2021-10-05 Intel Corporation Applications of back-end-of-line (BEOL) capacitors in compute-in-memory (CIM) circuits
US10565138B2 (en) * 2018-09-28 2020-02-18 Intel Corporation Memory device with multiple memory arrays to facilitate in-memory computation
US10884957B2 (en) 2018-10-15 2021-01-05 Intel Corporation Pipeline circuit architecture to provide in-memory computation functionality
US20190057727A1 (en) 2018-10-15 2019-02-21 Amrita MATHURIYA Memory device to provide in-memory computation functionality for a pipeline circuit architecture
US11417628B2 (en) * 2018-12-26 2022-08-16 Ap Memory Technology Corporation Method for manufacturing semiconductor structure
CN113366637A (zh) * 2018-12-31 2021-09-07 美光科技公司 三维动态随机存取存储器阵列
WO2020220484A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Bonded unified semiconductor chips and fabrication and operation methods thereof
JP7328344B2 (ja) * 2019-04-30 2023-08-16 長江存儲科技有限責任公司 三次元メモリデバイス
US20200388319A1 (en) * 2019-06-07 2020-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US11424248B2 (en) * 2020-09-25 2022-08-23 Besang Inc. Bitline structure for three-dimensional integrated circuit and method of forming the same

Also Published As

Publication number Publication date
US11812599B2 (en) 2023-11-07
WO2021194597A1 (en) 2021-09-30
EP4128350A1 (en) 2023-02-08
KR20220157374A (ko) 2022-11-29
US20220165735A1 (en) 2022-05-26
CN115136307A (zh) 2022-09-30
US20200279850A1 (en) 2020-09-03
US11251186B2 (en) 2022-02-15

Similar Documents

Publication Publication Date Title
US11812599B2 (en) Compute near memory with backend memory
JP7427022B2 (ja) ３次元相変化メモリを伴う３次元メモリデバイス
US11430785B2 (en) Computation-in-memory in three-dimensional memory device
WO2020220280A1 (en) Three-dimensional memory device with embedded dynamic random-access memory
KR102617083B1 (ko) 정적 랜덤 액세스 메모리를 갖는 3차원 메모리 디바이스의 데이터 버퍼링 연산
KR20240011867A (ko) 정적 랜덤 액세스 메모리가 있는 3차원 메모리 디바이스
TWI709139B (zh) 三維記憶體件中的記憶體內計算
JP7407203B2 (ja) スタティックランダムアクセスメモリを有する３次元メモリデバイスのキャッシュプログラム動作
US20210272965A1 (en) Memory device having 2-transistor vertical memory cell
TWI819379B (zh) 具有凹陷閘極電晶體的外圍電路及其形成方法
US20210335393A1 (en) Stacked memory chip solution with reduced package inputs/outputs (i/os)
CN113678253A (zh) 具有凹陷栅极晶体管的外围电路及其形成方法
US20200388628A1 (en) Discontinuous charge trap layer memory device
WO2018004667A1 (en) Two transistor memory cell using high mobility metal oxide semiconductors
WO2018004659A1 (en) Three transistor memory cell with metal oxide semiconductors and si transistors
Yu et al. Semiconductor Memory Technologies: State-of-the-Art and Future Trends
US20240074159A1 (en) Sacrificial polysilicon in integration of memory array with periphery
US20220102631A1 (en) Semiconductor fabrication method and semiconductor device including amorphous silicon-containing liner on pillar sidewalls thereof
US20240074160A1 (en) Integration of memory array with periphery
WO2018004663A1 (en) Two transistor memory cell with metal oxide semiconductors and silicon transistors

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230901