CN110265292A - 三维存储器以及制作方法 - Google Patents

三维存储器以及制作方法 Download PDF

Info

Publication number
CN110265292A
CN110265292A CN201910345524.7A CN201910345524A CN110265292A CN 110265292 A CN110265292 A CN 110265292A CN 201910345524 A CN201910345524 A CN 201910345524A CN 110265292 A CN110265292 A CN 110265292A
Authority
CN
China
Prior art keywords
chip
address decoder
wafer
bonded
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910345524.7A
Other languages
English (en)
Other versions
CN110265292B (zh
Inventor
周华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ICLeague Technology Co Ltd
Original Assignee
ICLeague Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ICLeague Technology Co Ltd filed Critical ICLeague Technology Co Ltd
Priority to CN201910345524.7A priority Critical patent/CN110265292B/zh
Publication of CN110265292A publication Critical patent/CN110265292A/zh
Application granted granted Critical
Publication of CN110265292B publication Critical patent/CN110265292B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了三维存储器，包括第一芯片和第二芯片；所述第一芯片包括数据阵列存储单元和行地址解码器，数据阵列存储单元和行地址解码器的电学引脚设置在第一芯片的正面；所述第二芯片包括数据输入/输出缓存器、读出放大器、列地址解码器以及驱动电路，数据输入/输出缓存器、读出放大器、以及列地址解码器的电学引脚设置在第二芯片的正面，所述第一芯片与第二芯片的正面相互贴合，设置在第一芯片与第二芯片正面的电学引脚按照设计规则形成电学连接。

Description

三维存储器以及制作方法
技术领域
本发明涉及集成电路制造领域，尤其涉及一种三维存储器以及制作方法。
背景技术
在集成电路中，具有存储功能的电路被称为叫存储器，如DRAM、FLASH等。有了存储器，计算机才有记忆功能，才能保证正常工作。存储器能够存储数据的能力是和芯片面积相关的。对于相同线宽的工艺，存储数据越多需要的面积越大。因此，如何在相同的面积下获得更大的存储容量，是存储器领域需要不断探索的问题。
发明内容
本发明所要解决的技术问题是，提供一种三维存储器以及制作方法，能够节省存储器的芯片面积，提升存储能力。
为了解决上述问题，本发明提供了三维存储器，包括第一芯片和第二芯片；所述第一芯片包括数据阵列存储单元和行地址解码器，数据阵列存储单元和行地址解码器的电学引脚设置在第一芯片的正面；所述第二芯片包括数据输入/输出缓存器、读出放大器、列地址解码器以及驱动电路，数据输入/输出缓存器、读出放大器、以及列地址解码器的电学引脚设置在第二芯片的正面，所述第一芯片与第二芯片的正面相互贴合，设置在第一芯片与第二芯片正面的电学引脚按照设计规则形成电学连接。
可选的，所述存储器为DRAM存储器。
可选的，所述第一芯片与第二芯片的正面是采用混合键合工艺彼此贴合形成的键合界面。
本发明还提供了一种三维存储器的制作方法，包括如下步骤：提供第一晶圆，所述第一晶圆包括多个第一芯片，每个第一芯片包括数据阵列存储单元和行地址解码器，数据阵列存储单元和行地址解码器的电学引脚设置在第一芯片的正面；提供第二晶圆，所述第二晶圆包括多个第二芯片，每个第二芯片包括数据输入/输出缓存、读出放大器、以及列地址解码器，数据输入/输出缓存器、读出放大器、、列地址解码器以及驱动电路的电学引脚设置在第二芯片的正面；以第一晶圆和第二晶圆的正面作为键合面相互键合，键合使第一芯片和第二芯片的电学引脚相互贴合，以保证第一芯片和第二芯片可以按照设计规则形成电学连接。
可选的，所述存储器为DRAM存储器。
可选的，所述键合采用混合键合工艺。
本发明把两个芯片上下键合时，叠在一起后的最终芯片面积在极限状态下可以做到原来面积的50％；把不同工艺的芯片分别加工，然后组合在一起，可以简化晶圆的工艺；并且作为基片的晶圆可以是相同，并大批量生产。通过与不同设计的驱动电路晶圆组合成不同的功能芯片，如DDR3,DDR4或其它需要有存储功能的芯片。
附图说明
附图1所示是本发明一具体实施方式的实施步骤示意图。
附图2A至附图2C所示是本发明一具体实施方式的工艺流程示意图。
具体实施方式
下面结合附图对本发明提供的三维存储器以及制作方法的具体实施方式做详细说明。
附图1所示是本具体实施方式的实施步骤示意图，包括：步骤S10，提供第一晶圆，所述第一晶圆包括多个第一芯片，每个第一芯片包括数据阵列存储单元和行地址解码器；步骤S11，提供第二晶圆，所述第二晶圆包括多个第二芯片，每个第二芯片包括数据输入/输出缓存、读出放大器、列地址解码器以及驱动电路；步骤S12，以第一晶圆和第二晶圆的正面作为键合面相互键合，键合使第一芯片和第二芯片的引脚相互贴合，以保证第一芯片和第二芯片可以按照设计规则形成电学连接。
附图2A所示，参考步骤S10，提供第一晶圆21，所述第一晶圆21包括多个第一芯片211，每个第一芯片211包括数据阵列存储单元(Memory Array)和行地址解码器(RowDecoder)。数据阵列存储单元和行地址解码器的电学引脚219设置在第一芯片的正面。数据阵列存储单元和行地址解码器具有兼容的工艺，可以设置在同一晶圆上。
附图2B所示，参考步骤S11，提供第二晶圆22，所述第二晶圆22包括多个第二芯片222，每个第二芯片222包括数据输入/输出缓存(Data in/out buffers)、读出放大器(Sense Amps)、列地址解码器(Column Decoder)、以及驱动电路(ASIC)。数据输入/输出缓存器、读出放大器、、列地址解码器以及驱动电路的电学引脚229设置在第二芯片22的正面。数据输入/输出缓存器、读出放大器、、列地址解码器以及驱动电路具有兼容的工艺，可以设置在同一晶圆上。
以上结构是针对所述存储器为DRAM存储器的情况。若存储器为其他类型的存储器，也可以根据存储器的实际结构，分别将不同的单元分隔制作在第一晶圆和第二晶圆上。
附图2C所示，参考步骤S12，以第一晶圆21和第二晶圆22的正面作为键合面相互键合，键合使第一芯片211和第二芯片222的引脚相互贴合，以保证第一芯片211和第二芯片222可以按照设计规则形成电学连接。所述键合采用混合键合(Hybrid bonding)工艺。该工艺把可以把表面为二氧化硅和铜的芯片，面对面键合在一起。并使上下片的铜互相连接在一起。
当把两个芯片上下键合时，叠在一起后的最终芯片面积在极限状态下可以做到原来面积的50％；把不同工艺的芯片分别加工，然后组合在一起，可以简化晶圆的工艺；并且第一晶圆21作为基片可以是相同，并大批量生产。通过与不同设计的驱动电路晶圆，即第二晶圆22，组合成不同的功能芯片，如DDR3,DDR4或其它需要有存储功能的芯片。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种三维存储器，其特征在于，包括第一芯片和第二芯片；
所述第一芯片包括数据阵列存储单元和行地址解码器，数据阵列存储单元和行地址解码器的电学引脚设置在第一芯片的正面；
所述第二芯片包括数据输入/输出缓存器、读出放大器、列地址解码器以及驱动电路，数据输入/输出缓存器、读出放大器、以及列地址解码器的电学引脚设置在第二芯片的正面，
所述第一芯片与第二芯片的正面相互贴合，设置在第一芯片与第二芯片正面的电学引脚按照设计规则形成电学连接。
2.根据权利要求1所述的三维存储器，其特征在于，所述存储器为DRAM存储器。
3.根据权利要求1所述的三维存储器，其特征在于，所述第一芯片与第二芯片的正面是采用混合键合工艺彼此贴合形成的键合界面。
4.一种三维存储器的制作方法，其特征在于，包括如下步骤：
提供第一晶圆，所述第一晶圆包括多个第一芯片，每个第一芯片包括数据阵列存储单元和行地址解码器，数据阵列存储单元和行地址解码器的电学引脚设置在第一芯片的正面；
提供第二晶圆，所述第二晶圆包括多个第二芯片，每个第二芯片包括数据输入/输出缓存、读出放大器、以及列地址解码器，数据输入/输出缓存器、读出放大器、、列地址解码器以及驱动电路的电学引脚设置在第二芯片的正面；
以第一晶圆和第二晶圆的正面作为键合面相互键合，键合使第一芯片和第二芯片的电学引脚相互贴合，以保证第一芯片和第二芯片可以按照设计规则形成电学连接。
5.根据权利要求4所述的三维存储器的制作方法，其特征在于，所述存储器为DRAM存储器。
6.根据权利要求4所述的三维存储器的制作方法，其特征在于，所述键合采用混合键合工艺。
CN201910345524.7A 2019-04-26 2019-04-26 三维存储器以及制作方法 Active CN110265292B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910345524.7A CN110265292B (zh) 2019-04-26 2019-04-26 三维存储器以及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910345524.7A CN110265292B (zh) 2019-04-26 2019-04-26 三维存储器以及制作方法

Publications (2)

Publication Number Publication Date
CN110265292A true CN110265292A (zh) 2019-09-20
CN110265292B CN110265292B (zh) 2021-07-27

Family

ID=67913955

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910345524.7A Active CN110265292B (zh) 2019-04-26 2019-04-26 三维存储器以及制作方法

Country Status (1)

Country Link
CN (1) CN110265292B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023018784A1 (en) * 2021-08-10 2023-02-16 Micron Technology, Inc. Memory die and logic die with wafer-on-wafer bond

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6258623B1 (en) * 1998-08-21 2001-07-10 Micron Technology, Inc. Low profile multi-IC chip package connector
CN1523668A (zh) * 2003-02-12 2004-08-25 ��ʽ����뵼����Դ�о��� 半导体器件
JP2005159350A (ja) * 2003-11-20 2005-06-16 Hewlett-Packard Development Co Lp 多層の記憶構造を形成する方法、クロスポイントメモリ構造、並びにメモリスタック
US20050258528A1 (en) * 2004-05-24 2005-11-24 Honeywell International Inc. Method and system for stacking integrated circuits
CN1841748A (zh) * 2005-03-21 2006-10-04 旺宏电子股份有限公司 三维存储装置及其制造和操作方法
CN1992077A (zh) * 2005-12-30 2007-07-04 海力士半导体有限公司 非易失性半导体存储器件
CN101236780A (zh) * 2008-02-26 2008-08-06 中国科学院上海微系统与信息技术研究所 三维立体结构相变存储器芯片的电路设计准则及实现方法
US20080291767A1 (en) * 2007-05-21 2008-11-27 International Business Machines Corporation Multiple wafer level multiple port register file cell
KR100885918B1 (ko) * 2007-04-19 2009-02-26 삼성전자주식회사 반도체 디바이스 스택 패키지, 이를 이용한 전기장치 및 그패키지의 제조방법
CN101419835A (zh) * 2007-06-12 2009-04-29 三星电子株式会社 具有三维堆叠结构的闪速存储器设备以及驱动其的方法
US20090146283A1 (en) * 2007-12-06 2009-06-11 Nanya Technology Corporation Stacked-type chip package structure and fabrication method thereof
CN101848344A (zh) * 2009-03-24 2010-09-29 索尼公司 固态成像装置及其驱动方法、以及电子设备
CN103052946A (zh) * 2011-07-01 2013-04-17 松下电器产业株式会社 存储器访问控制装置及制造方法
CN103208487A (zh) * 2012-01-13 2013-07-17 台湾积体电路制造股份有限公司 用于较薄堆叠封装件结构的方法和装置
CN103985648A (zh) * 2014-05-23 2014-08-13 格科微电子（上海）有限公司 半导体的晶圆级封装方法和半导体封装件
US20140374902A1 (en) * 2013-06-19 2014-12-25 Jang-Woo Lee Stack type semiconductor package
CN108962301A (zh) * 2018-05-24 2018-12-07 济南德欧雅安全技术有限公司 一种存储装置
CN109148498A (zh) * 2018-08-14 2019-01-04 武汉新芯集成电路制造有限公司 一种高存储容量的三维键合传感器的结构及其制造方法

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6258623B1 (en) * 1998-08-21 2001-07-10 Micron Technology, Inc. Low profile multi-IC chip package connector
CN1523668A (zh) * 2003-02-12 2004-08-25 ��ʽ����뵼����Դ�о��� 半导体器件
JP2005159350A (ja) * 2003-11-20 2005-06-16 Hewlett-Packard Development Co Lp 多層の記憶構造を形成する方法、クロスポイントメモリ構造、並びにメモリスタック
US20050258528A1 (en) * 2004-05-24 2005-11-24 Honeywell International Inc. Method and system for stacking integrated circuits
CN1841748A (zh) * 2005-03-21 2006-10-04 旺宏电子股份有限公司 三维存储装置及其制造和操作方法
CN1992077A (zh) * 2005-12-30 2007-07-04 海力士半导体有限公司 非易失性半导体存储器件
KR100885918B1 (ko) * 2007-04-19 2009-02-26 삼성전자주식회사 반도체 디바이스 스택 패키지, 이를 이용한 전기장치 및 그패키지의 제조방법
US20080291767A1 (en) * 2007-05-21 2008-11-27 International Business Machines Corporation Multiple wafer level multiple port register file cell
CN101419835A (zh) * 2007-06-12 2009-04-29 三星电子株式会社 具有三维堆叠结构的闪速存储器设备以及驱动其的方法
US20090146283A1 (en) * 2007-12-06 2009-06-11 Nanya Technology Corporation Stacked-type chip package structure and fabrication method thereof
CN101236780A (zh) * 2008-02-26 2008-08-06 中国科学院上海微系统与信息技术研究所 三维立体结构相变存储器芯片的电路设计准则及实现方法
CN101848344A (zh) * 2009-03-24 2010-09-29 索尼公司 固态成像装置及其驱动方法、以及电子设备
CN103052946A (zh) * 2011-07-01 2013-04-17 松下电器产业株式会社 存储器访问控制装置及制造方法
CN103208487A (zh) * 2012-01-13 2013-07-17 台湾积体电路制造股份有限公司 用于较薄堆叠封装件结构的方法和装置
US20140374902A1 (en) * 2013-06-19 2014-12-25 Jang-Woo Lee Stack type semiconductor package
CN103985648A (zh) * 2014-05-23 2014-08-13 格科微电子（上海）有限公司 半导体的晶圆级封装方法和半导体封装件
CN108962301A (zh) * 2018-05-24 2018-12-07 济南德欧雅安全技术有限公司 一种存储装置
CN109148498A (zh) * 2018-08-14 2019-01-04 武汉新芯集成电路制造有限公司 一种高存储容量的三维键合传感器的结构及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023018784A1 (en) * 2021-08-10 2023-02-16 Micron Technology, Inc. Memory die and logic die with wafer-on-wafer bond
WO2023018780A1 (en) * 2021-08-10 2023-02-16 Micron Technology, Inc. Formation of memory die and logic die with wafer-on-wafer bond

Also Published As

Publication number Publication date
CN110265292B (zh) 2021-07-27

Similar Documents

Publication Publication Date Title
US10651114B2 (en) Apparatus and method of three dimensional conductive lines
US7777330B2 (en) High bandwidth cache-to-processing unit communication in a multiple processor/cache system
CN101770439B (zh) 电子系统与其操作方法
DE102011054908A1 (de) Halbleitervorrichtung, Herstellungsverfahren dafür und Halbleitergehäuse mit dieser Halbleitervorrichtung
DE112012006625T5 (de) Mehrchiplagenhalbleiterstruktur mit vertikalem Zwischenseitenchip und Halbleiterpaket dafür
DE112011105990T5 (de) Integriertes 3D-Schaltungspaket mit Fensterinterposer
JP2003060053A (ja) 半導体チップ及びそれを用いた半導体集積回路装置及び半導体チップ選択方法
WO2003009302A1 (fr) Dispositif semi-conducteur a memoires
TWI819379B (zh) 具有凹陷閘極電晶體的外圍電路及其形成方法
WO2023272584A1 (en) Peripheral circuit having recess gate transistors and method for forming the same
CN102412239A (zh) 半导体器件及其制造方法
KR102145966B1 (ko) 반대로 정렬된 채널들을 구비한 양면형 메모리 모듈
CN102376737A (zh) 嵌入mram的集成电路及该集成电路的制备方法
US11705432B2 (en) Stacked die package including a first die coupled to a substrate through direct chip attachment and a second die coupled to the substrate through wire bonding, and related methods and devices
CN110265292A (zh) 三维存储器以及制作方法
CN101188232A (zh) 层迭封装结构及其制造方法
CN105826274A (zh) 半导体封装方法、半导体封装件及动态随机存取存储器的制作方法
US20230050150A1 (en) Stacked architecture for three-dimensional nand
US20130170128A1 (en) Motherboard
CN214254414U (zh) 一种处理器芯片
KR102632790B1 (ko) 갈바닉 효과 감소를 위한 인쇄 회로 보드 트레이스
DE102022105953A1 (de) Stromverteilung für gestapelte speicher
US8970003B2 (en) Embedded passive integration
CN210271788U (zh) 半导体存储装置
US20070138647A1 (en) Integrated circuit package to provide high-bandwidth communication among multiple dice

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant