KR102145966B1 - 반대로 정렬된 채널들을 구비한 양면형 메모리 모듈 - Google Patents

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제임스 디. 켈리
윌리엄 에이치. 라드케
스티븐 제이. 스파조
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애플 인크.
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Abstract

메모리 패키지, 메모리 모듈, 및 회로 기판이 기술된다. 일 실시예에서, 단일 채널 메모리 패키지들이 듀얼 채널 메모리 패키지들을 수용하도록 설계된 제1 면을 구비하도록 설계된 회로 기판의 반대 면 상에 또한 실장된다. 대안적으로, 듀얼 채널 메모리 패키지들이 회로 기판의 제1 면 상에 실장되고, 그것은 또한 반대면 상에 단일 채널 패키지들을 수용하도록 설계된다.

Description

반대로 정렬된 채널들을 구비한 양면형 메모리 모듈
관련 출원
본 출원은 2017년 5월 5일자로 출원된 미국 가특허 출원 제62/502,554호의 우선권의 이익을 주장하며, 그 전체 개시 내용은 본 명세서에 참고로 포함된다.
기술분야
본 명세서에 기재된 실시예들은 메모리 패키지 및 모듈에 관한 것이다.
모바일 전화들, 개인 휴대 정보 단말기들(PDA들), 디지털 카메라들, 휴대용 플레이어들, 게이밍, 및 다른 모바일 디바이스들과 같은 휴대용 및 모바일 전자 디바이스들에 대한 현재 시장의 수요는 점점 더 작은 공간들에 더 많은 성능 및 특징들을 집적화하는 것을 요구한다. 결과적으로, 이러한 디바이스들을 운용하는 데 요구되는 메모리의 양이 현저하게 증가하였다.
애플리케이션들에 사용되는 단기 데이터를 저장하는 데 널리 채택된 모바일 메모리의 하나의 유형은 저전력 이중 데이터 레이트 랜덤 액세스 메모리(LPDDR RAM)이다. 가장 최신세대의 LPDDR RAM은 LPDDR3 및 LPDDR4를 포함한다. 일반적으로, LPDDR3 표준 패키지는 싱글 32-bit 채널, 및 2개의 랭크를 포함할 수 있는 반면, LPDDR4 표준 패키지는 2개의 16-bit 채널, 및 2개의 랭크를 포함할 수 있다. 각각의 채널이 16-bit인 경우, LPDDR3에 비해 LPDDR4에서 전력 소비가 감소되고, 동작 속도도 증가된다. 현재 LPDDR RAM은 4 Giga byte(GB) 내지 32 GB의 범위에 이르는 메모리 밀도로 스케일링가능하다.
회로 기판에 의해 지지되는 메모리의 양을 확대하는 데 활용될 수 있는 메모리 패키지, 회로 기판, 및 메모리 모듈이 기술한다. 일 실시예에서, 메모리 패키지는 적어도 2개의 랭크에 배열된 복수의 메모리 뱅크들, 복수의 메모리 뱅크들을 동작시키기 위한 제1 전력 단자들 및 제1 신호 단자들을 포함하는 제1 단자 섹션, 및 복수의 메모리 뱅크들을 동작시키기 위한 제2 전력 단자들을 포함하는 제2 단자 섹션을 포함한다. 제1 단자 섹션은 제2 단자 섹션보다 더 많은 수의 총 전기적 기능 단자들 및 총 신호 단자들을 포함할 수 있다.
일 실시예에서, 회로 기판은 제1 랜딩(landing) 패드 섹션 및 제2 랜딩 패드 섹션을 포함하는 제1 패키지 랜딩 영역을 포함하는 제1 면, 및 제1 면에 반대편인 제2 면을 가지며, 제2 면은 제2 랜딩 패드 섹션에 반대편인 제3 랜딩 패드 섹션 및 제1 랜딩 패드 섹션에 반대편인 제4 랜딩 패드 섹션을 포함하는 제2 패키지 랜딩 영역을 포함한다. 제1 복수의 상호연결부들은 제1 랜딩 패드 섹션 및 제4 랜딩 패드 섹션에 포함된 전력 랜딩 패드들을 전기적으로 연결하고, 제2 복수의 상호연결부들은 제2 랜딩 패드 섹션 및 제3 랜딩 패드 섹션에 포함된 전력 랜딩 패드들 및 신호 랜딩 패드들을 전기적으로 연결한다.
일 실시예에서, 메모리 모듈은 회로 기판, 회로 기판의 제1 면 상에 실장된 4개의 제1 패키지들 - 각각의 제1 패키지는 별개의 단일 채널 및 4개의 랭크를 포함함 -, 및 회로 기판의 제2 면 상에서 4개의 제1 패키지들의 정반대편에 실장된 4개의 제2 패키지들 - 각각의 제2 패키지는 별개의 단일 채널 및 4개의 랭크를 포함함 -을 포함한다.
일 실시예에서, 메모리 모듈은 회로 기판, 회로 기판의 제1 면 상에 실장된 제1 메모리 패키지 및 제1 면에 반대편인 회로 기판의 제2 면 상에 실장된 제2 메모리 패키지를 포함한다. 제1 메모리 패키지는 제1 메모리 패키지 내에 포함된 제1 복수의 메모리 뱅크들을 동작시키기 위한 제1 전력 단자들 및 제1 신호 단자들을 포함하는 제1 단자 섹션, 및 제1 복수의 메모리 뱅크들을 동작시키기 위한 제2 전력 단자들을 포함하는 제2 단자 섹션을 포함한다. 제2 메모리 패키지는 제2 메모리 패키지에 포함된 제2 복수의 메모리 뱅크들을 동작시키기 위한 제3 전력 단자들 및 제2 신호 단자들을 포함하는 제3 단자 섹션, 및 제2 복수의 메모리 뱅크들을 동작시키기 위한 제4 전력 단자들을 포함하는 제4 단자 섹션을 포함한다. 일 실시예에서, 회로 기판은 제1 전력 단자들을 제4 전력 단자들과 전기적으로 연결하고, 제2 전력 단자들을 제3 전력 단자들과 전기적으로 연결하는 상호연결부들의 섹션을 추가적으로 포함한다.
일 실시예에서 메모리 모듈은 회로 기판, 및 메모리 패키지를 포함한다. 회로 기판은 제1 랜딩 패드 섹션 및 제2 랜딩 패드 섹션을 포함하는 제1 패키지 랜딩 영역을 포함하는 제1 면, 및 제1 면에 반대편인 제2 면을 포함하며, 제2 면은 제2 랜딩 패드 섹션에 반대편인 제3 랜딩 패드 섹션 및 제1 랜딩 패드 섹션에 반대편인 제4 랜딩 패드 섹션을 포함하는 제2 패키지 랜딩 영역을 포함한다. 또한, 회로 기판은 제1 랜딩 패드 섹션 및 제4 랜딩 패드 섹션에 포함된 전력 랜딩 패드들을 전기적으로 연결하는 제1 복수의 상호연결부들, 및 제2 랜딩 패드 섹션 및 제3 랜딩 패드 섹션에 포함된 전력 랜딩 패드들 및 신호 랜딩 패드들을 전기적으로 연결하는 제2 복수의 상호연결부들을 포함한다. 일 실시예에서, 메모리 패키지는 제1 및 제2 랜딩 패드 섹션들 상에 실장되고, 메모리 패키지는 2개의 랭크, 제1 랜딩 패드 섹션에 전기적으로 결합된 제1 채널, 및 제2 랜딩 패드 섹션에 전기적으로 결합된 제2 채널을 포함한다.
도 1은 일 실시예에 따른, 회로 기판 상에 나란히 배열된 4개의 메모리 패키지들을 포함하는 메모리 모듈의 개략적 측단면도이다.
도 2는 일 실시예에 따른, 회로 기판의 반대 면 상에 실장된 복수의 메모리 패키지들을 포함하는 메모리 모듈의 개략적 측단면도이다.
도 3은 일 실시예에 따른, 메모리 패키지 내의 다이 레이아웃의 개략도이다.
도 4a 및 도 4b는 실시예들에 따른, 메모리 패키지 단자 레이아웃들의 개략도이다.
도 5는 일 실시예에 따른, 회로 기판의 확대된 개략적 측단면도이다.
도 6a는 일 실시예에 따른, 회로 기판의 제1 면에 대한 패키지 영역 랜딩 패드 레이아웃의 개략도이다.
도 6b는 일 실시예에 따른, 회로 기판의 제2 면에 대한 패키지 영역 랜딩 패드 레이아웃의 개략도이다.
도 6c는 일 실시예에 따른, 도 6a 및 도 6b의 패키지 영역 랜딩 패드 레이아웃들의 복합 도면이다.
도 7a는 일 실시예에 따른, 회로 기판의 제1 면에 대한 패키지 영역 랜딩 패드 레이아웃의 개략도이다.
도 7b는 일 실시예에 따른, 회로 기판의 제2 면에 대한 패키지 영역 랜딩 패드 레이아웃의 개략도이다.
도 7c는 일 실시예에 따른, 도 7a 및 도 7b의 패키지 영역 랜딩 패드 레이아웃들의 복합 도면이다.
도 8a는 일 실시예에 따른, 회로 기판의 반대 면 상에 실장되는 한 쌍의 단일 채널 메모리 패키지들의 개략적 측단면도이다.
도 8b는 일 실시예에 따른, 도 5a의 상부 메모리 패키지에 대한 단자 레이아웃의 개략도이다.
도 8c는 일 실시예에 따른, 도 8a의 하부 메모리 패키지에 대한 단자 레이아웃의 개략도이다.
도 8d는 일 실시예에 따른, 도 8a의 회로 기판의 상면 상에 실장된 듀얼 채널 메모리 패키지의 개략적 측단면도이다.
도 9a는 일 실시예에 따른, 회로 기판의 반대 면 상에 실장되는 한 쌍의 단일 채널 메모리 패키지들의 개략적 측단면도이다.
도 9b는 일 실시예에 따른, 도 5a의 상부 메모리 패키지에 대한 단자 레이아웃의 개략도이다.
도 9c는 일 실시예에 따른, 도 9a의 하부 메모리 패키지에 대한 단자 레이아웃의 개략도이다.
도 9d는 일 실시예에 따른, 도 9a의 회로 기판의 상면 상에 실장된 듀얼 채널 메모리 패키지의 개략적 측단면도이다.
실시예들은 회로 기판에 의해 지지되는 메모리의 양을 확대하는 데 활용될 수 있는 메모리 패키지, 회로 기판, 및 메모리 모듈을 기술한다. 구체적으로, 실시예들은 여러 유형들의 메모리 구성들에 대한 공동 랜딩 패드 패턴이 회로 기판 상에 제공되고, 또한 반대로 정렬된, 양면형 메모리 패키지 구성들을 허용하는 메모리 모듈을 기술한다.
일 양태에서, 실시예들은 회로 기판 상에서 이용가능한 메모리를 증가시키도록 활용될 수 있는 특정 구성들을 기술한다. 32 GB를 넘어 메모리를 증가시키기 위한 현재 메모리 모듈 제안들은 성능 상 소정의 트레이드-오프를 통해 충족된다. 시작점으로서, 동적 랜덤-액세스 메모리(DRAM)에 대하여 일반적으로 받아들여지는 하나의 한계는, 예를 들어, 초당 3-4 기가비트(Gbps)의 최소 데이터 속도를 유지하기 위하여 패키지당 8 다이이다. LPDDR3에서 LPDDR4로의 가장 최근 개발에서, 패키지들은 단일 채널, 높은 비트에서 듀얼 채널, 낮은 비트로 변경되어, 속도를 높이고 전력 소비를 줄인 반면, 패키지 당 8GB의 동일한 메모리 용량을 유지하고, 패키지 당 8 다이를 유지했다. 랭크의 수를 증가시키는 것, 및 패키지 내의 추가적인 다이는 또한 전체 메모리를 증가시키는 다른 옵션일 수 있지만, 이는 데이터 라인들 상의 용량성 부하를 증가시키고, 속도 반전(메모리를 증가시키기 위하여 속도를 줄이는 현상)을 야기한다. 추가적으로, 다이 개수를 패키지 당 8 다이를 초과하여 증가시키는 것은, 예를 들어, 기반 기술이 와이어-접합 기반인 추가적인 제조 활동을 이용하여 충족될 수 있다.
실시예들에 따라, 64 GB 모듈과 같은 32 GB 이상으로 모듈 메모리를 스케일링하기 위하여 8 기가비트(Gb)에 기초한 기존 저전력 다이 메모리를 이용하는 메모리 다이 레이아웃들이 기술된다. 그러나, 실시예들의 기초가 8Gb 다이, 200-볼 8GB 패키지에 기초하지만, 스케일링가능성(scalability)이 그러한 시스템에 제한되지 않고, 다양한 다른 용량 및 레이아웃들에 적용될 수 있음이 이해될 것이다.
일 실시예에서, 메모리 모듈의 용량은 64 GB이다. 실현가능한 한계가 패키지당 8 다이들이라고 가정하면, 64 GB 시스템은 8-랜딩 솔루션으로 귀결된다. 또한, 모든 다이들이 바이트 모드라고 가정하면, 64 다이들 × 다이 당 8 비트 = 512 데이터 비트이고, 이는 128 물리적 메모리 채널 비트(예컨대 이용가능한 버스 폭에 의해 결정됨)에 맞추면 데이터 비트 당 4 로드, 또는 대안적으로, 4 랭크가 된다. 이 양태에서, 실시예들은 8Gbit 다이 밀도로 64GB에 대한 8-랜딩, 4-랭크 솔루션의 제약을 활용한다.
다른 양태에서, 실시예들은 일반적으로 패키지 내의 뱅크 제어의 재할당을 기술하며, (채널 당) 메모리 뱅크들의 수는 증가되는 반면, 패키지 당 데이터 인터페이스의 수(예컨대 채널 신호)는 감소된다. 이러한 방식으로, 다이 밀도 및 뱅크들의 수를 조정하여 특정 메모리를 달성할 수 있다. 따라서, 실시예들은 4 랭크 또는 8Gbit 다이들로 제한되지 않는다. 예를 들어, 실시예들은 또한 2 이상의 랭크에 활용될 수 있다. 실시예들은 또한 16Gbit 다이들과 같은 더 높은 다이 밀도에 활용될 수 있다.
또 다른 양태에서, 메모리 모듈 및 메모리 패키지 레이아웃들에 추가적으로, 실시예들은 종래 패키지 레이아웃들(예컨대 종래 8GB LPDDR4 패키지들)뿐만 아니라 본 명세서에 기재된 메모리 패키지들을 활용하는 더 높은 메모리 밀도 레이아웃들과 호환될 수 있는 회로 기판들을 기술한다. 따라서, 다양한 메모리 크기를 지원하기 위한 제조 프로세스의 유연성을 증가시키면서, 회로 기판 레이아웃들은 기존 제조 프로세스에 통합될 수 있다.
다양한 실시예들에서, 도면들을 참조하여 설명이 이루어진다. 그렇지만, 특정 실시예들은 이러한 특정 세부 사항들 중 하나 이상을 사용함이 없이, 또는 다른 알려진 방법들 및 구성들과 조합되어 실시될 수 있다. 이하의 설명에서, 실시예들의 완전한 이해를 제공하기 위해 특정 구성들, 치수들 및 프로세스들 등과 같은 많은 특정 세부 사항들이 기재된다. 다른 경우에, 잘 알려진 반도체 프로세스들 및 제조 기법들은 실시예들을 불필요하게 불명료하게 하지 않기 위해 특별히 상세히 기술되지 않았다. 본 명세서 전반에 걸쳐 "일 실시예"에 대한 언급은 그 실시예와 관련되어 기술되는 특정 특징, 구조, 구성 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 나오는 문구 "일 실시예에서"는 반드시 동일한 실시예를 지칭하지는 않는다. 또한, 특정 특징들, 구조들, 구성들 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다.
본 명세서에 사용되는 바와 같은 용어 "위에", "으로", 및 "상에"는 하나의 층의 다른 층에 대한 상대 위치를 지칭할 수 있다. 다른 층 "위에", 또는 그 "상에" 또는 다른 층"에" 접합되거나 그와 "접촉"하는 하나의 층은 다른 층과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층을 가질 수 있다.
도 1은 일 실시예에 따른, 회로 기판(102) 상에 나란히 배열된 4개의 메모리 패키지들(200)을 포함하는 메모리 모듈(100)의 개략적 측단면도이다. 실시예들에 따라, 메모리 패키지들(200)은 구매가능한 200-볼 8GB LPDDR4 패키지와 같은 임의의 종래 메모리 패키지일 수 있다. 도시된 바와 같이, 회로 기판(102)은 메모리 패키지들(200)의 2-채널 동작을 지원하도록 배선될 수 있다. 회로 기판(102)은 도 5, 도 6a 내지 도 6c, 및 도 7a 내지 도 7c에 관해 더 상세하게 기술된다.
도 2를 이제 참조하면, 실시예들에 따른, 회로 기판의 반대 면 상에 실장된 복수의 메모리 패키지들을 포함하는 메모리 모듈의 개략적 측단면도가 제공된다. 회로 기판의 반대 면 상에 다수의 패키지들(200)을 실장함으로써 버스(신호) 리드 상의 다수의 패키지들로 인해 성능 회귀를 야기할 수 있음이 관찰되었다. 도 2에 도시된 실시예에서, 도 1의 패키지들(200)을 회로 기판의 반대 면 상에 추가하기 보다는(한 면 당 8 채널 및 2 랭크를 유효하게 갖게 됨), 도 2에 도시된 모듈은 회로 기판(102)의 한 면 당 4 채널 및 4 랭크를 포함하도록 재편되었다. 패키지들(300)도 또한 재편되었다. 도시된 바와 같이, 재편은 패키지(300) 당 전기적 기능 단자들의 개수를 감소시키게 되고, 더 구체적으로는 신호 단자들의 수를 감소시킬 수 있다. 볼 개수도 또한 옵션적으로 감소될 수 있다. 도 2b에 도시된 실시예에서, 솔더 볼들(104)은 패키지들(300)을 위한 활성 단자들(예컨대 패드, 범프)에 대해서만 도시된다. 대안적으로, 더미 솔더 볼들은, 예를 들어, 기계적 완전성을 위해 전기적 비활성(더미) 단자들에 배치될 수 있다.
도 3은 일 실시예에 따른, 메모리 패키지(300) 내의 다이 레이아웃의 개략도이다. 기재된 바와 같이, 메모리 패키지(300)는, 예를 들어, 8GB의 메모리를 포함할 수 있지만, 패키지들(300)은 상이한 메모리 밀도를 포함할 수 있다. 도시된 특정 실시예는 패키지(300) 당 8 다이들(302)을 포함하고, 각각의 다이(302)는 8Gbit의 메모리를 포함한다. 추가적으로, 8 다이들은 각각의 패키지(300) 내에서 랭크 당 2 다이들(302)로 배열된다. 전체 4개의 랭크(랭크 0 내지 3)가 도시되어 있지만, 필수적인 것은 아니다. 예를 들어, 각각의 패키지는 둘 이상의 랭크들을 가질 수 있고, 실시예들은 도 3에 도시된 특정 배열 및 메모리 밀도로 제한되지 않는다.
도 4a는 일 실시예에 따른, 메모리 패키지(300) 단자(304) 레이아웃의 개략도이다. 더 구체적으로는, 도 4a는 실시예들에 따른, 종래 200-볼 8GB LPDDR4 패키지(200)가 어떻게 수정되어 메모리 패키지(300)를 형성하는지에 대한 도면이다. 도시된 바와 같이, 랭크 3에 대한 240-오옴 교정 기준(ZQ3), 랭크 3에 대한 채널 A 클록 인에이블(CKE3_A), 및 랭크 3에 대한 채널 A 칩 선택(CS3_A)을 포함하여, 3개의 단자들(304A)이 추가적으로 추가되어 제4 랭크(랭크 0 내지 3)를 지원할 수 있다. 단자 및 대응하는 랜딩 패드 이름 및 설명에 대한 완전한 목록이 표 1에 제공된다. 추가적으로, 원래 패키지(200)의 듀얼 채널들에 예정되어 있던 단자 영역들이 이제 제1 섹션(310) 및 제2 섹션(320)으로 재구성된다. 도시된 실시예에서, 이전에 채널 B에 대한 신호(예컨대 채널 선택) 단자들에 대응하는 단자들(304B)은, 이제 제2 섹션(320) 내에서, 전기적으로 기능상실되었다. 예를 들어, 단자들(304B)은 빈 채로 남거나, 또는 연결해제될 수 있다. 빈 단자들(304B)은 존재하지 않을 수 있는 반면, 연결해제된 단자들(304B)은 전기적으로 연결해제된 패드들을 가질 수 있다. DNU 단자들은 기능상실될 수 있고(예컨대 더미 단자들) 기계적 기능을 위한 솔더 볼들이 차지할 수 있다. 전력 단자들은 제2 섹션(320) 내에 남아 있는 동안, 재구성된 패키지(300)는 이제 단일 채널(채널 A) 패키지이다. 다음 설명에서 명백해지는 바와 같이, 회로 기판(102) 상의 랜딩 패드 배열들을 참조할 때, 표 1 내에서 채널 A 및 채널 B에 대한 언급은 일관되게 유지되지만, 그러나 이 용어들은 대신 단일 채널 메모리 패키지(300)의 단자들(304)을 참조할 때 제1 섹션(310) 및 제2 섹션(320)에 대응할 수 있다.
[표 1]
Figure 112019106470732-pct00001
Figure 112019106470732-pct00002
실시예들에 따라, 메모리 패키지(300)는 둘 이상의 랭크들에 배열된 복수의 메모리 뱅크들을 포함할 수 있다. 예를 들어, 메모리 뱅크들은 복수의 다이들(302) 내에 포함될 수 있다. 특정 실시예에서, 메모리 패키지들(300)은 4개의 랭크를 포함한다. 메모리 패키지의 제1 단자 섹션(310)은 복수의 메모리 뱅크들을 동작시키기 위한 제1 전력 단자들(예컨대 VDD, VSS) 및 제1 신호 단자들(예컨대 CA, CK, CKE, CS, DQ, DQS)을 포함하고, 제2 단자 섹션(320)은 복수의 메모리 뱅크들을 동작시키기 위한 제2 전력 단자들(예컨대 VDD, VSS)을 포함한다. 도 4a에 도시된 바와 같이, 제2 신호 단자들(예컨대 CA, CK, CKE, CS, DQ, DQS)은 기능상실되었다. 실시예들에 따라, 제1 단자 섹션(310)은 제2 단자 섹션(320)보다 더 많은 수의 총 전기적 기능 단자들(304) 및 총 신호 단자들을 포함한다. 예를 들어, 제2 단자 섹션(320)은 복수의 메모리 뱅크들을 동작시키기 위하여 제2 신호 단자들(예컨대 CA, CK, CKE, CS, DQ, DQS)을 포함하지 않을 수 있다.
실시예들에 따라, 제1 신호 단자들은 메모리 패키지(300)를 위한 단일 채널(예컨대 채널 A)을 포함하는 반면, 제2 신호 단자들(채널 B에 대응함)은 기능상실되었다. 일 실시예에서, 단일 채널은 16 비트 채널이다. 메모리 패키지 내의 복수의 메모리 뱅크들은 8GB의 메모리를 제공할 수 있으며, 복수의 메모리 뱅크들은 랭크 당 2개의 8Gb 다이를 구비하여, 8개의 8Gb 다이로 형성된다. 다른 예시적인 실시예는 랭크 당 2개의 16Gb 다이를 구비하여, 8개의 16Gb 다이를 활용할 수 있다.
실시예들에 따라, 메모리 패키지들(300)은 회로 기판의 반대면 상에 실장하기 위한 단자 배열들을 포함할 수 있다. 일 실시예에서, 제2 단자 섹션(320)은 제1 신호 단자들을 제외하고, 제1 단자 섹션의 실질적인 거울 이미지이다(즉 채널 B에 대응하는 제2 신호 단자들은 기능상실되었음). 제1 섹션(310)은 또한 실질적인 거울 이미지 제2 단자 섹션(320)에 포함되지 않는 여러 추가적인 단자들, 예컨대, 클록 인에이블 단자(CKE3_A), 칩 선택 단자(CS3_A), 및 교정 단자(ZQ3)를 포함할 수 있다.
도 4b를 이제 참조하면, 실시예들에 따른, 종래 200-볼 8GB LPDDR4 패키지(200)가 어떻게 수정되어 메모리 패키지(300)를 형성하는지 보여주는 다른 실시예가 도시된다. 도 4a와 유사하게, 원래 패키지(200)의 듀얼 채널들에 예정되어 있던 단자 영역들이 제1 섹션(310) 및 제2 섹션(320)으로 재구성된다. 도시된 바와 같이, 도 4a에 제공된 바와 같이 추가되는 단자들(304A)을 생성하기 보다는, 도 4b에 도시된 실시예의 여러 단자들(304)이 재작업된다. 구체적으로, 위치 N5의 CS2_B 단자는 신호 CS3_A으로 재작업되고, 위치 N8의 CKE2_B 단자는 신호 CKE3_A로 재작업된다. 따라서, 채널 B 랭크 2 신호들은 채널 A 랭크 3 신호들로서 재작업된다. 추가적으로, 위치 G11의 원래 ZQ2 단자는 기능상실된다.
일 실시예에서, CKE2_A, CKE3_A, CS2_A, 및 CS3_A 단자들은 4-랭크 패키지에 대하여 예약된다. 1-랭크 및 2-랭크 패키지의 경우, 이러한 단자들은 기능상실된다(예컨대 NC, 또는 빈 채로 남겨짐). 다이 패드 VSS 및 VSSQ 신호들은 또한 VSS 패키지 단자들에 결합될 수 있다. ZQ가 바이트 단위인 4 랭크 바이트 모드 구성에서, 호스트는, 다중-채널 패키지들이 CHA 및 CHB에 병렬로 전송하는 방법과 유사하게, ZQ 교정 커맨드를 랭크 0/1에 병렬로 또는 랭크 2/3에 병렬로 전송할 수 있다.
실시예들에 따라, 메모리 패키지들(300)은 회로 기판의 반대면 상에 실장하기 위한 단자 배열들을 포함할 수 있다. 일 실시예에서, 제2 단자 섹션(320)은 제1 신호 단자들을 제외하고, 제1 단자 섹션의 실질적인 거울 이미지이다(즉 채널 B에 대응하는 제2 신호 단자들은 기능상실되었음). 제2 단자 섹션(310)은 또한 제1 단자 섹션(310)에 포함되지 않은 클록 인에이블 단자(CKE3_A) 및 칩 선택 단자(CS3_A)를 포함할 수 있다.
도시된 실시예에서, 이전에 채널 B에 대한 신호(예컨대 채널 선택) 단자들에 대응하는 단자들(304B)은, 이제 제2 섹션(320) 내에서, 전기적으로 기능상실되었다. 예를 들어, 단자들(304B)은 빈 채로 남거나, 또는 연결해제될 수 있다. 빈 단자들(304B)은 존재하지 않을 수 있는 반면, 연결해제된 단자들(304B)은 전기적으로 연결해제된 패드들을 가질 수 있다. DNU 단자들은 기능상실될 수 있고(예컨대 더미 단자들) 기계적 기능을 위한 솔더 볼들이 차지할 수 있다. 일 실시예에서, 도 4b의 패키지(300)는 200개의 솔더 볼들(104)을 가질 수 있다.
실시예들에 따라, 종래 패키지 레이아웃들(예컨대 종래 8GB LPDDR4 패키지들) 뿐만 아니라 본 명세서에 기재된 메모리 패키지들을 활용하는 더 높은 메모리 밀도 레이아웃들과 호환될 수있는 회로 기판들이 기술된다. 도 5를 이제 참조하면 일 실시예에 따른, 회로 기판(102)의 확대된 개략적 측단면도가 제공된다. 구체적으로, 확대된 도면은 한 쌍의 메모리 패키지들(300)을 수용할 수 있는 회로 기판(102)의 섹션에 대한 랜딩 패드 및 상호연결 배열들을 제공하며, 한 쌍의 메모리 패키지들(300)은 각각 회로 기판(102)의 반대면에 실장된다. 따라서, 랜딩 패드 배열들 및 상호연결 배열들은 도 2의 양면 실장 메모리 패키지들(300), 또는 대안적으로, 도 1의 단면 실장 메모리 패키지들(200)을 수용할 수 있는 모든 위치들에 대하여 회로 기판(102)에 걸쳐 반복될 수 있다. 더 구체적으로는, 회로 기판(102)의 제1(예컨대 상부) 면(106)은 메모리 패키지들(200)(예컨대 200개의 볼) 또는 메모리 패키지들(300)(예컨대 166개의 볼, 200개의 볼) 중 어느 하나를 수용하도록 설계될 수 있는 반면, 제2(예컨대 후) 면(108)은 메모리 패키지들(300)을 수용하도록 설계된다.
실시예들에 따라, 회로 기판(102)은 제1 랜딩 패드 섹션(110) 및 제2 랜딩 패드 섹션(120)을 구비한 제1 패키지 랜딩 영역(107)을 포함하는 제1 면(106), 제2 랜딩 패드 섹션(120)에 반대편인 제3 랜딩 패드 섹션(130) 및 제1 랜딩 패드 섹션(110)에 반대편인 제4 랜딩 패드 섹션(140)을 포함하고, 제1 면(106)에 반대편인 제2 면(108)을 포함할 수 있다. 제1 복수의 상호연결부들(150)(예컨대 전력 상호연결부들(152))은 제1 랜딩 패드 섹션(110) 및 제4 랜딩 패드 섹션(140)에 포함된 전력 랜딩 패드들을 전기적으로 연결하고, 제2 복수의 상호연결부들(160)(예컨대 전력 상호연결부들(162) 및 신호 상호연결부들(164))은 제2 랜딩 패드(120) 섹션 및 제3 랜딩 패드 섹션(130)에 포함된 전력 랜딩 패드들 및 신호 랜딩 패드들 둘 모두를 전기적으로 연결한다.
실시예들에 따른 회로 기판(102)은 추가적인 구별되는 특징부들을 포함할 수 있다. 예를 들어, 제2 복수의 상호연결부들(160)이 제1 복수의 상호연결부들(150)보다 훨씬 더 많이 있을 수 있다. 이는 회로 기판의 제2 면(108) 상에 실장되고, 제4 랜딩 패드 섹션(140)에 정렬될 수 있는 메모리 패키지(300)의 기능상실된 제2 섹션(320)에 기인할 수 있다. 결과적으로, 제4 랜딩 패드 섹션(140)은 제1, 제2, 및 제3 랜드 패드 섹션들(110, 120, 130)의 각각보다 더 적은 신호 랜딩 패드들을, 각각 포함할 수 있다. 제4 랜딩 패드 섹션은 더미 랜딩 패드들을 포함할 수 있고, 이는 더미 솔더 볼들(104D)을 수용하기 위하여 빈 신호 랜딩 패드들을 대신하여 제공될 수 있다. 일 실시예에서, 제3 랜딩 패드 섹션(130)은 제1 랜딩 패드 섹션(110)의 실질적인 거울 이미지일 수 있다.
실시예들에 따라, 회로 기판(102)은 재편된 패키지들(300)을 수용하도록 설계되며, 이때 제1 및 제3 랜딩 패드 섹션들(110, 130)에 의해 제어되는 뱅크들의 수는 제2 및 제4 랜딩 패드 섹션들(120, 140)에 의해 제어되는 것보다 많다. 따라서, 데이터 인터페이스들 또는 랜딩 패드들의 수는 적어도 제4 랜딩 패드 섹션(140)에서 감소될 수 있다. 또한, 도 1에 도시된 바와 같이, 제2 랜딩 패드 섹션(120) 내의 랜딩 패드들의 수는 또한 패키지들(200)을 수용하기 위하여 유지될 수 있다.
도 6a는 일 실시예에 따른, 회로 기판(102)의 제1 면(106)에 대한 제1 패키지 랜딩 영역(107) 레이아웃의 개략도이다. 도 6b는 일 실시예에 따른, 회로 기판(102)의 제2 면(108)에 대한 제2 패키지 랜딩 영역(109) 레이아웃의 개략도이다. 도 6a 및 도 6b 둘 모두는 회로 기판의 제1 면(106) 위에서 본 사시도이다. 도시된 바와 같이, 제1 패키지 랜딩 영역(107)은 제1 랜딩 패드 섹션(110) 및 제2 랜딩 패드 섹션(120)을 포함하는 반면, 제2 패키지 랜딩 영역(109)은 제4 랜딩 패드 섹션(140) 및 제3 랜딩 패드 섹션(130)을 포함한다. 제1 및 제2 랜딩 패드 섹션들(110, 120)은 도 4a에 도시된 제1 섹션(310) 및 제2 섹션(320)에 포함된 단자들에 대응하는 랜딩 패드들(112)을 포함할 수 있으며, 추가되는 단자들(304) 및 또한 기능상실된 단자들(304B)을 포함한다. 따라서, 제1 패키지 랜딩 영역(107)은 단일 채널 패키지들(300)뿐만 아니라 듀얼 채널 패키지들(200) 둘 모두에 대한 단자 레이아웃들을 수용할 수 있다.
도 6b를 이제 참조하면, 제2 패키지 랜딩 영역(109)은 패키지(300)의 제2 섹션(320) 내의 단자들(304)에 대응하는 랜딩 패드들(112)을 포함하는 제4 랜딩 패드 섹션(140)을 포함하는 반면, 제3 랜딩 패드 섹션(130)은 패키지(300)의 제1 섹션(310) 내의 단자들(304)에 대응하는 랜딩 패드들(112)을 포함한다. 도 6a과 비교하면, 제4 랜딩 패드 섹션(140)은 제1 신호 랜딩 패드들(예컨대 CA, CK, CKE, CS, DQ, DQS), 및 추가적인 클록 인에이블 랜딩 패드(CKE3), 칩 선택 랜딩 패드(CS3), 및 교정 랜딩 패드(ZQ3)을 제외하고, 제1 랜딩 패드 섹션(110)과 매칭된다. 또한, 여러 랜딩 패드들(예컨대 VSS, VSS, RESET_N)은 도 6a에 도시된 것들과는 상이한 기능들을 갖는다. 일 실시예에서, 이러한 특정 랜딩 패드들은 상이한 위치(예컨대 개재성 랜딩 패드 위치)로 변경될 수 있다. 제4 및 제3 랜딩 패드 섹션들(140, 130)은 도 4a에 도시된 제1 섹션(310) 및 제2 섹션(320)에 포함된 단자들에 대응하는 랜딩 패드들(112)(및 옵션적으로 더미 랜딩 패드들(112B))을 포함할 수 있다.
유사하게, 제3 랜딩 패드 섹션(130)은, 추가적인 클록 인에이블 랜딩 패드(CKE3), 칩 선택 랜딩 패드(CS3), 및 교정 랜딩 패드(ZQ3)를 추가하고, 제2 랜딩 패드 섹션(120)과 매칭된다. 또한, 여러 랜딩 패드들(예컨대 ZQ0, ZQ1, ZQ2)은 도 6a에 도시된 것들과는 상이한 기능을 갖는다.
도 6c는 일 실시예에 따른, 도 6a 및 도 6b의 패키지 랜딩 영역들(107, 109)의 복합 도면이다. 구체적으로, 패키지 랜딩 영역(107)은 패키지 랜딩 영역(109) 위에 직접 중첩된다. 특정 랜딩 패드들은 전면에만 있거나, 전면에만 있거나(신규) 또는 추가적인 랜딩 패드들이 회로 기판의 전면에 추가되거나, 후면에만 있거나, 전면 및 후면에 있거나(예컨대 상호연결부(150, 160)로 전기적으로 연결됨), 전면 및 후면에 있지만, 통로가 없거나(상호연결부 없음), 전면 및 후면에 있지만, 통로가 없거나(사용하지 않음), 볼이 없는(또는 랜딩 패드가 없음) 것으로 도시되어 있다. 도 6c에 도시된 바와 같이, 섹션들(110, 140) 내의 랜딩 패드들이 상호연결부들(150)과 전기적으로 연결되는 것보다 더 많은 섹션들(120, 130) 내의 랜딩 패드들이 상호연결부들(160)과 전기적으로 연결된다.
도 7a는 일 실시예에 따른, 회로 기판(102)의 제1 면(106)에 대한 제1 패키지 랜딩 영역(107) 레이아웃의 개략도이다. 도 7b는 일 실시예에 따른, 회로 기판(102)의 제2 면(108)에 대한 제2 패키지 랜딩 영역(109) 레이아웃의 개략도이다. 도 7a 및 도 7b 둘 모두는 도 6a 및 도 6b와 유사하게 회로 기판의 제1 면(106) 위에서 본 사시도이다. 도시된 바와 같이, 제1 및 제2 랜딩 패드 섹션들(110, 120)은 도 4b에 도시된 제1 섹션(310) 및 제2 섹션(320)에 포함된 단자들에 대응하는 랜딩 패드들(112)을 포함할 수 있으나, 추가되는 단자들(304) 및 또한 기능상실된 단자들(304B)을 포함하지 않는다. 따라서, 제1 패키지 랜딩 영역(107)은 단일 채널 패키지들(300)뿐만 아니라 듀얼 채널 패키지들(200) 둘 모두에 대한 단자 레이아웃들을 수용할 수 있다.
도 7b를 이제 참조하면, 제2 패키지 랜딩 영역(109)은 패키지(300)의 제2 섹션(320) 내의 단자들(304)에 대응하는 랜딩 패드들(112)을 포함하는 제4 랜딩 패드 섹션(140)을 포함하는 반면, 제3 랜딩 패드 섹션(130)은 패키지(300)의 제1 섹션(310) 내의 단자들(304)에 대응하는 랜딩 패드들(112)을 포함한다. 도 7a에 비교하여, 제4 랜딩 패드 섹션(140)은, 여러 랜딩 패드들이 이제 도 7a에 도시된 것들과는 상이한 기능(예컨대 VSS, RESET_N)을 갖는 것을 제외하고, 제1 랜딩 패드 섹션(110)과 매칭된다. 유사하게, 제3 랜딩 패드 섹션(130)은, 여러 랜딩 패드들(예컨대 ZQ0, ZQ1, ZQ2)이 도 7a에 도시된 것들과 상이한 기능들을 갖는 것을 제외하고, 제2 랜딩 패드 섹션(120)과 매칭된다.
제4 및 제3 랜딩 패드 섹션들(140, 130)은 도 4b에 도시된 제1 섹션(310) 및 제2 섹션(320)에 포함된 단자들에 대응하는 랜딩 패드들(112)(및 옵션적으로 더미 랜딩 패드들(112B))을 포함할 수 있다.
도 7c는 일 실시예에 따른, 도 7a 및 도 7b의 패키지 랜딩 영역들(107, 109)의 복합 도면이다. 구체적으로, 패키지 랜딩 영역(107)은 패키지 랜딩 영역(109) 위에 직접 중첩되며, 이는 도 6c에 관해 이전에 기재된 것과 유사하다.
도 8a는 일 실시예에 따른, 회로 기판(302)의 반대 면 상에 실장되는 한 쌍의 단일 채널 메모리 패키지들(300)의 개략적 측단면도이다. 예를 들어, 회로 기판(302)은 도 6a 내지 도 6c의 패드 레이아웃들을 가질 수 있다. 도 8b는 일 실시예에 따른, 도 8a의 상부 메모리 패키지(300)에 대한 단자 레이아웃의 개략도이다. 도 8c는 일 실시예에 따른, 도 8a의 하부 메모리 패키지(300)에 대한 단자 레이아웃의 개략도이다. 도 8b 및 도 8c의 메모리 패키지들(300)은 실시예에서 도 4a의 메모리 패키지(300)에 대응할 수 있다.
도 9a는 일 실시예에 따른, 회로 기판(302)의 반대 면 상에 실장되는 한 쌍의 단일 채널 메모리 패키지들(300)의 개략적 측단면도이다. 예를 들어, 회로 기판(302)은 도 7a 내지 도 7c의 패드 레이아웃들을 가질 수 있다. 도 9b는 일 실시예에 따른, 도 9a의 상부 메모리 패키지(300)에 대한 단자 레이아웃의 개략도이다. 도 9c는 일 실시예에 따른, 도 9a의 하부 메모리 패키지(300)에 대한 단자 레이아웃의 개략도이다. 도 9b 및 도 9c의 메모리 패키지들(300)은 실시예에서 도 4b의 메모리 패키지(300)에 대응할 수 있다.
도 8a 내지 도 8c 및 도 9a 내지 도 9c를 이제 참조하면, 실시예들에 따라, 메모리 모듈은 회로 기판(102) 및 회로 기판(106)의 제1(예컨대 상부) 면(106) 상에 실장된 제1 메모리 패키지(300)를 포함할 수 있다. 제1 메모리 패키지(300)는 제1 메모리 패키지 내에 포함된 제1 복수의 메모리 뱅크들을 동작시키기 위한 제1 전력 단자들 및 제1 신호 단자들을 포함하는 제1 단자 섹션(310), 및 제1 복수의 메모리 뱅크들을 동작시키기 위한 제2 전력 단자들을 포함하는 제2 단자 섹션(320)을 포함할 수 있다. 제2 메모리 패키지(300)는 제1 면(106)에 반대편인 회로 기판(102)의 제2(예컨대 하부) 면(108) 상에 실장된다. 제2 메모리 패키지는 제2 메모리 패키지에 포함된 제2 복수의 메모리 뱅크들을 동작시키기 위한 제3 전력 단자들 및 제2 신호 단자들을 포함하는 제3 단자 섹션(330), 및 제2 복수의 메모리 뱅크들을 동작시키기 위한 제4 전력 단자들을 포함하는 제4 단자 섹션(340)을 포함할 수 있다. 일반적으로, 제1 및 제3 단자 섹션들(310, 330)에 의해 제어되는 메모리 뱅크들의 수는 제2 및 제4 단자 섹션들(320, 340)에 의해 제어되는 것들보다 많고, 뱅크 제어부는 다른 방식으로 반대편 패키지의 대응하는 단자 섹션으로 이동된다. 도 8a 및 도 9a에 도시된 바와 같이, 회로 기판(102)은 제1 전력 단자들을 제4 전력 단자들(예컨대 VDD, VSS)과 전기적으로 연결하고, 제2 전력 단자들을 제3 전력 단자들(예컨대 VDD, VSS)과 전기적으로 연결하는 상호연결부들(예컨대 전력 상호연결부들(152, 162))의 배열을 포함한다. 추가적으로, 신호 상호연결부들(164)은 제2 신호 단자들을 제3 신호 단자들(예컨대 CA, CK, CKE, CS, DQ, DQS)과 전기적으로 연결한다.
실시예들에 따라, 메모리 모듈은 제2 랜딩 패드 섹션(120) 내에 복수의 사용되지 않는 랜딩 패드들을 포함할 수 있다. 예를 들어, 사용되지 않는 랜딩 패드들은 빈 채로 남거나, 또는 더미 솔더 볼들(104D)이 실장될 수 있다. 도 8a 및 도 9a에 도시된 바와 같이, 제1 단자 섹션(310)은 회로 기판의 제1(예컨대 앞) 면(106) 상의 제1 랜딩 패드 섹션(110)에 접합되고, 제2 단자 섹션(320)은 회로 기판(102)의 제1 면(106) 상의 제2 랜딩 패드 섹션(120)에 접합된다. 제3 단자 섹션(330)은 회로 기판(102)의 제2 면(108) 상의 제3 랜딩 패드 섹션(130)에 접합되고, 제4 단자 섹션(340)은 회로 기판(102)의 제2 면(108) 상의 제4 랜딩 패드 섹션(140)에 접합된다.
일 실시예에서, 제2 랜딩 패드 섹션(120)은 제2 단자 섹션(320)이 전기적 기능 단자들(304)을 포함하는 것보다 더 많은 랜딩 패드들(112)을 포함한다. 예를 들어, 도 1, 도 8d 및 도 9d에 도시된 바와 같이, 제2 랜딩 패드 섹션(120)은 메모리 패키지들(200)을 수용하기 위하여 제2 신호 패드들(예컨대 CA, CK, CKE, CS, DQ, DQS) 및 제2 전력 패드들(예컨대 VDD, VSS)을 포함할 수 있는 반면, 도 4a 및 도 4b 및 도 8a 및 도 9a에 도시된 패키지(300)의 제2 단자 섹션(320)은 제2 전력 단자들(예컨대 VDD, VSS)만을 포함한다. 결과적으로, 제2 랜딩 패드 섹션(120) 내의 제2 신호 패드들은 제1 패키지(300)의 제2 단자 섹션(320)과 동작가능하게 결합되지 않는다. 일 실시예에서, 제2 신호 패드들은 빈 채로 남는다. 일 실시예에서, 제2 신호 패드들은 더미 솔더 볼들(104D)이 실장된다. 한편, 제3 랜딩 패드 섹션(130)은 제3 단자 섹션(330)의 제3 신호 단자들(예컨대 CA, CK, CKE, CS, DQ, DQS) 및 제3 전력 단자들(예컨대 VDD, VSS)을 수용하기 위하여 제3 신호 패드들 및 제3 전력 패드들을 포함한다. 복수의 신호 상호연결부들(164)은 제2 신호 패드들을 제3 신호 패드들과 전기적으로 연결하고, 복수의 전력 상호연결부들(162)은 제2 전력 패드들을 제3 전력 패드들과 전기적으로 연결한다.
일 실시예에서, 제3 랜딩 패드 섹션(130)은 제4 랜딩 패드 섹션(140)보다 더 많은 전기적 기능 랜딩 패드들(112)을 포함한다. 예를 들어, 제4 랜딩 패드 섹션(140)은 더미 솔더 볼들(104D)을 기계적으로 수용하기 위하여 더미 랜딩 패드들(112B)을 포함할 수 있거나, 또는 랜딩 패드들(112)은 하부 패키지(300)의 빈 단자들에 대응하여 존재하지 않을 수 있다. 복수의 전력 상호연결부들(152)은 제4 전력 패드들을 제1 전력 패드들과 전기적으로 연결한다.
실시예들에 따라, 메모리 스케일링, 더 구체적으로는 64 GB으로의 스케일링가능성을 지원하기 위한 제조 프로세스의 유연성을 증가시키면서, 회로 기판 레이아웃들은 기존 제조 프로세스에 통합될 수 있다. 특정 실시예에서, 메모리 모듈(100)은 회로 기판(102) 및 회로 기판(102)의 제1 면(106) 상에 실장된 4개의 제1 패키지들(300)을 포함한다. 각각의 제1 패키지(300)는 개별 단일 채널 및 4개의 랭크를 포함한다. 4개의 제2 패키지들(300)은 회로 기판(102)의 제2 면(108) 상에서 4개의 제1 패키지들(300)에 정반대편에 실장된다. 각각의 제2 패키지(300)는 또한 개별 단일 채널 및 4개의 랭크를 포함한다. 회로 기판(102)은 4개의 제1 패키지들을 4개의 제2 패키지들에 전기적으로 연결하는 4개의 패키지 영역 상호연결부들(150, 160)을 추가로 포함하며, 패키지 영역 상호연결부들의 각각은 회로 기판(102)의 제1 면(106) 상의 전력 랜딩 패드들을 회로 기판(102)의 제2 면(108) 상의 전력 랜딩 패드들에 전기적으로 연결하는 제1 복수의 상호연결부들(150)(예컨대 전력 상호연결부들(152)), 및 회로 기판(102)의 제1 면(106) 상의 전력 및 신호 랜딩 패드들을 회로 기판(102)의 제2 면(108) 상의 전력 및 신호 랜딩 패드들에 전기적으로 연결하는 제2 복수의 상호연결부들(160)(예컨대 전력 상호연결부들(162) 및 신호 상호연결부들(164))을 포함한다. 제2 복수의 상호연결부들(160)의 수는 제1 복수의 상호연결부들(150)의 수보다 많을 수 있다.
특정 실시예에서, 각각의 패키지(300)는 8GB의 메모리를 포함한다. 각각의 패키지(300)는 랭크 당 2개의 8Gb 다이(302)를 구비하여, 8개의 8Gb 다이(302)를 포함할 수 있다. 일 실시예에서 각각의 채널은 16 비트 채널이다.
실시예들의 다양한 양태들을 활용함에 있어서, 반대로 정렬된 채널들을 구비한 양면형 메모리 모듈을 형성하기 위하여 상기 실시예들의 조합 또는 변형들이 가능하다는 것이 통상의 기술자에게 명백할 수 있다. 실시예들이 구조적 특징들 및/또는 방법론적 동작들에 대해 특정한 표현으로 기술되었지만, 첨부된 청구항들이 반드시 기술된 특정 특징들 또는 동작들로 제한되지는 않는다는 것이 이해되어야 한다. 대신에, 개시된 특정 특징들 및 동작들은 예시하는 데 유용한 청구항들의 실시예들로서 이해되어야 한다.

Claims (28)

  1. 메모리 모듈로서,
    회로 기판;
    상기 회로 기판의 제1 면 상에 실장된 제1 메모리 패키지 - 상기 제1 메모리 패키지는:
    상기 제1 메모리 패키지 내에 포함된 제1 복수의 메모리 뱅크들을 동작시키기 위한 제1 전력 단자들 및 제1 신호 단자들을 포함하는 제1 단자 섹션; 및
    상기 제1 복수의 메모리 뱅크들을 동작시키기 위한 제2 전력 단자들을 포함하는 제2 단자 섹션을 포함함 -; 및
    상기 제1 면의 반대편인 상기 회로 기판의 제2 면 상에 실장된 제2 메모리 패키지 - 상기 제2 메모리 패키지는:
    상기 제2 메모리 패키지 내에 포함된 제2 복수의 메모리 뱅크들을 동작시키기 위한 제3 전력 단자들 및 제2 신호 단자들을 포함하는 제3 단자 섹션; 및
    상기 제2 복수의 메모리 뱅크들을 동작시키기 위한 제4 전력 단자들을 포함하는 제4 단자 섹션을 포함함 -를 포함하고,
    상기 회로 기판은 상기 제1 전력 단자들을 상기 제4 전력 단자들과 전기적으로 연결하고, 상기 제2 전력 단자들을 상기 제3 전력 단자들과 전기적으로 연결하는 상호연결부들의 섹션을 포함하는, 메모리 모듈.
  2. 제1항에 있어서,
    상기 제1 단자 섹션은 상기 회로 기판의 상기 제1 면 상의 제1 랜딩(landing) 패드 섹션에 접합되고;
    상기 제2 단자 섹션은 상기 회로 기판의 상기 제1 면 상의 제2 랜딩 패드 섹션에 접합되고, 상기 제2 랜딩 패드 섹션은 상기 제2 단자 섹션이 전기적 기능 단자들을 포함하는 것보다 더 많은 랜딩 패드들을 포함하고;
    상기 제3 단자 섹션은 상기 회로 기판의 상기 제2 면 상의 제3 랜딩 패드 섹션에 접합되고;
    상기 제4 단자 섹션은 상기 회로 기판의 상기 제2 면 상의 제4 랜딩 패드 섹션에 접합되는, 메모리 모듈.
  3. 제2항에 있어서, 상기 제3 랜딩 패드 섹션은 상기 제4 랜딩 패드 섹션보다 더 많은 전기적 기능 랜딩 패드들을 포함하는, 메모리 모듈.
  4. 제2항에 있어서, 상기 제2 랜딩 패드 섹션은 제2 신호 패드들 및 제2 전력 패드들을 포함하고, 상기 제3 랜딩 패드 섹션은 제3 신호 패드들 및 제3 전력 패드들을 포함하고, 상기 복수의 상호연결부들은 상기 제2 신호 패드들을 상기 제3 신호 패드들과 전기적으로 연결하고, 상기 제2 전력 패드들을 상기 제3 전력 패드들과 전기적으로 연결하는, 메모리 모듈.
  5. 제4항에 있어서, 상기 제2 신호 패드들은 상기 제1 메모리 패키지의 상기 제2 단자 섹션과 동작가능하게 결합되지 않는, 메모리 모듈.
  6. 메모리 패키지로서,
    적어도 2개의 랭크에 배열된 복수의 메모리 뱅크들;
    상기 복수의 메모리 뱅크들을 동작시키기 위한 제1 전력 단자들 및 제1 신호 단자들을 포함하는 제1 단자 섹션; 및
    상기 복수의 메모리 뱅크들을 동작시키기 위한 제2 전력 단자들을 포함하는 제2 단자 섹션을 포함하고,
    상기 제1 단자 섹션은 상기 제2 단자 섹션보다 더 많은 수의 총 전기적 기능 단자들 및 총 신호 단자들을 포함하는, 메모리 패키지.
  7. 제6항에 있어서, 상기 제1 신호 단자들은 단일 채널을 포함하는, 메모리 패키지.
  8. 제7항에 있어서, 상기 복수의 메모리 뱅크들은 8GB의 메모리를 포함하는, 메모리 패키지.
  9. 제8항에 있어서, 상기 복수의 메모리 뱅크들은 랭크 당 2개의 8Gb 다이들을 구비하여, 8개의 8Gb 다이들을 포함하는, 메모리 패키지.
  10. 제9항에 있어서, 상기 단일 채널은 16 비트 채널인, 메모리 패키지.
  11. 제7항에 있어서, 상기 복수의 메모리 뱅크들은 16GB의 메모리를 포함하는, 메모리 패키지.
  12. 제11항에 있어서, 상기 복수의 메모리 뱅크들은 랭크 당 2개의 16Gb 다이들을 구비하여, 8개의 16Gb 다이들을 포함하는, 메모리 패키지.
  13. 제7항에 있어서, 상기 복수의 메모리 뱅크들은 적어도 4개의 랭크들에 배열된, 메모리 패키지.
  14. 제13항에 있어서, 상기 제2 단자 섹션은 클록 인에이블 단자 및 칩 선택 단자를 추가적으로 포함하고, 이들의 각각은 상기 제1 단자 섹션에 포함되지 않는, 메모리 패키지.
  15. 회로 기판으로서,
    제1 랜딩 패드 섹션 및 제2 랜딩 패드 섹션을 포함하는 제1 패키지 랜딩 영역을 포함하는 제1 면;
    상기 제1 면에 반대편인 제2 면 - 상기 제2 면은 상기 제2 랜딩 패드 섹션에 반대편인 제3 랜딩 패드 섹션 및 상기 제1 랜딩 패드 섹션에 반대편인 제4 랜딩 패드 섹션을 포함하는 제2 패키지 랜딩 영역을 포함함 -;
    상기 제1 랜딩 패드 섹션 및 상기 제4 랜딩 패드 섹션에 포함된 전력 랜딩 패드들을 전기적으로 연결하는 제1 복수의 상호연결부들; 및
    상기 제2 랜딩 패드 섹션 및 상기 제3 랜딩 패드 섹션에 포함된 전력 랜딩 패드들 및 신호 랜딩 패드들을 전기적으로 연결하는 제2 복수의 상호연결부들을 포함하고,
    상기 제2 복수의 상호연결부들은 상기 제1 복수의 상호연결부들보다 많은, 회로 기판.
  16. 제15항에 있어서, 상기 제4 랜딩 패드 섹션은 상기 제1, 제2, 및 제3 랜딩 패드 섹션의 각각보다 더 적은 신호 랜딩 패드들을 포함하는, 회로 기판.
  17. 제16항에 있어서, 상기 제3 랜딩 패드 섹션은 상기 제1 랜딩 패드 섹션의 거울 이미지인, 회로 기판.
  18. 메모리 모듈로서,
    회로 기판 - 상기 회로 기판은,
    제1 랜딩 패드 섹션 및 제2 랜딩 패드 섹션을 포함하는 제1 패키지 랜딩 영역을 포함하는 제1 면;
    상기 제1 면에 반대편인 제2 면 - 상기 제2 면은 상기 제2 랜딩 패드 섹션에 반대편인 제3 랜딩 패드 섹션 및 상기 제1 랜딩 패드 섹션에 반대편인 제4 랜딩 패드 섹션을 포함하는 제2 패키지 랜딩 영역을 포함함 -;
    상기 제1 랜딩 패드 섹션 및 상기 제4 랜딩 패드 섹션에 포함된 전력 랜딩 패드들을 전기적으로 연결하는 제1 복수의 상호연결부들; 및
    상기 제2 랜딩 패드 섹션 및 상기 제3 랜딩 패드 섹션에 포함된 전력 랜딩 패드들 및 신호 랜딩 패드들을 전기적으로 연결하는 제2 복수의 상호연결부들을 포함함 -; 및
    상기 제1 및 제2 랜딩 패드 섹션들 상에 실장된 메모리 패키지 - 상기 메모리 패키지는 2개의 랭크들, 상기 제1 랜딩 패드 섹션에 전기적으로 결합된 제1 채널, 및 상기 제2 랜딩 패드 섹션에 전기적으로 결합된 제2 채널을 포함함 -를 포함하고,
    패키지가 상기 제3 랜딩 패드 섹션 및 상기 제4 랜딩 패드 섹션에 접합되지 않는, 메모리 모듈.
  19. 메모리 모듈로서,
    회로 기판;
    상기 회로 기판의 제1 면 상에 실장된 적어도 4개의 제1 패키지들 - 각각의 제1 패키지는 별개의 단일 채널 및 4개의 랭크들을 포함함 -; 및
    상기 회로 기판의 제2 면 상에서 상기 4개의 제1 패키지들의 정반대편에 실장된 적어도 4개의 제2 패키지들 - 각각의 제2 패키지는 별개의 단일 채널 및 4개의 랭크들을 포함함 -을 포함하고,
    상기 회로 기판은 상기 4개의 제1 패키지들을 상기 4개의 제2 패키지들에 전기적으로 연결하는 4개의 패키지 영역 상호연결부들을 추가로 포함하고, 상기 패키지 영역 상호연결부들의 각각은:
    상기 회로 기판의 상기 제1 면 상의 전력 랜딩 패드들을 상기 회로 기판의 상기 제2 면 상의 전력 랜딩 패드들에 전기적으로 연결하는 제1 복수의 상호연결부들; 및
    상기 회로 기판의 상기 제1 면 상의 전력 및 신호 랜딩 패드들을 상기 회로 기판의 상기 제2 면 상의 전력 및 신호 랜딩 패드들에 전기적으로 연결하는 제2 복수의 상호연결부들을 포함하고,
    상기 제2 복수의 상호연결부들은 상기 제1 복수의 상호연결부들보다 많은, 메모리 모듈.
  20. 제19항에 있어서, 각각의 제1 패키지 및 각각의 제2 패키지는 8GB의 메모리를 포함하는, 메모리 모듈.
  21. 제20항에 있어서, 각각의 제1 패키지 및 각각의 제2 패키지는 랭크 당 2개의 8Gb 다이들을 구비하여, 8개의 8Gb 다이들을 포함하는, 메모리 모듈.
  22. 제21항에 있어서, 각각의 채널은 16 비트를 포함하는, 메모리 모듈.
  23. 제19항에 있어서, 각각의 제1 패키지 및 각각의 제2 패키지는 16GB의 메모리를 포함하는, 메모리 모듈.
  24. 제23항에 있어서, 각각의 제1 패키지 및 각각의 제2 패키지는 랭크 당 2개의 16Gb 다이들을 구비하여, 8개의 16Gb 다이들을 포함하는, 메모리 모듈.
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