JP2001084754A - 半導体集積回路および当該半導体集積回路を備えるメモリモジュール - Google Patents

半導体集積回路および当該半導体集積回路を備えるメモリモジュール

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JP2001084754A
JP2001084754A JP26242799A JP26242799A JP2001084754A JP 2001084754 A JP2001084754 A JP 2001084754A JP 26242799 A JP26242799 A JP 26242799A JP 26242799 A JP26242799 A JP 26242799A JP 2001084754 A JP2001084754 A JP 2001084754A
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Kyoji Yamazaki
恭治 山崎
Takayuki Miyamoto
崇行 宮元
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Abstract

(57)【要約】 【課題】 等配線長を実現できる半導体集積回路および
当該半導体集積回路を備えるメモリモジュールを提供す
る。 【解決手段】 本発明のメモリチップは、複数のピン
Ｑ、Ｄ０〜Ｄ３を含む。複数のピンは、２つの列に分割
し、メモリチップの両端部に配置する。データ入出力ピ
ンＤ０〜Ｄ３のすべてをパッケージの１の側面（同一
列）に配置する。メモリモジュールを構成する場合、各
メモリチップを、データ入出力ピンＤ０〜Ｄ３がコネク
トピン群と平行なモジュール基板の中心線に最も近くな
るように配置する、これにより、各メモリチップとコネ
クトピンとの配線長が実質的に等しくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
およびメモリモジュールに関し、より特定的には、複数
のデータ入出力ピンの配線長を等しくするための構成に
関する。
【０００２】
【従来の技術】近年、サーバ、ワークステーション、パ
ソコン等のメインメモリの大容量化に伴い、当該メイン
メモリを構成するメモリモジュール（ＤＩＭＭ）も大容
量化の傾向にある。
【０００３】ところで、メモリモジュールを大容量化す
るには、搭載するダイナミックランダムアクセスメモリ
ＤＲＡＭのメモリ容量を大きくする、各チップのパッケ
ージを小さくして搭載数を増やす、スタックモジュール
にする等の方法が考えられる。
【０００４】このうち、スタックモジュールにするには
技術的ハードルが高く、アセンブリコストもかかる。ま
た、搭載するダイナミックランダムアクセスメモリＤＲ
ＡＭのメモリ容量を大きくするにはコストがかかる。
【０００５】このため、低コストのスィン・スモール・
アウトライン・パッケージＴＳＯＰ（thin small outli
ne package）やスモール・アウトライン・Ｊリード・パ
ッケージＳＯＪ（small outline J-leaded package）に
より収容された従来のＤＲＡＭを用いて、メモリモジュ
ールに搭載するメモリチップ数を増やすメモリモジュー
ルが開発されている。
【０００６】従来のメモリモジュールについて、図２０
を用いて説明する。図２０に示されるメモリモジュール
は、モジュール基板９０と、モジュール基板９０に配置
される複数のメモリチップ９１Ａ〜９１Ｆと、モジュー
ル基板９０の一辺に配置されたコネクトピン群９２とを
含む。複数のメモリチップ９１Ａ〜９１Ｆのそれぞれ
は、スィン・スモール・アウトライン・パッケージＴＳ
ＯＰに収容されている。各メモリチップは、メモリセル
アレイに書込む書込データを転送し、またはメモリセル
アレイから読出した読出データを転送するための複数の
データ入出力ピンを有する。複数のデータ入出力ピン
は、パッケージの両端に配置されている（ＱＸ、Ｑ
Ｙ）。
【０００７】複数のメモリチップ９１Ａ〜９１Ｃ、９１
Ｄ〜９１Ｆは、２列に配置する。図示しないメモリコン
トローラとコネクトピン群９２との間でデータの授受が
行われる。メモリチップは、コネクトピン群９２の信号
に応じて動作する。複数のメモリチップ９１Ａ〜９１Ｆ
のそれぞれのデータ入出力ピン群ＱＸ、ＱＹは、コネク
トピン群９２に含まれるデータ入出力ピン群から書込デ
ータを受け、またはコネクトピン群９２に含まれるデー
タ入出力ピン群に読出データを渡す。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
メモリモジュールにおいては、各メモリチップとコネク
トピン群９２とを繋ぐ配線の長さ（配線長）にばらつき
があるという問題があった。たとえば、メモリチップ９
１Ａのデータ入出力ピン群ＱＸとメモリチップ９１Ｄの
データ入出力ピン群ＱＹとでは、コネクトピン群９２と
の距離が異なる。したがって、メモリチップ９１Ｄとメ
モリコントローラとの間のデータ転送速度は、メモリチ
ップ９１Ａとメモリコントローラとの間のデータ転送速
度よりも長くなる。
【０００９】このようなデータ転送速度の相違を解消す
るためには、メモリチップの数を減らすことが考えられ
るが、これでは大容量化の要請に反する。
【００１０】たとえば、メモリチップ９１Ａとコネクト
ピン群９２とをつなぐ配線を折り畳むように配置するこ
とで、メモリチップ９１Ａのデータ入出力ピン群ＱＸと
コネクトピン群９２との間の配線長を、メモリチップ９
１Ｄのデータ入出力ピン群ＱＹとコネクトピン群９２と
の間の配線長にあわせることが考えられる。しかしなが
ら、このような変形した配線パターンを組込むのは困難
である。また、配線長を長くすることにより、メモリチ
ップ９１Ａの動作性能が低下するという問題が生じる。
【００１１】この問題は、データ入出力ピンに限らず、
メモリチップの内部動作を制御する信号ピンについて
も、コネクトピン群９２との間においても生じる。
【００１２】ＪＥＤＥＣ（Joint electron Device Engi
neering Council）標準によると、各メモリチップのデ
ータ入出力ピンや所定の信号ピンとコネクトピン群との
距離が、それぞれ等配長であることが定められており、
このようなＪＥＤＥＣ標準を満たす必要がある。
【００１３】そこで、本発明は係る問題を解決するため
になされたものであり、その目的は、メモリモジュール
として使用した際に所定のピンの配線長を容易に等しく
することができる半導体集積回路を提供することであ
る。
【００１４】この発明のさらなる目的は、メモリチップ
の動作能力を低下させることなく効率的にデータ転送を
行なうことができるメモリモジュールを提供することで
ある。
【００１５】
【課題を解決するための手段】この発明の一つの局面に
よる半導体集積回路は、行列状に配置される複数のメモ
リセルを含むメモリセルアレイと、メモリセルアレイに
データを書込み、または前記メモリセルアレイのデータ
を読出すための内部回路と、複数のピンを含む、メモリ
セルアレイと内部回路とを取り囲むパッケージとを備
え、複数のピンは、パッケージを構成する少なくとも２
つの面に配置され、複数のピンは、メモリセルアレイに
書込むデータを外部から入力し、メモリセルアレイから
読出したデータを外部に出力するための複数のデータ入
出力ピンを含み、複数のデータ入出力ピンのすべては、
少なくとも２つの面のいずれか１つの面に配置される。
【００１６】好ましくは、複数のピンは、複数のデータ
入出力ピンのすべてが配置される面に対向する面に配置
される、外部と内部回路との間で信号の授受を行なうた
めの複数の信号ピンをさらに含む。
【００１７】好ましくは、パッケージは、スィン・スモ
ール・アウトライン・パッケージＴＳＯＰである。
【００１８】好ましくは、複数のピンは、内部回路の所
定の動作を制御する信号を受ける制御ピンをさらに含
み、制御ピンは、複数のデータ入出力ピンのすべてが配
置される面に配置される。特に、パッケージは、実装さ
れるモジュール基板に設けられる複数のコネクトピンと
の間で信号の授受を行ない、制御ピンは、複数のコネク
トピンのうちの特定のコネクトピンと直接接続される。
【００１９】この発明のもう一つの局面による半導体集
積回路は、行列状に配置される複数のメモリセルを含む
メモリセルアレイと、メモリセルアレイにデータを書込
み、またはメモリセルアレイのデータを読出すための内
部回路と、メモリセルアレイに書込むデータを外部から
入力し、メモリセルアレイから読出したデータを外部に
出力するための複数のデータ入出力ピンを含む、メモリ
セルアレイと内部回路とを取り囲むパッケージとを備
え、複数のデータ入出力ピンのすべては、パッケージの
所定面における外周を構成する１辺の近傍に配置され
る。好ましくは、パッケージは、チップ・スケール・パ
ッケージＣＳＰであって、複数のデータ入出力ピンのす
べては、同一線上に配置される。
【００２０】この発明のもう一つの局面によるメモリモ
ジュールは、外部と信号の授受を行なうための複数のコ
ネクトピンを含むコネクトピン群と、コネクトピン群と
信号の授受を行なうことで動作する複数のメモリチップ
と、コネクトピン群が設けられるモジュール基板とを備
え、複数のメモリチップのそれぞれは、行列状に配置さ
れる複数のメモリセルを有するメモリセルアレイと、メ
モリセルアレイにデータを書込み、またはメモリセルア
レイのデータを読出すための内部回路と、メモリセルア
レイに書込むデータを外部から入力し、メモリセルアレ
イから読出したデータを外部に出力するための複数のデ
ータ入出力ピンを有する、メモリセルアレイと内部回路
とを取り囲むパッケージとを含み、複数のデータ入出力
ピンのすべては、パッケージの所定面、または所定面に
接する面の所定面近傍に配置され、複数のメモリチップ
は、第１のチップ列と第２のチップ列とに分割して配列
され、複数のメモリチップのそれぞれは、第１のチップ
列における所定面と、第２のチップ列における所定面と
が互いに向き合う方向に配置する。
【００２１】好ましくは、第１のチップ列と第２のチッ
プ列とは、コネクトピン群に平行に配列される。
【００２２】好ましくは、パッケージは、スィン・スモ
ール・アウトライン・パッケージＴＳＯＰであって、複
数のデータ入出力ピンのすべては、所定面に配置され
る。
【００２３】好ましくは、パッケージは、所定面に配置
される、内部回路の所定の動作を制御する信号を受ける
制御ピンをさらに含み、制御ピンは、複数のコネクトピ
ンのうちの特定のコネクトピンと直接接続される。
【００２４】好ましくは、パッケージは、チップ・スケ
ール・パッケージＣＳＰであって、複数のデータ入出力
ピンのすべては、所定面に接する面における所定面近傍
に、同一線上に配置される。
【００２５】好ましくは、複数のデータ入出力ピンは、
所定面に接する第１面における所定面近傍と、所定面に
接する第２面における所定面近傍とに分割して配置され
る。特に、パッケージは、スィン・スモール・アウトラ
イン・パッケージＴＳＯＰである。
【００２６】この発明のさらなる局面によると、行列状
に配置される複数のメモリセルを含むメモリセルアレイ
と、メモリセルアレイにデータを書込み、または前記メ
モリセルアレイのデータを読出すための内部回路と、メ
モリセルアレイに書込むデータを外部から入力し、メモ
リセルアレイから読出したデータを外部に出力するため
の複数のデータ入出力ピンを含む、メモリセルアレイと
内部回路とを取り囲むパッケージとを備え、複数のデー
タ入出力ピンのすべては、同一線上に配置される。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を用いて説明する。なお、同じ構成要素には同じ符
号および記号を付しその説明を省略する。
【００２８】［実施の形態１］本発明の実施の形態１に
おけるメモリチップについて説明する。本発明の実施の
形態１におけるメモリチップは、メモリセルアレイと信
号の授受を行なうデータ入出力ピン群ＤＰを、チップの
一端に集中的に配置するものである。
【００２９】図１においては、一例として、チップの１
の側部に配置されるデータ入出力ピンＤ０〜Ｄ３（デー
タ入出力ピン群ＤＰ）が記載されている。記号Ｑは、デ
ータ入出力ピン群ＤＰを除く、アドレス信号を受けるア
ドレスピン、外部制御信号を受ける制御信号ピン、電源
ピン等を表している。ピンＱ、データ入出力ピンＤ０〜
Ｄ３は、外部と信号の授受を行なうインタフェース領域
を構成する。
【００３０】読出動作時においては、読出データがデー
タ入出力ピン群ＤＰから外部に出力され、書込動作時に
おいてはデータ入出力ピン群ＤＰから書込データが入力
される。
【００３１】図１に示すように、インタフェース領域を
構成するこれらの複数のピンを、チップの両端に配置す
る。したがって、パッケージの中心線Ｌ０に対して相対
する２つの側面に対称的にピン配列ＰＸ、ＰＹを配置す
るスィン・スモール・アウトライン・パッケージＴＳＯ
Ｐ（thin small outline package）を使用することが容
易になる。データ入出力ピンのすべてを、１の側面に配
置する。
【００３２】図１に示すメモリチップは、ＤＲＡＭ、Ｅ
ＤＯモード付きＤＲＡＭ、ＳＤＲＡＭ等である。なお、
図１に示すメモリチップがＤＲＡＭである場合の構成図
を図２に示す。
【００３３】図２に示されるメモリチップは、行列状に
配置されるメモリセル、行に対応するワード線ＷＬおよ
び列に対応するビット線ＢＬを含むメモリセルアレイ７
０、制御信号ピンから外部制御信号（ロウアドレススト
ローブ信号／ＲＡＳ、コラムアドレスストローブ信号／
ＣＡＳ、ライトイネーブル信号／Ｗ等）を受けて内部制
御信号を発生するコントロール回路７１、コントロール
回路７１の制御に基づき、外部アドレス信号Ａ０〜Ａ１
１に応じて内部ロウアドレス、内部コラムアドレスを発
生するアドレスバッファ７２、コントロール回路７１の
制御に基づき、内部ロウアドレスをデコードし、メモリ
セルアレイ７０の行を選択するロウデコーダ７３、なら
びにコントロール回路７１の制御に基づき、内部コラム
アドレスをデコードし、メモリセルアレイ７０の列を選
択する列選択信号を発生するコラムデコーダ７４を備え
る。
【００３４】メモリチップはさらに、メモリセルアレイ
７０の選択された行に接続するメモリセルのデータを検
知し増幅するセンスアンプ、コラムデコーダ７４からの
列選択信号に応答してメモリセルアレイ７０の選択され
た列を内部データバスＤＢ０と接続するＩＯ制御回路、
コントロール回路７１の制御に基づき、書込動作時にデ
ータ入出力ピン群ＤＰ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）に与
えられた外部書込データから内部書込データを生成して
内部データバスＤＢ０に出力する入力データバッファ７
６、およびコントロール回路７１の制御に基づき、読出
動作時に内部データバスＤＢ０に読出された内部読出デ
ータから外部読出データを生成してデータ入出力ピン群
ＤＰに出力する出力データバッファ７７を備える。図に
おいては、センスアンプとＩＯ制御回路とを１つのブロ
ック７５で示す。
【００３５】なお、図２では、制御信号ピン（／ＲＡ
Ｓ、／ＣＡＳ、／Ｗ等を受けるピン）およびアドレスピ
ン（Ａ０〜Ａ１１を受けるピン）を、データ入出力ピン
群ＤＰと反対側に配置しているがこれに限定されない。
【００３６】図１に示すメモリチップがＳＤＲＡＭであ
る場合の構成図を図３に示す。図３に示されるメモリチ
ップは、行列状に配置されるメモリセルを含むバンクＢ
♯０〜Ｂ♯３、外部クロック信号ＣＬＫおよびクロック
イネーブル信号ＣＫＥを受けて、内部クロック信号を発
生するクロックバッファ８０、内部クロック信号に応じ
て、制御信号ピンから外部制御信号（チップセレクト信
号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、ライトイネーブル
信号／ＷＥ、入力マスク・出力ディスイネーブル信号Ｄ
ＱＭ等）を取込むコントロール信号バッファ８１、内部
クロック信号に応じて、外部アドレス信号Ａ０〜Ａ１１
および外部バンクアドレスＢＡ０〜ＢＡ１を取込んで、
選択するメモリセルを指定する内部アドレスを発生する
アドレスバッファ８２、内部クロック信号に応じて、コ
ントロール信号バッファ８１およびアドレスバッファ８
２の出力に基づき、メモリセルを選択して書込／読出動
作を実行するためのコントロール回路８３、プログラム
することによりカスレイテンシやバーストレングス等が
セットされるモードレジスタ８４、および書込動作時に
データ入出力ピン群ＤＰ（Ｄ０〜Ｄ７）から与えられた
外部書込データから内部書込データを生成して内部デー
タバスＤＢ１に出力し、読出動作時に内部データバスＤ
Ｂ１に読出された内部読出データから外部読出データを
生成してデータ入出力ピン群ＤＰに出力する入出力バッ
ファ８５を備える。
【００３７】ロウアドレスストローブ信号／ＲＡＳ、コ
ラムアドレスストローブ信号／ＣＡＳ、ライトイネーブ
ル信号／ＷＥの組合せにより内部動作が決定される。バ
ンクＢ♯０〜Ｂ♯４は、互いに独立に、行を選択状態へ
駆動することができる。
【００３８】なお、図３では、信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ等を受けるピン、信号Ａ０〜Ａ１１、ＢＡ０
〜ＢＡ１を受けるピンおよび信号ＣＬＫ、ＣＫＥを受け
るピンを、データ入出力ピン群ＤＰと反対側に配置して
いるがこれに限定されない。
【００３９】次に、本発明の実施の形態１によるメモリ
チップを使用するメモリモジュールについて説明する。
図４は、本発明の実施の形態１によるメモリモジュール
の外観を説明するための図である。本発明の実施の形態
１におけるメモリモジュールは、表面（FRONT SIDE）と
裏面（REAR SIDE）とを有する。表面および裏面をそれ
ぞれ構成するモジュール基板１０の上に、複数のメモリ
チップ（記号１）を配列する。複数のメモリチップ１の
ピン配列については、上述したとおりである。複数のメ
モリチップの配列関係は、表面および裏面ともに同じで
ある。メモリチップは、メインボード６に実装される。
【００４０】モジュール基板１０の一端に設けられるコ
ネクトピン群１２は、メモリコントローラ７と接続関係
にある。表面および裏面のメモリチップのデータ入出力
ピン群ＤＰは、表面と裏面との間に設けられる配線層１
３を介して、コネクトピン群１２と接続する。各メモリ
チップ１は、メインボード６を介してメモリコントロー
ラ７の制御を受けて動作をする。
【００４１】図４に示すメモリモジュールにおけるメモ
リチップの具体的な配列方法について、図５を用いて説
明する。メモリモジュールには、表面１８個、裏面１８
個の計３６のメモリチップを搭載する。図５に示される
ように、メモリモジュールを構成する一方の面（表面と
する）には、複数のメモリチップ１Ａ〜１Ｒを配置す
る。裏面についても同様に複数のメモリチップを配置す
る（裏面の複数のメモリチップを１Ａ′〜１Ｒ′と記
す）。
【００４２】メモリチップ１Ａ〜１Ｒおよびメモリチッ
プ１Ａ′〜１Ｒ′のデータ入出力ピン群ＤＰ（斜線部
分）は、図１〜図３で説明したように、チップの一端
（ピン列ＰＹの一部）に配置されている。
【００４３】複数のメモリチップは、コネクトピン群１
２と平行なモジュール基板１０の中心線Ｌ１を挟んで２
列に配置する。より具体的には、メモリチップ１Ａ〜１
Ｉと、メモリチップ１Ｊ〜１Ｒとを中心線Ｌ１と平行に
配置する。各メモリチップは、データ入出力ピン群ＤＰ
が中心線Ｌ１に最も近くなるような向きに並べる。この
場合は、一方の列のデータ入出力ピン群ＤＰと他方の列
のデータ入出力ピン群ＤＰとが互いに向かい合うように
並べる。裏面も同様である。
【００４４】表面から配線層１３を介して裏面を見た場
合に得られる透視図を、図６に示す。メモリチップ１Ｊ
〜１Ｒのそれぞれの裏側に位置するメモリチップを、メ
モリチップ１Ｊ′〜１Ｒ′とし、メモリチップ１Ａ〜１
Ｉのそれぞれの裏側に位置するメモリチップを、メモリ
チップ１Ａ′〜１Ｉ′とする。
【００４５】このように構成することにより、表面およ
び裏面のすべてのメモリチップにおいて、データ入出力
ピン群ＤＰと中心線Ｌ１との距離が同一となる。これに
より、各データ入出力ピン群ＤＰとコネクトピン群１２
との距離を実質的に等しくすることが容易になる。
【００４６】エラー訂正専用のメモリ領域を有するＤＲ
ＡＭを搭載したメモリモジュールを一例に説明する。Ｊ
ＥＤＥＣ標準によると、このようなメモリチップを使用
したメモリモジュール（ＥＣＣ・ＭＯＤＥ・メモリモジ
ュール）のコネクトピンは、図７〜図８に示す配置関係
にある。なお、図７〜図８は、Ａ−Ａ′断面で結合され
ている。
【００４７】図７〜図８に示されるＥＣＣ・ＭＯＤＥ・
メモリモジュールは、総ピン数が１６８（表面が８４ピ
ン、裏面が８４ピン）であり、このうち７２個がデータ
入出力ピンＤＱ０〜ＤＱ７１である（総称的に、データ
入出力ピン群ＤＱと記す）。データ入出力ピンＤＱ０〜
ＤＱ３５は表面に、データ入出力ピンＤＱ３６〜ＤＱ７
１は裏面にあり、ともに同じピン位置にある。
【００４８】たとえば、第１ピンＰ１は、接地電源ＶＳ
Ｓ、第２ピンＰ２〜第５ピンＰ５は、データ入出力ピン
ＤＱ０〜ＤＱ３であり、第８５ピンＰ８５（裏面の第１
ピン）は、接地電源ＶＳＳ、第８６ピンＰ８６〜第８９
ピンＰ８９（裏面の第２〜第５ピン）は、データ入出力
ピンＤＱ３６〜ＤＱ３９である。
【００４９】その他、アドレスピン、電源ピン、制御信
号ピン等が含まれる。表面および裏面の同じ位置のピン
は、同じ機能の信号が入力し、または出力する。
【００５０】たとえば、第３０ピンＰ３０は、クロック
ピンＲＥ０、第１１４ピンＰ１１４は、クロックピンＲ
Ｅ１、第４５ピンＰ４５は、クロックピンＲＥ２、第１
２９ピンＰ１２９は、クロックピンＲＥ３である（以
下、総称的に、クロックピン群ＲＥと記す）。これらの
クロックピンは、ロウアドレスの取込みタイミングを決
定するロウアドレスストローブ信号／ＲＡＳを受ける。
各メモリチップにおいては、ロウアドレスの取込みタイ
ミングからワード線駆動、センスアンプ駆動のタイミン
グが決定される。
【００５１】コネクトピン群１２に含まれるデータ入出
力ピン群ＤＱと表面および裏面のメモリチップとの関係
は、図９に示すとおりである。たとえば、表面のメモリ
チップ１Ａおよび当該メモリチップ１Ａの裏側に位置す
る裏面のメモリチップ１Ｊ′については、それぞれのデ
ータ入出力ピン群ＤＰ（Ｄ０〜Ｄ３）を、データ入出力
ピンＤＱ０〜ＤＱ３と接続する。同様に、表面のメモリ
チップ１Ｊおよび当該メモリチップ１Ｊの裏側に位置す
る裏面のメモリチップ１Ａ′のデータ入出力ピン群ＤＰ
（Ｄ０〜Ｄ３）を、データ入出力ピンＤＱ３６〜ＤＱ３
９と接続する。すなわち、表面のメモリチップと当該メ
モリチップの裏側に位置する裏面のメモリチップとを、
コネクトピン群の同じデータ入出力ピン群に接続する。
【００５２】接続関係の概要を、図１０に示す。表面の
メモリチップ１Ａのデータ入出力ピンＤ０および裏面の
メモリチップ１Ｊ′のデータ入出力ピンＤ０のそれぞれ
は、スルーホール２０Ａ、２０Ｊ′を介して配線ＬＡに
接続する。一方、表面のメモリチップ１Ｊのデータ入出
力ピンＤ０および裏面のメモリチップ１Ａ′のデータ入
出力ピンＤ０のそれぞれは、スルーホール２０Ｊおよび
２０Ａ′を介して配線ＬＢに接続する。
【００５３】配線ＬＡは、スルーホール２１Ａを介して
表面のコネクトピン群１２に含まれるデータ入出力ピン
ＤＱ０に接続する。配線ＬＢは、スルーホール２１Ｂを
介してコネクトピン群１２に含まれるデータ入出力ピン
ＤＱ３６に接続する。
【００５４】配線ＬＡ、ＬＢは、上述した配線層１３に
含まれる。配線ＬＡ、ＬＢが、互いに異なる層に形成さ
れる場合について、図１１（Ａ）、１１（Ｂ）を用いて
説明する。なお、図１１（Ａ）、１１（Ｂ）における記
号“○”は、スルーホールを、“×”は、ピン位置をそ
れぞれ表している。図１１（Ａ）、１１（Ｂ）に示す配
線パターンはそれぞれ異なる層に形成する。
【００５５】メモリチップ１Ｊ′および１Ａは、図１１
（Ａ）に示される配線パターンを介してデータ入出力ピ
ンＤＱ０〜ＤＱ３に接続する。メモリチップ１Ｊおよび
１Ａ′は、図１１（Ａ）に示される配線パターン（斜線
部分）と同一形状を有する図１１（Ｂ）に示される配線
パターンを介して、データ入出力ピンＤＱ３６〜ＤＱ３
９に接続する。
【００５６】このように、本発明の実施の形態１によれ
ば、メモリチップのすべてのデータ入出力ピンをパッケ
ージの１の側面（同一線上）に配置するため、配線を複
雑に折り曲げることなく、メモリモジュールのコネクト
ピンと各メモリチップとの配線長を実質的に等しくする
ことが可能となる。これにより、各メモリチップの動作
能力を低下させることなく効率的にデータ転送を行うこ
とができる。また、ＪＥＤＥＣ標準を満たすことができ
る。
【００５７】［実施の形態２］本発明の実施の形態２に
おけるメモリチップについて図１２を用いて説明する。
図１２に示されるように、本発明の実施の形態２におけ
るメモリチップでは、データ入出力ピン群ＤＰと特定の
信号を受けるピン（クロックピン）Ｒとを同一線上（同
一の側面）に配置する。クロックピンＲは、たとえば、
ロウアドレスストローブ信号／ＲＡＳを受けるピンであ
って、上述したクロックピンＲＥ０〜ＲＥ３と接続され
る。
【００５８】図１２の例では、複数のピンをチップの両
端に配置するので、パッケージの中心線Ｌ０に対して相
対する２辺（２つの側面）に対称的にピン配列ＰＸ、Ｐ
Ｙを配置するスィン・スモール・アウトライン・パッケ
ージＴＳＯＰを使用することが容易になる。データ入出
力ピンのすべてと特定の信号を受けるピン（クロックピ
ン）Ｒとを、１の側面に配置する。
【００５９】なお、図１２に示すメモリチップは、上述
したＤＲＡＭ、ＥＤＯモード付きＤＲＡＭである。
【００６０】次に、本発明の実施の形態２によるメモリ
チップを使用するメモリモジュールについて、図１３を
用いて説明する。メモリモジュールは、表面１８個、裏
面１８個の計３６のメモリチップを搭載する。図１３に
示されるように、メモリモジュールを構成する一方の面
（表面とする）に、複数のメモリチップ１Ａ〜１Ｒを配
置する。裏面についても同様に複数のメモリチップを配
置する（裏面の複数のメモリチップを１Ａ′〜１Ｒ′と
記す）。
【００６１】メモリチップ１Ａ〜１Ｒおよびメモリチッ
プ１Ａ′〜１Ｒ′のデータ入出力ピン群ＤＰおよびクロ
ックピンＲは、図１２で説明したように、チップの一端
（ピン列ＰＹの一部）に配置されている。
【００６２】複数のメモリチップを２列にして、コネク
トピン群１２と平行に配置する。より具体的には、メモ
リチップ１Ａ〜１Ｉと、メモリチップ１Ｊ〜１Ｒとをモ
ジュール基板の中心線Ｌ１を挟んで平行に配置する。各
メモリチップは、データ入出力ピン群ＤＰおよびクロッ
クピンＲが中心線Ｌ１に最も近くなるような向きに並べ
る。この場合は、一方の列のデータ入出力ピン群ＤＰお
よびクロックピンＲと他方の列のピン群ＤＰおよびピン
Ｒとが互いに向かい合うように並べる。裏面も同様であ
る。
【００６３】なお、表面から裏面を見た場合に得られる
透視図を、図１４に示す。メモリチップ１Ｊ〜１Ｒのそ
れぞれの裏側に位置するメモリチップを、メモリチップ
１Ｊ′〜１Ｒ′とし、メモリチップ１Ａ〜１Ｉのそれぞ
れの裏側に位置するメモリチップを、メモリチップ１
Ａ′〜１Ｉ′とする。
【００６４】このように構成することにより、表面およ
び裏面のすべてのメモリチップにおいて、データ入出力
ピン群ＤＰおよびクロックピンＲと中心線Ｌ１との距離
が同一となる。これにより、各データ入出力ピン群ＤＰ
とコネクトピン群１２との距離を実質的に等しく、各ク
ロックピンＲとコネクトピン群１２との距離を実質的に
等しくすることが容易になる。
【００６５】上述したＥＣＣ・ＭＯＤＥ・メモリモジュ
ールを一例に説明する。コネクトピン群１２に含まれる
データ入出力ピン群ＤＱおよびクロックピン群ＲＥと表
面および裏面のメモリチップとの関係は、図１５に示す
とおりである。
【００６６】図１５において、記号／ＲＥ０、／ＲＥ
１、／ＲＥ２、／ＲＥ３はそれぞれ、クロックピンＲＥ
０、ＲＥ１、ＲＥ２、ＲＥ３で受けるクロック信号（ロ
ウアドレスストローブ信号）を表している。また、記号
／Ｗ等は、データを書込むためのライトイネーブル信号
を含む各種信号を表している。
【００６７】アドレス信号Ａ０〜Ａｎ、制御信号／Ｗ等
については、対応するコネクトピンからバッファＢ０〜
Ｂ４を介して各メモリチップに取込まれる。クロックピ
ンＲＥ０、ＲＥ１、ＲＥ２、ＲＥ３は、バッファを介在
させることなく、対応するメモリチップのクロックピン
Ｒと接続する。
【００６８】クロック信号／ＲＥ０は、表面のメモリチ
ップ１Ａ〜１Ｉに、クロック信号／ＲＥ３は、表面のメ
モリチップ１Ｊ〜１Ｒに、クロック信号／ＲＥ１は、裏
面のメモリチップ１Ｊ′〜１Ｒ′に、クロック信号／Ｒ
Ｅ２は、裏面のメモリチップ１Ａ′〜１Ｉ′に、直接取
込まれる。
【００６９】なお、各メモリチップのデータ入出力ピン
Ｄ０〜Ｄ３とコネクトピン群１２に含まれるデータ入出
力ピンＤＱ０〜ＤＱ７１との関係は、実施の形態１と同
じである。
【００７０】バッファを介してメモリチップに取込まれ
る信号については、主にバッファにより、取込みタイミ
ングが決定される。一方、バッファを介さずにメモリチ
ップ取込まれるクロック信号／ＲＥ０、／ＲＥ１、／Ｒ
Ｅ２、／ＲＥ３に関しては、コネクトピン群１２におけ
る各クロックピンと各メモリチップにおけるクロックピ
ンとの距離関係が、取込みタイミングを決定する要因と
なる。
【００７１】したがって、メモリチップのデータ入出力
ピンのすべてとクロックピンＲとをパッケージの１の側
面（同一線上）に配置し、これらがメモリモジュールの
中心線Ｌ１に最も近くなるような向きに並べることによ
り、配線を複雑に折り曲げることなく、データ入出力ピ
ンの配線長およびバッファを介せずに受ける特定ピンの
配線長を等しくすることができる。これにより、各メモ
リチップにおける特定ピンの信号の取込みタイミングが
一定となる。また、ＪＥＤＥＣ標準を満たすことができ
る。
【００７２】［実施の形態３］本発明の実施の形態３に
おけるメモリチップについて、図１６を用いて説明す
る。図１６に示されるように、本発明の実施の形態３に
おけるメモリチップに対応するパッケージを、チップ・
スケール・パッケージＣＳＰ（chip scale package）と
する。当該パッケージは、表面に半田ポール（図中記号
“○”）を有し、フリップチップボンディングにより基
板に直接接続される。
【００７３】ここで、本発明の実施の形態３において
は、複数の半田ポールを、複数の列に分割して、パッケ
ージの中心線Ｌ０に平行に配列する。この際、最も外側
の列における４つの半田ポールを、データ入出力ピンＤ
０、Ｄ１、Ｄ２、Ｄ３と対応づける（簡単のため、以下
データ入出力ピン群ＤＰと称す）。その他の半田ポール
は、制御信号、アドレス信号、電源電圧等を受けるため
に使用する。すなわち、データ入出力ピンのすべてを、
パッケージの面を構成する外周の１辺近傍に配置する。
なお、メモリチップは、実施の形態１で説明したよう
に、ＤＲＡＭ、ＥＤＯモード付きＤＲＡＭ、ＳＤＲＡＭ
等である。
【００７４】このようなメモリチップを用いたメモリモ
ジュールについて図１７を用いて説明する。メモリモジ
ュールには、表面１８個、裏面１８個の計３６のメモリ
チップを搭載する。図１７に示されるように、メモリモ
ジュールを構成する一方の面（表面とする）に、複数の
メモリチップ２Ａ〜２Ｒを配置する。裏面についても同
様に複数のメモリチップを配置する（裏面の複数のメモ
リチップを２Ａ′〜２Ｒ′と記す）。メモリチップ２Ａ
〜２Ｒ、２Ａ′〜２Ｒ′のピン（半田ポール）構成につ
いては、図１６で説明したとおりである。
【００７５】複数のメモリチップを２列にして、コネク
トピン群１２と平行に配置する。より具体的には、メモ
リチップ２Ａ〜２Ｉとメモリチップ２Ｊ〜２Ｒとをコネ
クトピン群１２と平行なモジュール基板１０の中心線Ｌ
１を挟んで配置する。そして、各メモリチップは、デー
タ入出力ピン群ＤＰが中心線Ｌ１に最も近くなるような
向きに並べる。この場合は、一方の列のデータ入出力ピ
ン群ＤＰと他方の列のピン群ＤＰとが互いに向かい合う
ように並べる。裏面も同様である。
【００７６】このように構成することにより、表面およ
び裏面のすべてのメモリチップにおいて、データ入出力
ピン群ＤＰと中心線Ｌ１との距離が同一となる。すなわ
ち、各データ入出力ピン群ＤＰとコネクトピン群１２と
の距離を実質的に等しくすることが容易になる。
【００７７】したがって、実施の形態１と同様に、配線
を複雑に折り曲げることなく、メモリチップのデータ入
出力ピンとコネクトピンのデータ入出力ピンとの間の配
線長を等しくすることができる。これにより、ＪＥＤＥ
Ｃ標準を満たすことが可能となる。また、データ入出力
ピン群ＤＰと特定のピン（クロックピンＲ）とを同一の
側面（同一線上）に配置すれば、配線を複雑に折り曲げ
ることなく、メモリチップの特定のピンとコネクトピン
との間の配線長を等しくすることができる。
【００７８】［実施の形態４］本発明の実施の形態４に
おけるメモリチップについて、図１８を用いて説明す
る。図１８に示されるように、本発明の実施の形態４に
おけるメモリチップは、複数のピンをメモリチップの両
端に配列するスィン・スモール・アウトライン・パッケ
ージＴＳＯＰを使用する。
【００７９】ピン配列に垂直なメモリチップの中心線Ｌ
２から離れた位置に、データ入出力ピンを集中的に配置
する。図１８においては、ピン列ＰＸのうち、端から順
に、２つのピンをデータ入出力ピンＤ０、Ｄ１とし、ピ
ン列ＰＹのうち、端から順に、２つのピンをデータ入出
力ピンＤ２、Ｄ３とする。なお、メモリチップは、実施
の形態１で説明したように、ＤＲＡＭ、ＥＤＯモード付
きＤＲＡＭ、ＳＤＲＡＭ等である。
【００８０】このようなメモリチップを用いたメモリモ
ジュールについて図１９を用いて説明する。メモリモジ
ュールには、表面１８個、裏面１８個の計３６のメモリ
チップを搭載する。図１９に示されるように、メモリモ
ジュールを構成する一方の面（表面とする）に、複数の
メモリチップ３Ａ〜３Ｒを配置する。裏面についても同
様に複数のメモリチップを配置する（裏面の複数のメモ
リチップを３Ａ′〜３Ｒ′と記す）。メモリチップ３Ａ
〜３Ｒ、３Ａ′〜３Ｒ′のピン構成については、図１８
で説明したとおりである。図１９に示す記号ＰＸ０は、
データ入出力ピンＤ０、Ｄ１を、記号ＰＹ０は、データ
入出力ピンＤ２、Ｄ３をそれぞれ表している。
【００８１】複数のメモリチップは、コネクトピン群１
２と平行なモジュール基板１０の中心線Ｌ１を挟んで２
列に配置する。より具体的には、メモリチップ３Ａ〜３
Ｉと、メモリチップ３Ｊ〜３Ｒとを中心線Ｌ１と平行に
配置する。そして、各メモリチップは、データ入出力ピ
ン群ＤＰが中心線Ｌ１に最も近くなるような向きに並べ
る。この場合は、一方の列のデータ入出力ピン群ＤＰと
他方の列のデータ入出力ピン群ＤＰとが互いに向かい合
うように並べる。裏面も同様である。
【００８２】このように構成することにより、表面およ
び裏面のすべてのメモリチップにおいて、データ入出力
ピン群ＤＰと中心線Ｌ１との距離がほぼ同一となる。し
たがって、各データ入出力ピン群ＤＰとコネクトピン群
１２との距離を実質的に等しくすることが容易になる。
【００８３】したがって、実施の形態１と同様に、配線
を複雑に折り曲げることなく、メモリチップとコネクト
ピンとの間の配線長を等しくすることができ、ＪＥＤＥ
Ｃ標準を満たすことが可能となる。
【００８４】また、データ入出力ピン群ＤＰと特定のピ
ン（クロックピンＲ）とを同一線上に配置すれば、配線
を複雑に折り曲げることなく、メモリチップの特定のピ
ンとコネクトピンとの間の配線長を等しくすることがで
きる。
【００８５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８６】
【発明の効果】請求項１に係る半導体集積回路によれ
ば、データ入出力ピンをパッケージの一つの面に集中的
に配置することにより、当該半導体集積回路を複数用い
たメモリモジュールにおいて容易にデータ入出力ピンに
対応する配線長を等長化することが可能となる。
【００８７】請求項２〜請求項３に係る半導体集積回路
は、請求項１に係る半導体集積回路であって、低コスト
のスィン・スモール・アウトライン・パッケージＴＳＯ
Ｐを使用することができる。
【００８８】請求項４〜請求項５に係る半導体集積回路
は、請求項１に係る半導体集積回路であって、特定のピ
ンとデータ入出力ピンとを同じ面に配置することによ
り、当該半導体集積回路を複数用いたメモリモジュール
において容易に当該特定のピンに対応する配線長を等長
化することが可能となる。
【００８９】請求項６〜請求項７に係る半導体集積回路
によれば、データ入出力ピンをパッケージの１つの面に
おける外周を構成する１辺近傍に集中的に配置すること
により、当該半導体集積回路を複数用いたメモリモジュ
ールにおいて容易にデータ入出力ピンに対応する配線長
を等長化することが可能となる。特に、低コストのチッ
プ・スケール・パッケージを使用することができる。
【００９０】請求項８〜請求項９に係るメモリモジュー
ルによると、メモリモジュールにおけるコネクトピンと
各メモリチップのデータ入出力ピンとの間の配線長を実
質的に等しくするように配置できる。これにより、各メ
モリチップの動作能力を低下させることなく効率的にデ
ータ転送を行うことができる。また、ＪＥＤＥＣ標準を
満たすことができる。
【００９１】請求項１０に係るメモリモジュールは、請
求項９に係るメモリモジュールであって、低コストのス
ィン・スモール・アウトライン・パッケージＴＳＯＰを
使用することができる。
【００９２】請求項１１に係るメモリモジュールは、請
求項９に係るメモリモジュールであって、特定のピンに
ついても、コネクトピン群との距離が実質的に等しくで
きる。これにより、高速動作が保証される。
【００９３】請求項１２に係るメモリモジュールは、請
求項９に係るメモリモジュールであって、低コストのチ
ップ・スケール・パッケージＣＳＰを使用することがで
きる。
【００９４】請求項１３〜請求項１４に係るメモリモジ
ュールは、請求項９に係るメモリモジュールであって、
低コストのスィン・スモール・アウトライン・パッケー
ジＴＳＯＰを使用することができる。
【００９５】請求項１５に係る半導体集積回路によれ
ば、データ入出力ピンを同一上に配置することにより、
当該半導体集積回路を複数用いたメモリモジュールにお
いて容易にデータ入出力ピンに対応する配線長を等長化
することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１におけるメモリチップ
のピン配置について説明するための図である。
【図２】 本発明の実施の形態１におけるメモリチップ
について説明するための図である。
【図３】 本発明の実施の形態１にメモリチップの他の
例について説明するための図である。
【図４】 本発明の実施の形態１におけるメモリモジュ
ールについて説明するための図である。
【図５】 本発明の実施の形態１によるメモリモジュー
ルの表面の構成について説明するための図である。
【図６】 表面側から裏面側を見た際に得られる概念図
である。
【図７】 ＥＣＣ・ＤＲＡＭ・メモリモジュールのコネ
クトピンの配置について説明するための図である。
【図８】 ＥＣＣ・ＤＲＡＭ・メモリモジュールのコネ
クトピンの配置について説明するための図である。
【図９】 コネクトピンと各メモリチップとの対応関係
を示す概念図である。
【図１０】 メモリチップとコネクトピンとの配線関係
について説明するための図である。
【図１１】 （Ａ）、（Ｂ）は、メモリチップとコネク
トピンとの間に形成する配線パターンを示す図である。
【図１２】 本発明の実施の形態２によるメモリチップ
のピン配置について説明するための図である。
【図１３】 本発明の実施の形態２によるメモリモジュ
ールの表面の構成について説明するための図である。
【図１４】 表面側から裏面側を見た際に得られる概念
図である。
【図１５】 コネクトピンと各メモリチップとの対応関
係を示す概念図である。
【図１６】 本発明の実施の形態３によるメモリチップ
のピン配置について説明するための概念図である。
【図１７】 本発明の実施の形態３によるメモリモジュ
ールの構成について説明するための図である。
【図１８】 本発明の実施の形態４によるメモリチップ
のピン配置について説明するための概念図である。
【図１９】 本発明の実施の形態４によるメモリモジュ
ールの構成について説明するための図である。
【図２０】 従来のメモリモジュールについて説明する
ための図である。
【符号の説明】
１Ａ〜１Ｒ,１Ａ′〜１Ｒ′,２Ａ〜２Ｒ,２Ａ′〜２
Ｒ′,３Ａ〜３Ｒ,３Ａ′〜３Ｒ′ メモリチップ、６
メインボード、７ メモリコントローラ、１０モジュー
ル基板、１２ コネクトピン群、１３ 配線層、ＤＱ０
〜ＤＱ７１，Ｄ０〜Ｄ４ データ入出力ピン、ＤＰ デ
ータ入出力ピン群、７０ メモリセルアレイ、７１，８
３ コントロール回路、７２，８２ アドレスバッフ
ァ、７３ロウデコーダ、７４ コラムデコーダ、７６
入力データバッファ、７７ 出力データバッファ、８０
クロックバッファ、８１ コントロール信号バッフ
ァ、８４ モードレジスタ、Ｂ♯０〜Ｂ♯３ バンク、
８５ 入出力バッファ。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置される複数のメモリセルを
    含むメモリセルアレイと、 前記メモリセルアレイにデータを書込み、または前記メ
    モリセルアレイのデータを読出すための内部回路と、 複数のピンを含む、前記メモリセルアレイと前記内部回
    路とを取り囲むパッケージとを備え、 前記複数のピンは、 前記パッケージを構成する少なくとも２つの面に配置さ
    れ、 前記複数のピンは、 前記メモリセルアレイに書込むデータを外部から入力
    し、前記メモリセルアレイから読出したデータを外部に
    出力するための複数のデータ入出力ピンを含み、 前記複数のデータ入出力ピンのすべては、前記少なくと
    も２つの面のいずれか１つの面に配置される、半導体集
    積回路。
  2. 【請求項２】 前記複数のピンは、 前記複数のデータ入出力ピンのすべてが配置される面に
    対向する面に配置される、外部と前記内部回路との間で
    信号の授受を行なうための複数の信号ピンをさらに含
    む、請求項１に記載の半導体集積回路。
  3. 【請求項３】 前記パッケージは、 スィン・スモール・アウトライン・パッケージＴＳＯＰ
    である、請求項１に記載の半導体集積回路。
  4. 【請求項４】 前記複数のピンは、 前記内部回路の所定の動作を制御する信号を受ける制御
    ピンをさらに含み、 前記制御ピンは、 前記複数のデータ入出力ピンのすべてが配置される面に
    配置される、請求項１に記載の半導体集積回路。
  5. 【請求項５】 前記パッケージは、 実装されるモジュール基板に設けられる複数のコネクト
    ピンとの間で信号の授受を行ない、 前記制御ピンは、 前記複数のコネクトピンのうちの特定のコネクトピンと
    直接接続される、請求項４に記載の半導体集積回路。
  6. 【請求項６】 行列状に配置される複数のメモリセルを
    含むメモリセルアレイと、 前記メモリセルアレイにデータを書込み、または前記メ
    モリセルアレイのデータを読出すための内部回路と、 前記メモリセルアレイに書込むデータを外部から入力
    し、前記メモリセルアレイから読出したデータを外部に
    出力するための複数のデータ入出力ピンを含む、前記メ
    モリセルアレイと前記内部回路とを取り囲むパッケージ
    とを備え、 前記複数のデータ入出力ピンのすべては、 前記パッケージの所定面における外周を構成する１辺の
    近傍に配置される、半導体集積回路。
  7. 【請求項７】 前記パッケージは、 チップ・スケール・パッケージＣＳＰであって、 前記複数のデータ入出力ピンのすべては、 同一線上に配置される、請求項６に記載の半導体集積回
    路。
  8. 【請求項８】 外部と信号の授受を行なうための複数の
    コネクトピンを含むコネクトピン群と、 前記コネクトピン群と信号の授受を行なうことで動作す
    る複数のメモリチップと、 前記コネクトピン群が設けられるモジュール基板とを備
    え、 前記複数のメモリチップのそれぞれは、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記メモリセルアレイにデータを書込み、または前記メ
    モリセルアレイのデータを読出すための内部回路と、 前記メモリセルアレイに書込むデータを外部から入力
    し、前記メモリセルアレイから読出したデータを外部に
    出力するための複数のデータ入出力ピンを有する、前記
    メモリセルアレイと前記内部回路とを取り囲むパッケー
    ジとを含み、 前記複数のデータ入出力ピンのすべては、 前記パッケージの所定面、または前記所定面に接する面
    における前記所定面近傍に配置され、 前記複数のメモリチップは、 第１のチップ列と第２のチップ列とに分割して配列さ
    れ、 前記複数のメモリチップのそれぞれは、 前記第１のチップ列における前記所定面と、前記第２の
    チップ列における前記所定面とが互いに向き合う方向に
    配置する、メモリモジュール。
  9. 【請求項９】 前記第１のチップ列と前記第２のチップ
    列とは、、前記コネクトピン群に平行に配列される、請
    求項８に記載のメモリモジュール。
  10. 【請求項１０】 前記パッケージは、 スィン・スモール・アウトライン・パッケージＴＳＯＰ
    であって、 前記複数のデータ入出力ピンのすべては、前記所定面に
    配置される、請求項９に記載のメモリモジュール。
  11. 【請求項１１】 前記パッケージは、 前記所定面に配置される、前記内部回路の所定の動作を
    制御する信号を受ける制御ピンをさらに含み、 前記制御ピンは、 前記複数のコネクトピンのうちの特定のコネクトピンと
    直接接続される、請求項９に記載のメモリモジュール。
  12. 【請求項１２】 前記パッケージは、 チップ・スケール・パッケージＣＳＰであって、 前記複数のデータ入出力ピンのすべては、 前記所定面に接する面における前記所定面近傍に、同一
    線上に配置される、請求項９に記載のメモリモジュー
    ル。
  13. 【請求項１３】 前記複数のデータ入出力ピンは、 前記所定面に接する第１面における前記所定面近傍と、
    前記所定面に接する第２面における前記所定面近傍とに
    分割して配置される、請求項９に記載のメモリモジュー
    ル。
  14. 【請求項１４】 前記パッケージは、 スィン・スモール・アウトライン・パッケージＴＳＯＰ
    である、請求項１３に記載のメモリモジュール。
  15. 【請求項１５】 行列状に配置される複数のメモリセル
    を含むメモリセルアレイと、 前記メモリセルアレイにデータを書込み、または前記メ
    モリセルアレイのデータを読出すための内部回路と、 前記メモリセルアレイに書込むデータを外部から入力
    し、前記メモリセルアレイから読出したデータを外部に
    出力するための複数のデータ入出力ピンを含む、 前記メモリセルアレイと前記内部回路とを取り囲むパッ
    ケージとを備え、前記複数のデータ入出力ピンのすべて
    は、 同一線上に配置される、半導体集積回路。
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