JP2002237188A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 セットアップ時間やホールド時間の特性が改
善された半導体記憶装置を提供する。 【解決手段】 周辺回路およびパッドが配置される中央
領域を取り囲むようにメモリアレイが配置される構成を
有する場合、アドレスＡ０〜Ａ１２，ＢＡ１，ＢＡ０を
受けるパッドは２列に分割配置することが容易になる。
各列から等しい距離にアドレスラッチ回路１３８を配置
することによりセットアップ時間やホールド時間の特性
を改善することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には外部クロックに同期してアドレ
ス信号を取込む半導体記憶装置に関する。

【０００２】

【従来の技術】図１３は、従来のシンクロナスダイナミ
ックランダムアクセスメモリ（ＳＤＲＡＭ）に入力され
る外部クロックｅｘｔ．ＣＬＫと外部アドレスｅｘｔ．
Ａｄｄとの関係を示すタイミング図である。

【０００３】図１３を参照して、外部から与えられるア
ドレスｅｘｔ．Ａｄｄの取込タイミングは、外部から与
えられるクロックｅｘｔ．ＣＬＫの立上がりエッジに対
して規定されている。図１３において、ｔＩＳはセット
アップ時間を示し、ｔＩＨはホールド時間を示してい
る。

【０００４】入力されたアドレスは、入力初段に位置す
るコンパレータなどを含む入力バッファを通過し、適当
な内部レベルに変換され信号ＩＮＴＡとなる。信号ＩＮ
ＴＡは、アドレスラッチにおいて一定期間ラッチされ
る。アドレスラッチのトリガ信号は、クロックｅｘｔ．
ＣＬＫから作られる内部クロックＺＣＬＫＦである。ア
ドレスラッチの回路特性にも左右されるが、セットアッ
プ時間ｔＩＳおよびホールド時間ｔＩＨは、主に信号Ｉ
ＮＴＡおよび内部クロックＺＣＬＫＦの伝搬特性によっ
て決まる。

【０００５】これらの信号の伝搬特性は、アドレスパッ
ドおよびクロックパッドからアドレスラッチまでの距離
に依存する。したがって、チップ内におけるアドレスラ
ッチの配置箇所が重要な意味を持つ。

【０００６】図１４は、従来の一般的なＳＤＲＡＭのパ
ッド配置およびメモリアレイの配置を説明するための配
置図である。

【０００７】図１４を参照して、ＳＤＲＡＭ５００は、
メモリバンクＡ〜Ｄを含む。メモリバンクＡ〜Ｄは２行
２列に配置される。各メモリバンクは、ロウデコーダＲ
Ｄを中央に有し、両脇にメモリアレイと対応するコラム
デコーダ帯を有する。より具体的には、バンクＡはメモ
リアレイ５０１と５０２とを含む。バンクＢはメモリア
レイ５０３と５０４とを含む。バンクＣは、メモリアレ
イ５０５，５０６を含む。バンクＤは、メモリアレイ５
０７，５０８を含む。

【０００８】ＳＤＲＡＭ５００は、チップの短辺の中点
同士を結ぶ直線に沿って延在する中央領域を有し、その
中央領域に、アドレスパッド列５１４と制御信号パッド
列５１６とＤＱパッド列５１８とを含む。

【０００９】バンクＡとバンクＢとの間にはＤＱパッド
列５１８が配置されている。バンクＣとバンクＤとの間
にはアドレスパッド列５１４と制御信号パッド列５１６
とが配置されている。

【００１０】これらのパッド列の各パッド５１０のうち
入力信号を受けるパッドに対応して、入力初段５１２が
配置される。アドレス信号は、アドレスパッド列５１４
に対して端から順にアドレス信号Ａ４，Ａ３，Ａ５，Ａ
２，Ａ６，Ａ１，Ａ７，Ａ０，Ａ８，Ａ１０，Ａ９，Ｂ
Ａ１，Ａ１１，ＢＡ０，Ａ１２の順で各ビットが対応付
けられている。そしてこれらアドレスパッド列から入力
されたアドレスは入力初段５１２を通り信号ＩＮＴＡと
なりアドレスラッチ回路５３８に入力される。

【００１１】また、制御信号パッド列５１６の中にはク
ロック信号ＣＬＫを受けるパッドが含まれており、クロ
ックＣＬＫは入力初段を介し内部クロックＺＣＬＫＦと
なりアドレスラッチ回路５３８に入力される。

【００１２】図１５は、図１４におけるアドレスラッチ
回路５３８の構成を示した図である。

【００１３】図１５を参照して、アドレスラッチ回路５
３８は各アドレス信号のビットに対応するアドレスラッ
チ５３８．０〜５３８．１４を含む。より具体的には、
アドレスラッチ５３８．０〜５３８．１２は、アドレス
信号ＩＮＴＡ＿Ａ０〜ＩＮＴＡ＿Ａ１２をそれぞれ受け
て、信号ＡＤＤ＜０＞〜ＡＤＤ＜１２＞を出力する。ア
ドレスラッチ５３８．１３〜５３８．１４は、アドレス
信号ＩＮＴＡ＿ＢＡ０，ＩＮＴＡ＿ＢＡ１をそれぞれ受
けて、信号ＢＡＤＤ＜０＞，ＢＡＤＤ＜１＞を出力す
る。

【００１４】アドレスラッチ回路５３８は、さらに、内
部クロック信号ＺＣＬＫＦを受け、各アドレスラッチに
対して内部アドレス信号ＩＮＴＡを取込むための基準と
なるクロック信号ＣＬＫＡを発生するインバータ５４０
を含む。インバータ５４０は、アドレスラッチのクロッ
ク入力ノードが複数接続された負荷容量の大きい内部ノ
ードを駆動する。

【００１５】図１６は、図１５におけるアドレスラッチ
５３８．０の構成を示した回路図である。

【００１６】図１６を参照して、アドレスラッチ５３
８．０は、クロック信号ＣＬＫＡを受けて反転するイン
バータ５５２と、信号ＩＮＴＡを受けて反転するインバ
ータ５５４と、電源電位と接地電位との間に直列に接続
されるＰチャネルＭＯＳトランジスタ５５６，５５８，
ＮチャネルＭＯＳトランジスタ５６０，５６２とを含
む。ＰチャネルＭＯＳトランジスタ５５６，５５８のゲ
ートは、それぞれインバータ５５４の出力、クロック信
号ＣＬＫＡを受ける。ＮチャネルＭＯＳトランジスタ５
６０，５６２は、それぞれゲートにインバータ５５２，
５５４の出力を受ける。

【００１７】アドレスラッチ５３８．０は、さらに、Ｎ
チャネルＭＯＳトランジスタ５６０のドレインに入力が
接続されるインバータ５６４，５６８と、インバータ５
６８の出力を受けてインバータ５６８の入力に帰還させ
るクロックドインバータ５７０と、インバータ５６４の
出力を受けて信号ＡＤＤを出力するインバータ５６６と
を含む。クロックドインバータ５７０は、クロック信号
ＣＬＫＡの活性化に応じて活性化される。

【００１８】

【発明が解決しようとする課題】再び図１４を参照し
て、アドレスパッド例５１４は、一直線状に配置され、
アドレスパッド列長が長くなっている。この場合にアド
レスラッチ回路５３８のようにすべてのアドレスラッチ
を一箇所に集中配置すると、入力初段からアドレスラッ
チ回路５３８までの経路すなわち信号ＩＮＴＡが伝達さ
れる経路長がアドレスのビットにより大きく異なってし
まう。したがって、アドレスのビット間でセットアップ
時間やホールド時間のばらつきが発生する。

【００１９】なお、パッドごとにアドレスラッチを個別
に配置することも考えられるが、この場合には、内部ク
ロック信号ＺＣＬＫＦの伝搬時間がアドレスのビットご
とに異なってしまうため、結局同様にアドレスのビット
間でセットアップ時間やホールド時間のばらつきが発生
する結果となる。

【００２０】このような問題点を原理的に解決するに
は、第１にアドレスパッド列の長さを短くすることが重
要である。１つの方法として、アドレスパッドを２列以
上に分けて配置することが考えられる。

【００２１】しかし、図１４に示す一般的な２行２列に
メモリバンクを配置する構成の場合には、パッドを２列
配置することは、チップ短辺の中点同士を結ぶ直線に沿
って延在する周辺回路帯幅を増大させ、ひいてはチップ
短辺長を大幅に増やしてしまい、ウェハ当たりのチップ
の取れ数を激減させてしまう。したがって半導体記憶装
置のコストが増加するので、アドレスパッドを多列化す
ることは、少なくともメモリバンクを２行２列に配置す
る構成の量産対応チップにおいては実質的に無理であっ
た。

【００２２】従来、シンクロナスダイナミックランダム
アクセスメモリ（ＳＤＲＡＭ）に代表されるダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）の記憶容量は主
に２のｎ乗ビットであった。この容量を実現するため
に、ＤＲＡＭのメモリアレイまたはバンクは２×２構
成、つまり２行２列に配置される構成を取ることが主流
であった。

【００２３】しかし、３年の期間でメモリ容量が４倍の
新規ＤＲＡＭを開発するという従来のトレンドに沿った
メモリ容量の向上が、近年は技術的に難しくなってい
る。その一方、インターネットの普及など情報通信産業
の拡大に伴い、市場では旺盛なメモリ容量の需要が存在
する。このような状況下で、従来のトレンドから外れた
２の（２ｎ＋１）乗ビットの容量を持つＤＲＡＭが開発
されるケースが生じてきている。こうしたＤＲＡＭで
は、従来主流であった２行２列の配置構成ではなく、メ
モリアレイの変則的な配置構成を取ることも考えられ
る。

【００２４】たとえば、５１２Ｍビットの容量を持つＤ
ＲＡＭは、メモリアレイが３行３列の領域に配置され
る。第２行第２列の中央の領域は周辺回路やパッドが配
置される領域であり、メモリアレイは中央の周辺回路領
域を取囲むように配置されている。このような場合に
は、周辺回路領域の幅が広いため、パッドを多列化して
もチップ短辺長に全く影響を与えることはない。

【００２５】従来においても、周辺回路領域にパッドを
２列に配置したものはあった。しかし、アドレスビット
間でのセットアップ時間やホールド時間のばらつきを抑
制するためのアドレスラッチの配置に関しては特に議論
されておらず、セットアップ時間やホールド時間の特性
を改善するための方策やラッチされた後の信号配分につ
いては未検討であった。

【００２６】また、２行２列にメモリバンクを配置する
構成を含め、アドレスラッチに入る信号の伝搬特性の改
善に関し、従来では、複数の信号ＩＮＴＡが互いに干渉
しないように隣接させないようにする、信号ＩＮＴＡの
バッファサイズをアドレスごとに変えるなどの工夫はな
されていた。しかし、配線の寄生抵抗および寄生容量に
よる遅延時間がアドレスごとに異なるので、アドレスラ
ッチへの到達時間差の発生は避けることができなかっ
た。

【００２７】この発明の目的は、外部クロックに同期し
て動作する半導体記憶装置において、特にメモリアレイ
が、周辺回路を配置するチップ中央の領域を取囲むよう
に配置されている場合に、アドレスラッチの配置を最適
化することでセットアップ時間およびホールド時間の特
性を改善することである。

【００２８】また、この発明の他の目的は、アドレスラ
ッチに入る信号の伝搬特性まで考慮することにより、さ
らなるセットアップ時間およびホールド時間の特性の改
善を実現することである。

【００２９】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、半導体基板の主表面のメモリ領域に形成さ
れる半導体記憶装置であって、メモリ領域内の中央領域
に各々が集合して配置され、外部から与えられるアドレ
ス信号のビットを分担して受ける複数の端子群と、中央
領域に配置され、外部から与えられるクロック信号を受
けるクロック端子と、中央領域内において、複数の端子
群から実質的に等しい距離となる位置に配置され、アド
レス信号をクロック信号に応じてラッチするアドレスラ
ッチ回路と、メモリ領域内において中央領域を取り囲む
周囲領域に配置され、アドレスラッチ回路の出力に応じ
てデータ授受を行なう複数のメモリブロックとを備え
る。

【００３０】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、複数の端
子群は、第１の線に沿って配列される第１の端子群と、
第１の線と平行な第２の線に沿って配列される第２の端
子群とを含み、アドレスラッチ回路は、第１、第２の線
に平行で、かつ、第１、第２の線から等距離に位置する
第３の線上に配置される。

【００３１】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、第２の端
子群は、第１の端子群に含まれる複数の第１の端子とそ
れぞれ第３の線に対して対称な位置に配置される複数の
第２の端子を含み、複数の第１の端子にそれぞれ接続さ
れ、対応する端子からの入力信号を増幅する複数の第１
の入力バッファ回路と、複数の第１の入力バッファ回路
の出力をそれぞれアドレスラッチ回路に伝達する複数の
第１の配線と、複数の第１の入力バッファ回路とそれぞ
れ第３の線に対して対称な位置に配置され、複数の第２
の端子にそれぞれ接続され、対応する端子からの入力信
号を増幅する複数の第２の入力バッファ回路と、複数の
第１の配線の経路とそれぞれ第３の線に対して対称とな
る経路に配置され、複数の第２の入力バッファ回路の出
力をそれぞれアドレスラッチ回路に伝達する複数の第２
の配線とをさらに備える。

【００３２】請求項４に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成において、アドレス
ラッチ回路は、第３の線上において、クロック端子との
距離が最短となるように配置される。

【００３３】請求項５に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成において、アドレス
ラッチ回路は、第３の線上において、第１の端子群から
アドレスラッチ回路まで信号伝達をする複数の経路の長
さの平均が最短となるように配置される。

【００３４】請求項６に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、アドレス
ラッチ回路は、アドレス信号の複数のビットをそれぞれ
受ける複数のラッチ回路と、複数のラッチ回路と近接し
て配置され、クロック端子を介して与えられた内部クロ
ック信号を複数のラッチ回路に与えるために増幅するク
ロックバッファ回路とを含む。

【００３５】請求項７に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、端子群か
らアドレスラッチ回路にアドレスビットを伝達する複数
の経路上にそれぞれ設けられる複数の配線をさらに備
え、各複数の配線は、対応する端子からアドレスラッチ
回路に至るまでの経路の長さに応じて定められる、配線
幅および隣接配線との配線間隔を有する。

【００３６】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、端子群か
らアドレスラッチ回路にアドレスビットを伝達する複数
の経路上にそれぞれ設けられる複数の入力バッファをさ
らに備え、各入力バッファの駆動能力は、対応する端子
からアドレスラッチ回路に至るまでの経路の長さに応じ
て定められる。

【００３７】請求項９に記載の半導体記憶装置は、半導
体基板の主表面のメモリ領域に形成される半導体記憶装
置であって、メモリ領域内の中央領域に各々が集合して
配置され、外部から与えられるアドレス信号のビットを
分担して受ける複数の端子群と、中央領域に配置され、
外部から与えられるクロック信号を受けるクロック端子
と、中央領域内において、複数の端子群からそれぞれ実
質的に等しい距離となる位置に配置され、アドレス信号
をクロック信号に応じてラッチする複数のアドレスラッ
チ回路と、メモリ領域内において中央領域を取り囲む周
囲領域に配置され、複数のアドレスラッチ回路の出力に
応じてデータ授受を行なう複数のメモリブロックとを備
える。

【００３８】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、複数の
端子群は、第１の線に沿って配列される第１の端子群
と、第１の線と平行な第２の線に沿って配列される第２
の端子群とを含み、複数のアドレスラッチ回路は、第１
の線に平行で、かつ、第１の線から所定の距離に位置す
る第３の線上に配置される第１のアドレスラッチ回路
と、第２の線に平行で、かつ、第２の線から所定の距離
に位置する第４の線上に配置される第２のアドレスラッ
チ回路とを含む。

【００３９】請求項１１に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の構成に加えて、第２
のアドレスラッチ回路は、第１、第２の線から等しい距
離にある第５の線に対して、第１のアドレスラッチ回路
と対称な位置に配置され、第２の端子群は、第５の線に
対して、第１の端子群に含まれる複数の第１の端子とそ
れぞれ対称な位置に配置される複数の第２の端子を含
み、複数の第１の端子にそれぞれ接続され、対応する端
子からの入力信号を増幅する複数の第１の入力バッファ
回路と、複数の第１の入力バッファ回路の出力をそれぞ
れ第１のアドレスラッチ回路に伝達する複数の第１の配
線と、複数の第１の入力バッファ回路とそれぞれ第５の
線に対して対称な位置に配置され、複数の第２の端子に
それぞれ接続され、対応する端子からの入力信号を増幅
する複数の第２の入力バッファ回路と、複数の第１の配
線の経路とそれぞれ第５の線に対して対称となる経路に
配置され、複数の第２の入力バッファ回路の出力をそれ
ぞれ第２のアドレスラッチ回路に伝達する複数の第２の
配線とをさらに備える。

【００４０】請求項１２に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の構成において、クロ
ック端子から第１のアドレスラッチ回路にクロック信号
を伝達する経路の第１の経路長は、クロック端子から第
２のアドレスラッチ回路にクロック信号を伝達する経路
の第２の経路長と等しく、第１、第２のアドレスラッチ
回路は、第３、第４の線上において、第１、第２の経路
長の和が最短となるように配置される。

【００４１】請求項１３に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の構成において、第１
のアドレスラッチ回路は、第３の線上において、第１の
端子群から第１のアドレスラッチ回路まで信号伝達をす
る複数の経路の長さの平均が最短となるように配置され
る。

【００４２】請求項１４に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、各複数
のアドレスラッチ回路は、アドレス信号の複数のビット
のうち、対応する端子群が分担するビットをそれぞれ受
ける複数のラッチ回路と、複数のラッチ回路と近接して
配置され、クロック端子を介して与えられた内部クロッ
ク信号を複数のラッチ回路に与えるために増幅するクロ
ックバッファ回路とを含む。

【００４３】請求項１５に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、各端子
群から各端子群に対応するアドレスラッチ回路にアドレ
スビットを伝達する複数の経路上にそれぞれ設けられる
複数の配線をさらに備え、各複数の配線は、対応する端
子からアドレスラッチ回路に至るまでの経路の長さに応
じて定められる、配線幅および隣接配線との配線間隔を
有する。

【００４４】請求項１６に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、各端子
群から各端子群に対応するアドレスラッチ回路にアドレ
スビットを伝達する複数の経路上にそれぞれ設けられる
複数の入力バッファをさらに備え、各入力バッファの駆
動能力は、対応する端子からアドレスラッチ回路に至る
までの経路の長さに応じて定められる。

【００４５】請求項１７に記載の半導体記憶装置は、外
部から与えられるアドレス信号のビットを分担して受け
る複数の端子と、アドレス信号をラッチするアドレスラ
ッチ回路と、アドレスラッチ回路の出力に応じてデータ
授受を行なう複数のメモリブロックと、複数の端子から
アドレスラッチ回路にアドレスビットを伝達する複数の
経路上にそれぞれ設けられる複数の配線とを備え、各複
数の配線は、対応する端子からアドレスラッチ回路に至
るまでの経路の長さに応じて定められる、配線幅および
隣接配線との配線間隔を有する。

【００４６】請求項１８に記載の半導体記憶装置は、請
求項１７に記載の半導体記憶装置の構成に加えて、複数
の端子からアドレスラッチ回路にアドレスビットを伝達
する複数の経路上にそれぞれ設けられる複数の入力バッ
ファをさらに備え、各入力バッファの駆動能力は、対応
する端子からアドレスラッチ回路に至るまでの経路の長
さに応じて定められる。

【００４７】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００４８】［実施の形態１］図１は、本発明の実施の
形態の半導体記憶装置１の概略構成を示すブロック図で
ある。

【００４９】図１を参照して、半導体記憶装置１は、各
々が行列状に配列される複数のメモリセルを有するメモ
リアレイバンクＡ〜Ｄと、外部から与えられるアドレス
信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０〜Ｂ
Ａ１をクロック信号ＺＣＬＫＦに同期して取込み、内部
行アドレス、内部列アドレスおよび内部バンクアドレス
を出力するアドレスバッファ２と、外部からクロック信
号ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて
半導体記憶装置内部で用いられるクロック信号ＺＣＬＫ
Ｆ、ＣＬＫＱを出力するクロックバッファ４と、外部か
ら与えられる制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／
ＷＥおよびマスク信号ＤＱＭＵ／Ｌをクロック信号ＺＣ
ＬＫＦに同期して取込む制御信号入力バッファ６とを含
む。

【００５０】半導体記憶装置１は、さらに、アドレスバ
ッファ２から内部アドレス信号ｉｎｔ．Ａ０〜ｉｎｔ．
Ａ１２および内部バンクアドレス信号ｉｎｔ．ＢＡ０〜
ｉｎｔ．ＢＡ１を受け、かつ、制御信号入力バッファ６
からクロック信号に同期化された制御信号ｉｎｔ．ＲＡ
Ｓ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてクロック信
号ＺＣＬＫＦに同期して各ブロックに制御信号を出力す
るコントロール回路と、コントロール回路で認識された
動作モードを保持するモードレジスタとを含む。図１に
おいては、コントロール回路とモードレジスタとを１つ
のブロック８で示す。

【００５１】コントロール回路は、内部バンクアドレス
信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードするバ
ンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉｎ
ｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマン
ドデコーダとを含んでいる。

【００５２】半導体記憶装置１は、さらに、メモリアレ
イバンクＡ〜Ｄにそれぞれ対応して設けられ、アドレス
バッファ２から与えられた行アドレス信号Ｘをデコード
する行デコーダとこの行デコーダの出力信号に従ってメ
モリアレイバンクＡ〜Ｄの内部のアドレス指定された行
（ワード線）を選択状態へ駆動するためのワードドライ
バとを含む。図１では、行デコーダとワードドライバを
まとめてブロック１０＃０〜１０＃３として示す。

【００５３】半導体記憶装置１は、さらに、アドレスバ
ッファ２から与えられた内部列アドレス信号Ｙをデコー
ドして列選択信号を発生する列デコーダ１２＃０〜１２
＃３と、メモリアレイバンクＡ〜Ｄの選択行に接続され
るメモリセルのデータの検知および増幅を行なうセンス
アンプ１６＃０〜１６＃３とをさらに含む。

【００５４】半導体記憶装置１は、さらに、外部から書
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。

【００５５】プリアンプおよびライトドライバはメモリ
アレイバンクＡ〜Ｄに対応してそれぞれ設けられてい
る。図１では、プリアンプとライトドライバは１つのブ
ロックとしてブロック１８＃０〜１８＃３として示され
る。

【００５６】なお、入力バッファ２２および出力バッフ
ァ２０はクロックバッファ４からクロック信号ＣＬＫＱ
を受けてこれに同期してデータ入出力端子ＤＱ０〜ＤＱ
１５を介して外部とデータを授受する。

【００５７】図２は、実施の形態１の半導体記憶装置の
メモリアレイ等の配置を説明するための配置図である。

【００５８】図２を参照して、半導体記憶装置１００
は、３行３列の領域に分割される。第２行第２列の中央
領域ＣＥＮを取囲むようにメモリアレイ１０１〜１０８
が配置される変則的なメモリアレイの配置がとられてい
る。

【００５９】半導体記憶装置１００は、４つのバンクす
なわちバンクＡ〜Ｄを含む。バンクＡは、メモリアレイ
１０１、１０２を含み、バンクＢは、メモリアレイ１０
３、１０４を含む。バンクＣは、メモリアレイ１０５、
１０６を含み、バンクＤは、メモリアレイ１０７、１０
８を含む。各メモリアレイ１０１〜１０８の容量は６４
Ｍビットであり、各バンクの容量は、１２８Ｍビットで
ある。

【００６０】メモリセルの単位ユニットの形状に起因し
て、複数のメモリセルが行列上に配列される各メモリア
レイは、短辺をＬとすると長辺がほぼ２Ｌのサイズの長
方形の形状を有している。各メモリアレイに対応して、
一方の短辺に沿ってコラムデコーダ帯ＣＰＷが設けられ
る。コラムデコーダ帯ＣＰＷにはコラムデコーダの他に
プリアンプおよびライトドライバが含まれている。ま
た、各メモリアレイに対応して一方の長辺に沿ってロウ
デコーダ帯ＲＤが設けられる。

【００６１】第１行第１列，第１行第２列，第１行第３
列の領域にはそれぞれメモリアレイ１０１，１０８，１
０７が配置されている。第２行第１列、第２行第３列の
領域にはそれぞれメモリアレイ１０２，１０６が配置さ
れている。第３行第１列、第３行第２列、第３行第３列
の領域にはそれぞれメモリアレイ１０３，１０４，１０
５が配置されている。

【００６２】メモリアレイ１０１に対応するコラムデコ
ーダ帯ＣＰＷは、メモリアレイ１０１の第１行第２列の
領域に近い方の短辺に沿って配置される。メモリアレイ
１０１に対応するロウデコーダ帯ＲＤは、メモリアレイ
１０１の第２行第１列の領域に近い方の長辺に沿って配
置される。

【００６３】メモリアレイ１０８に対応するコラムデコ
ーダ帯ＣＰＷは、メモリアレイ１０８の第１行第３列の
領域に近い方の短辺に沿って配置される。メモリアレイ
１０８に対応するロウデコーダ帯ＲＤは、メモリアレイ
１０８の第２行第２列の領域に近い方の長辺に沿って配
置される。

【００６４】メモリアレイ１０７に対応するコラムデコ
ーダ帯ＣＰＷは、メモリアレイ１０７の第１行第２列の
領域に近い方の短辺に沿って配置される。メモリアレイ
１０７に対応するロウデコーダ帯ＲＤは、メモリアレイ
１０７の第２行第３列の領域に近い方の長辺に沿って配
置される。

【００６５】メモリアレイ１０２に対応するコラムデコ
ーダ帯ＣＰＷは、メモリアレイ１０２の第２行第２列の
領域に近い方の短辺に沿って配置される。メモリアレイ
１０２に対応するロウデコーダ帯ＲＤは、メモリアレイ
１０２の第１行第１列の領域に近い方の長辺に沿って配
置される。

【００６６】メモリアレイ１０６に対応するコラムデコ
ーダ帯ＣＰＷは、メモリアレイ１０６の第２行第２列の
領域に近い方の短辺に沿って配置される。メモリアレイ
１０６に対応するロウデコーダ帯ＲＤは、メモリアレイ
１０６の第３行第３列の領域に近い方の長辺に沿って配
置される。

【００６７】メモリアレイ１０３に対応するコラムデコ
ーダ帯ＣＰＷは、メモリアレイ１０３の第３行第２列の
領域に近い方の短辺に沿って配置される。メモリアレイ
１０３に対応するロウデコーダ帯ＲＤは、メモリアレイ
１０３の第２行第１列の領域に近い方の長辺に沿って配
置される。

【００６８】メモリアレイ１０４に対応するコラムデコ
ーダ帯ＣＰＷは、メモリアレイ１０４の第３行第１列の
領域に近い方の短辺に沿って配置される。メモリアレイ
１０４に対応するロウデコーダ帯ＲＤは、メモリアレイ
１０４の第２行第２列の領域に近い方の長辺に沿って配
置される。

【００６９】メモリアレイ１０５に対応するコラムデコ
ーダ帯ＣＰＷは、メモリアレイ１０５の第３行第２列の
領域に近い方の短辺に沿って配置される。メモリアレイ
１０５に対応するロウデコーダ帯ＲＤは、メモリアレイ
１０５の第２行第３列の領域に近い方の長辺に沿って配
置される。

【００７０】中央領域ＣＥＮには、中央領域の長辺に沿
ってパッド列ＰＤ１、ＰＤ２が配置されている。また、
中央領域の短辺に沿って制御信号を発生する回路を配置
する領域ＣＲＯＳＳが設けられている。

【００７１】図３は、図２におけるパッド列ＰＤ１，Ｐ
Ｄ２の配置をより詳細に示した図である。

【００７２】図３を参照して、アドレスパッド群１２０
は、パッド列ＰＤ１の一部であるパッド列１２０．１と
パッド列ＰＤ２の一部であるパッド列１２０．２とを含
む。パッド列１２０．１は、パッド列ＰＤ１の端部から
順にアドレスビットＡ３，Ａ２，Ａ１，Ａ０，Ａ１０，
ＢＡ１，ＢＡ０をそれぞれ受けるパッドを含んでいる。
パッド列１２０．２は、パッド列ＰＤ２の端部から順に
アドレスビットＡ４，Ａ５，Ａ６，Ａ７，Ａ８，Ａ９，
Ａ１１，Ａ１２をそれぞれ受けるパッドを含んでいる。

【００７３】制御信号パッド群１２２は、パッド列ＰＤ
１の一部分であるパッド列１２２．１と、パッド列ＰＤ
２の一部分であるパッド列１２２．２とを含む。なお、
パッド列１２２．２にはクロック信号ＣＬＫを受けるパ
ッドが含まれている。

【００７４】ＤＱパッド群１２４は、パッド列ＰＤ１の
一部分であるパッド列１２４．１と、パッド列ＰＤ２の
一部分であるパッド列１２４．２とを含む。

【００７５】図４は、実施の形態１におけるアドレスラ
ッチ回路１３８の配置例１３０を説明するための図であ
る。

【００７６】図４を参照して、配置例１３０では、クロ
ック信号ＣＬＫを受けるパッドはチップのほぼ中央に配
置される。これは、標準化されたピン配置に従う限り、
クロック信号ＣＬＫを受けるパッドはチップ中央に近く
配置されるからである。各アドレスパッドの近傍に入力
初段１３２、１３４が設けられている。入力初段１３
２、１３４は、入力レベルをコンパレータなどで適正化
し内部に伝達する入力バッファを含む。

【００７７】アドレスラッチ回路１３８は、第１のパッ
ド列と第２のパッド列にともに平行で、かつ、第１、第
２のパッド列から等距離にある線Ｘ１上に配置される。

【００７８】理想的には、アドレスラッチ回路１３８の
中心が線Ｘ１上に位置することが望ましいが、少なくと
もアドレスラッチ回路１３８の配置領域の一部分を線Ｘ
１が横切るように配置されていれば、アドレスの伝達経
路の長さの平均化に効果がある。

【００７９】これにより入力初段１３２からアドレスラ
ッチ回路１３８への信号ＩＮＴＡを伝達する配線の長さ
と入力初段１３４からアドレスラッチ回路へ信号を伝達
する配線の長さのばらつきが少なくなる。また、線Ｘ１
上において、クロック信号を受けるパッドおよびパッド
近傍に配置される入力初段１３６に最も近くなるように
アドレスラッチ回路１３８が配置されている。したがっ
て、アドレスラッチ回路１３８の中に集中的に配置され
るアドレスラッチに対するクロック信号ＺＣＬＫＦの伝
搬時間が短くなる。

【００８０】図５は、図４に示したアドレスラッチ回路
１３８の構成を示したブロック図である。

【００８１】図５を参照して、アドレスラッチ回路１３
８は、各アドレス信号のビットに対応するアドレスラッ
チ１３８．０〜１３８．１４を含む。より具体的には、
アドレスラッチ１３８．０〜１３８．１２は、アドレス
信号ＩＮＴＡ＿Ａ０〜ＩＮＴＡ＿Ａ１２をそれぞれ受け
て、信号ＡＤＤ＜０＞〜ＡＤＤ＜１２＞を出力する。ア
ドレスラッチ１３８．１３〜１３８．１４は、アドレス
信号ＩＮＴＡ＿ＢＡ０，ＩＮＴＡ＿ＢＡ１をそれぞれ受
けて、信号ＢＡＤＤ＜０＞，ＢＡＤＤ＜１＞を出力す
る。

【００８２】アドレスラッチ回路１３８は、さらに、内
部クロック信号ＺＣＬＫＦを受け、各アドレスラッチに
対して内部アドレス信号ＩＮＴＡを取込むための基準と
なるクロック信号ＣＬＫＡを発生するインバータ１３９
を含む。インバータ１３９は、アドレスラッチのクロッ
ク入力ノードが複数接続された負荷容量の大きい内部ノ
ードを駆動する。

【００８３】図６は、図５におけるアドレスラッチ１３
８．０の構成を示した回路図である。

【００８４】図６を参照して、アドレスラッチ１３８．
０は、クロック信号ＣＬＫＡを受けて反転するインバー
タ２５２と、信号ＩＮＴＡ＿Ａ０を受けて反転するイン
バータ２５４と、電源電位と接地電位との間に直列に接
続されるＰチャネルＭＯＳトランジスタ２５６，２５
８，ＮチャネルＭＯＳトランジスタ２６０，２６２とを
含む。ＰチャネルＭＯＳトランジスタ２５６，２５８の
ゲートは、それぞれインバータ２５４の出力、クロック
信号ＣＬＫＡを受ける。ＮチャネルＭＯＳトランジスタ
２６０，２６２は、それぞれゲートにインバータ２５
２，２５４の出力を受ける。

【００８５】アドレスラッチ１３８．０は、さらに、Ｎ
チャネルＭＯＳトランジスタ２６０のドレインに入力が
接続されるインバータ２６４，２６８と、インバータ２
６８の出力を受けてインバータ２６８の入力に帰還させ
るクロックドインバータ２７０と、インバータ２６４の
出力を受けて信号ＡＤＤを出力するインバータ２６６と
を含む。クロックドインバータ２７０は、クロック信号
ＣＬＫＡの活性化に応じて活性化される。

【００８６】図７は、アドレスラッチ回路の第２の配置
例１４０を説明するための図である。

【００８７】図７を参照して、配置例１４０では、アド
レスラッチ回路１４８は、パッド列１２０．１，１２
０．２から等距離にある線Ｘ１上に配置される点は図４
と同様であるが、さらに、アドレスパッド群に含まれる
パッド列１２０．２の中点を通り線Ｘ１に直交する線Ｘ
２上にも配置される点が、図４の場合と異なる。

【００８８】線Ｘ２上にアドレスラッチ回路１４８を配
置すれば、パッド群１２０．２からアドレスラッチ回路
１４８に至る複数の入力信号の経路が平均化される。な
お、パッド群１２０．２からアドレスラッチ回路１４８
に至る複数の入力信号の経路も、パッド群１２０．２か
らの経路に準じて平均化を図ることができる。

【００８９】アドレスごとの信号ＩＮＴＡを伝達する配
線長の差が小さくできるので、セットアップ時間やホー
ルド時間のばらつきを図４に示した配置例１３０よりも
さらにに低減することができる。また、クロック信号Ｚ
ＣＬＫＦを伝達する配線長と信号ＩＮＴＡを伝達する配
線の平均長との差が小さいので、セットアップ時間やホ
ールド時間を調整するための遅延素子の数を減らすこと
ができる。

【００９０】図４に示した配置例１３０、図７に示した
配置例１４０のいずれの場合であっても、クロック信号
ＺＣＬＫＦの波形はなまる。配線寄生容量や信号ＺＣＬ
ＫＦを受けるゲート容量が大きいので、信号ＺＣＬＫＦ
で駆動する負荷が大きいからである。したがって、ラッ
チ特性の悪化を防止するため、図５に示したように複数
のアドレスラッチの近傍でクロック信号ＺＣＬＫＦをイ
ンバータ等でバッファすることによりアドレスラッチに
入るクロック信号の波形のなまりを抑える。

【００９１】以上説明したように、各パッド列から等距
離になるようにアドレスラッチ回路を配置することで、
パッド列が異なることによるセットアップ時間やホール
ド時間のばらつきを低減することができる。さらに、必
要に応じてアドレスラッチ回路の位置をアドレスパッド
が設けられている領域とクロックパッドが設けられてい
る領域の近傍へ変化させることによりセットアップ時間
やホールド時間のさらなる低減が可能となる。

【００９２】［実施の形態２］実施の形態１では、パッ
ド列間のセンスアンプ時間やホールド時間のばらつきの
発生を抑えるため、両パッド列から等距離な位置に集中
的にアドレスラッチを配置した。ただしアドレスラッチ
の全体を一箇所に集中配置する必要はない。

【００９３】図８は、実施の形態２のアドレスラッチ回
路の配置例１５０を示す図である。図８を参照して、配
置例１５０では、アドレスラッチ回路はアドレスパッド
列１２０．１に対応するアドレスラッチ回路１５２とア
ドレスパッド列１２０．２に対応するアドレスラッチ回
路１５４とに分割配置されている。

【００９４】この配置では、アドレスビットＡ３がパッ
ドから入力初段１３２を経由してアドレスラッチ回路１
５２に伝達される経路は、アドレスビットＡ４がパッド
から入力初段１３４を介してアドレスラッチ回路１５４
に入力される経路と経路長が等しくかつ両パッド列の中
間に両パッド列に平行に引いた線Ｘ１に対してミラー対
称になっている。

【００９５】同様にアドレスビットＡ２，Ａ１，Ａ０，
Ａ１０，ＢＡ１，ＢＡ０がそれぞれ伝達される経路は、
アドレスビットＡ５，Ａ６，Ａ７，Ａ８，Ａ９，Ａ１１
が伝達される経路と線Ｘ１に対してミラー対称になって
いる。また、クロック信号ＣＬＫがアドレスラッチ回路
１５２，１５４にそれぞれ伝達される経路は経路長が等
しくなるように考慮されている。すなわち、クロック信
号ＣＬＫはパッドおよび入力初段１３６を介してまずア
ドレスラッチ回路１５２とアドレスラッチ回路１５４か
ら等距離にある線Ｘ１上の点まで伝達され、そこからア
ドレスラッチ回路１５２に対する分岐とアドレスラッチ
回路１５４に対する分岐とが設けられる。

【００９６】なお、アドレスラッチ回路１５２、１５４
は、それぞれ図５に示した構成と同様な構成を有してお
り説明は繰返さない。但し、アドレスビットは、半分ず
つになっており、対応するラッチ回路も半分になってい
る。クロックをラッチ回路近傍で増幅するインバータ
は、アドレスラッチ回路１５２、１５４の各々に含まれ
ている。

【００９７】図９は、実施の形態２における第２の配置
例１６０を説明するための図である。

【００９８】図９を参照して、配置例１６０では、アド
レスラッチ回路１６２はアドレスパッド列１２０．１よ
りに設けられ、アドレスラッチ回路１６４はアドレスパ
ッド列１２０．２よりに設けられる。アドレスラッチ回
路１６２とアドレスラッチ回路１６４とは、線Ｘ１に対
して対称となる位置に配置されている。

【００９９】また、アドレスラッチ回路１６２とアドレ
スラッチ回路１６４は、共にアドレスパッド群に含まれ
るパッド列１２０．２の中点を通り線Ｘ１に直交する線
Ｘ２上に配置される。

【０１００】アドレスラッチ回路１６４に各パッドから
アドレス信号が伝達される経路について説明する。アド
レスビットＡ４が入力初段１３４を介してアドレスラッ
チ回路１６４に到達する経路はアドレスビットＡ１２が
パッドおよび入力初段１３４を介してアドレスラッチ回
路１６４に到達する経路と経路長が等しくなるように考
慮されている。同様にアドレスビットＡ５が伝達される
経路はアドレスビットＡ１１が伝達される経路と経路長
が等しくなるように考慮されている。アドレスビットＡ
６、Ａ７についても、同様にアドレスビットＡ９、Ａ８
の伝達経路と経路長がそれぞれ等しくなるように考慮さ
れている。

【０１０１】線Ｘ２上にアドレスラッチ回路１６４を配
置すれば、パッド群１２０．２からアドレスラッチ回路
１６４に至る複数の入力信号の経路が平均化される。な
お、パッド群１２０．２からアドレスラッチ回路１６２
に至る複数の入力信号の経路も、パッド群１２０．２か
らアドレスラッチ回路１６４に至る経路に準じて平均化
を図ることができる。

【０１０２】また、クロック信号ＣＬＫが入力初段１３
６を経由して伝達される経路はアドレスラッチ回路１６
２、１６４から等距離にある線Ｘ１上の所定の点まで伝
達された後に、そこからアドレスラッチ回路１６２、１
６４に対する分岐がそれぞれ設けられる。

【０１０３】なお、アドレスラッチ回路１６２、１６４
は、それぞれ図５に示した構成と同様な構成を有してお
り説明は繰返さない。但し、アドレスビットは、半分ず
つになっており、対応するラッチ回路も半分になってい
る。クロックをラッチ回路近傍で増幅するインバータ
は、アドレスラッチ回路１６２、１６４の各々に含まれ
ている。

【０１０４】図８、図９の関係は図４と図７との関係に
対応している。図８よりも図９に示した配置例の方が信
号ＩＮＴＡが伝達される経路長が短くできるので、アド
レスパッド間のセットアップ時間やホールド時間のばら
つきが一層低減される。

【０１０５】実施の形態２のアドレスラッチ配置の利点
は、信号ＩＮＴＡが伝達される経路が短いために、信号
ＩＮＴＡにノイズが乗りにくいことと信号ＩＮＴＡをバ
ッファするため各アドレスパッドに配置されるバッファ
サイズを小さくできることである。

【０１０６】以上説明したように、各パッド列ごとにラ
ッチを集中配置したアドレスラッチ回路を設け、かつ、
各パッド列と対応するアドレスラッチ回路との関係が、
各パッド列で同様となるように配置することで、パッド
列相互間のセットアップ時間やホールド時間のばらつき
を低減できる。さらに、必要に応じてアドレスラッチ位
置をアドレスパッド列の近傍からクロックパッドの近傍
まで変化させることによりセットアップ時間やホールド
時間のばらつきをさらに低減させることが可能となる。

【０１０７】［実施の形態３］実施の形態１においてセ
ットアップ時間やホールド時間のばらつきに関して図７
で示した配置例１４０の方が図４で説明した配置例１３
０よりも有利に見える理由は、アドレスビット間の信号
ＩＮＴＡが伝達される経路長の差が図７の配置例１４０
の方が小さいためであった。

【０１０８】これは、信号ＩＮＴＡを伝達する各配線の
単位長当たりの寄生抵抗Ｒｐおよび寄生容量Ｃｐがすべ
て同一の場合にいえることである。つまり、同じ配線幅
かつ同じピッチかつ同じ材料でこれらの配線が形成され
ている場合である。実施の形態２における図９の配置例
１６０に対しても同様のことがいえる。

【０１０９】そこで、アドレスラッチから遠いアドレス
パッドからの信号ＩＮＴＡを伝達する配線の寄生抵抗や
寄生容量が小さくなるようなレイアウトをすることが考
えられる。

【０１１０】図１０は、寄生容量や寄生抵抗を小さくす
るようなレイアウトを説明するための図である。

【０１１１】図１０を参照して、アドレスラッチ回路１
８０に対して、近いパッド１７４と遠いパッド１７２と
がある場合を考える。パッド１７２に入力されたアドレ
ス信号は、パッド１７２近くに配置されるバッファ回路
１７３に入力される。バッファ回路１７３の出力は、配
線１７６によってアドレスラッチ回路１８０に伝達され
る。

【０１１２】同様に、パッド１７４に入力されたアドレ
ス信号は、パッド１７４近くに配置されるバッファ回路
１７５に入力される。バッファ回路１７５の出力は、配
線１７８によってアドレスラッチ回路１８０に伝達され
る。

【０１１３】配線１７６、１７８を工夫することで信号
の遅延量を調整することができる。また、配線経路の長
さに応じてバッファ回路１７３の駆動能力をバッファ１
７５よりも大きくすれば、いっそう遅延量の調整に効果
がある。

【０１１４】図１１は、図１０における配線１７８の断
面を説明するための図である。図１２は、図１０におけ
る配線１７６の断面を説明するための図である。

【０１１５】図１１、図１２を参照して、配線１７８の
配線幅Ｌ１よりも配線１７６の配線幅Ｌ２は大きく設定
されている。また、配線１７８と隣接する配線１９４，
１９６との間の間隔Ｓ１は配線１７６と隣接配線２０
４，２０６との間隔Ｓ２の方が大きく設定される。

【０１１６】すなわち、図１０において配線長が長いほ
ど配線幅を太くして寄生抵抗Ｒｐを下げる。配線幅が太
くなると、寄生容量のうち配線の上面と配線の下面に起
因する成分Ｃｐｓが増加するが、寄生容量Ｃｐの側面成
分Ｃｐｍが存在するので、結局積Ｒｐ×Ｃｐは小さくな
る。したがって伝搬遅延が低減される。

【０１１７】プロセスの微細化により設計ルールが細か
くなるほど配線幅に対する配線厚の比が大きくなるで、
寄生容量は側面成分が支配的になるので配線幅を太くす
ることによる遅延低減効果は大きいといえる。さらに、
複数の配線層を意図的に組合せて信号ＩＮＴＡを伝達す
る配線を形成し、その長さに応じて各配線層の利用比率
を変化させることで寄生抵抗Ｒｐを変えることも考えら
れる。また、寄生容量Ｃｐを低減させる方法として、信
号ＩＮＴＡを伝達する配線長が長いほど隣接配線との配
線間隔を広げることで側面成分Ｃｐｍを低減させること
や、意図的に上下面に他配線を通さないことで上下面成
分Ｃｐｓを低減させることなどが考えられる。

【０１１８】以上を実施の形態１、実施の形態２で示し
たアドレスラッチ回路の配置と組合せることで、図４の
ようにアドレスビットによってアドレスラッチまでの経
路長が異なる場合でもセットアップ時間やホールド時間
のばらつきを抑制することが可能となる。もちろん、図
７、図８、図９に示した配置例の場合であっても適用が
可能である。

【０１１９】また、従来に示したようなパッドが一列に
配列される場合であっても図１０〜１２で説明した発明
を適用することができる。具体的には、図１４におい
て、アドレスビットＡ４が入力されるパッド５１０のよ
うに、遠い位置にあるパッドから信号をアドレスラッチ
回路５３８に伝達する配線を図１０の配線１７６のよう
に配線幅および配線間隔を大きくしておく。一方、アド
レスビットＡ１２が入力されるパッド５１０のように、
近い位置にあるパッドから信号をアドレスラッチ回路５
３８に伝達する配線を図１０の配線１７８のように配線
幅および配線間隔を小さくしておく。これにより、セッ
トアップ時間やホールド時間のばらつきを抑制すること
が可能となる。

【０１２０】さらに、アドレスパッドごとに信号ＩＮＴ
Ａを駆動するバッファのドライブ能力を変えることも併
用して実施の形態１、実施の形態２で示したアドレスラ
ッチ回路の配置と組合せればより効果的である。たとえ
ば、図４や図８の場合であれば、アドレスビットＡ４か
らアドレスラッチ回路１３８、１５４までの経路は最も
長いので、入力初段１３４に含まれるバッファサイズを
最も大きくし、アドレスビットＡ５、Ａ６、Ａ７、Ａ
８、Ａ９、Ａ１１の順にバッファサイズを少しずつ小さ
くしていき、アドレスビットＡ１２については、バッフ
ァサイズを最も小さくする。これにより、入力波形のな
まりによって生ずる遅延の平均化を図る上でより有利と
なる。

【０１２１】以上説明したように、アドレスパッドから
アドレスラッチまでの距離がアドレスビットごとに異な
る場合であっても、伝達経路の配線レイアウトをアドレ
スごとに最適化することで、アドレス間のセットアップ
時間やホールド時間のばらつきを低減することができ
る。

【０１２２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１２３】

【発明の効果】請求項１に記載の半導体記憶装置は、ア
ドレスが入力される端子とアドレスラッチ回路との経路
長の平均化を図ることができ、セットアップ時間やホー
ルド時間のばらつきを少なくすることができる。

【０１２４】請求項２〜５に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、アドレス入力端子が２列である場合に、セットアッ
プ時間やホールド時間のばらつきを少なくすることがで
きる。

【０１２５】請求項６に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、ア
ドレスラッチ回路でのクロック波形が成形されるので、
アドレス信号を良好にラッチすることができる。

【０１２６】請求項７、８に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、端子からアドレスラッチ回路までの経路長に応じ
て、さらにセットアップ時間やホールド時間のばらつき
を小さくすることができる。

【０１２７】請求項９に記載の半導体記憶装置は、アド
レスが入力される端子とアドレスラッチ回路との経路長
の平均化を図ることができ、セットアップ時間やホール
ド時間のばらつきを少なくすることができる。

【０１２８】請求項１０〜１３に記載の半導体記憶装置
は、請求項９に記載の半導体記憶装置の奏する効果に加
えて、アドレス入力端子が２列である場合に、セットア
ップ時間やホールド時間のばらつきを少なくすることが
できる。

【０１２９】請求項１４に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の奏する効果に加えて、
アドレスラッチ回路でのクロック波形が成形されるの
で、アドレス信号を良好にラッチすることができる。

【０１３０】請求項１５、１６に記載の半導体記憶装置
は、請求項９に記載の半導体記憶装置の奏する効果に加
えて、端子からアドレスラッチ回路までの経路長に応じ
て、さらにセットアップ時間やホールド時間のばらつき
を小さくすることができる。

【０１３１】請求項１７、１８に記載の半導体記憶装置
は、端子からアドレスラッチ回路までの経路長に応じ
て、さらにセットアップ時間やホールド時間のばらつき
を小さくすることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態の半導体記憶装置１の概
略構成を示すブロック図である。

【図２】 実施の形態１の半導体記憶装置のメモリアレ
イ等の配置を説明するための配置図である。

【図３】 図２におけるパッド列ＰＤ１，ＰＤ２の配置
をより詳細に示した図である。

【図４】 実施の形態１におけるアドレスラッチ回路１
３８の配置例１３０を説明するための図である。

【図５】 図４に示したアドレスラッチ回路１３８の構
成を示したブロック図である。

【図６】 図５におけるアドレスラッチ１３８．０の構
成を示した回路図である。

【図７】 アドレスラッチ回路の第２の配置例１４０を
説明するための図である。

【図８】 実施の形態２のアドレスラッチ回路の配置例
１５０を示す図である。

【図９】 実施の形態２における第２の配置例１６０を
説明するための図である。

【図１０】 寄生容量や寄生抵抗を小さくするようなレ
イアウトを説明するための図である。

【図１１】 図１０における配線１７８の断面を説明す
るための図である。

【図１２】 図１０における配線１７６の断面を説明す
るための図である。

【図１３】 従来のＳＤＲＡＭに入力される外部クロッ
クｅｘｔ．ＣＬＫと外部アドレスｅｘｔ．Ａｄｄとの関
係を示すタイミング図である。

【図１４】 従来の一般的なＳＤＲＡＭのパッド配置お
よびメモリアレイの配置を説明するための配置図であ
る。

【図１５】 図１４におけるアドレスラッチ回路５３８
の構成を示した図である。

【図１６】 図１５におけるアドレスラッチ５３８．０
の構成を示した回路図である。

【符号の説明】

１，１００ 半導体記憶装置、２ アドレスバッファ、
４ クロックバッファ、６ 制御信号入力バッファ、
８，１０，１８ ブロック、１２ 列デコーダ、１６
センスアンプ、２０ 出力バッファ、２２ 入力バッフ
ァ、１０１〜１０８ メモリアレイ、１２０ アドレス
パッド群、１２０．１，１２０．２，１２２．１，１２
２．２ パッド列、１２２ 制御信号パッド群、１３
０，１４０，１５０，１６０ 配置例、１３２，１３
４，１３６ 入力初段、１３８，１４８，１５２，１５
４，１６２，１６４，１８０ アドレスラッチ回路、１
３９，２５２，２５４，２６０，２６４，２６６，２６
８ インバータ、２７０ クロックドインバータ、１７
２，１７４ パッド、１７６，１７８，１７９，１９
４，１９６ 配線、２５６，２５８，２６０，２６２
トランジスタ、２０４，２０６ 隣接配線、Ａ〜Ｄ メ
モリアレイバンク、ＣＥＮ 中央領域、ＣＰＷ コラム
デコーダ帯、ＰＤ１，ＰＤ２ パッド列、ＲＤ ロウデ
コーダ帯。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面のメモリ領域に形成
   される半導体記憶装置であって、 前記メモリ領域内の中央領域に各々が集合して配置さ
   れ、外部から与えられるアドレス信号のビットを分担し
   て受ける複数の端子群と、 前記中央領域に配置され、外部から与えられるクロック
   信号を受けるクロック端子と、 前記中央領域内において、前記複数の端子群から実質的
   に等しい距離となる位置に配置され、前記アドレス信号
   を前記クロック信号に応じてラッチするアドレスラッチ
   回路と、 前記メモリ領域内において前記中央領域を取り囲む周囲
   領域に配置され、前記アドレスラッチ回路の出力に応じ
   てデータ授受を行なう複数のメモリブロックとを備え
   る、半導体記憶装置。
2. 【請求項２】 前記複数の端子群は、 第１の線に沿って配列される第１の端子群と、 前記第１の線と平行な第２の線に沿って配列される第２
   の端子群とを含み、 前記アドレスラッチ回路は、 前記第１、第２の線に平行で、かつ、前記第１、第２の
   線から等距離に位置する第３の線上に配置される、請求
   項１に記載の半導体記憶装置。
3. 【請求項３】 前記第２の端子群は、 前記第１の端子群に含まれる複数の第１の端子とそれぞ
   れ前記第３の線に対して対称な位置に配置される複数の
   第２の端子を含み、 前記複数の第１の端子にそれぞれ接続され、対応する端
   子からの入力信号を増幅する複数の第１の入力バッファ
   回路と、 前記複数の第１の入力バッファ回路の出力をそれぞれ前
   記アドレスラッチ回路に伝達する複数の第１の配線と、 前記複数の第１の入力バッファ回路とそれぞれ前記第３
   の線に対して対称な位置に配置され、前記複数の第２の
   端子にそれぞれ接続され、対応する端子からの入力信号
   を増幅する複数の第２の入力バッファ回路と、 前記複数の第１の配線の経路とそれぞれ前記第３の線に
   対して対称となる経路に配置され、前記複数の第２の入
   力バッファ回路の出力をそれぞれ前記アドレスラッチ回
   路に伝達する複数の第２の配線とをさらに備える、請求
   項２に記載の半導体記憶装置。
4. 【請求項４】 前記アドレスラッチ回路は、 前記第３の線上において、前記クロック端子との距離が
   最短となるように配置される、請求項２に記載の半導体
   記憶装置。
5. 【請求項５】 前記アドレスラッチ回路は、 前記第３の線上において、前記第１の端子群から前記ア
   ドレスラッチ回路まで信号伝達をする複数の経路の長さ
   の平均が最短となるように配置される、請求項２に記載
   の半導体記憶装置。
6. 【請求項６】 前記アドレスラッチ回路は、 前記アドレス信号の複数のビットをそれぞれ受ける複数
   のラッチ回路と、 前記複数のラッチ回路と近接して配置され、前記クロッ
   ク端子を介して与えられた内部クロック信号を前記複数
   のラッチ回路に与えるために増幅するクロックバッファ
   回路とを含む、請求項１に記載の半導体記憶装置。
7. 【請求項７】 前記端子群から前記アドレスラッチ回路
   にアドレスビットを伝達する複数の経路上にそれぞれ設
   けられる複数の配線をさらに備え、 各前記複数の配線は、対応する端子から前記アドレスラ
   ッチ回路に至るまでの経路の長さに応じて定められる、
   配線幅および隣接配線との配線間隔を有する、請求項１
   に記載の半導体記憶装置。
8. 【請求項８】 前記端子群から前記アドレスラッチ回路
   にアドレスビットを伝達する複数の経路上にそれぞれ設
   けられる複数の入力バッファをさらに備え、 各前記入力バッファの駆動能力は、対応する端子から前
   記アドレスラッチ回路に至るまでの経路の長さに応じて
   定められる、請求項１に記載の半導体記憶装置。
9. 【請求項９】 半導体基板の主表面のメモリ領域に形成
   される半導体記憶装置であって、 前記メモリ領域内の中央領域に各々が集合して配置さ
   れ、外部から与えられるアドレス信号のビットを分担し
   て受ける複数の端子群と、 前記中央領域に配置され、外部から与えられるクロック
   信号を受けるクロック端子と、 前記中央領域内において、前記複数の端子群からそれぞ
   れ実質的に等しい距離となる位置に配置され、前記アド
   レス信号を前記クロック信号に応じてラッチする複数の
   アドレスラッチ回路と、 前記メモリ領域内において前記中央領域を取り囲む周囲
   領域に配置され、前記複数のアドレスラッチ回路の出力
   に応じてデータ授受を行なう複数のメモリブロックとを
   備える、半導体記憶装置。
10. 【請求項１０】 前記複数の端子群は、 第１の線に沿って配列される第１の端子群と、 前記第１の線と平行な第２の線に沿って配列される第２
    の端子群とを含み、 前記複数のアドレスラッチ回路は、 前記第１の線に平行で、かつ、前記第１の線から所定の
    距離に位置する第３の線上に配置される第１のアドレス
    ラッチ回路と、 前記第２の線に平行で、かつ、前記第２の線から前記所
    定の距離に位置する第４の線上に配置される第２のアド
    レスラッチ回路とを含む、請求項９に記載の半導体記憶
    装置。
11. 【請求項１１】 前記第２のアドレスラッチ回路は、前
    記第１、第２の線から等しい距離にある第５の線に対し
    て、前記第１のアドレスラッチ回路と対称な位置に配置
    され、 前記第２の端子群は、 前記第５の線に対して、前記第１の端子群に含まれる複
    数の第１の端子とそれぞれ対称な位置に配置される複数
    の第２の端子を含み、 前記複数の第１の端子にそれぞれ接続され、対応する端
    子からの入力信号を増幅する複数の第１の入力バッファ
    回路と、 前記複数の第１の入力バッファ回路の出力をそれぞれ前
    記第１のアドレスラッチ回路に伝達する複数の第１の配
    線と、 前記複数の第１の入力バッファ回路とそれぞれ前記第５
    の線に対して対称な位置に配置され、前記複数の第２の
    端子にそれぞれ接続され、対応する端子からの入力信号
    を増幅する複数の第２の入力バッファ回路と、 前記複数の第１の配線の経路とそれぞれ前記第５の線に
    対して対称となる経路に配置され、前記複数の第２の入
    力バッファ回路の出力をそれぞれ前記第２のアドレスラ
    ッチ回路に伝達する複数の第２の配線とをさらに備え
    る、請求項１０に記載の半導体記憶装置。
12. 【請求項１２】 前記クロック端子から前記第１のアド
    レスラッチ回路にクロック信号を伝達する経路の第１の
    経路長は、前記クロック端子から前記第２のアドレスラ
    ッチ回路に前記クロック信号を伝達する経路の第２の経
    路長と等しく、 前記第１、第２のアドレスラッチ回路は、 前記第３、第４の線上において、前記第１、第２の経路
    長の和が最短となるように配置される、請求項１０に記
    載の半導体記憶装置。
13. 【請求項１３】 前記第１のアドレスラッチ回路は、 前記第３の線上において、前記第１の端子群から前記第
    １のアドレスラッチ回路まで信号伝達をする複数の経路
    の長さの平均が最短となるように配置される、請求項１
    ０に記載の半導体記憶装置。
14. 【請求項１４】 各前記複数のアドレスラッチ回路は、 前記アドレス信号の複数のビットのうち、対応する前記
    端子群が分担するビットをそれぞれ受ける複数のラッチ
    回路と、 前記複数のラッチ回路と近接して配置され、前記クロッ
    ク端子を介して与えられた内部クロック信号を前記複数
    のラッチ回路に与えるために増幅するクロックバッファ
    回路とを含む、請求項９に記載の半導体記憶装置。
15. 【請求項１５】 各前記端子群から各前記端子群に対応
    する前記アドレスラッチ回路にアドレスビットを伝達す
    る複数の経路上にそれぞれ設けられる複数の配線をさら
    に備え、 各前記複数の配線は、対応する端子から前記アドレスラ
    ッチ回路に至るまでの経路の長さに応じて定められる、
    配線幅および隣接配線との配線間隔を有する、請求項９
    に記載の半導体記憶装置。
16. 【請求項１６】 各前記端子群から各前記端子群に対応
    する前記アドレスラッチ回路にアドレスビットを伝達す
    る複数の経路上にそれぞれ設けられる複数の入力バッフ
    ァをさらに備え、 各前記入力バッファの駆動能力は、対応する端子から前
    記アドレスラッチ回路に至るまでの経路の長さに応じて
    定められる、請求項９に記載の半導体記憶装置。
17. 【請求項１７】 外部から与えられるアドレス信号のビ
    ットを分担して受ける複数の端子と、 前記アドレス信号をラッチするアドレスラッチ回路と、 前記アドレスラッチ回路の出力に応じてデータ授受を行
    なう複数のメモリブロックと、 前記複数の端子から前記アドレスラッチ回路にアドレス
    ビットを伝達する複数の経路上にそれぞれ設けられる複
    数の配線とを備え、 各前記複数の配線は、対応する端子から前記アドレスラ
    ッチ回路に至るまでの経路の長さに応じて定められる、
    配線幅および隣接配線との配線間隔を有する、半導体記
    憶装置。
18. 【請求項１８】 前記複数の端子から前記アドレスラッ
    チ回路にアドレスビットを伝達する複数の経路上にそれ
    ぞれ設けられる複数の入力バッファをさらに備え、 各前記入力バッファの駆動能力は、対応する端子から前
    記アドレスラッチ回路に至るまでの経路の長さに応じて
    定められる、請求項１７に記載の半導体記憶装置。