JP5039277B2 - 入出力回路 - Google Patents

Description

本発明は、半導体メモリ素子内のデータ入出力回路、特に別の電源供給装置を備えたデータ入出力回路に関する。

一般に、半導体メモリ素子は外部素子とデータ及び命令語等をやり取りするための入力ピンと受け取ったデータを格納するための複数のメモリセルとを有する。この場合、半導体メモリ素子内で前記入力ピンの周辺を周辺領域 (peripheral area)と称し、前記メモリセルを含む領域をコア領域と称する。前記周辺領域とコア領域との間のデータ送信のために、半導体メモリ素子はグローバル入出力ラインを備えている。

最近、半導体メモリ素子の格納容量が増加し、半導体動作速度が増加するに伴なって、グローバル入出力ラインの数及びそれぞれのグローバル入出力ラインを介するデータの送信量も増加する。また、半導体メモリチップの構造上、前記周辺領域とコア領域とは、素子内でかなり隔離されており、これによって、グローバル入出力ラインの長さによってグローバル入出力ラインが有する抵抗もまた大きくなる。したがって、前記グローバル入出力ラインを駆動するためには相当量の駆動電源が必要となる。

図１は、従来の技術の半導体メモリ素子の読み出し経路を示すブロック図であり、 図２は、従来の技術の半導体メモリ素子の書き込み経路を示すブロック図である。

まず、図１を説明すると、半導体メモリ素子は、外部から印加される電源電圧ＶＤＤをコア電圧発生器１２、内部電圧発生器１４及びインターフェス電圧発生器１６に供給する。前記電源電圧ＶＤＤを印加されたコア電圧発生器１２は、半導体メモリ素子内の複数のセルを含んでいるＢＡＮＫ１０で用いられるコア電圧ＶＣＯＲＥを生成する。また、内部電圧発生器１４は、外部電源電圧ＶＤＤを印加されて所定レベルの内部電圧ＶＩＮＴを生成し、これをグローバル入出力ラインＧＩＯの駆動電圧として用いている。次いで、インターフェス電圧発生器１６は、半導体メモリ素子内の出力バッファブロック２８で用いられるインターフェス電圧ＶＤＤＱを生成する。ここで、インターフェス電圧ＶＤＤＱと電源電圧ＶＤＤの電圧レベルとは同一である。したがって、インターフェス電圧発生器１６を用いず、電源電圧ＶＤＤを出力バッファブロック２８に印加することもできる。

前記内部電圧ＶＩＮＴは、周辺領域の回路モジュール等の駆動電源として用いられている。図１に示されているように、前記回路モジュールにはセルから出力されるデータを増幅するためのＩ/Ｏセンスアンプブロック２２、複数の増幅されたデータをグローバルラインＧＩＯ０〜ＧＩＯ３を介し、順に送信されてラッチに一時的に格納し、また順に出力するための出力データラッチブロック２４、データの電圧レベルを遷移させるための電圧レベルシフトブロック２６、読み出し動作を制御するための出力制御ブロック９２とを備える。ここで、出力データラッチブロック２４は、パイプライン構造を有する複数のラッチから構成されている。

図２を説明すると、半導体メモリ素子は外部からデータを受け取る入力バッファブロック３８、入力バッファブロック３８から受け取ったデータをラッチするための入力データラッチブロック３４、受け取ったデータをＢＡＮＫ１０に送信する書き込みドライブブロック３２、前記入力データラッチブロック３４と書き込みドライブブロック３２を接続するグローバルラインＧＩＯ０、ＧＩＯ１、ＧＩＯ２、ＧＩＯ３及び書き込み動作を制御するための入力制御ブロック９４とを備える。

書き込み動作には、ＢＡＮＫ１０にコア電圧ＶＣＯＲＥを供給するためのコア電圧発生器１２と、外部電源電圧ＶＤＤから所定レベルの内部電圧ＶＩＮＴを生成するための内部電圧発生器１４とが用いられる。入力バッファブロック３８に図１のようなインターフェス電圧生成器１６から生成されたインターフェス電圧ＶＤＤＱを印加することもできるが、ここでは外部から印加された外部電源ＶＤＤを使用する場合を示した。書き込み動作では、読み出し動作と異なり、入力バッファブロック３８と入力データラッチブロック３４との間にレベルシフトが必要ない。高い電圧レベルの電源電圧ＶＤＤから低い電圧レベルの内部電圧ＶＩＮＴに論理レベルハイであるデータが送信される時、電流損失が起こらないためである。

図１及び図２に示されているように、グローバル入出力ラインは読み出し動作及び書き込み動作で共通に用いられている。したがって、読み出し/書き込み動作時、関連ロジック回路モジュールのような内部電源を使用することによって、内部電圧発生器１４がグローバル入出力ラインを正常に駆動させるための内部電力ＶＩＮＴの供給の際に負担となり得る。また、グローバル入出力ラインの駆動によって不安定になった内部電圧ＶＩＮＴを使用する他の回路モジュールが非正常的に作動することがある。

また、周辺領域に各モジュールに電源を供給するための内部電圧発生器は、比較的長いＲＡＳ期間の間活性化されていなければならない。ところが、グローバル入出力ライン駆動による大きな電力消耗は、比較的短いＣＡＳ(column address strobe)期間の間にだけ発生するため、内部電圧発生器を効率的に動作させることが困難であった。

一方、図３は、他の従来の技術の半導体メモリ素子(低電圧用メモリ)の読み出し経路を示すブロック図であり、図４は、他の従来の技術の半導体メモリ素子(低電圧用メモリ)の書き込み経路を示すブロック図である。ここで図１及び図２に説明された構成要素に対しては同一の図面符号を付し、これに対する詳細な説明は省略する。図示された半導体メモリ素子では、周辺領域の回路の大部分に外部電源電圧ＶＤＤを駆動電圧として用いている。

図３を説明すると、周辺領域で電源電圧ＶＤＤを駆動電圧として用いることによって、レベルシフトブロック２６がこれ以上必要がなくなった。周辺領域の駆動電圧である電源電圧ＶＤＤと出力バッファブロック２８の駆動電圧であるインターフェス電圧ＶＤＤＱのレベルが同一であるためである。

図４に示されているように、書き込み経路でも周辺領域内の入力データラッチブロック３４及び書き込みドライブブロック３２に印加される駆動電圧は、内部電圧ＶＩＮＴではない電源電圧ＶＤＤであることが分かる。

しかし、図３及び図４は、従来の技術のように外部電源電圧ＶＤＤを直接グローバル入出力ライン用の駆動電圧として用いると、過度な負荷によってグローバル入出力ライン上に電力が安定的に供給されない可能性がある。すなわち、電源電圧が不安定になる。また、不安定な電圧レベルによって周辺領域内部の他の回路モジュールが影響され、反対に外部の他の素子に供給される電源電圧もまた影響され、入出力データに影響を与えるという問題が発生する。

前記のような問題点は、ただメモリ素子だけではなく一定の大きさにパッケージングされる入出力端子を有する全ての半導体素子の共通した問題となる。

本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、効率的に使用することができる入出力ライン駆動回路を提供することにある。

また、本発明の他の目的は、内部の他の回路モジュールの動作に影響を与えない半導体素子内の入出力ライン駆動回路を提供することにある。

また、本発明の他の目的は、外部の他の素子のノイズから影響されない半導体素子内の入出力ライン駆動回路を提供することにある。

上記目的を達成するため、本発明は、メモリセルを含むコア領域と入出力ピンの周辺領域との間のデータ移動経路を形成する入出力ライン回路と、前記コア領域にコア電圧を駆動電圧として付与するためのコア電圧発生器と、前記周辺領域に内部電圧を駆動電圧として付与するための内部電圧発生器とを備えた半導体メモリ素子において、複数のメモリBANKにそれぞれ１つずつ備えられ、或いは２個のメモリBANK毎に１つずつ備えられて、前記周辺領域内の前記入出力ライン回路にライン電圧を駆動電圧として付与するための複数のライン電圧発生器を基板上に配置して、前記入出力ライン回路に安定した電圧を供給されるようにしたことを特徴とする半導体メモリ素子を提供するものである。

本発明の半導体メモリ素子における入出力ライン回路によれば、ＲＡＳ信号より活性化期間の短いＣＡＳ信号の活性化時にだけ入出力ラインに駆動電源を供給し、消費電力を低減できるという効果が得られる。

また、本発明に係る入出力ライン回路を備えた半導体メモリ素子においては、入出力ライン回路が外部電源から独立することによって、内部の他の回路モジュール等の動作に影響を与えず、また外部の他の素子のノイズから影響されないという効果も得られる。

以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
本実施の形態は本発明の思想を一般の半導体メモリ素子に具現したものであり、本実施の形態が具現される半導体メモリ素子のメモリセルを含むコア領域と入出力ピンの周辺領域との間の入出力ラインは、読出し動作時に前記コア領域から周辺領域へデータを送信する読出し用グローバル入出力ラインと、書込み動作時に前記周辺領域からコア領域へデータを送信する書込み用グローバル入出力ラインとから構成される。

本実施の形態の読出し用の入出力ライン駆動回路は、素子内のコア領域から周辺領域にデータを移動させるための読出し用グローバル入出力ラインと、コア内部の入出力ラインに載せられたデータを感知し、増幅するためのＩＯセンスアンプ部と、前記読み出し用のグローバル入出力ラインに載せられたデータを感知してステップラッチした後、入出力ピンに出力するための読出しラッチング部と、読出しイネーブル信号に応じてイネーブルされ、外部電源電圧を印加され、前記ＩＯセンスアンプ部及び読出しラッチング部に駆動電源を供給する読出しライン電源生成部とを備えることを特徴とする。

本実施の形態の書込み用の入出力ライン駆動回路は、周辺領域から素子内のコア領域にデータを移動させるための書込み用グローバル入出力ラインと、入出力ピンから受け取ったデータを判定しラッチして、前記書込み用グローバル入出力ラインに出力するための書き込みラッチブロックと、前記書込み用グローバル入出力ラインに載せられたデータをコア領域内部のデータ入出力ラインに送信するための書込みドライバブロックと、書込みイネーブル信号に応じてイネーブルされ、外部電源電圧を印加されて前記書込みラッチブロック及び書込みドライバブロックに駆動電源を供給する書込みライン電源生成部とを備えることを特徴とする。

具現によれば、前記読出し用グローバル入出力ラインと書込み用グローバル入出力ラインとを、読出し動作と書込み動作を兼ね備えるグローバル入出力ラインに代替することもでき、前記読出しラッチング部の出力データは外部出力用ドライブを経由して入出力ピンに送信され、入出力ピンに入力された外部データは、入力バッファブロックを経由して前記書込みラッチブロックに送信される。

前記読出しライン電源生成部及び書込みライン電源生成部は、個別に具現する事もでき、２つの機能を兼ね備える電源生成部に統合し具現することも好ましい。電源生成部は、１つで周辺領域の配置モジュールとコア領域配置モジュール全部とに電源を供給するように具現する事もでき、周辺領域配置モジュールに供給する電源生成部とコア領域配置モジュールとに供給する電源生成部を個別に具現できる。

図５は、本発明の実施の形態に係る半導体メモリ装置内データの読み出し経路を説明するためのブロック図である。

図５に示した半導体メモリ装置は、ＢＡＮＫ１１０、コア電圧発生器１１２、内部電圧発生器１１４、インターフェス電圧発生器１１６、ライン電圧発生器１６０、出力制御ブロック１９２、複数のＩ/Ｏセンス増幅器ＩＯＳ-Ａを含むＩ/Ｏセンスアンプブロック１２２、複数の出力データラッチ部を含む出力データラッチブロック１２４、複数のレベルシフトを含むレベルシフトブロック１２６及び複数の出力バッファを含む出力バッファブロック１２８とを備えている。

読み出し経路は、コア領域のＢＡＮＫ１１０に格納されたデータが読み出し命令により、Ｉ/Ｏセンスアンプブロック１２２に印加される。前記Ｉ/Ｏセンスアンプブロックで増幅されたデータが、グローバル入出力ラインＧＩＯを介し周辺領域の出力データラッチブロック１２４、レベルシフトブロック１２６及び出力バッファブロック１２８を経て、入出力ピンを介し外部素子に伝えられる。ここで、レベルシフトブロック１２６は、出力バッファブロック１２８の駆動電圧であるインターフェス電圧ＶＤＤＱより出力データラッチブロック１２４の駆動電圧であるライン電圧ＶＧＩＯの電圧レベルが低いため必要である。

ＤＲＡＭの各構造の電力供給を説明すると、メモリセルからなるＤＲＡＭ ＢＡＮＫ１１０には、コア電圧発生器１１２から生成されたコア電圧ＶＣＯＲＥが供給され、読み出し動作を統制するための出力制御ブロック１９２には内部電圧発生器１１４から生成された内部電圧ＶＩＮＴが供給され、外部出力レベルを外部の信号規格と合わせるために、外部出力バッファブロック１２８にはインターフェス電圧発生器１１６から生成されたインターフェス電圧ＶＤＤＱが供給される。

ライン電圧発生器１６０から生成されたライン電圧ＶＧＩＯは、グローバル入出力ラインＧＩＯに接続された構成要素に供給される。すなわち、Ｉ/Ｏセンスアンプブロック１２２、出力データラッチブロック１２４及びレベルシフトブロック１２６に駆動用電源として前記ライン電圧ＶＧＩＯが供給される。

図６は、前記図５において本発明の実施の形態に係る半導体メモリ素子内の周辺領域のグローバル入出力ラインを詳細に説明するためのブロック図である。図６では、１つのグローバル入出力ライン及びこれに対応する１つのＩ/Ｏセンスアンプ部と１つの出力データラッチ部が示されており、これをそれぞれＧＩＯ、１２２−１及び１２４−１と示す。

図６に示されているように、周辺領域にはメモリＢＡＮＫから出力されるデータを受けて増幅するためのＩ/Ｏセンスアンプ部１２２−１、増幅されたデータを送信するためのグローバル入出力ラインＧＩＯ及びグローバル入出力ラインを介し送信されたデータを順にラッチし、読み出しレイテンシ(Ｒｅａｄ ｌａｔｅｎｃｙ)に合せてデータを出力するための出力データラッチ部１２４−１とを備える。

Ｉ/Ｏセンスアンプ部１２２−１と出力データラッチ部１２４−１とを接続するグローバル入出力ラインは、無視することの出来ない大きさの抵抗値Ｒ及びキャパシタンスＣを有する。前記抵抗値Ｒ及びキャパシタンスＣに影響されず円滑なデータ送信のために、本発明ではグローバル入出力ラインの始まりと終わりにそれぞれ第１ラインドライブ１２３及び第１ラインレシーバ１２５を接続した。

次いで、前記構成部分に本発明のライン電圧発生器１６０から生成されたライン電圧ＶＧＩＯが印加されるが、図６を参照すれば、前記第１ラインドライブ１２３及び第１ラインレシーバ１２５にだけ前記ライン電圧ＶＧＩＯを印加する方法もある。すなわち、前記Ｉ/Ｏセンスアンプ部１２２−１のセンス増幅器ＩＯＳＡ―１には、内部電圧ＶＩＮＴあるいは電源電圧ＶＤＤを印加し、第１ラインドライブ１２３にだけライン電圧ＶＧＩＯを印加するものである。同様に、出力データラッチ部１２４−１のラッチ装置ＬＡＴＣＨ−１には、内部電圧ＶＩＮＴあるいは電源電圧ＶＤＤを印加し、第１ラインレシーバ１２５にだけ前記ライン電圧ＶＧＩＯを印加する。この場合、本発明に係る半導体メモリ装置において読み出し動作時グローバル入出力ラインが有する抵抗値Ｒ及びキャパシタンスＣにより発生するノイズを改善するのに効果的である。

図７は、本発明の実施の形態に係るデータの書き込み経路側面から見たＤＲＡＭの内部ブロック図である。

図示された半導体メモリ装置は、ＢＡＮＫ１１０、コア電圧発生器１１２、内部電圧発生器１１４、インターフェス電圧発生器１１６、ライン電圧発生器１６０、入力制御ブロック１９４、書込みドライブブロック１３２、入力データラッチブロック１３４及び入力バッファブロック１３８とを備える。

書き込み経路は、入出力ピンを介し外部から入力されたデータが書き込み命令により、外部データ入力バッファブロック１３８の外部データバッファによってバッファリングされる。次いで、バッファリングされたデータは入力データラッチブロック１３４に入力されラッチされる。グローバル入出力ラインＧＩＯを介し、入力データラッチブロック１３４から書き込みドライブブロック１３２に送信されたデータは、書き込みドライブブロック１３２により増幅され、コア領域内部のＢＡＮＫ１０内の指定されたセルに格納される。

ＤＲＡＭの各構造の電源供給を説明すると、メモリセルからなるＤＲＡＭ ＢＡＮＫ１１０には、コア電圧発生器１１２から生成されたコア電圧ＶＣＯＲＥが供給され、書き込み動作を統制するための入力制御ブロック１９４には別の内部電圧発生器１１４から生成された内部電圧ＶＩＮＴが供給され、所定の規格レベルの外部信号を受け取る入力バッファブロック１３８にはインターフェス電圧発生器１１６から生成されたインターフェス電圧ＶＤＤＱが供給される。

ライン電圧発生器１６０から生成されたライン電圧ＶＧＩＯは、書き込み用グローバル入出力ラインＧＩＯに接続された構成要素に供給されるが、書き込みドライブブロック１３２及び入力データラッチブロック１３４に駆動用電源として供給される。

図８は、前記図７に示す本発明の実施の形態に係る半導体メモリ素子内周辺領域のグローバル入出力ラインを詳細に説明するためのブロック図である。図８では、１つのグローバル入出力ライン及びこれに対応する１つの入力データラッチ部及び１つの書き込みドライバ部が示されており、これをそれぞれＧＩＯ、１３４−１及び１３２−１と示す。

図８に示されているように、周辺領域には入力されたデータをラッチするための入力データラッチ部１３４−１、ラッチされたデータを送信するためのグローバル入出力ラインＧＩＯ及びグローバル入出力ラインＧＩＯを介し入力されたデータをＢＡＮＫ１１０内に格納するための書き込みドライバブロック１３２−１とを備える。

書き込みドライバブロック１３２―１は、データストローブラッチ装置とクロックラッチ装置とから構成される。データストローブラッチ装置は、入力されたデータをデータストローブ信号ＤＱＳに合せ、入力されるデータをラッチするためのものである。データストローブラッチブロックにより１時的にラッチされたデータを、クロックラッチブロックでまたクロックＣＬＫ信号を基準に基きデータをラッチする。なぜなら、チップ内部の全ての命令語及びアドレスは、クロックＣＬＫ信号に基づいて実行されるためである。すなわち、本発明の入力データラッチ部１３４−１は、仮りにデータストローブラッチ装置無しでクロックラッチ装置だけを使用する場合、クロックＣＬＫは広範囲にチップとコントローラとに供給するため、チップ間のデータスキューが多く生じるという短所を解消するため、データストローブラッチ装置及びクロックラッチ装置を使用し２回ラッチするという構造を有する。

図８に示されているように、グローバル入出力ラインＧＩＯは無視することの出来ない大きさの抵抗値Ｒ及びキャパシタンスＣを有しており、該抵抗値Ｒ及びキャパシタンスＣの影響なしにデータを円滑に送信するために、グローバル入出力ラインの始まりと終わりにそれぞれ第２ラインドライブ１３５及び第２ラインレシーバ１３３とを備える。

前記グローバル入出力ラインＧＩＯは、書込みドライバブロック１３２−１と入力データラッチ部１３４−１に接続される。前記書込みドライバブロック１３２−１はコア領域と接続された読出し用コアラインにデータを送信するためのドライブモジュールＷＤＲＶ−１と、グローバル入出力ラインＧＩＯに載せられたデータを感知する第２ラインレシーバ１３３とを備える。前記入力データラッチ部１３４−１は、グローバル入出力ラインにデータを出力する第２ラインドライブ１３５を備える。

本発明のライン電圧発生器１６０から生成されたライン電圧ＶＧＩＯを、書き込みドライバブロック１３２−１及び入力データラッチ部１３４−１の駆動電圧として入力する。しかし、図８に示されているように、第２ラインドライブ１３５及び第２ラインレシーバ１３３にだけ読み出しライン電源生成部から生成されたライン電圧ＶＧＩＯを印加し、その他の回路には内部電圧ＶＩＮＴあるいは電源電圧ＶＤＤを印加することができる。この場合、データの書き込み動作の中でグローバル入出力ラインＧＩＯから発生するノイズの影響を最小限にするという大きな効果を得られる。

図９は、本実施の形態に係るデータの読み出し経路側面から低電圧用ＤＲＡＭ素子の内部ブロックを示した図面であり、図１０は本実施の形態に係るデータの書き込み経路側面から低電圧用ＤＲＡＭ素子の内部ブロックを示した図面である。ここで、図５ないし図８で説明された同じ構成要素に対しては、同じ図面符号を付して、詳細な説明は省略する。

低電圧用ＤＲＡＭの場合も、本発明の特徴部を構成するライン電圧発生器１６０及びライン電圧ＶＧＩＯの供給は、前記半導体メモリ素子の場合と同様に、読み出し及び/または書き込み動作を制御するための入力制御ブロック１９４及び出力制御ブロック１９２に外部電源電圧ＶＤＤが駆動電圧として直接供給されることが相違する点である。

図１１は、半導体メモリ素子内のそれぞれのＢＡＮＫが１つのライン電圧発生器１６０を備える場合の基板上の配置を示すものであり、図１２は２つのＢＡＮＫ単位に１つのライン電圧発生器１６０を備える場合の基板上の配置を示すものである。

図１１と図１２に示す具現によれば、ライン電圧供給の効率のために周辺領域に配置される素子にライン電圧を供給するための周辺ラインの電位生成器１６４と、コア領域に配置される素子にライン電圧を供給するためのコアライン電圧発生器１６２とを区別して具現することが好ましい。

ライン電圧発生器が生成したライン電圧が供給されるＩ/Ｏセンスアンプブロック及び書き込みドライバブロックはメモリ素子入力信号の中ＣＡＳ信号の活性化の間にだけ動作を行い、読み出しラッチ部及び書き込みラッチ部は前記ＣＡＳ信号の活性化の間にだけラッチデータを維持する。

したがって、好ましい具現によれば、ライン電圧発生器はＣＡＳ信号を受け取ってＣＡＳ信号が活性化される間にだけ活性化するように具現できる。

尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。

従来の技術に係るメモリ素子の読み出し経路を示したブロック図である。 従来の技術に係るメモリ素子の書き込み経路を示したブロック図である。 従来の技術に係る低電圧用メモリ素子の読み出し経路を示したブロック図である。 従来の技術に係る低電圧用メモリ素子の書き込み経路を示したブロック図である。 本発明に係るメモリ素子の読み出し経路を示したブロック図である。 本発明に係る読み出し用入出力ライン回路を示した回路図である。 本発明に係るメモリ素子の書き込み経路を示したブロック図である。 本発明に係る書き込み用入出力ライン回路を示したブロック図である。 本発明に係る低電圧用メモリ素子の読み出し経路を示したブロック図である。 本発明に係る低電圧用メモリ素子の書き込み経路を示したブロック図である。 本発明に係る入出力ライン回路の実施の形態に係る素子内配置を示した配置図である。 本発明に係る入出力ライン回路の他の実施の形態に係る素子内配置を示した配置図である。

符号の説明

１１０ ＤＲＡＭ ＢＡＮＫ
１１２ コア電圧発生器
１１４ 内部電圧発生器
１２２ Ｉ/Ｏセンスアンプブロック
１２４ 読み出しラッチブロック
１２６ レベルシフトブロック
１２８ 外部出力用ドライブ
１３２ 書き込みドライバブロック
１３４ 書き込みラッチブロック
１３８ 入力バッファブロック

Claims (14)

1. メモリセルを含むコア領域と入出力ピンの周辺領域との間のデータ移動経路を形成する入出力ライン回路と、
   前記コア領域にコア電圧を駆動電圧として付与するコア電圧発生器と；
   入出力ピンの周辺領域に内部電圧を駆動電圧として付与する内部電圧発生器とを備えた半導体メモリにおいて、
   前記入出力ライン回路は、前記コア領域に格納されたデータを外部に出力するための出力ラインブロックと、外部から入力されたデータを前記コア領域内のメモリセルに格納するための入力ラインブロックとを備え、
   読出しイネーブル信号に応じて活性化されて前記出力ラインブロックにライン電圧を付与する読出しライン電源生成部と、書込みイネーブル信号に応じて活性化されて前記入力ラインブロックにライン電圧を付与する書込みライン電源生成部とにより構成したライン電圧発生器を、複数のメモリBANKにそれぞれ備えるか或いは２個のメモリBANK毎にそれぞれ備えて基板上に配置して、前記入出力ライン回路に安定した電圧を供給されるようにしたことを特徴とする半導体メモリ素子。
2. 前記出力ラインブロックが、
   前記コア領域から出力されたデータを感知して増幅するための出力センスアンプ部と、
   該出力センスアンプ部から増幅されたデータを受け取って前記周辺領域にデータを移動させるための読出し用グローバル入出力ラインと、
   該読出し用グローバル入出力ラインに載せられたデータを感知してラッチした後、前記
   周辺領域の入出力ピンに出力するための読出しラッチング部と
   を備えることを特徴とする請求項１に記載の半導体メモリ素子。
3. 前記入力ラインブロックが、
   外部から入力されたデータを判定してラッチし、出力するための書込みラッチブロックと、
   前記書込みラッチブロックからデータを受け取って、同データを前記コア領域に移動させるグローバル入出力ラインと、
   該グローバル入出力ラインに載せられたデータを、前記コア領域の内部データ入出力ラインに送信するための書込みドライバブロックと
   を備えることを特徴とする請求項１に記載の半導体メモリ素子。
4. 前記入力ラインブロックを制御するための入力制御ブロックと、
   前記出力ラインブロックを制御するための出力制御ブロックとを備え、
   前記入力制御ブロック及び出力制御ブロックが、前記内部電圧を駆動電圧として使用することを特徴とする請求項１に記載の半導体メモリ素子。
5. 前記周辺領域と外部とを接続するために入出力パッドに接続された入力バッファ及び出力バッファに、インターフェス電圧を駆動電圧として供給するためのインターフェス電圧発生器をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
6. 素子内のコア領域から入出力ピンの周辺領域にデータを移動させるための複数の読出し用グローバル入出力ラインと、
   コア内部の入出力ラインに載せられたデータを感知して増幅するためのＩＯセンスアンプ部と、
   前記読出し用グローバル入出力ラインに載せられたデータを感知してステップラッチした後、入出力ピンに出力するための読出しラッチング部と、
   読出しイネーブル信号に応じてイネーブルされて外部電源電圧を印加され、前記ＩＯセンスアンプ部及び読出しラッチング部に駆動電源を供給する読出しライン電源生成部と
   を備えることを特徴とする半導体メモリ素子における入出力ライン回路。
7. 前記読出しライン電源生成部が、
   前記ＩＯセンスアンプ部に駆動電源を供給するためのコア読出しライン電源生成部と、
   前記読出しラッチング部に駆動電源を供給するための周辺読出しライン電源生成部と
   を備えることを特徴とする請求項６に記載の半導体メモリ素子における入出力ライン回路。
8. 前記コア読出ライン電源生成部と前記周辺読出しライン電源生成部が、
   カラムアドレスストローブ信号のイネーブル時に、共にイネーブルされることを特徴とする請求項７に記載の半導体メモリ素子における入出力ライン回路。
9. 素子内の周辺領域からコア領域にデータを移動させるための複数の書き込み用グローバル入出力ラインと、
   入出力ピンから受け取ったデータを判定してラッチし、前記複数の書込み用グローバル入出力ラインに出力するための書込みラッチブロックと、
   前記複数の書込み用グローバル入出力ラインに載せられたデータを前記コア領域内部のデータ入出力ラインに送信するための書込みドライバブロックと、
   書込みイネーブル信号に応じてイネーブルされたとき外部電源電圧を印加されて前記書込みラッチブロック及び書込みドライバブロックに駆動電源を供給する書込みライン電源生成部とを備えることを特徴とする半導体メモリ素子における入出力ライン回路。
10. 前記書込みライン電源生成部が、
    前記書込みラッチブロックに駆動電源を供給するための周辺書込みライン電源生成部と、
    前記書込みドライバブロックに駆動電源を供給するためのコア書込み電源生成部とを備えることを特徴とする請求項９に記載の半導体メモリ素子における入出力ライン回路。
11. 前記書込みライン電源生成部が、
    カラムアドレスストローブ信号のイネーブル時にイネーブルされることを特徴とする請求項１０に記載の半導体メモリ素子における入出力ライン回路。
12. 素子内のコア領域から入出力ピンの周辺領域にデータを移動させるための複数の読出し用グローバル入出力ラインと、
    前記素子内の周辺領域から前記コア領域にデータを移動させるための複数の書込み用グローバル入出力ラインと、
    コア内部の入出力ラインに載せられたデータを感知し、増幅するためのＩＯセンスアンプ部と、
    前記読出し用グローバル入出力ラインに載せられたデータを感知してステップラッチした後、前記入出力ピンに出力するための読出しラッチング部と、
    前記入出力ピンから受け取ったデータを判定してラッチし、前記書込み用グローバル入出力ラインに出力するための書込みラッチブロックと、
    前記書込み用グローバル入出力ラインに載せられたデータを、前記コア領域内部のデータ入出力ラインに送信するための書込みドライバブロックと、
    読出しイネーブル信号に応じてイネーブルされて外部電源電圧を印加され、前記ＩＯセンスアンプ部及び読出しラッチング部に駆動電源を供給し、書込みイネーブル信号に応じてイネーブルされて外部電源電圧を印加され、前記書込みラッチブロック及び書込みドライバブロックに駆動電源を供給するライン電源発生器とを備え、
    前記ライン電源発生器が、
    読出しイネーブル信号に応じて活性化されて前記ＩＯセンスアンプ部及び読出しラッチング部に駆動電源を供給するための読出しライン電源生成部と、
    書込みイネーブル信号に応じて活性化されて前記書込みラッチブロック及び書込みドライバブロックに駆動電源を供給するための書込みライン電源生成部とを備えることを特徴とする半導体メモリ素子における入出力ライン回路。
13. 前記ライン電源発生器が、
    前記読出しラッチング部及び書込みラッチブロックに駆動電源を供給するための周辺ライン電源生成部と、
    前記ＩＯセンスアンプ部及び書込みドライバブロックに駆動電源を供給するためのコアライン電源生成部と
    を備えることを特徴とする請求項１２に記載の半導体メモリ素子における入出力ライン回路。
14. 前記ライン電源発生器が、
    カラムアドレスストローブ信号のイネーブル時にイネーブルされることを特徴とする請
    求項１３に記載の半導体メモリ素子における入出力ライン回路。

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