KR100886629B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 글로벌입출력라인과 글로벌코어라인 사이에 형성된 글로벌코어라인컨트롤러와, 상기 글로벌코어라인컨트롤러를 중심으로 대칭배치된 복수의 뱅크와, 상기 글로벌코어라인컨트롤러를 중심으로한 좌측영역의 뱅크들에 대응하여 배치된 제1 글로벌코어라인, 및 상기 글로벌코어라인컨트롤러를 중심으로한 우측영역의 뱅크들에 대응하여 배치된 제2 글로벌코어라인을 구비한 반도체 메모리 장치를 제공한다.
Figure R1020060095181
멀티뱅크, 글로벌입출력라인, 글로벌코어라인

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래에 디램의 일부 레이아웃을 설명하기 위한 블록도.
도 2는 도 1의 스트로브 디코더를 설명하기 위한 블록도.
도 3은 도 1의 읽기/쓰기 스트로브신호생성부를 설명하기 위한 도면.
도 4는 도 1의 입력데이터버퍼를 설명하기 위한 회로도.
도 5는 도 1의 출력데이터버퍼를 설명하기 위한 회로도.
도 6은 본 발명에 따른 디램의 일부 레이아웃을 설명하기 위한 블록도.
도 7은 도 6의 글로벌코어라인컨트롤러의 뱅크활성화부를 설명하기 위한 도면.
도 8은 도 6의 글로벌코어라인컨트롤러의 출력스트로브신호 생성부를 설명하기 위한 도면.
도 9는 도 6의 글로벌코어라인컨트롤러의 제어신호 생성부를 설명하기 위한 도면.
도 10은 도 6의 글로벌코어라인컨트롤러의 입력데이터 전달부를 설명하기 위 한 도면.
도 11은 도 6의 글로벌코어라인컨트롤러의 출력데이터 전달부를 설명하기 위한 도면.
도 12는 본 발명에 따른 쓰기 동작에 관한 타이밍도.
도 13은 본 발명에 따른 읽기 동작에 관한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 글로벌코어라인컨트롤러
BANK0 내지 BANK15 : 뱅크
DQ<0:31> : 패드
WGIO_CORE_LEFT_EV0<0:7> : 좌측쓰기글로벌코어라인
WGIO_CORE_RIGHT_EV0<0:7> : 우측쓰기글로벌코어라인
RGIO_CORE_LEFT_EV0<0:7> : 좌측읽기글로벌코어라인
RGIO_CORE_RIGHT_EV0<0:7> : 우측읽기글로벌코어라인
본 발명은 반도체 설계 기술에 관한 것으로, 특히 멀티 뱅크(multi bank)를 갖는 반도체 메모리 장치에 관한 것이다.
요즈음, 디램(DRAM : Dynamic Random Access Memory)은 단가(cost), 성능(performance) 등을 높이기 위해 메모리의 집적도(density)를 256M에서 512M로, 512M에서 1G로 높이고 있다. 또한, 기존의 4뱅크(bank) 구조에서 8뱅크 구조로, 8뱅크 구조에서 16뱅크를 지원하게끔 진행되고 있다.
이렇게, 집적도와 멀티 뱅크가 증가하는데 있어서 여러 문제점이 있으나, 본 발명에서는 외부에서 입력된 데이터(data)를 지정된 뱅크의 셀(cell)에 전달하기 위해 데이터를 실어 나르는 쓰기 글로벌 입출력 라인(이하, "WGIO_IO")과 쓰기 글로벌 코어 라인(이하, "WGIO_CORE") 및 지정된 뱅크의 셀의 데이터를 외부에 전달하기 위해 데이터를 실어 나르는 읽기 글로벌 코어 라인(이하, "RGIO_CORE")과 읽기 글로벌 입출력 라인(이하, "RGIO_IO")에 대해 언급하고자 한다.
도 1은 종래에 디램의 일부 레이아웃(lay-out)을 설명하기 위한 블록도로써, 특히, 메모리 용량이 512M이고, 8뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)를 갖으며, 한번의 컬럼 동작(column operation)으로 데이터의 읽기(write) 및 쓰기(read) 동작이 32-비트씩 이루어지는 'x32'동작모드(32개의 DQ 패드를 구비.)을 갖고, 4-비트 프리패치(prefetch)의 아키텍처(architecture)를 갖는 디램이 도시되어 있다.
참고적으로, 디램은 데이터옵션모드(data option mode)(예컨데, x4, x8, x16, x32을 말함.)에 따라 멀티 비트(multi bit) 구조의 입출력 경로를 설계하고 있다. 때문에, 동일한 용량을 가지는 반도체 메모리 장치일지라도 상이한 구성을 갖을 수 있다. 다시 말하면, 반도체 메모리 장치는 'x4', 'x8', 'x16', 및 'x32'동 작모드를 모두 만족시킬 수 있도록 설계되어 제작된 다음, 옵션처리를 실시하여 최종적으로 'x4', 'x8', 'x16', 및 'x32'동작모드로 동작하게끔 구성한다.
도 1을 참조하면, 전체 512M 메모리는 4개의 쿼터(quarter)(QA, QB, QC, QD)로 나뉜다. 128M 단위의 각 쿼터(QA, QB, QC, QD)는 대응하는 패드(pad)(DQ<0:31>)를 통해 데이터의 읽기 및 쓰기 동작을 한다. 즉, 'QA'쿼터는 'DQ<0:7>'에 대응하고, 'QB'쿼터는 'DQ<8:15>'에 대응하고, 'QC'쿼터는 'DQ<16:23>'에 대응하며, 'QD'쿼터는 'DQ<24:31>'에 대응하여 읽기 및 쓰기 동작을 한다.
예컨데, 'x32'동작모드의 쓰기 동작인 경우, 32개의 패드(DQ<0:31>)로 입력된 데이터는 각 쿼터(QA, QB, QC, QD)의 해당 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7 중 어느 하나)에 입력된다. 반대로, 읽기 동작인 경우, 각 쿼터(QA, QB, QC, QD)의 해당 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7 중 어느 하나)에서 각 대응하는 패드(DQ<0:31>)를 통해 32-비트 데이터를 출력한다.
한편, 칩(chip) 중앙에 배치된 스트로브 디코더(10)는 각 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7) 중 해당하는 뱅크를 활성화하기 위한 뱅크스트로브신호(MSTROBE_BANK<0:7>)를 출력하여 각 쿼터(QA, QB, QC, QD)의 중앙쪽(20A, 20B, 20C, 20D)에 제공한다. 도 1에 보이는 바와 같이, 각 쿼터(QA, QB, QC, QD)의 중앙쪽(20A, 20B, 20C, 20D)은 하나의 블록으로 도시했지만, 사실상 뱅크스트로브신호(MSTROBE_BANK<0:7>)를 입력받는 읽기/쓰기 스트로브신호생성부(도 3에서 설명하기로 함.)와, 입력데이터버퍼(도 4에서 설명하기로 함.), 및 출력데이터버퍼(도 5에서 설명하기로 함.)가 각각 구성되어 있다.
도 2는 도 1의 스트로브 디코더(10)를 설명하기 위한 블록도이다.
도 2를 참조하면, 스트로브디코더(10)는 읽기 및 쓰기 동작에서의 컬럼 동작(column operation)시 활성화되는 컬럼스트로브신호(STROBE_PRE), 및 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7) 정보(CAST<0:2>) 를 입력받아 뱅크스트로브신호(MSTROBE_BANK<0:7>)를 출력한다.
도 3의 읽기/쓰기 스트로브신호생성부(23A)는 8-비트의 뱅크스트로브신호(MSTROBE_BANK<0:7>) 중, 예컨데, 'BANK0'뱅크를 활성화하기 위한 뱅크스트로브신호(MSTROBE_BANK<0>)와 읽기/쓰기신호(WTRZT)를 입력받아 해당 뱅크에 대응하는 읽기스트로브신호(RSTROBE_BANK<0>)와 쓰기스트로브신호(WSTROBE_BANK<0>)를 출력한다.
여기서, 읽기/쓰기신호(WTRZT)는 쓰기 동작의 경우 논리'하이'(high)가 되고, 읽기 동작의 경우 논리'로우'(low)가 되는 신호이다. 그래서, 읽기 또는 쓰기 동작이 결정되면 뱅크스트로브신호(RSTROBE_BAMK<0:7>)에 따라 각 뱅크에 대응하는 읽기스트로브신호(RSTROBE_BANK<0:7>) 또는 쓰기스트로브신호(WSTROBE_BANK<0:7>)가 생성되어 선택된 뱅크가 활성화되고, 읽기 및 쓰기 동작을 수행하게 된다.
한편, 스트로브신호생성부(23A)는 읽기 및 쓰기 동작에 있어 읽기스트로브신호(RSTROBE_BANK<0:7>)와 쓰기스트로브신호(WSTROBE_BANK<0:7>)의 보다 안정적인 타이밍 매칭(timing matching)을 위해 제1 및 제2 지연부(D1, D2)를 구비한다.
다시 도 1을 참조하여 더 자세한 종래의 구조 및 동작 설명을 하기로 한다.
설명의 편의를 위해, 'QA'쿼터를 중심으로 설명을 하기로 한다. 또한, 'QA'쿼터에 대응하는 패드(DQ<0:7>)에 연결된 쓰기글로벌입출력라인(<WGIO_IO_EV0<0:7>, WGIO_IO_OD0<0:7>, WGIO_IO_EV1<0:7>, WGIO_IO_OD1<0:7>)과, 읽기글로벌입출력라인(<RGIO_IO_EV0<0:7>, RGIO_IO_OD0<0:7>, RGIO_IO_EV1<0:7>, RGIO_IO_OD1<0:7>)과, 각 뱅크에 연결된 쓰기글로벌코어라인(<WGIO_CORE_EV0<0:7>, WGIO_CORE_OD0<0:7>, WGIO_CORE_EV1<0:7>, WGIO_CORE_OD1<0:7>), 및 읽기글로벌코어라인(<RGIO_CORE_EV0<0:7>, RGIO_CORE_OD0<0:7>, RGIO_CORE_EV1<0:7>, RGIO_CORE_OD1<0:7>)은 4비트 프리패치 동작을 위한 것이므로, 이하, 프리패치 동작은 생략하고 설명하기로 한다. 즉, 쓰기 동작시 데이터를 전달하는 쓰기글로벌입출력라인(<WGIO_IO_EV0<0:7>, WGIO_IO_OD0<0:7>, WGIO_IO_EV1<0:7>, WGIO_IO_OD1<0:7>) 중 'WGIO_IO_EV0<0:7>'쓰기글로벌입출력라인을 대표로, 쓰기글로벌코어라인(WGIO_CORE_EV0<0:7>, WGIO_CORE_OD0<0:7>, WGIO_CORE_EV1<0:7>, WGIO_CORE_OD1<0:7>) 중 'WGIO_CORE_EV0<0:7>'쓰기글로벌코어라인을 대표로 설명하기로 한다. 또한, 읽기 동작시 데이터를 전달하는 읽기글로벌코어라인(RGIO_CORE_EV0<0:7>, RGIO_CORE_OD0<0:7>, RGIO_CORE_EV1<0:7>, RGIO_CORE_OD1<0:7>) 중 'RGIO_CORE_EV0<0:7>'읽기글로벌코어라인을 대표로, 읽기글로벌입출력라인(RGIO_IO_EV0<0:7>, RGIO_IO_OD0<0:7>, RGIO_IO_EV1<0:7>, RGIO_IO_OD1<0:7>) 중 'RGIO_IO_EV0<0:7>'읽기글로벌입출력라인을 사용하여 설명하기로 한다.
이하, 쓰기 동작을 살펴보면, 외부에서 해당하는 'QA'쿼터의 뱅크로 입력될 8-비트 데이터는 'DQ<0:7>'패드를 통해 쓰기글로벌입출력라인(WGIO_IO_EV0<0:7>)에 입력된다. 이 입력데이터들은 입력데이터버퍼에 입력되어 쓰기글로벌코어라인(WGIO_CORE_EV0<0:7>)을 통해 활성화된 해당 뱅크에 전달된다.
도 4는 입력데이터버퍼(21A)를 설명하기 위한 회로도이다. 이하, 설명의 편의를 위해 쓰기글로벌입출력라인(WGIO_IO_EV0<0:7>) 중 'WGIO_IO_EV0<0>'쓰기글로벌입출력라인을 대표로 설명하기로 한다. 또한, 쓰기글로벌코어라인(WGIO_CORE_EV0<0:7>) 중 'WGIO_CORE_EV0<0>'쓰기글로벌코어라인을 대표로 설명하기로 한다.
입력데이터버퍼(21A)는 쓰기글로벌입출력라인(WGIO_IO_EV0<0>)을 통해 입력되는 데이터를 버퍼링(buffering)하는 인버터들(INV1, INV2), 및 리피팅(repeating)하는 인버터들(INV3, INV4)로 구성되어, 데이터를 쓰기글로벌코어라인(WGIO_CORE_EV0<0>)에 출력한다.
다시 도 1을 참조하여, 읽기 동작을 살펴보도록 한다.
예컨데, 'BANK0'뱅크의 8-비트 데이터는 읽기글로벌코어라인(RGIO_CORE_EV0<0:7>)을 통해 읽기데이터퍼버에 입력되고, 읽기데이터퍼버의 출력신호는 읽기글로벌입출력라인(RGIO_IO_EV0<0:7>)을 통해 해당 패드(DQ<0:7>)에 전달되어 출력된다.
도 5는 출력데이터버퍼(22A)를 설명하기 위한 회로도이다. 이하, 설명의 편의를 위해 읽기글로벌입출력라인(RGIO_IO_EV0<0:7>) 중 'RGIO_IO_EV0<0>'읽기글로벌입출력라인을 대표로 설명하기로 한다. 또한, 읽기글로벌코어라 인(RGIO_CORE_EV0<0:7>) 중 'RGIO_CORE_EV0<0>'읽기글로벌코어라인을 대표로 설명하기로 한다.
도 5의 출력데이터버퍼(22A)는 읽기글로벌코어라인(RGIO_CORE_EV0<0>)을 통해 입력되는 데이터를 리피팅하는 인버터들(INV5, INV6), 및 버퍼링하는 인버터들(INV7, INV8)로 구성되어, 데이터를 읽기글로벌입출력라인(RGIO_IO_EV0<0>)에 출력한다.
상술한 바와 같이, 요즈음에는 집적도가 512M에서 1G로, 멀티뱅크가 8뱅크에서 16뱅크로 발전하는 추세에서 종래와 같은 구조로는 각 글로벌라인의 로딩(loading)과 접합(junction)이 2배 이상되어, 각 글로벌라인을 통해 이동하는 데이터들의 타이밍 딜레이(timing delay) 및 전압레벨의 슬롭(slope)이 발생하게 되고, 결국, 정상적인 동작을 할 수 없게 된다.
또한, 칩 중앙, 즉, 주변(peri)영역에 위치한 스트로브 디코더(10)에서 출력되는 뱅크스트로브신호(MSTROBE_BANK<0:7>)는 뱅크가 많아 짐에 따라 증가하게 되고, 그 신호를 전달하는 글로벌라인의 개수 역시 증가하여 실딩 라인(shielding line)이 증가하게 된다. 결국, 레이아웃이 커지는 문제점이 생긴다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 본 발명은 읽기 및 쓰기 동작시 뱅크 영역을 구분하여 사용하고자 하는 글로벌라인의 로딩을 줄이고, 뱅크스트로브신호를 주변영역이 아닌 뱅크영역에서 생성하는 반도 체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 글로벌입출력라인과 글로벌코어라인 사이에 형성된 글로벌코어라인컨트롤러; 상기 글로벌코어라인컨트롤러를 중심으로 대칭배치된 복수의 뱅크; 상기 글로벌코어라인컨트롤러를 중심으로한 좌측영역의 뱅크들에 대응하여 배치된 제1 글로벌코어라인; 및 상기 글로벌코어라인컨트롤러를 중심으로한 우측영역의 뱅크들에 대응하여 배치된 제2 글로벌코어라인을 구비한 반도체 메모리 장치가 제공된다.
바람직하게, 상기 글로벌코어라인컨트롤러는 상기 제1 글로벌코어라인과 제2 글로벌코어라인을 구분하여 제어하는 것을 특징으로 한다.
본 발명은 예컨데, 'QA'쿼터 중앙쪽에 배치된 글로벌코어라인컨트롤러를 중심으로 좌측영역의 뱅크들과 우측영역의 뱅크들로 구분하여 읽기 및 쓰기 동작시 데이터를 전달하는 글로벌코어라인의 로딩을 줄인다. 특히, 읽기 동작시에는 선택된 뱅크영역에 연결된 글로벌코어라인은 데이터를 전달하고, 그 이외의 뱅크영역에 연결된 글로벌코어라인은 프리차지 시킨다. 또한, 뱅크영역에서 뱅크스트로브신호를 생성함으로써, 그 신호를 전달하는 글로벌라인을 줄였다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 6은 본 발명에 따른 디램의 일부 레이아웃을 설명하기 위한 블록도로써, 특히, 메모리 용량이 1G이고, 16뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7, BANK8, BANK9, BANK10, BANK11, BANK12, BANK13, BANK14, BANK15)를 갖으며, 한번의 컬럼 동작으로 데이터의 읽기 및 쓰기 동작이 32-비트씩 이루어지는 'x32'동작모드을 갖고, 4-비트 프리패치의 아키텍처를 갖는 디램이 도시되어 있다.
도 6을 참조하면, 전체 1G 메모리는 4개의 쿼터(quarter)(QA, QB, QC, QD)로 나뉜다. 256M 단위의 각 쿼터(QA, QB, QC, QD)는 대응하는 패드(DQ<0:31>)를 통해 데이터의 읽기 및 쓰기 동작을 한다. 즉, 'QA'쿼터는 'DQ<0:7>'에 대응하고, 'QB'쿼터는 'DQ<8:15>'에 대응하고, 'QC'쿼터는 'DQ<16:23>'에 대응하며, 'QD'쿼터는 'DQ<24:31>'에 대응하여 읽기 및 쓰기 동작을 한다.
자세한 구조 및 동작 설명은 종래와 마찬가지로 'QA'쿼터를 중심으로 프리패치 동작을 생략하여 설명하기로 한다.
'QA'쿼터의 16개 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7, BANK8, BANK9, BANK10, BANK11, BANK12, BANK13, BANK14, BANK15)는 글로벌코어라인컨트롤러(100)를 중심으로 대칭배치되어, 좌측영역의 뱅크들(BANK0, BANK2, BANK4, BANK6, BANK8, BANK10, BANK12, BANK14, 이하, "LEFT_BANK")과 우측영역의 뱅크들(BANK1, BANK3, BANK5, BANK7, BANK9, BANK11, BANK13, BANK15, 이하, "RIGHT_BANK")로 구분된다. 좌측영역의 뱅크들(LEFT_BANK)과 글로벌코어라인컨트롤러(100)는 좌측글로벌코어라인(WGIO_CORE_LEFT_EV0<0:7>, RGIO_CORE_LEFT_EV0<0:7>)에 연결되어 있고, 우측영역의 뱅크들(RIGHT_BANK)과 글로벌코어라인컨트롤러(100)는 우측글로벌코어라인(WGIO_CORE_RIGHT_EV0<0:7>, RGIO_CORE_RIGHT_EV0<0:7>)과 연결되어 있다. 그리고, 글로벌코어라인컨트롤러(100)와 패드(DQ<0:7>)는 글로벌입출력라인(WGIO_IO_RIGHT_EV0<0:7>, RGIO_IO_RIGHT_EV0<0:7>)으로 연결되어 있다.
본 발명에 따른 이 같은 구성은 'QA'쿼터 중앙쪽에 배치된 글로벌코어라인컨트롤러(100)를 이용하여 좌측글로벌코어라인(WGIO_CORE_LEFT_EV0<0:7>, RGIO_CORE_LEFT_EV0<0:7>)과, 우측글로벌코어라인(WGIO_CORE_RIGHT_EV0<0:7>, RGIO_CORE_RIGHT_EV0<0:7>)을 구분하여 제어하기 위함이다.
여기서, 좌측글로벌코어라인(WGIO_CORE_LEFT_EV0<0:7>, RGIO_CORE_LEFT_EV0<0:7>)은 쓰기 동작시 데이터를 전달하는 좌측쓰기글로벌코어라인(WGIO_CORE_LEFT_EV0<0:7>)과 읽기 동작시 데이터를 전달하는 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0:7>)으로 구분되고, 우측글로벌코어라인(WGIO_CORE_RIGHT_EV0<0:7>, RGIO_CORE_RIGHT_EV0<0:7>)도 쓰기 동작시 데이터를 전달하는 우측쓰기글로벌코어라인(WGIO_CORE_RIGHT_EV0<0:7>)과 읽기 동작시 데이터를 전달하는 우측읽기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0:7>)으로 구분된다. 또한, 글로벌입출력라인(WGIO_IO_RIGHT_EV0<0:7>, RGIO_IO_RIGHT_EV0<0:7>)도 쓰기 동작시 데이터를 전달하는 쓰기글로벌입출력라인(WGIO_IO_RIGHT_EV0<0:7>)과 읽기 동작시 데이터를 전달하는 읽기글로벌입출력라인(RGIO_IO_RIGHT_EV0<0:7>)으로 구분된다.
한편, 'QA'쿼터 중심쪽에 배치된 글로벌코어라인컨트롤러(100)에는 'QA'쿼터내의 16개 뱅크(LEFT_BANK, RIGHT_BANK) 중 원하는 뱅크를 활성화하기 위한 뱅크활성화부(도 7에서 설명하기로 함)와, 출력스트로브신호 생성부(도 8에서 설명하기로 함)와, 제어신호생성부(도 9에서 설명하기로 함)와, 입력데이터 전달부(도 10에서 설명하기로함), 및 출력데이터 전달부(도 11에서 설명하기로 함)를 구비한다.
도 7은 도 6의 글로벌코어라인컨트롤러(100)의 뱅크활성화부(110)를 설명하기 위한 도면이다.
도 7을 참조하면, 16개의 뱅크(LEFT_BANK, RIGHT_BANK) 정보(CAST<0:3>)와, 쓰기스트로브신호(WSTROBE_PRE), 및 읽기스트로브신호(RSTROBE_PRE)를 입력받은 뱅크활성화부(110)는 원하는 뱅크를 활성화시키기 위한 뱅크스트로브신호(RSTROBE_BANK<0, 2, 4, 6, 8, 10, 12, 14>, RSTROBE_BANK<1, 3, 5, 7, 9, 11, 13, 15>, WSTROBE_BANK<0, 2, 4, 6, 8, 10, 12, 14>, WSTROBE_BANK<1, 3, 5, 7, 9, 11, 13, 15>)를 출력한다.
여기서, 'RSTROBE_BANK<0, 2, 4, 6, 8, 10, 12, 14>'는 읽기 동작시 좌측영역의 뱅크 중 어느 하나를 활성화하기 위한 스트로브신호이고, 'RSTROBE_BANK<1, 3, 5, 7, 9, 11, 13, 15>'는 읽기 동작시 우측영역의 뱅크 중 어느 하나를 활성화 하기 위한 스트로브신호이고, 'WSTROBE_BANK<0, 2, 4, 6, 8, 10, 12, 14>'는 쓰기 동작시 좌측영역의 뱅크 중 어느 하나를 활성화하기 위한 스트로브신호이며, 'WSTROBE_BANK<1, 3, 5, 7, 9, 11, 13, 15>'는 쓰기 동작시 우측영역의 뱅크 중 어느 하나를 활성화하기 위한 스트로브신호이다.
한편, 스트로브신호 활성화부(111)는 읽기 및 쓰기 동작에서 컬럼 동작시 활성화되는 컬럼스트로브신호(STROBE_PRE)와, 읽기/쓰기신호(WTRZT)를 입력받아 쓰기 동작시 활성화되는 쓰기스트로브신호(WSTROBE_PRE)와, 읽기 동작시 활성화되는 읽기스트로브신호(RSTROBE_PRE)를 출력한다.
도 8은 도 6의 글로벌코어라인컨트롤러(100)의 출력스트로브신호 생성부(120)를 설명하기 위한 도면이다.
도 8을 참조하면, 읽기스트로브신호(RSTROBE_PRE)를 입력받은 제3 지연부(120)는 소정시간 이후 출력스트로브신호(RSTROBE_IO)로써 출력한다. 실질적으로 읽기 동작시 뱅크영역의 8-비트 데이터들은 이 출력스트로브신호(RSTROBE_IO)에 응답하여 읽기글로벌입출력라인(RGIO_IO_EV0<0:7>)에 전달된다. 이 같은 동작 설명은 도 11 및 도 13을 통해 더 자세한 설명을 하도록 한다.
도 9는 도 6의 글로벌코어라인컨트롤러(100)의 제어신호 생성부(130)를 설명하기 위한 도면이다.
도 9를 참조하면, 제어신호 생성부(130)는 뱅크정보(CAST<0:3>) 중 예컨데, 'CAST<0>'뱅크정보-우측영역의 뱅크들과 좌측영역의 뱅크들을 구분할 수 있는 정보-에 따라 우측읽기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0:7>)과 좌측읽기글로벌코 어라인(RGIO_CORE_LEFT_EV0<0:7>) 중 어느 하나를 프리차지(precharge)시키기 위한 제어신호(RSTROBE_PCG_RIGHT_B, RSTROBE_PCG_LEFT_B)를 생성한다.
여기서, 'RSTROBE_PCG_RIGHT_B'제어신호는 논리'로우'로 활성화되는 신호로써, 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0:7>)을 논리'로우'로 프리차지 시키고, 'RSTROBE_PCG_LEFT_B'제어신호는 논리'로우'로 활성화되는 신호로써, 우측읽기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0:7>)을 논리'로우'로 프리차지 시킨다.
한편, 제4 및 제5 지연부(131, 132)와 도 8의 제3 지연부(120)는 읽기 동작에 있어서 보다 안정적인 타이밍 매칭을 위한 것이다. 예컨데, 좌측영역의 뱅크(LEFT_BANK) 중 어느 하나에서 읽기 동작을 할 경우, 좌측영역의 뱅크(LEFT_BANK) 중 어느 하나를 활성화하기 위한 뱅크스트로브신호(RSTROBE_BANK<0, 2, 4, 6, 8, 10, 12, 14> 중 어느 하나)와, 우측읽기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0:7>)을 프리차지시키기 위한 제어신호(RSTROBE_PCG_LEFT_B), 및 출력스트로브신호(RSTROBE_IO)의 활성화 타이밍은, 선택된 뱅크스트로브신호보다 제어신호(RSTROBE_PCG_LEFT_B)가 앞서 활성화되고 선택된 뱅크스트로브신호보다 출력스트로브신호(RSTROBE_IO)가 뒤에 활성화된다.
도 10은 도 6의 글로벌코어라인컨트롤러(100)에 구비된 입력데이터 전달부(140)를 설명하기 위한 도면이다.
설명의 편의를 위해 쓰기글로벌입출력라인(WGIO_IO_EV0<0:7>) 중 'WGIO_IO_EV0<0>'쓰기글로벌입출력라인을 대표로 설명하기로 한다. 또한, 좌측쓰기글로벌코어라인(WGIO_CORE_LEFT_EV0<0:7>) 중 'WGIO_CORE_LEFT_EV0<0>'좌측쓰기글 로벌코어라인을 대표로 설명하고, 우측쓰기글로벌코어라인(WGIO_CORE_RIGHT_EV0<0:7>) 중 'WGIO_CORE_RIGHT_EV0<0>'우측쓰기글로벌코어라인을 대표로 설명하기로 한다.
도 10을 참조하면, 입력데이터전달부(140)는 쓰기글로벌입출력라인(WGIO_IO_EV0<0>)을 통해 데이터를 입력받는 데이터입력부(141)와, 읽기/쓰기신호(WTRZT)와 뱅크정보(예컨데, CAST<0>)를 입력받는 제어부(142), 및 제어부(142)의 출력신호에 응답하여 데이터입력부(141)의 출력신호를 좌측쓰기글로벌코어라인(WGIO_CORE_LEFT_EV0<0>) 또는 우측쓰기글로벌코어라인(WGIO_CORE_RIGHT_EV0<0>)에 전달하는 전달부(143)를 구비한다. 그리고, 좌측쓰기글로벌코어라인(WGIO_CORE_LEFT_EV0<0>)으로 입력되는 데이터를 래치(latch)하기 위한 제1 래치부(144)와, 우측쓰기글로벌코어라인(WGIO_CORE_RIGHT_EV0<0>)으로 입력되는 데이터를 래치하기 위한 제2 래치부(155)를 더 구비한다.
도 11은 도 6의 글로벌코어라인컨트롤러(100)에 구비된 출력데이터 전달부(150)를 설명하기 위한 도면이다.
설명의 편의를 위해 읽기글로벌입출력라인(RGIO_IO_EV0<0:7>) 중 'RGIO_IO_EV0<0>'읽기글로벌입출력라인을 대표로 설명하기로 한다. 또한, 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0:7>) 중 'RGIO_CORE_LEFT_EV0<0>'좌측읽기글로벌코어라인을 대표로 설명하고, 우측읽기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0:7>) 중 'RGIO_CORE_RIGHT_EV0<0>'우측읽기글로벌코어라인을 대표로 설명하기로 한다.
도 11을 참조하면, 출력데이터전달부(150)는 제어신호(RSTROBE_PCG_LEFT_B, RSTROBE_PCG_RIGHT_B)에 응답하여 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0>) 또는 우측읽기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0>) 중 어느 하나를 선택적으로 출력하는 선택부(151)와, 출력스트로브신호(RSTROBE_IO)에 응답하여 선택부(151)의 출력신호(SEL_OUT)를 래치부(154)로 전달하는 전달부(152)와, 전달부(152)의 출력신호를 래치하는 래치부(154), 및 래치된 데이터를 읽기글로벌입출력라인(RGIO_IO_EV0<0>)으로 출력하는 출력부(153)를 구비한다.
도 12는 본 발명에 따른 쓰기 동작에 관한 타이밍도이다.
도 12를 참조하면, 쓰기스트로브신호(WSTROBE_PRE)는 컬럼스트로브신호(STROBE_PRE)와 읽기/쓰기신호(WTRZT)-쓰기 동작의 경우 논리'하이'-에 따라 생성된다. 그리고, 쓰기스트로브신호(WSTROBE_PRE)가 활성화되면, 뱅크정보(CAST<0:3>)를 근거로 해당 뱅크의 뱅크스트로브신호(RSTROBE_BANK<0:15> 중 하나, RSTROBE_BANK<4:15>는 생략)가 생성된다. 그래서, 쓰기글로벌입출력라인(WGIO_IO_EV0<0>)을 통해 입력된 데이터는 선택된 뱅크로 전달되어 쓰여 지게 된다.
다시 도 10을 참조하면, 입력데이터전달부(140)는 뱅크정보(예컨데, CAST<0>)에 따라 쓰기글로벌입출력라인(WGIO_IO_EV0<0>)을 통해 입력받은 데이터를 좌측쓰기글로벌코어라인(WGIO_CORE_LEFT_EV0<0>) 또는 우측쓰기글로벌코어라인(WGIO_CORE_RIGHT_EV0<0>)에 전달한다.
도 13은 본 발명에 따른 읽기 동작에 관한 타이밍도이다.
도 13을 참조하면, 읽기스트로브신호(RSTROBE_PRE)는 컬럼스트로브신호(STROBE_PRE)와 읽기/쓰기신호(WTRZT)-읽기 동작의 경우 논리'로우'-에 따라 생성된다. 그리고, 뱅크정보(CAST<0:3>)에 의해 선택될 뱅크영역 이외에 연결된 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0>) 또는 읽기우측쓰기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0>)을 프리차지 시키기 위한 제어신호(RSTROBE_PCG_LEFT_B, RSTROBE_PCG_RIGHT_B)가 논리'로우'로 천이하여, 해당 라인을 논리'로우'로 프리차지시킨다. 이후, 뱅크스트로브신호(RSTROBE_BANK<0:15> 중 하나, RSTROBE_BANK<4:15>는 생략)가 논리'하이'로 활성화되면, 활성화된 뱅크와 연결된 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0>) 또는 읽기우측쓰기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0>)에 데이터가 전달된다.
이렇게, 전달된 데이터는 도 11의 선택부(151)에서 제어신호(RSTROBE_PCG_LEFT_B, RSTROBE_PCG_RIGHT_B)에 따라 선택적으로 출력되고, 그 출력신호(SEL_OUT)는 출력스트로브신호(RSTROBE_IO)에 응답하여 읽기글로벌입출력라인(RGIO_IO_EV0<0>)으로 출력된다. 참고적으로, 제어신호(RSTROBE_PCG_LEFT_B, RSTROBE_PCG_RIGHT_B)는 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0>) 또는 읽기우측쓰기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0>)을 프리차지 시키는 제어신호이면서, 동시에 좌측읽기글로벌코어라인(RGIO_CORE_LEFT_EV0<0>) 또는 읽기우측쓰기글로벌코어라인(RGIO_CORE_RIGHT_EV0<0>) 중 어느 하나를 선택하기 위한 선택신호이다.
상술한 바와 같이, 'QA'쿼터 내의 뱅크들을 우측영역의 뱅크들과 좌측영역의 뱅크들로 구분하여 읽기 및 쓰기 동작을 함으로써, 종래 같은 구조로 1G, 16-뱅크를 구성하였을 때보다 사용되는 각 글로벌코어라인의 로딩과 접합 등을 ½이상 줄였다.
또한, 종래에 주변영역에서 뱅크영역으로 뱅크스트로브신호를 전달하는 글로벌라인이 없어도 됨으로써, 각 글로벌라인에 따라 구성되는 쉴딩 라인(shielding line)을 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들면, 본 명세서에서는 8뱅크에서 16뱅크로 늘어나면서 발생하는 문제점의 예에 대해서 기술되었다. 그러나, 이 같은 문제점은 멀티뱅크의 개수가 증가하면서 발생하는 문제임은 당업자에게 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명은 뱅크영역을 둘 이상으로 나누고 각 뱅크에 대응하는 글로벌라인을 연결하여, 활성화되는 뱅크에 연결된 글로벌라인을 통해 이동하는 데이터들의 타이밍 딜레이 및 전압레벨의 슬롭을 최소화할 수 있고, 다른 뱅크에 연결된 글로벌라인을 프리차지 하여 글로벌라인의 전체 사용률을 증대하는 효과를 얻을 수 있다.
또한, 뱅크스트로브신호를 뱅크영역에서 생성함으로써, 종래에 뱅크스트로브신호를 전달했던 글로벌라인과 그에 따른 실딩 라인을 줄여 레이아웃을 감소시키는 효과를 얻을 수 있다.

Claims (18)

  1. 글로벌입출력라인;
    상호 분리된 제1 글로벌코어라인 및 제2 글로벌코어라인;
    상기 글로벌입출력라인과 제1 및 제2 글로벌코어라인 사이에 형성된 글로벌코어라인컨트롤러;
    상기 글로벌코어라인컨트롤러와 상기 제1 글로벌코어라인을 통해 연결된 제1 뱅크; 및
    상기 글로벌코어라인컨트롤러와 상기 제2 글로벌코어라인을 통해 연결된 제2 뱅크를 포함하고,
    상기 제1 글로벌코어라인은 제1 읽기글로벌코어라인과 제1 쓰기글로벌코어라인을 구비하고, 상기 제2 글로벌코어라인은 제2 읽기글로벌코어라인과 제2 쓰기글로벌코어라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 글로벌코어라인컨트롤러는 상기 제1 글로벌코어라인과 제2 글로벌코어라인을 구분하여 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 제1항에 있어서,
    읽기 동작시 상기 제1 및 제2 읽기글로벌코어라인 중 어느 하나를 통해 데이터를 전달하고, 다른 하나의 읽기글로벌코어라인은 프리차지(precharge) 시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 글로벌코어라인컨트롤러는 상기 제1 및 제2 뱅크 정보와 읽기스트로브신호 및 쓰기스트로브신호에 응답하여, 상기 제1 및 제2 뱅크 중 어느 하나를 활성화시키기 위한 뱅크활성화수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    읽기/쓰기 정보와 컬럼동작을 위한 스트로브신호를 입력받아, 읽기 동작시 활성화되는 상기 읽기스트로브신호와 쓰기 동작시 활성화되는 상기 쓰기스트로브신호를 출력하는 읽기 및 쓰기 스트로브신호 활성화수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 글로벌코어라인컨트롤러는 상기 읽기스트로브신호와 상기 제1 및 제2 뱅크 정보에 응답하여, 상기 제1 및 제2 읽기글로벌코어라인 중 어느 하나 - 상기 활성화된 뱅크 이외 뱅크에 연결된 읽기글로벌코어라인 - 를 프리차지(precharge)시키기 위한 제어신호를 생성하는 제어신호생성수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제어신호는 상기 뱅크가 활성화되는 시점보다 앞서 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 글로벌입출력라인은 읽기글로벌입출력라인과 쓰기글로벌입출력라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 글로벌코어라인컨트롤러는 상기 읽기스트로브신호를 입력받아, 상기 읽기글로벌코어라인의 데이터가 상기 읽기글로벌입출력라인으로 전달되게 하기 위한 출력스트로브신호를 생성하는 출력스트로브신호 생성수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 출력스트로브신호는 상기 뱅크가 활성화되는 시점보다 뒤에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 제어신호는 상기 제1 읽기글로벌코어라인을 프리차지시키기 위한 제1 제어신호와 상기 제2 읽기글로벌코어라인을 프리차지시키기 위한 제2 제어신호인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 글로벌코어라인컨트롤러는 상기 제1 및 제2 뱅크 정보에 응답하여, 상기 쓰기글로벌입출력라인을 통해 입력되는 데이터를 상기 제1 및 제2 쓰기글로벌코어라인 중 어느 하나로 전달하는 입력데이터 전달수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 입력데이터 전달수단은,
    상기 뱅크 정보 중 적어도 어느 하나와 읽기/쓰기정보를 입력받는 제어부;
    상기 쓰기글로벌입출력라인을 통해 데이터를 입력받는 입력부; 및
    상기 제어부의 출력신호에 응답하여, 상기 입력부의 출력신호를 상기 제1 및 제2 쓰기글로벌코어라인 중 어느 하나로 선택적으로 전달하는 전달부
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 전달부의 출력신호를 래치하기 위한 래치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제12항에 있어서,
    상기 글로벌코어라인컨트롤러는 상기 제1 및 제2 제어신호에 응답하여 상기 제1 및 제2 읽기글로벌코어라인 중 어느 하나의 데이터를 상기 읽기글로벌입출력라인에 전달하는 출력데이터 전달수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 출력데이터 전달수단은,
    상기 제1 및 제2 제어신호에 응답하여 상기 제1 및 제2 읽기글로벌코어라인의 데이터를 선택적으로 출력하는 선택부;
    상기 출력스트로브신호에 응답하여 상기 선택부의 출력신호를 전달하는 전달부; 및
    상기 전달부의 출력신호를 상기 읽기글로벌입출력라인으로 출력하는 출력부
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 전달부의 출력신호를 래치하기 위한 래치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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