KR101798986B1 - 메모리 장치 - Google Patents

메모리 장치 Download PDF

Info

Publication number
KR101798986B1
KR101798986B1 KR1020100129274A KR20100129274A KR101798986B1 KR 101798986 B1 KR101798986 B1 KR 101798986B1 KR 1020100129274 A KR1020100129274 A KR 1020100129274A KR 20100129274 A KR20100129274 A KR 20100129274A KR 101798986 B1 KR101798986 B1 KR 101798986B1
Authority
KR
South Korea
Prior art keywords
lines
bank
strobe
banks
local
Prior art date
Application number
KR1020100129274A
Other languages
English (en)
Other versions
KR20120067722A (ko
Inventor
박기천
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100129274A priority Critical patent/KR101798986B1/ko
Publication of KR20120067722A publication Critical patent/KR20120067722A/ko
Application granted granted Critical
Publication of KR101798986B1 publication Critical patent/KR101798986B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명에 따른 메모리 장치는, 다수의 뱅크를 포함하는 뱅크영역; 상기 다수의 뱅크에 각각 하나씩 대응되는 다수의 제1로컬라인; 상기 다수의 뱅크에 각각 하나씩 대응되는 다수의 제2로컬라인; 상기 다수의 뱅크의 컬럼 동작을 위한 다수의 컬럼 스트로브를 생성하는 스트로브 생성부; 제1모드에서는 상기 다수의 컬럼 스트로브를 상기 다수의 제1로컬라인 및 상기 제2로컬라인으로 전달하고, 제2모드에서는 선택 어드레스에 응답하여 상기 다수의 컬럼 스트로브를 상기 다수의 제1로컬라인 또는 상기 다수의 제2로컬라인으로 전달하며, 상기 뱅크 영역의 중심부에 배치되는 신호 전달부; 및 상기 다수의 컬럼 스트로브를 상기 스트로브 생성부로부터 상기 신호 전달부로 전송하기 위한 다수의 전달라인을 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
일반적으로 메모리 장치에 입력되는 컬럼계 명령, 즉 외부 명령이 리드(read) 또는 라이트(write) 명령일 경우 이에 응답하여 뱅크별로 컬럼 스트로브 가 생성된다. 보다 자세히 설명하면, 리드 또는 라이트 명령이 입력되면 각 뱅크 블록마다 해당 뱅크를 활성화시키는 컬럼 스트로브가 각각 생성된다. 이렇게 생성된 컬럼 스트로브를 뱅크로 전달하기 위해서는 뱅크별로 라인을 필요로 한다.
메모리 장치의 최근 고집적화 및 고속화에 따라 뱅크의 수는 증가하는 추세이므로 뱅크를 제어하는 컬럼 스트로브를 각 뱅크로 전달하기 위한 라인의 수도 증가하여 메모리 장치의 면적이 커지고 있다. 이에 따라 컬럼 스트로브를 전달하는 라인의 수를 줄이는 것도 메모리 장치의 면적을 줄이는데 중요한 요인으로 작용하고 있다.
도 1은 종래의 메모리 장치를 나타낸 도면이다.
도 1에 도시된 바와 같이, 메모리 장치는, 다수의 제1 내지 제4뱅크(111, 121, 131, 141)를 포함하는 제1 내지 제4뱅크영역(110, 120, 130, 140), 스트로브 생성부(101), 제1 내지 제4입출력부(112, 122, 132, 142), 다수의 제1 내지 제4로컬 라인(113, 123, 133, 143), 제1전달라인(102), 제2전달라인(103), 제1신호 전달부(150), 제2신호 전달부(160), 다수의 로우 디코더(X) 및 다수의 컬럼 디코더(Y)를 포함한다. 도 1에서 로컬라인(113, 123, 133, 143), 전달라인(102, 103)에 표시된 숫자는 실제 라인의 개수를 나타낸다. 또한 도 1에서는 생략하였으나 다수의 제1뱅크(111)와 다수의 제1로컬라인(113)는 일대일 대응(연결)된다. 다수의 제2 내지 제4뱅크(121, 131, 141)와 다수의 제2 내지 제4로컬라인(123, 133, 143)의 관계도 동일하다.
이하 도 1을 참조하여 메모리 장치의 동작에 대해 설명한다. 제1 내지 제4뱅크(111, 121, 131, 141) 중 같은 일련번호(예를 들어 '0'이라는 숫자가 붙은 4개의 뱅크, 이하 0번 뱅크)를 가진 뱅크는 동일한 뱅크 어드레스(bank address)에 대응된다.
메모리 장치가 액티브 구간에 들어서면 제1 내지 제4뱅크(111, 121, 131, 141)에 포함된 다수의 워드라인 중 1개의 워드라인이 활성화된다. 활성화되는 워드라인은 로우 디코더(X)가 로우 어드레스(row address)에 응답하여 지정한다.
리드/라이트 커맨드(read/write command)가 인가되면 스트로브 생성부(101)에서 컬럼 스트로브(column strobe)가 생성된다. 컬럼 스트로브는 뱅크 어드레스에 의해 지정된 뱅크로 전달된다. 이때 컬럼 스트로브는 스트로브 생성부(101)에서 제1전달라인(102) 및 제2전달라인(103)을 통해 각각 제1신호 전달부(150)와 제2신호 전달부(160)로 전달된다.
신호 전달부(150, 160)는 메모리 장치가 X32동작(이하 고병렬 모드) 또는 X16동작(이하 저병렬 모드)하는지 여부에 따라 컬럼 스트로브를 제1 내지 제4로컬라인(113, 123, 133, 143)으로 전달한다.
참고로 고병렬 모드는 0번 제1 내지 제4뱅크(111, 121, 131, 141)가 동시에 컬럼 스트로브를 입력받아 데이터 억세스 동작을 하는 동작모드를 의미한다. 이때 모드신호(MODE)는 비활성화(로우) 된다. 이 경우 제1 내지 제4입출력부(112, 122, 132, 142)를 통해 제1 내지 제4뱅크영역(110, 120, 130, 140)에서 억세스된 데이터가 메모리 장치 외부로 입출력된다. 입출력부(112, 122, 132, 142)는 다수의 데이터 핀으로 구성된다.
한편 데이터 핀을 적게 사용하기 위하여 제1입출력부(112)(또는 제2입출력부(122))를 통해 제1뱅크영역(110) 및 제2뱅크영역(120)의 내부에서 억세스된 데이터가 입출력되도록 하고, 제3입출력부(132)(또는 제4입출력부(142))를 통해 제3뱅크영역(130) 및 제4뱅크영역(140)의 내부에서 억세스된 데이터가 입출력되도록 할 수 있다. 이러한 동작이 저병렬 모드이다. 저병렬 모드시 모드신호(MODE)는 활성화(하이)된다.
저병렬 모드시 제1신호 전달부(150)는 선택 어드레스(ADD<6>)에 응답하여 컬럼 스트로브를 다수의 제1로컬라인(113) 또는 다수의 제2로컬라인(123)으로 전달한다. 제1신호 전달부(150)는 다수의 신호 전달회로(104)를 포함한다. 신호 전달회로(104)의 스트로브 라인(STROBE)는 제1전달라인(102)에 연결되고, 제1라인(LINE1)은 제1로컬라인(113)에 연결되고, 제2라인(LINE2)은 제2로컬라인(123)에 연결된다. 제2신호 전달부(160)의 동작 및 구성도 제1신호 전달부(160)와 동일하다.
고병렬 모드에서는 동시에 4개의 뱅크영역(110, 120, 130, 140)에서 데이터가 억세스되고, 저병렬 모드에서는 동시에 2개의 뱅크영역(110, 130 또는 120, 140)에 서 데이터가 억세스된다.
신호 전달부(150, 160)에 의해 컬럼 스트로브가 다수의 제1 내지 제4로컬라인(113, 123, 133, 143) 중 일부를 통하여 뱅크 어드레스에 의해 지정된 뱅크(111, 121, 131, 141)로 전달된다. 컬럼 스트로브가 전달되면 컬럼 디코더(Y)가 컬럼 어드레스(column)에 의해 지정된 메모리 셀에서 데이터 억세스가 이루어진다. 억세스된 데이터는 상술한 바와 같이 입출력부(112, 122, 132, 142)를 통해 메모리 장치의 외부로 입출력된다. 그런데 뱅크의 집적도 가 높아질수록 많은 로우 디코더(X) 및 컬럼 디코더(Y)를 필요로 하므로 메모리 장치의 면적이 넓어진다는 문제점이 있었다.
도 2는 뱅크의 크기를 확장한 종래의 메모리 장치를 나타낸 도면이다.
도 2에 도시된 바와 같이, 메모리 장치는, 다수의 제1 내지 제4뱅크(211, 221, 231, 241)를 포함하는 제1 내지 제4뱅크영역(210, 220, 230, 240), 스트로브 생성부(101), 제1 내지 제4입출력부(212, 222, 232, 242), 다수의 제1 내지 제4로컬 라인(213, 223, 233, 243), 제1전달라인(202), 제2전달라인(203), 제1신호 전달부(250), 제2신호 전달부(260), 다수의 로우 디코더(X) 및 다수의 컬럼 디코더(Y)를 포함한다. 도 1에서 로컬라인(213, 223, 233, 243), 전달라인(202, 203)에 표시된 숫자는 실제 라인의 개수를 나타낸다. 또한 도 1에서는 생략하였으나 1개의 제1뱅크(211)에는 2개의 제1로컬라인(213)이 대응(연결)된다. 다수의 제2 내지 제4뱅크(221, 231, 241)와 다수의 제2 내지 제4로컬라인(223, 233, 243)의 관계도 동일하다.
도 2의 메모리 장치는 도 1의 메모리 장치에 비해 뱅크의 크기를 두 배로 확장하여 컬럼 디코더(Y)의 크기는 증가(도 1의 뱅크 2개를 하나로 합쳤으므로 입출력 수가 두 배로 증가함)하였으나 컬럼 디코더와 로우 디코더(X)의 개수를 반으로 줄였다.
도 2의 메모리 장치의 동작은 도 1의 메모리 장치의 동작과 동일하다. 다만 다수의 제1 내지 제4뱅크(111, 121, 131, 141)은 도 1의 메모리 장치에서 동일한 일련번호가 붙은 뱅크 2개를 하나로 합친 것과 같다. 예를 들어 제1뱅크영역(210)의 0번 제1뱅크(111)는 도 1의 메모리 장치의 0번 제1뱅크(111)와 0번 제2뱅크(121)를 합친 것과 같다. 따라서 1개의 뱅크에 2개의 로컬라인이 연결된다.
제1신호 전달부(250)와 제2신호 전달부(260)는 제1뱅크영역(110)과 제2뱅크영역(120) 사이, 제3뱅크영역(130)과 제4뱅크영역(140) 사이에 존재한다. 신호 전달회로(104)의 제1라인(LINE1)과 제2라인(LINE2)은 각각 1개의 뱅크에 대응되는 2개의 로컬라인과 연결된다.
이러한 경우 제1내지 제4로컬라인(213, 223, 233, 243)의 개수가 스트로브 생성부(201)에서 각 뱅크에 도달하는 구간에서 모두 16개이어야 하므로 메모리 장치의 면적을 줄이는데 불리하다는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 신호 전달부의 위치를 옮겨 컬럼 스트로브를 전달하는 라인의 수를 줄여 면적을 줄인 메모리 장치를 제공하는데 그 목적이 있다.
본 발명에 메모리 장치는, 다수의 뱅크를 포함하는 뱅크영역; 상기 다수의 뱅크에 각각 하나씩 대응되는 다수의 제1로컬라인; 상기 다수의 뱅크에 각각 하나씩 대응되는 다수의 제2로컬라인; 상기 다수의 뱅크의 컬럼 동작을 위한 다수의 컬럼 스트로브를 생성하는 스트로브 생성부; 제1모드에서는 상기 다수의 컬럼 스트로브를 상기 다수의 제1로컬라인 및 상기 제2로컬라인으로 전달하고, 제2모드에서는 선택 어드레스에 응답하여 상기 다수의 컬럼 스트로브를 상기 다수의 제1로컬라인 또는 상기 다수의 제2로컬라인으로 전달하며, 상기 뱅크 영역의 중심부에 배치되는 신호 전달부; 및 상기 다수의 컬럼 스트로브를 상기 스트로브 생성부로부터 상기 신호 전달부로 전송하기 위한 다수의 전달라인을 포함할 수 있다.
메모리 장치는, 상기 뱅크에 저장하기 위한 상기 데이터를 메모리 장치의 외부로부터 입력받거나 상기 뱅크에 저장된 상기 데이터를 메모리 장치의 외부로 출력하는 입출력부를 더 포함할 수 있다.
또한 본 발명에 따른 메모리 장치는, 다수의 제1뱅크를 포함하는 제1뱅크영역; 다수의 제2뱅크를 포함하는 제2뱅크영역; 상기 다수의 제1뱅크에 각각 하나씩 대응되는 다수의 제1로컬라인; 상기 다수의 제1뱅크에 각각 하나씩 대응되는 다수의 제2로컬라인; 상기 다수의 제2뱅크에 각각 하나씩 대응되는 다수의 제3로컬라인; 상기 다수의 제2뱅크에 각각 하나씩 대응되는 다수의 제4로컬라인; 상기 다수의 제1뱅크 및 상기 다수의 제2뱅크의 컬럼 동작을 위한 다수의 컬럼 스트로브를 생성하는 스트로브 생성부; 제1모드에서는 상기 다수의 컬럼 스트로브를 상기 다수의 제1로컬라인 및 상기 제2로컬라인으로 전달하고, 제2모드에서는 선택 어드레스에 응답하여 상기 다수의 컬럼 스트로브를 상기 다수의 제1로컬라인 또는 상기 다수의 제2로컬라인으로 전달하며, 상기 제1뱅크 영역의 중심부에 배치되는 제1신호 전달부; 제1모드에서는 상기 다수의 컬럼 스트로브를 상기 다수의 제3로컬라인 및 상기 제4로컬라인으로 전달하고, 제2모드에서는 선택 어드레스에 응답하여 상기 다수의 컬럼 스트로브를 상기 다수의 제3로컬라인 또는 상기 다수의 제4로컬라인으로 전달하며, 상기 제2뱅크 영역의 중심부에 배치되는 제2신호 전달부; 상기 다수의 컬럼 스트로브를 상기 스트로브 생성부로부터 상기 제1신호 전달부로 전송하기 위한 다수의 제1전달라인; 및 상기 다수의 컬럼 스트로브를 상기 스트로브 생성부로부터 상기 제2신호 전달부로 전송하기 위한 다수의 제2전달라인을 포함할 수 있다.
본 발명에 따른 메모리 장치는, 신호 전달부의 위치를 다수의 뱅크가 포함된 뱅크영역의 중심으로 옮겨 스트로부 생성부로부터 뱅크까지의 구간 중 일부 구간에서 스트로브를 전달하기 위한 라인의 개수를 감소시켜 메모리 장치의 면적을 줄였다.
도 1은 종래의 메모리 장치를 나타낸 도면,
도 2는 뱅크의 크기를 확장한 종래의 메모리 장치를 나타낸 도면,
도 3은 본 발명의 일실시예에 따른 메모리 장치를 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 메모리 장치를 나타낸 도면이다.
도 3에 도시된 바와 같이, 메모리 장치는, 다수의 제1 내지 제4뱅크(311, 321, 331, 341)를 포함하는 제1 내지 제4뱅크영역(310, 320, 330, 340), 다수의 제1 내지 제8로컬라인(312, 313, 322, 323, 332, 333, 342, 343), 다수의 스트로브를 생성하는 스트로브 생성부(301), 제1 내지 제4뱅크 영역(310, 320, 330, 340)의 중심부에 각각 배치되는 제1 내지 제4신호 전달부(314, 324, 334, 344), 다수의 제1 내지 제4전달라인(315, 325, 335, 345)를 포함한다. 또한 메모리 장치는 다수의 로우 디코더(X) 및 다수의 컬럼 디코더(Y)와 메모리 장치 내부에서 엑세스된 데이터를 메모리 장치 외부와 입출력하기 위한 제1 내지 제4입출력부(316, 326, 336, 346)를 포함한다.
또한 도 3에서는 생략하였으나 다수의 제1뱅크(311)와 다수의 제1로컬라인(312)는 일대일 대응(연결)되고, 다수의 제1뱅크(311)와 다수의 제2로컬라인(313)도 일대일 대응(연결)된다. 다수의 제2뱅크(321)와 다수의 제3, 4로컬라인(322, 323), 다수의 제3뱅크(331)와 다수의 제5, 6로컬라인(332, 333), 다수의 제4뱅크(341)와 다수의 제7, 8로컬라인(342, 343)의 관계도 다수의 제1뱅크(311)와 다수의 제1, 2로컬라인(312, 313)의 관계와 동일하다.
이하 도 3을 참조하여 메모리 장치의 동작에 대해 설명한다.
메모리 장치는 제1모드(이하 고병렬 모드) 또는 제2모드(이하 저병렬 모드)에서 동작한다. 제1 내지 제4뱅크(311, 321, 331, 341) 중 같은 일련번호(예를 들어 '0'이라는 숫자가 붙은 2개의 뱅크, 이하 0번 뱅크)를 가진 뱅크는 동일한 뱅크 어드레스(bank address)에 대응된다. 이하 제1뱅크영역(310)의 데이터 억세스 동작에 대해 설명한다. 제2 내지 제4뱅크영역(320, 330, 340)의 데이터 억세스 동작은 제1뱅크영역(310)의 동작과 동일하다.
메모리 장치가 액티브 구간에 들어서면 제1뱅크(311)에 포함된 다수의 워드라인 중 1개의 워드라인이 활성화된다. 활성화되는 워드라인은 로우 디코더(X)가 로우 어드레스(row address)에 응답하여 지정한다.
리드/라이트 커맨드(read/write command)가 인가되면 스트로브 생성부(301)에서 컬럼 스트로브(column strobe)가 생성된다. 컬럼 스트로브는 뱅크 어드레스에 의해 지정된 제1뱅크(311)로 전달된다. 이때 컬럼 스트로브는 스트로브 생성부(301)에서 제1전달라인(315)을 통해 제1신호 전달부(314)으로 전달된다.
제1신호 전달부(316)는 메모리 장치가 고병렬 모드 또는 저병렬 모드에서 동작하는지 여부에 따라 컬럼 스트로브를 제1로컬라인(312) 또는 제2로컬라인(313)으로 전달한다.
고병렬 모드는 0번 제1뱅크(111)와 0번 제4뱅크(141)가 동시에 컬럼 스트로브를 2개씩 입력받아 데이터 억세스 동작을 하는 동작모드를 의미한다. 이때 모드신호(MODE)는 비활성화(로우) 된다. 고병렬 모드시 제1신호 전달부(314)는 선택 어드레스(ADD<6>)에 관계없이 컬럼 스트로브를 다수의 제1로컬라인(312)과 다수의 제2로컬라인(313) 모두로 인가한다. 또한 제1 내지 제4입출력부(316, 326, 336, 346)를 통해 제1 내지 제4뱅크영역(310, 320, 330, 340)에서 억세스된 데이터가 메모리 장치 외부로 입출력된다. 입출력부(316, 326, 336, 346)는 다수의 데이터 핀으로 구성된다. 참고로 선택 어드레스(ADD<6>)는 선택 어드레스 라인(도 3에 미도시)을 통해 스트로브 생성부(301)에서 생성되어 각 신호 전달부(314, 324, 334, 344)로 전달된다.
저병렬 모드시 도 1의 설명에서 상술한바와 동일하게 제1입출력부(316)(또는 제2입출력부(326))를 통해 제1뱅크영역(310) 및 제2뱅크영역(320)의 내부에서 억세스된 데이터가 입출력되도록 하고, 제3입출력부(336)(또는 제4입출력부(346))를 통해 제3뱅크영역(330) 및 제4뱅크영역(340)의 내부에서 억세스된 데이터가 입출력되도록 할 수 있다. 이러한 동작이 저병렬 모드이다. 저병렬 모드시 모드신호(MODE)는 활성화(하이)된다.
저병렬 모드시 제1신호 전달부(314)는 선택 어드레스(ADD<6>)에 응답하여 다수의 제1전달라인(315)에 의해 제1신호 전달부(314)로 전달된 컬럼 스트로브를 다수의 제1로컬라인(312) 또는 다수의 제2로컬라인(313) 중 1개의 로컬라인으로 전달한다. 제1신호 전달부(314)는 다수의 신호 전달회로(104)를 포함한다. 신호 전달회로(104)의 스트로브 라인(STROBE)는 제1전달라인(315)에 연결되고, 제1라인(LINE1)은 제1로컬라인(312)에 연결되고, 제2라인(LINE2)은 제2로컬라인(313)에 연결된다. 제2 내지 제4신호 전달부(324, 334, 344)의 동작 및 구성도 제1신호 전달부(314)와 동일하다.
즉 고병렬 모드에서는 동시에 2개의 뱅크영역(310, 340 또는 320, 330)에서 각각 2개의 데이터가 동시에 억세스되고, 저병렬 모드에서는 동시에 2개의 뱅크영역(310, 340 또는 320, 330)에서 각각 1개의 데이터가 억세스된다.
고병렬 모드에서는 0번 제1뱅크(311)에 자신에게 대응되는 제1로컬라인(312)과 제2로컬라인(313) 통해 2개의 컬럼 스트로브가 인가된다. 컬럼 스트로브가 전달되면 컬럼 디코더(Y)가 컬럼 어드레스(column)에 의해 지정된 메모리 셀에서 데이터 억세스가 이루어진다. 따라서 0번 제1뱅크(311)에서 2개의 데이터가 억세스되어 제1입출력부(316)를 통해 메모리 장치의 외부로 입출력된다. 저병렬 모드에서는 0번 제1뱅크(311)에 자신에게 대응되는 제1로컬라인(312)과 제2로컬라인 중 선택 어드레스(ADD<6>)에 의해 선택된 1개의 로컬라인으로 컬럼 스트로브가 인가된다. 따라서 0번 제1뱅크(311)에서 1개의 데이터가 억세스되어 제1입출력부(316)를 통해 메모리 장치 외부로 입출력된다.
이때 제1신호 전달부(314)를 제1뱅크영역(310)의 중심으로 위치를 조정함으로써 스트로브 생성부(301)로 부터 제1신호 전달부(314)에 이르는 구간(이하 전송구간(A)))에 스트로브를 전달하기 위한 라인(다수의 제1전달라인(315))의 개수가 종래의 절반으로 줄어들게 된다. 즉 종래의 경우 신호 전달부(250, 260)의 위치로 인해 각 뱅크 영역(210, 220, 230, 240)으로 16개의 로컬라인이 형성되었지만, 본 발명의 경우 신호 전달부(314, 324, 334, 344)의 위치를 각 뱅크영역(310, 320, 330, 340)의 중심으로 옮겨 전송구간(A)에 8개의 전달라인(315, 325, 335, 345)만 필요로 하게 되었다. 즉 공통으로 이용할 수 있는 공통라인(전달라인)의 형성구간을 늘린 것이다. 본 발명은 메모리 장치의 일부영역(A)에서 라인의 개수가 종래의 절반으로 줄어들었으므로 종래에 비해 메모리 장치의 면적을 줄일 수 있다는 장점을 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (11)

  1. 다수의 뱅크를 포함하는 뱅크영역;
    상기 다수의 뱅크에 각각 하나씩 대응되는 다수의 제1로컬라인;
    상기 다수의 뱅크에 각각 하나씩 대응되는 다수의 제2로컬라인;
    상기 다수의 뱅크의 컬럼 동작을 위한 다수의 컬럼 스트로브를 생성하는 스트로브 생성부;
    제1모드에서는 상기 다수의 컬럼 스트로브를 상기 다수의 제1로컬라인 및 상기 제2로컬라인으로 전달하고, 제2모드에서는 선택 어드레스에 응답하여 상기 다수의 컬럼 스트로브를 상기 다수의 제1로컬라인 또는 상기 다수의 제2로컬라인으로 전달하며, 상기 뱅크 영역의 중심부에 배치되는 신호 전달부; 및
    상기 다수의 컬럼 스트로브를 상기 스트로브 생성부로부터 상기 신호 전달부로 전송하기 위한 다수의 전달라인
    을 포함하는 메모리 장치.
  2. 삭제
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제1모드는 고병렬 모드이고, 상기 제2모드는 저병렬 모드인 메모리 장치.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    상기 컬럼 스트로브는 데이터 액세스 신호인 메모리 장치.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제 4항에 있어서,
    상기 뱅크는 자신에게 대응되는 상기 컬럼 스트로브가 활성화되면 자신에게 데이터를 저장하거나 자신에게 저장된 데이터를 출력하는 메모리 장치.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제 5항에 있어서,
    상기 뱅크에 저장하기 위한 상기 데이터를 메모리 장치의 외부로부터 입력받거나 상기 뱅크에 저장된 상기 데이터를 메모리 장치의 외부로 출력하는 입출력부를 더 포함하는 메모리 장치.
  7. 다수의 제1뱅크를 포함하는 제1뱅크영역;
    다수의 제2뱅크를 포함하는 제2뱅크영역;
    상기 다수의 제1뱅크에 각각 하나씩 대응되는 다수의 제1로컬라인;
    상기 다수의 제1뱅크에 각각 하나씩 대응되는 다수의 제2로컬라인;
    상기 다수의 제2뱅크에 각각 하나씩 대응되는 다수의 제3로컬라인;
    상기 다수의 제2뱅크에 각각 하나씩 대응되는 다수의 제4로컬라인;
    상기 다수의 제1뱅크 및 상기 다수의 제2뱅크의 컬럼 동작을 위한 다수의 컬럼 스트로브를 생성하는 스트로브 생성부;
    제1모드에서는 상기 다수의 컬럼 스트로브를 상기 다수의 제1로컬라인 및 상기 제2로컬라인으로 전달하고, 제2모드에서는 선택 어드레스에 응답하여 상기 다수의 컬럼 스트로브를 상기 다수의 제1로컬라인 또는 상기 다수의 제2로컬라인으로 전달하며, 상기 제1뱅크 영역의 중심부에 배치되는 제1신호 전달부;
    제1모드에서는 상기 다수의 컬럼 스트로브를 상기 다수의 제3로컬라인 및 상기 제4로컬라인으로 전달하고, 제2모드에서는 선택 어드레스에 응답하여 상기 다수의 컬럼 스트로브를 상기 다수의 제3로컬라인 또는 상기 다수의 제4로컬라인으로 전달하며, 상기 제2뱅크 영역의 중심부에 배치되는 제2신호 전달부;
    상기 다수의 컬럼 스트로브를 상기 스트로브 생성부로부터 상기 제1신호 전달부로 전송하기 위한 다수의 제1전달라인; 및
    상기 다수의 컬럼 스트로브를 상기 스트로브 생성부로부터 상기 제2신호 전달부로 전송하기 위한 다수의 제2전달라인
    을 포함하는 메모리 장치.
  8. 삭제
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제 7항에 있어서,
    상기 제1모드는 고병렬 모드이고, 상기 제2모드는 저병렬 모드인 메모리 장치.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제 7항에 있어서,
    상기 컬럼 스트로브는 데이터 액세스 신호인 메모리 장치.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제 10항에 있어서,
    상기 제1뱅크 및 상기 제2뱅크는 자신에게 대응되는 상기 컬럼 스트로브가 활성화되면 자신에게 데이터를 저장하거나 자신에게 저장된 데이터를 출력하는 메모리 장치.
KR1020100129274A 2010-12-16 2010-12-16 메모리 장치 KR101798986B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100129274A KR101798986B1 (ko) 2010-12-16 2010-12-16 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100129274A KR101798986B1 (ko) 2010-12-16 2010-12-16 메모리 장치

Publications (2)

Publication Number Publication Date
KR20120067722A KR20120067722A (ko) 2012-06-26
KR101798986B1 true KR101798986B1 (ko) 2017-11-20

Family

ID=46686666

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100129274A KR101798986B1 (ko) 2010-12-16 2010-12-16 메모리 장치

Country Status (1)

Country Link
KR (1) KR101798986B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7593283B2 (en) 2006-09-28 2009-09-22 Hynix Semiconductor, Inc. Semiconductor memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7593283B2 (en) 2006-09-28 2009-09-22 Hynix Semiconductor, Inc. Semiconductor memory device

Also Published As

Publication number Publication date
KR20120067722A (ko) 2012-06-26

Similar Documents

Publication Publication Date Title
CN101055768B (zh) 半导体存储装置
US7355899B2 (en) Pipe latch circuit of multi-bit prefetch-type semiconductor memory device with improved structure
KR102595588B1 (ko) 구성 가능한 메모리 어레이 뱅크 아키텍처를 위한 장치 및 방법
CN111679786B (zh) 存储设备、操作存储设备的方法及存储系统
JP2007095284A (ja) 直列入／出力インターフェイスを有するマルチポートメモリ素子
US11355180B2 (en) Semiconductor devices and semiconductor systems including the same
US7596049B2 (en) Semiconductor memory device with a plurality of bank groups each having a plurality of banks sharing a global line group
JP2008299476A (ja) 半導体集積回路
CN104375970A (zh) 半导体集成电路
KR20200108772A (ko) 메모리 장치의 미리 정해진 프로토콜 인터페이스를 이용하여 내부 프로세싱 동작을 수행하는 방법
US9141472B2 (en) Sharing a check bit memory device between groups of memory devices
US7664908B2 (en) Semiconductor memory device and operating method of the same
US8896340B2 (en) Semiconductor modules
TWI490883B (zh) 半導體記憶裝置
JP2011090754A (ja) 半導体装置
KR101798986B1 (ko) 메모리 장치
JPH02189790A (ja) ダイナミック形半導体記憶装置
JP4819325B2 (ja) 集積回路装置及びその動作方法
US7532527B2 (en) Semiconductor memory device
US20160357453A1 (en) Semiconductor memory device
KR101003112B1 (ko) 메모리 장치의 칼럼 제어방법
JP2004362756A5 (ko)
US6999375B2 (en) Synchronous semiconductor device and method of preventing coupling between data buses
KR101907072B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR100801709B1 (ko) 메모리 모듈 및 이를 구비한 메모리 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right