JP2001101860A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 共通のチップを用いてシングルデータレート
およびダブルデータレートの動作モードで動作する同期
型半導体記憶装置を容易に実現する。 【解決手段】 メモリアレイを、２つのメモリセルマッ
ト（４ａ，４ｂ）に分割し、これらをシングルデータレ
ートモード時には、上位ビットデータおよび下位ビット
データ格納領域として利用し、ダブル・データ・レート
モード時には、偶数列アドレスおよび奇数列アドレスデ
ータ格納領域として利用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、共通のチップ上に形成されかつ異なる規
格に従って動作することのできる半導体記憶装置に関す
る。より特定的には、この発明は、異なる規格に従って
動作する半導体記憶装置の共通のチップ上へのレイアウ
トに関する。

【０００２】

【従来の技術】データ処理システムの高性能化に伴っ
て、ＣＰＵ（中央演算処理装置）などのプロセッサも高
速化されている。このプロセッサの高速化に対応するた
め、主記憶として用いられる半導体記憶装置も動作速度
が高速化されてきている。このプロセッサの高速化に対
応し、高速でデータ転送をプロセッサと主記憶装置との
間で行なって、プロセッサの待ち時間を短くするため
に、たとえばシステムクロックであるクロック信号に同
期してデータの入出力を行なうクロック同期型半導体記
憶装置が実現されている。クロック信号に同期してデー
タの入出力を行なうことにより、データの転送速度がク
ロック信号により規定され、高速のデータ転送が実現さ
れる。このクロック信号と同期してデータの入出力を行
なう記憶装置の規格として、２つの規格が存在する。１
つは、シングル・データ・レート・シンクロナス・ＤＲ
ＡＭ（ＳＤＲ ＤＲＡＭ）であり、もう１つは、ダブル
・データ・レート・ＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）
である。ＳＤＲ−ＳＤＲＡＭにおいては、たとえばシス
テムクロックである基準クロック信号の立上がりエッジ
に同期してデータの入出力が行なわれる（ＳＤＲモー
ド）。ＤＤＲ−ＳＤＲＡＭにおいては、基準クロック信
号の立上がりエッジおよび立下がりエッジ両者に同期し
てデータの入出力が行なわれる（ＤＤＲモード）。

【０００３】これらのＳＤＲ−ＳＤＲＡＭおよびＤＤＲ
−ＳＤＲＡＭは、ともに、クロック信号に同期してデー
タの入出力を行なっており、高速のデータ転送が可能で
あり、プロセッサの待機時間を低減することができる。
一般に、超高速システムには、ＤＤＲモードで動作する
ＤＤＲ−ＳＤＲＡＭが利用され、通常の高速システムに
おいては、ＳＤＲモードで動作するＳＤＲ−ＳＤＲＡＭ
が利用される。

【０００４】

【発明が解決しようとする課題】図１９は、従来のＳＤ
ＲＡＭの品種展開手順を概略的に示す図である。まず、
たとえばＥＤＯ（エクステンディッド・データ・アウト
プット）ＤＲＡＭ９００のような低速のＤＲＡＭを用い
て、メモリアレイ、センスアンプおよびデコーダなどを
含むＤＲＡＭコア９０１の設計を行なう。このＤＲＡＭ
コア９０１を最新の設計ルールに従って設計し、このＤ
ＲＡＭコア９０１の動作を確認する。この動作が確認さ
れたＤＲＡＭコア９０１を利用して、ＳＤＲ−ＳＤＲＡ
Ｍ９１０およびＤＤＲ−ＳＤＲＡＭ９２０の品種展開を
行なう。ＳＤＲ−ＳＤＲＡＭ９１０は、ＳＤＲモードで
動作し、基準クロック信号ＣＬＫの立上がりエッジに同
期してデータの入出力を行ない、一方、ＤＤＲ−ＳＤＲ
ＡＭ９２０は、ＤＤＲモードで動作し、基準クロック信
号ＣＬＫの立上がりエッジおよび立下がりエッジ両者に
同期してデータの入出力を行なう。したがって、この内
部動作を最適化するため、ＳＤＲ−ＳＤＲＡＭ９１０の
周辺回路９１１およびＤＤＲ−ＳＤＲＡＭ９２０の周辺
回路９２１は、それぞれ別々に設計される。これによ
り、周辺回路９１１および９２１の最適化を図り、高性
能の半導体記憶装置を実現する。

【０００５】しかしながら、ＤＤＲ−ＳＤＲＡＭ９２０
およびＳＤＲ−ＳＤＲＡＭ９１０は、そのコア部分のＤ
ＲＡＭコア９０１は共通である。異なる点は、データ入
出力ビット数およびデータ入出力のトリガとなるクロッ
クエッジである。これらを別々のマスクセットを用いて
設計して製造している場合、製品価格が高くなる。ま
た、これらのＳＤＲＡＭは、製造から実際の製品までの
ターンアラウンドタイムには、数ヶ月程度かかる。これ
らを別々のマスクセットを用いて設計し製造する場合、
ＳＤＲ／ＤＤＲ−ＳＤＲＡＭの需要の動向（一方より他
方の需要が大きく変化する）に迅速に対応することがで
きなくなる。また、このＳＤＲ−ＳＤＲＡＭおよびＤＤ
Ｒ−ＳＤＲＡＭにおいて別々にマスクを作製した場合、
このマスク作製の費用が高くなり、結果として半導体記
憶装置のコストが高くなる。

【０００６】それゆえ、この発明の目的は、共通のチッ
プで、ＤＤＲモードおよびＳＤＲモードいずれでも動作
する半導体記憶装置を実現することである。

【０００７】この発明の他の目的は、低価格でかつ需要
動向の変化に迅速に対応することのできるレイアウトを
備える半導体記憶装置を提供することである。

【０００８】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、行列状に配列される複数のメモリセルを有
し、かつ少なくとも２つの列グループに分割されるメモ
リアレイを備える。これら２つの列グループは、第１の
動作モード時には多ビットデータの上位ビットデータお
よび下位ビットデータを個別に格納し、第２の動作モー
ド時には、偶数列アドレスのデータおよび奇数列アドレ
スのデータを個別に格納する。

【０００９】請求項２に係る半導体記憶装置は、請求項
１の装置が、さらに、第２の動作モード時、データアク
セスを指示するアクセスコマンド印加時偶数列アドレス
のデータおよび奇数列アドレスのデータを互いに異なる
タイミングで外部装置との間で転送する入出力回路をさ
らに含む。

【００１０】請求項３に係る半導体記憶装置は、請求項
１の装置において第１の動作モードが、クロック信号の
一方方向の変化に同期してデータの入力および出力を行
なう動作モードであり、第２の動作モードは、クロック
信号の一方方向および他方方向の変化両者に同期してデ
ータの入力および出力を行なう動作モードである。

【００１１】請求項４に係る半導体記憶装置は、請求項
１の装置が、さらに、メモリアレイの２つの列グループ
の間に設けられ、アドレス信号に従って２つのグループ
のアドレス指定された行を選択状態へ駆動するための行
選択回路をさらに備える。

【００１２】請求項５に係る半導体記憶装置は、行列状
に配列される複数のメモリセルを有しかつ少なくとも２
つの列グループに分割されるメモリアレイと、複数のデ
ータパッドと、これら複数のデータパッド各々に対応し
て配置される複数の内部データ線と、列アドレス信号に
従ってメモリアレイの２つのグループ各々から同時に選
択された所定数の複数の内部データ線と選択列との間で
とデータ転送を行なうための読出／書込回路と、複数の
内部データ線と複数のデータパッドとの間に結合され、
第１の動作モード時、複数の内部データ線と複数のデー
タパッドとの間でデータを転送し、かつ第２の動作モー
ド時内部データ線のメモリアレイの２つの列グループ各
々に対応する内部データ線の組各々と互いに異なるタイ
ミングで、複数のデータパッドの所定のデータパッドと
の間でデータ転送を行なうためのデータ転送回路を備え
る。

【００１３】請求項６に係る半導体記憶装置は、行列状
に配列される複数のメモリセルを有するメモリアレイ
と、このメモリアレイのメモリセルの選択を行なうため
の周辺回路と、第１の動作モード時には外部電源ノード
の電圧を降圧して周辺回路へ供給される動作電源電圧を
生成し、かつ第２の動作モード時には外部電源ノードの
電圧を降圧してメモリアレイへ供給されるアレイ電源電
圧を生成するための内部電源回路を備える。

【００１４】請求項７に係る半導体記憶装置は、請求項
６の内部電源回路が、第１の動作モード時の電流駆動能
力よりも第２の動作モード時の電流駆動能力を大きくす
るための調整回路を含む。

【００１５】請求項８に係る半導体記憶装置は、請求項
６の内部電源回路が、外部電源ノードと内部電源線との
間に並列に結合される複数のプログラミング用ドライブ
素子を含む。これら複数のプログラミング用ドライブ素
子は、外部電源ノードまたは内部電源線に結合するキャ
パシタにプログラム可能な絶縁ゲート型電界効果トラン
ジスタを含む。複数の歩プログラミング用ドライブ素子
の各々は、動作可能状態にプログラムされたとき、電源
ノードと内部電源線上の電圧の差に応じた電流を電源ノ
ードと内部電源線との間で流す。

【００１６】請求項９に係る半導体記憶装置は、請求項
６の内部電源回路が、基準電圧と内部電源線上の電圧と
を比較し、該比較結果を示す信号を出力する比較回路
と、この比較回路の出力信号に従って電源ノードと内部
電源線との間で電流を流すドライブトランジスタを含
む。これらの比較回路およびドライブトランジスタは、
第２の動作モード時、その駆動電流能力が大きくされる
ように、プログラム可能な素子を含む。

【００１７】請求項１０に係る半導体記憶装置は、電源
パッドに結合する第１の電源線と、この第１の電源線下
層かつ近傍に配置され、第１の動作モード時第１の電源
線上の電圧を降圧して内部電源電圧を生成する内部電源
回路とを備える。この内部電源電圧は、第１の動作モー
ド時第１の電源線と近接して配置される内部電源線に伝
達され、第２の動作モード時にはその内部電源線配置領
域には、第１の電源線が延在して配置される。

【００１８】請求項１１に係る半導体記憶装置は、請求
項６または１０の第１の動作モードが、クロック信号の
一方の変化に同期してデータの入出力を行なう動作モー
ドであり、第２の動作モードは、このクロック信号の立
下がりエッジおよび立上がりエッジ両方向に同期してデ
ータの入出力を行なう動作モードである。

【００１９】第１の動作モードおよび第２の動作モード
でメモリアレイの上位ビットデータおよび下位ビットデ
ータ格納領域と偶数列アドレスデータおよび奇数列アド
レスデータ格納領域とを切換えることにより、同一アレ
イ構成で第１および第２の動作モードに対応することが
でき、また列系信号線の配線領域も変更する必要がな
く、配線領域を効率的に利用でき、また列系信号線を最
適配置することができる。

【００２０】また、第１および第２の動作モードで内部
電源電圧回路の発生する内部電圧を切換えることによ
り、第１および第２の動作モードで電源電圧レベルが変
更される場合においても、効率的に内部電源回路を利用
して必要な内部電源を生成することができる。

【００２１】また、内部電源回路を外部電源線近傍に配
置することにより、動作モードに応じて内部電源線配置
領域を効率的に利用することができ、内部電源回路の設
計を変更することなく、第１および第２の動作モードに
容易に対応することができる。

【００２２】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
１は、チップの４分割領域それぞれに配置されるバンク
♯Ａ−♯Ｄと、チップ中央領域に配置され、かつバンク
♯Ａ−♯Ｄに共通に設けられ、図示しない外部制御信号
に従ってバンク指定信号および動作指定信号を生成する
マスタ制御回路２と、バンク♯Ａおよび♯Ｂの間に配置
され、マスタ制御回路２からの制御信号に従ってバンク
♯Ａおよび♯Ｂに対する動作制御を行なうためのローカ
ル制御回路３ａと、バンク♯Ｃおよび♯Ｄの間に配置さ
れ、マスタ制御回路２からの制御信号に従ってバンク♯
Ｃおよび♯Ｄに対する動作を制御する信号を生成するロ
ーカル制御回路３ｂを含む。

【００２３】ローカル制御回路３ａおよび３ｂ各々は、
マスタ制御回路２からのバンク指定信号が対応のバンク
を指定するとき、この指定されたバンクに対する動作制
御信号を生成する。このローカル制御回路３ａおよび３
ｂの制御の下に、バンク♯Ａ−♯Ｄは、互いに独立に活
性状態（メモリセルアレイ内において行（ワード線）が
選択状態へ駆動される状態）へ駆動することができる。

【００２４】図２は、バンク♯Ａ−♯Ｄの構成を概略的
に示す図である。バンク♯Ａ−♯Ｄは、同一構成を有す
るため、図２においては、１つのバンク♯を代表的に示
す。図２において、バンク♯は、各々が行列状に配列さ
れる複数のメモリセルを有するメモリセルマット４ａお
よび４ｂと、ローカル制御回路３からの行アドレス信号
および制御信号に従って、メモリセルマット４ａおよび
４ｂのアドレス指定された行を選択状態へ駆動するため
のＸデコーダ５と、ローカル制御回路３からのＹアドレ
ス信号および制御信号に従って活性化され、メモリセル
マット４ａおよび４ｂにおいてアドレス指定された列を
選択するための列選択信号を生成するＹデコーダ６ａお
よび６ｂと、ローカル制御回路３の制御に下に、Ｙデコ
ーダ６ａおよび６ｂにより選択されたメモリセル列と内
部データバス８との間でデータの転送を行なう書込／読
出回路７ａおよび７ｂを含む。

【００２５】メモリセルマット４ａおよび４ｂ各々にお
いては、メモリセル行それぞれに対応してワード線ＷＬ
が配設され、メモリセル列それぞれに対応してビット線
対が配置される。図２においては、メモリセルマット４
ａおよび４ｂにおいて配設されるワード線ＷＬａおよび
ＷＬｂを代表的に示す。メモリセルマット４ａおよび４
ｂの間の中央領域にＸデコーダ５を配置することによ
り、メモリセルマット４ａおよび４ｂにおけるワード線
（ＷＬａ，ＷＬｂ）の長さを短くし、高速でアドレス指
定された行を選択状態へ駆動する。ワード線ＷＬａおよ
びＷＬｂは、メインワード線とサブワード線とを有する
階層ワード線構成であってもよい。

【００２６】書込／読出回路７ａおよび７ｂは、クロッ
ク信号に同期してデータを転送するためのフリップフロ
ップを含む。これらの書込／読出回路７ａおよび７ｂ
は、メモリセルマット４ａおよび４ｂにおける選択列へ
データを書込むためのライトドライバおよび選択列から
のメモリセルデータを増幅するプリアンプを含んでもよ
い。この図２に示すバンク構成は、ＤＤＲモードおよび
ＳＤＲモードのＳＤＲＡＭに対して共通である。

【００２７】図３は、ＳＤＲモードの半導体記憶装置の
配線レイアウトを概略的に示す図である。図３において
は、メモリセルマット４ａおよび４ｂ各々が、８Ｋ行・
４Ｋ列に配列されるメモリセルを有する場合の構成が一
例として示される。メモリセルマット４ａおよび４ｂ
は、各々、３２Ｍビットの記憶容量を有する。バンク♯
においては、１６ビットのデータの書込／読出が行なわ
れる。すなわち、メモリセルマット４ａおよび４ｂそれ
ぞれにおいて、８ビットのデータが、一度に書込／読出
される。

【００２８】メモリセルマット４ａおよび４ｂそれぞれ
に対応して配置されるＹデコーダ６ａおよび６ｂは、自
身に近接して配置される列アドレス信号線１１ａおよび
１１ｂ上のＹアドレス信号ＹＡをデコードする。Ｙデコ
ーダ６ａおよび６ｂの各々は、１Ｋ本の列選択線（ＣＳ
Ｌ）に接続しており、Ｙアドレス信号ＹＡとして、９ビ
ットの列アドレスＣＡ０−ＣＡ８を受ける。Ｙデコーダ
６ａおよび６ｂは、それぞれ、メモリセルマット４ａお
よび４ｂにおいて２つの列選択線（ＣＳＬ）を同時に選
択する。１つの列選択線（ＣＳＬ）により４ビットのメ
モリセルが同時に選択される。

【００２９】Ｘデコーダ５は、Ｘアドレス信号としてビ
ットＲＡ０−ＲＡ１２を受けてデコードし、８Ｋ本のワ
ード線ＷＬのうち１つのワード線を選択状態へ駆動す
る。

【００３０】Ｙデコーダ６ａおよび６ｂに隣（近）接す
る信号配線領域１０においてＹアドレス信号線１１ａお
よび１１ｂを配設し、またこの信号配線領域１０におい
て、さらに、書込／読出回路７ａおよび７ｂの動作を制
御するために、書込制御信号ＷＤＥＵおびＷＤＥＬをそ
れぞれ伝達する書込制御線１２ａおよび１２ｂと、読出
制御信号ＲＤＣＵおよびＲＤＣＬを伝達する読出制御線
１３ａおよび１３ｂが配設される。

【００３１】信号配線領域１０において、これらの信号
線１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａおよび１３
ｂが、メモリセルマット４ａおよび４ｂの間の中央領域
から、外側領域に延在するように２分割されている。図
２に示すように、ローカル制御回路３が、ほぼＸデコー
ダ５と対向して配置され、このローカル制御回路３か
ら、これらの信号線１１ａ，１１ｂ，１２ａ，１２ｂ，
１３ａおよび１３ｂに、双方向に制御信号が伝達され
る。

【００３２】図４は、図３に示す配置におけるデータア
クセス時の、メモリセルマット４ａおよび４ｂと内部デ
ータバス８の接続を概略的に示す図である。内部データ
バス８は、８ビットの上位データを伝達する上位データ
バス８ｕと、８ビットの下位ビットデータを伝達する下
位ビットデータバス８ｌを含む。このバンク♯へのアク
セスにおいては、メモリセルマット４ａが上位ビットデ
ータバス８ｕに結合され、メモリセルマット４ｂが下位
ビットデータバス８ｌに結合される（書込／読出回路７
ａおよび７ｂを介して）。内部データバス８は、クロッ
ク信号ＣＬＫに同期してデータを転送するデータ転送回
路１４に結合される。データ転送回路１４が、内部デー
タバス８と外部データ端子との間でデータの転送を行な
う。

【００３３】１６ビットデータ転送時において、２つの
メモリセルマット４ａおよび４ｂに上位ビットデータお
よび下位ビットデータをそれぞれ転送する。

【００３４】メモリセルマット４ａおよび４ｂに対して
は、それぞれデータマスク指示信号ＤＱＭＵおよびＤＱ
ＭＬにより、データの書込／読出にマスクがかけられ
る。データマスク指示信号ＤＱＭＵおよびＤＱＭＬを利
用することにより、８ビット単位でデータの書込／読出
にマスクをかけることができる。データマスク指示信号
ＤＱＭＵおよびＤＱＭＬがデータマスクを指示するとき
には、対応の書込制御信号ＷＤＥ（ＷＤＥＵまたはＷＤ
ＥＬ）および読出制御信号ＲＤＣ（ＲＤＣＵまたはＲＤ
ＣＬ）が非活性状態に維持される。

【００３５】図５は、ＤＤＲモードにおける半導体記憶
装置の配線レイアウトを概略的に示す図である。図５に
おいて、メモリセルマット４ａに対応して配置されるＹ
デコーダ６ａに対しては、アドレス信号線１１ｃを介し
て偶数列アドレスＹＡｅ（ＣＡ０＝０）が与えられ、ま
たメモリセルマット４ｂに対応して配置されるＹデコー
ダ６ｂに対しては、アドレス信号線１１ｄを介して奇数
列アドレスＹＡｏ（ＣＡ０＝１）が与えられる。また、
メモリセルマット４ａに対して設けられる書込／読出回
路に対しては、制御線１２ｃおよび１３ｃを介してそれ
ぞれ書込制御信号ＷＤＥｅおよび読出制御信号ＲＤＣｅ
が与えられる。メモリセルマット４ｂに対して設けられ
る書込／読出回路に対しては、制御線１２ｄおよび１３
ｄを介して書込制御信号ＷＤＥｏおよび読出制御信号Ｒ
ＤＣｏが与えられる。ＤＤＲモード時においては、１つ
のデータマスク指示信号ＤＱＭによりデータの書込／読
出にマスクがかけられる。すなわち、このデータマスク
指示信号ＤＱＭは、クロック信号の立上がりエッジまた
は立下がりエッジで入出力されるデータにマスクをかけ
る。このデータマスクをかけるために、偶数列アドレス
および奇数列アドレスそれぞれに対して制御線１２ｃお
よび１３ｃと制御線１２ｄおよび１３ｄを別々に設け
る。ＳＤＲＡＭ内においてＤＤＲモード動作では、偶数
列アドレスデータおよび奇数列アドレスデータが交互に
入出力される。

【００３６】信号配線領域１０においては、列アドレス
信号線１１ｃ、１１ｅと制御線１２ｃ，１２ｄおよび１
３ｃおよび１３ｄが配置される。信号配線領域１０に配
設される信号線は、先の図３に示す制御線と対応する。
したがって、ＤＤＲモードおよびＳＤＲモードにおい
て、この信号配線領域１０内の各信号線領域を共通とす
ることができ、同一チップを用いて、ＤＤＲモードおよ
びＳＤＲモードの半導体記憶装置を実現することができ
る。

【００３７】この信号配線領域１０においては、低抵抗
のたとえば電源線と同数の上層メタル配線で各配線を配
置する。ＤＤＲモードおよびＳＤＲモード共通に、信号
配線領域１０における配線を除いてマスタ工程で各構成
要素（ＤＲＡＭコアおよび周辺回路）を作製する。最終
のスライス工程において、信号配線領域１０の配線を上
層メタル配線でレイアウトすることにより、ＤＤＲモー
ドまたはＳＤＲモードの半導体記憶装置を実現する。

【００３８】なお、ＤＤＲモードにおいては、８ビット
単位でデータの入出力が行なわれる。偶数列アドレスお
よび奇数列アドレスの設定は、以下のようにして実現さ
れる。Ｙデコーダ６ａおよび６ｂにおいて列アドレスビ
ットＣＡ０−ＣＡ８に従って列選択を行なう。メモリセ
ルマット４ａおよび４ｂ各々において選択された８ビッ
トデータを内部データバス８の偶数列アドレスバスおよ
び奇数列アドレスバスに結合する。ＤＤＲモードでは、
与えられた列アドレスの奇偶により奇数／偶数列アドレ
スバスとデータ端子の結合順序が決定される。結果とし
てメモリセルマット４ａおよび４ｂが偶数列アドレスデ
ータおよび奇数列アドレスデータを格納する。したがっ
てＹデコーダ６ａ，６ｂと列アドレス信号ＹＡとの接続
は、ＳＤＲモードと異ならせる必要はない（ＤＤＲモー
ドでも９ビットＣＡ０−ＣＡ８のとき）。また、ＤＤＲ
モード時、列アドレスビットＣＡ０−ＣＡ９が用いられ
るとき、ビットＣＡ１−ＣＡ９をＹデコーダ６ａおよび
６ｂに与え、ビットＣＡ０を偶奇判定に用いる。

【００３９】ＤＤＲモード時における内部データバス８
とメモリセルマット４ａおよび４ｂの結合関係は、図４
に示すものと同じとなる（データバス８ｕおよび８ｌが
偶数列アドレスデータバスおよび奇数列アドレスデータ
バスとして利用される）。

【００４０】図６は、ＳＤＲモード時のデータのアクセ
スシーケンスを示す図である。クロック信号ＣＬＫのサ
イクル１における立上がりエッジにおいてデータ読出を
指示するリードコマンドを印加し、同時に列アドレス信
号Ｙ０を印加する。このとき、図示しないバンクアドレ
ス信号も同時に与えられる。リードコマンドが与えられ
ると、内部でローカル制御回路の制御の下に、列選択動
作が行なわれ、次いで書込／読出回路の読出回路に対す
る読出制御信号ＲＤＣＵおよびＲＤＣＬが活性化され、
選択された１６ビットのメモリセルのデータが内部デー
タバス８上に伝達される。次いで、入出力回路（図４の
データ転送回路１４）を介してクロック信号ＣＬＫに同
期して読出データＱが出力される。ここで、読出データ
Ｑが、クロックサイクル３のクロック信号ＣＬＫの立上
がりエッジでサンプリングされるコラムレイテンシが２
の場合の読出動作が一例として示される。

【００４１】データ書込時においては、たとえばクロッ
ク信号ＣＬＫのサイクル５の立上がりエッジでデータ書
込を指示するライトコマンドが与えられ、同時に列アド
レス信号Ｙ１が与えられる。このライトコマンド時にお
いては、同時にクロック信号ＣＬＫの立上がり時で書込
データＤが与えられ、入出力回路（データ転送回路）を
介して内部データバス８上に１６ビットデータが転送さ
れる。次いで、書込制御信号ＷＤＣＵおよびＷＤＣＬが
活性化され、メモリセルマット４ａおよび４ｂにおいて
選択された１６ビットのメモリセルへのデータの転送が
行なわれる。

【００４２】図７は、ＤＤＲモード時におけるデータ入
出力シーケンスを示す図である。ＤＤＲモードにおいて
も、クロック信号ＣＬＫの立上がりエッジでコマンドが
与えられる。図７において、クロックサイクル１におい
てデータ読出を指示するリードコマンドが与えられ、そ
のとき同時に、列アドレス信号Ｙ０が与えられる。今、
バースト長が２であるとする。このリードコマンドに従
ってメモリセルマット４ａおよび４ｂにおいて同時に列
選択動作が行なわれ、読出制御信号ＲＤＣｅおよびＲＤ
Ｃｏが同時に活性化され、内部データバス８上に、１６
ビットの選択メモリセルデータが転送される。列アドレ
ス信号Ｙ０が奇数列アドレスであるか偶数列アドレスか
に従って（ビットＣＡ０により判定する）、図示しない
パラレル／シリアル変換回路においてバス選択動作が行
なわれ、クロックサイクル３から、クロック信号ＣＬＫ
の立上がりエッジおよび立下がりエッジに同期して８ビ
ットのデータＱ１およびＱ２がそれぞれ順次出力され
る。データマスクは、この８ビットデータ個々に対して
かけられる。８ビットデータＱ１およびＱ２は、ＳＤＲ
モード時におけるメモリセルマット４ａおよび４ｂから
の上位ビットデータおよび下位ビットデータにそれぞれ
対応する。

【００４３】データを書込む場合、クロックサイクル５
においてクロック信号ＣＬＫの立上がりエッジでデータ
書込を示すライトコマンドを与え、同時に、列アドレス
信号Ｙ１を与える。このデータ書込時、クロック信号Ｃ
ＬＫの立上がりエッジおよび立下がりエッジに同期して
書込データＤ１およびＤ２が与えられる。書込データＤ
１およびＤ２は、図示しないシリアル／パラレル変換回
路を介して１６ビットデータとして内部データバス８上
に伝達される。次いで、書込制御信号ＷＣＥｅおよびＷ
ＣＥｏが活性化され、メモリセルマット４ｂおよび４ｂ
の選択列上に転送される。

【００４４】したがって、データの入出力は、クロック
信号ＣＬＫの立上がりエッジ、立下がりエッジに同期し
て実行される。しかしながら、書込／読出回路およびメ
モリセルマットは、ＳＤＲモード時と同じ動作速度で動
作する。データ書込時においても、８ビットデータＤ１
およびＤ２に、それぞれ、データマスク指示信号ＤＱＭ
により、マスクをかけることができる。

【００４５】図８は、データ入出力部の構成を概略的に
示す図である。図８において、１６ビットの内部データ
バス８が、それぞれ８ビットのサブデータバス８ａおよ
び８ｂを含む。これらのサブデータバス８ａおよび８ｂ
は、書込／読出回路７ａおよび７ｂにそれぞれ結合され
る。書込／読出回路７ａおよび７ｂの上層の近接領域
に、信号配線領域１０が設けられる。この信号配線領域
１０においては、列アドレス信号ＹＡ、書込制御信号Ｗ
ＣＥおよび読出制御信号ＲＤＣを伝達する信号線が、Ｄ
ＤＲモードおよびＳＤＲモードに応じて配線される。こ
れらの信号配線領域１０に配設される配線は、スライス
工程において、たとえば電源線と同層の上層メタル配線
により配設され、その配線抵抗が低減される。

【００４６】サブデータバス８ａおよび８ｂには、図４
に示すデータ転送回路１４に含まれる転送回路１５ａお
よび１５ｂが結合される。これらの転送回路１５ａおよ
び１５ｂは、ＳＤＲモード時においては、クロック信号
ＣＬＫに従ってデータの転送を行ない、ＤＤＲモード時
においては、それぞれ、クロック信号ＣＬＫｅおよびＣ
ＬＫｏに従ってデータの取込転送を行なう。これらの転
送回路１５ａおよび１５ｂは、ＳＤＲモード時において
は、入出力回路１７ａおよび１７ｂにそれぞれ結合され
る。ＤＤＲモード時においては、転送回路１５ａおよび
１５ｂは、入出力回路１７ｂに結合される。したがっ
て、ＤＤＲモード時においては、転送回路１５ａおよび
１５ｂがクロック信号ＣＬＫｅおよびＣＬＫｏに応答し
て交互に動作し、データ読出時にはデータバス８上の１
６ビットデータを、８ビットデータに変換して順次出力
し、またデータ書込時においては、入出力回路１７ｂか
らの８ビットデータを受けて、１６ビットデータに変換
して内部データバス８上に転送する。ＳＤＲモード時に
おいては、転送回路１５ａおよび１５ｂは、内部データ
バス８ａおよび８ｂ上に与えられたデータをクロック信
号ＣＬＫに従って転送する。転送回路１５ａおよび１５
ｂと入出力回路１７ａおよび１７ｂは、図４のデータ転
送回路１４に対応する。

【００４７】これらの転送回路１５ａおよび１５ｂは、
内部データバス８が書込データおよび読出データ両者を
転送する場合、書込用のトライステートバッファおよび
読出用のトライステートバッファを含む。入出力回路１
７ａおよび１７ｂは、リードコマンド印加時およびライ
トコマンド印加時それぞれ活性化されるリードイネーブ
ル信号およびライトイネーブル信号に従って活性化され
て、外部装置との間でデータ転送を実行するバッファを
含む。転送回路１５ａおよび１５ｂと入出力回路１７ａ
および１７ｂの間の接続は、スライス工程でたとえばメ
タル配線を用いて実現され、データビット構成（語構
成）が変更される。またこのとき、同時にクロック信号
ＣＬＫとＣＬＫｅ／ＣＬＫｏの切換も、スライス工程で
たとえばメタル配線を用いて実現される。

【００４８】データマスク指示信号ＤＱＭＵおよびＤＱ
ＭＬが、ローカル制御回路により、信号配線領域１０上
に伝達される信号と組合せられる。これらのデータマス
ク指示信号ＤＱＭＵおよびＤＱＭＬの一方が、ＤＤＲモ
ード時、データマスク指示信号ＤＱＭとして用いられ
る。このデータマスク指示信号ＤＱＭおよびＤＱＭＵ／
ＤＱＭＬの切換も、スライス工程において実現される。

【００４９】なお、図８においては、内部データバス８
が、書込データおよび読出データ両者を転送し、また入
出力回路１７ａおよび１７ｂは、データ入出力端子ＤＱ
を介してデータ転送を行なっている。しかしながら、こ
の内部データバス８においては書込データを転送する書
込データバスおよび読出データを転送する読出データバ
スが別々に設けられていてもよく、また、併せて、入出
力回路１７ａおよび１７ｂが、それぞれデータ入力ピン
Ｄおよびデータ出力ピンＱにそれぞれ結合される入力回
路および出力回路を含んでもよい。

【００５０】また、図８においては、入出力回路１７ａ
が８ビットデータＤＱ８−１５を入出力し、入出力回路
１７ｂが８ビットデータＤＱ０−７を入出力している。
このピン配置は、ＳＤＲモード時におけるピン配置であ
り、ＤＤＲモード時においては、データ入出力端子ＤＱ
０−ＤＱ１５の所定の８ビットのデータ端子（たとえば
ＤＱ０，ＤＱ２，ＤＱ４，ＤＱ６…）が用いられてもよ
い。

【００５１】また、図８においては、転送回路１５ａお
よび１５ｂと入出力回路１７ａおよび１７ｂの間の接続
を、スライス工程でのメタル配線で実現しているが、た
とえばボンディングパッドに与えられる固定電位に従っ
て、これらの転送回路１５ａおよび１５ｂと入出力回路
１７ａおよび１７ｂの接続経路が切換えられるように構
成されてもよい。

【００５２】図８に示すように、転送回路１５ａおよび
１５ｂに与えるクロック信号をＤＤＲモードおよびＳＤ
Ｒモードで切換えることにより、これらの転送回路１５
ａおよび１５ｂを、ＤＤＲモード時には、パラレル／シ
リアル変換回路およびシリアル／パラレル変換回路とし
て動作させ、ＳＤＲモード時においては、単なる転送回
路（バッファ回路）として動作させることができる。

【００５３】以上のように、この発明の実施の形態１に
従えば、メモリセルマットの２分割領域を、上位ビット
データおよび下位ビットデータ格納領域または偶数列ア
ドレスデータおよび奇数列アドレスデータ格納領域に割
当てており、信号配線領域において列アドレス信号配線
領域および書込制御信号配線領域および読出制御信号配
線領域をＤＤＲモードおよびＳＤＲモード時において共
通化させることができ、配線レイアウト領域を有効に利
用して、ＳＤＲモードで動作する半導体記憶装置および
ＤＤＲモードで動作する半導体記憶装置を共通のチップ
を用いてマスタ／スライス工程により実現することがで
きる。

【００５４】なお、上述の説明においては、上位ビット
データを格納するメモリセルマットを偶数列アドレスデ
ータ格納領域に割当て、また下位ビットデータを格納す
るメモリセルマットを奇数列アドレスデータを格納する
メモリセルマットに割当てている。しかしながら、この
割当は交換されてもよく、上位ビットデータを格納する
メモリセルマットを奇数列アドレス領域に割当て、下位
ビットデータを格納するメモリセルマットを偶数列アド
レスデータを格納する領域に割当ててもよい。それぞれ
ＤＤＲモードおよびＳＤＲモードにおいてデータマスク
をかける単位となるように、メモリセルマットのデータ
格納領域が割当てられればよい。

【００５５】［実施の形態２］現在、ワークステーショ
ンおよびパーソナルコンピュータにおいては、記憶容量
が１６Ｍビットから６４ＭビットのＳＤＲ−ＳＤＲＡＭ
が主流として用いられている。このＳＤＲ−ＳＤＲＡＭ
に対しては、３．３Ｖの外部電源電圧ＶＣＣが標準電圧
として使用されている。一方、このＳＤＲ−ＳＤＲＡＭ
に変わって主流になると考えられるＤＤＲ−ＳＤＲＡＭ
は、規格では、外部電源電圧は２．５Ｖが標準電圧とし
て定められている。

【００５６】チップ内部を考えた場合、ＳＤＲＡＭの記
憶容量がたとえば６４Ｍビットで変化しない場合でも、
実際のメモリデバイス製造現場においては、コスト低減
を目指し、チップサイズの縮小、すなわち加工技術の微
細化が行なわれている。トランジスタの微細化が進んで
いくと、耐圧の低下に対する信頼性確保の観点から、動
作電源電圧を低下させる必要がある。数多くのシステム
で使用される汎用メモリにとって、世代が変わるごとに
外部電源電圧を任意に低下させることはできない（シス
テム電源電圧による制限を受ける）。外部電源電圧は従
来のとおり３．３Ｖに維持し、内部で３．３Ｖの外部電
源電圧を低下させて必要な電圧レベルの動作電源電圧を
発生する内部降圧回路（ボルテージ・ダウン・コンバー
タＶＤＣ）をチップ内に搭載することが多い。

【００５７】また、ＤＲＡＭにおいては、センス動作時
におけるメモリセルアレイの充放電電流を低減し、消費
電力を低減するために、周辺回路へ印加される動作電源
電圧ＶＣＣＰ（２．５Ｖ）に対して、メモリセルアレイ
の電源電圧ＶＣＣＡを２．０Ｖとさらに低く設定するこ
とが多くなってきている。したがって、チップ内部にお
いては、周辺回路に対する動作電源電圧ＶＣＣＰを発生
する周辺回路用降圧回路（ＶＤＣＰ）とアレイ電源用降
圧回路（ＶＤＣＡ）と２種類の内部降圧回路が搭載され
ることが多い。

【００５８】図９は、この内部降圧回路の構成の一例を
示す図である。図９において、内部降圧回路ＶＤＣは、
基準電圧Ｖｒｅｆと内部電源線２０上の内部電源電圧Ｖ
ｉｎとを比較する比較器２１と、比較器２１の出力信号
に従って外部電源ノード２２から内部電源線２０へ電流
を供給する電流ドライブトランジスタ２３を含む。

【００５９】この図９に示す内部降圧回路ＶＤＣにおい
ては、内部電源電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも高
いときには、比較回路２１の出力信号はＨレベルとな
り、電源ドライブトランジスタ２３はオフ状態を維持す
る。

【００６０】一方、内部電源電圧Ｖｉｎが基準電圧Ｖｒ
ｅｆよりも低くなると、比較回路２１の出力信号がこの
内部電源電圧Ｖｉｎと基準電圧Ｖｒｅｆの差に応じたロ
ーレベルとなり、電源ドライブトランジスタ２３のコン
ダクタンスが大きくなり、外部電源ノード２２から内部
電源線２０へ電流が供給され、内部電源電圧Ｖｉｎの電
圧レベルが上昇する。したがって、この図９に示す内部
降圧回路ＶＤＣにおいては、内部電源電圧Ｖｉｎが基準
電圧Ｖｒｅｆのレベルに維持される。

【００６１】図１０は、ＳＤＲモードのＳＤＲＡＭの内
部降圧回路の配置を概略的に示す図である。図１０にお
いては、外部電源ノード２２へ与えられる３．３Ｖの外
部電源電圧Ｖｅｘが、電源線２５を介して内部降圧回路
２７および２９へ与えられる。内部降圧回路２７は、周
辺降圧回路（ＶＤＣＰ）として動作し、この３．３Ｖの
外部電源電圧Ｖｅｘを降圧して周辺電源線２６上に、
２．５Ｖの周辺電源電圧ＶＣＣＰを生成する。

【００６２】一方、内部降圧回路２９は、アレイ降圧回
路（ＶＤＣＡ）として動作し、電源線２５上の３．３Ｖ
の外部電源電圧Ｖｅｘを降圧して、アレイ電源線２８上
に２．０Ｖのアレイ電源電圧ＶＣＣＡを生成する。周辺
電源電圧ＶＣＣＰは、ロウデコーダおよびコラムデコー
ダおよび内部制御信号を発生する制御回路へ動作電源電
圧として与えられる。アレイ電源電圧ＶＣＣＡは、セン
スアンプ回路の動作電源電圧として供給される。このア
レイ電源電圧ＶＣＣＡは、また、ビット線プリチャージ
電圧およびセルプレート電圧などの中間電圧を生成する
ために利用される場合もある。周辺電源電圧ＶＣＣＰは
また、基板バイアス電圧ＶＢＢおよび選択ワード線上に
伝達されるワード線駆動信号を生成するための昇圧電圧
ＶＰＰを生成するために利用される場合もある。内部降
圧回路２７および２９は、マスタ工程において製造され
る。スライス工程において、電源配線２５および２６お
よび２８が形成される。

【００６３】図１１は、ＤＤＲモードのＳＤＲＡＭに対
する内部降圧回路の構成を概略的に示す図である。この
図１１に示すように、ＤＤＲモードのＳＤＲＡＭにおい
ては、外部電源ノード２２へ与えられる２．５Ｖの外部
電源電圧Ｖｅｘが、内部降圧回路２７および２９へ与え
られる。これらの内部降圧回路２７および２９は、とも
にアレイ降圧回路ＶＤＣＡとして動作し、外部電源電圧
Ｖｅｘを降圧して、２．０Ｖのアレイ電源電圧ＶＣＣＡ
をアレイ電源線２８上に生成する。一方外部電源ノード
２２は、また周辺電源線２６に結合され、周辺電源電圧
ＶＣＣＰとして、２．５Ｖの外部電源電圧Ｖｅｘが伝達
される。

【００６４】アレイ降圧回路（ＶＤＣＡ）として２つの
内部降圧回路を利用するのは以下の理由による。図９に
示す電流ドライブトランジスタ２３は、不飽和領域で動
作しており、そのドレイン電流Ｉｄｓは次式で表わされ
る。

【００６５】Ｉｄｓ＝β｛（Ｖｇｓ−Ｖｔｈ）Ｖｄｓ−
Ｖｄｓ²／２｝ ここで、Ｖｇｓは、ゲート−ソース間電圧を示し、Ｖｄ
ｓは、ドレイン−ソース間電圧を示し、βは電流ドライ
ブトランジスタのチャネル幅とチャネル長の比で表わさ
れる定数である。外部電源電圧Ｖｅｘが２．５Ｖに設定
される場合、アレイ電源電圧ＶＣＣＡと外部電源電圧Ｖ
ｅｘの差は０．５Ｖである。一方、外部電源電圧Ｖｅｘ
が３．３Ｖの場合、アレイ電源電圧ＶＣＣＡと外部電源
電圧Ｖｅｘの差は約１．３Ｖである。したがって、電流
ドライブトランジスタ２３のドレイン−ソース間電圧Ｖ
ｄｓがＤＤＲモード時小さくなり、電流駆動能力が小さ
くなる。すなわち、２．５Ｖの外部電源電圧Ｖｅｘから
２．０Ｖのアレイ電源電圧ＶＣＣＡを生成する内部降圧
回路は、３．３Ｖから２．０Ｖを生成する場合に比べて
２倍の電流駆動力が要求される。

【００６６】したがって、このＤＤＲモードにおいて、
周辺電源電圧ＶＣＣＰを発生する必要がない内部降圧回
路２７は、アレイ電源電圧ＶＣＣＡを発生する内部降圧
回路（ＶＤＣＡ）として利用することにより、２つの内
部降圧回路２７および２９を用いてアレイ電源電圧ＶＣ
ＣＡを生成することができ、外部電源電圧Ｖｅｘが２．
５Ｖの場合にも、安定にアレイ電源電圧ＶＣＣＡを生成
することができる。

【００６７】また、この内部降圧回路２７および２９
は、ＳＤＲモードおよびＤＤＲモードいずれにおいても
利用されており、内部降圧回路の利用効率を高くするこ
とができ、チップ面積の増大を伴うことなく、ＤＤＲモ
ードおよびＳＤＲモードいずれにおいても安定に必要と
される内部電源電圧を生成することができる。

【００６８】またこのＳＤＲモードおよびＤＤＲモード
における内部電源電圧の切換は、スライス工程において
電源線２５、２６および２８のおよび基準電圧線の接続
を切換えることにより実現され、マスター工程において
は、ＳＤＲモードおよびＤＤＲモードで動作可能なＳＤ
ＲＡＭを形成する。

【００６９】図１２は、内部降圧回路に用いられる比較
回路の構成を概略的に示す図である。図１２において、
比較回路は、外部電源ノード２２に互いに並列に接続さ
れるＰチャネルＭＯＳトランジスタＴ１−Ｔ６と、ＭＯ
ＳトランジスタＴ１−Ｔ３それぞれに対応して設けら
れ、対応のＭＯＳトランジスタＴ１−Ｔ３のドレインを
外部電源ノード２２と内部ノード３１の一方に選択的に
接続するためのマスク切換配線ＳＷ１、ＳＷ３およびＳ
Ｗ５と、ＭＯＳトランジスタＴ１−Ｔ３のそれぞれのゲ
ートに対応して設けられ、対応のＭＯＳトランジスタＴ
１−Ｔ３のゲートを外部電源ノード２２および内部ノー
ド３０の一方に接続するためのマスク切換配線ＳＷ２、
ＳＷ４およびＳＷ６と、ＭＯＳトランジスタＴ４−Ｔ６
のゲートにそれぞれ対応して設けられ、対応のＭＯＳト
ランジスタＴ４−Ｔ６のゲートを外部電源ノード２２お
よび内部ノード３０の一方に接続するためのマスク切換
配線ＳＷ７、ＳＷ９およびＳＷ１１と、ＭＯＳトランジ
スタＴ４−Ｔ６のドレインにそれぞれ対応して設けら
れ、対応のＭＯＳトランジスタＴ４−Ｔ６のドレインを
内部ノード３０および外部電源ノード２２の一方に接続
するためのマスク切換配線ＳＷ８、ＳＷ１０およびＳＷ
１２を含む。マスク切換配線ＳＷは、スライス工程にお
ける上層メタル配線により接続経路が決定される。

【００７０】この比較回路は、カレントミラー型比較回
路であり、これらのＭＯＳトランジスタＴ１−Ｔ６が、
ＭＯＳトランジスタＴ４−Ｔ６をマスター段とするカレ
ントミラー回路を構成する。この図１２に示す接続にお
いては、ＭＯＳトランジスタＴ１、Ｔ２、Ｔ５およびＴ
６は、それぞれのゲートおよびドレインが外部電源ノー
ドに接続され、オフ状態を維持する。ＭＯＳトランジス
タＴ３およびＴ４が動作可能な状態に設定され、ノード
３０および３１に、同じ大きさの電流を供給する。

【００７１】比較回路はさらに、内部ノード３３に互い
に並列に結合されるＮチャネルＭＯＳトランジスタＴ７
−Ｔ１２と、基準電圧ＶＲＦＳおよびＶＲＦＰの一方を
選択して基準電圧線３２に伝達するマスク切換配線ＳＷ
３０と、ＭＯＳトランジスタＴ７−Ｔ９のゲートそれぞ
れに対して設けられ、対応のＭＯＳトランジスタＴ７−
Ｔ９のゲートを内部ノード３３および基準電圧線３２の
一方に接続するためのマスク切換配線ＳＷ１３、ＳＷ１
５およびＳＷ１７と、ＭＯＳトランジスタＴ７−Ｔ９の
ドレインにそれぞれ対応して設けられ、対応のＭＯＳト
ランジスタＴ７−Ｔ９のドレインを内部ノード３３およ
び３１の一方に選択的に接続するためのマスク切換配線
ＳＷ１４、ＳＷ１６およびＳＷ１８と、ＭＯＳトランジ
スタＴ１０−Ｔ１２のゲートにそれぞれ対応して設けら
れ、対応のＭＯＳトランジスタＴ１０−Ｔ１２のゲート
を内部電源線３４および内部ノード３３の一方に接続す
るためのマスク切換配線ＳＷ２０、ＳＷ２２およびＳＷ
２４と、ＭＯＳトランジスタＴ１０−Ｔ１２のドレイン
それぞれに対応して設けられ、対応のＭＯＳトランジス
タＴ１０−Ｔ１２のドレインを内部ノード３０および３
３の一方に接続するためのマスク切換配線ＳＷ１９、Ｓ
Ｗ２１およびＳＷ２３を含む。

【００７２】ＭＯＳトランジスタＴ７−Ｔ１２は、基準
電圧線３２上の基準電圧と内部電源線３４上の電源電圧
（ＶＣＣＰ／ＶＣＣＡ）と比較し、その比較結果に応じ
てノード３０および３１に電流差を生じさせる比較段を
構成する。基準電圧ＶＲＥＦＳおよびＶＲＥＦＰは、そ
れぞれ、電源電圧ＶＣＣＡおよびＶＣＣＰを規定する。

【００７３】この図１２に示すマスク切換配線ＳＷ１３
−ＳＷ２４のレイアウトにおいては、ＭＯＳトランジス
タＴ７、Ｔ８、Ｔ１１およびＴ１２が、それぞれのゲー
トが内部ノード３３に接続され、かつそれぞれのドレイ
ンが内部ノード３３に接続され、オフ状態を維持する。
一方、ＭＯＳトランジスタＴ９が、ゲートに、基準電圧
線３２上の基準電圧を受け、ノード３１とノード３３の
間に電流を流す。ＭＯＳトランジスタＴ１０が、ゲート
に内部電源線３４上の電源電圧ＶＣＣＰ／ＶＣＣＡを受
け、ノード３０とノード３３の間に電流を生じさせる。

【００７４】比較回路はさらに、接地ノードに並列に結
合され、かつそのゲートに基準電圧ＩＣＳを受けるＮチ
ャネルＭＯＳトランジスタＴ１３−Ｔ１６と、ＭＯＳト
ランジスタＴ１３−Ｔ１６それぞれに対応して設けら
れ、対応のＭＯＳトランジスタＴ１３−Ｔ１６のドレイ
ンを内部ノード３３および接地ノードの一方に接続する
マスク切換配線ＳＷ２５−ＳＷ２８を含む。

【００７５】この図１２に示す構成において、ＭＯＳト
ランジスタＴ１５およびＴ１６は、基準電圧ＩＣＳに従
ってノード３３から接地ノードへ電流を引き抜き、一
方、ＭＯＳトランジスタＴ１３およびＴ１４は、ドレイ
ンおよびソースが接地ノードに結合され、そのゲートに
基準電圧ＩＣＳを受け、ＭＯＳキャパシタとして動作す
る。

【００７６】内部ノード３１上の出力電圧ＤＯは、電流
ドライブトランジスタＴＲのゲートへ与えられる。この
ＭＯＳトランジスタＴＲのチャネル幅も調整可能である
（これについては後に説明する）。

【００７７】したがって、この図１２に示す比較回路を
利用する場合、マスク切換配線ＳＷ１−ＳＷ２８の接続
をスライス工程でのマスクにより切換えることにより、
電流駆動能力を切換えることができる。したがって、た
とえば、電流ドライブトランジスタＴＲのチャネル幅Ｗ
が大きくされた場合、そのゲート容量も大きくなるた
め、この比較回路の電流駆動能力も大きくして、高速
で、電流ドライブトランジスタＴＲを駆動することがで
きる。

【００７８】この図１２に示すマスク切換配線ＳＷ１−
ＳＷ２８の接続は、基準電圧ＶＲＥＦＰに従って、外部
電源電圧から周辺電源電圧ＶＣＣＰを生成する内部降圧
回路において用いられる。外部電源電圧がたとえば２．
５Ｖと低くなった場合には、動作可能状態にプログラム
されるＭＯＳトランジスタの数を増加させる。これによ
り、基準電圧ＶＲＥＦＳに従って、アレイ電源電圧ＶＣ
ＣＡを生成するための内部降圧回路を実現することがで
きる。

【００７９】単に、マスク切換配線ＳＷ１−ＳＷ２８に
おけるマスク配線により比較回路の電流駆動能力が変更
されるだけであり、何ら占有面積はＤＤＲモードおよび
ＳＤＲモードで変化は生じない。動作モードに応じて外
部電源電圧の電圧レベルが変化しても、最適な駆動能力
を有する比較回路を実現することができる。

【００８０】図１３は、図１２に示す電流ドライブトラ
ンジスタＴＲの構成を示す図である。図１３において、
電流ドライブトランジスタＴＲは、外部電源ノード２２
に並列に結合されるＰチャネルＭＯＳトランジスタＴ１
７−Ｔ２０と、ＭＯＳトランジスタＴ１７−Ｔ１９のゲ
ートにそれぞれ対応して設けられ、対応のＭＯＳトラン
ジスタＴ１７−Ｔ１９のゲートを、比較回路の出力駆動
信号ＤＯを受けるように結合するかまたは外部電源ノー
ド２２へ結合するマスク切換配線ＳＷ３０−ＳＷ３２
と、ＭＯＳトランジスタＴ２０のゲートに対して設けら
れ、ＭＯＳトランジスタＴ２０のゲートを接地ノードお
よび駆動信号ＤＯの一方に結合するマスク切換配線ＳＷ
３３と、ＭＯＳトランジスタＴ２０のドレインを外部電
源ノード２２および内部電源線３４の一方に結合するマ
スク切換配線ＳＷ３４を含む。

【００８１】電流ドライブトランジスタＴＲもプログラ
マブルなＭＯＳトランジスタを並列に設け、選択的にマ
スク切換配線ＳＷ３０−ＳＷ３２により動作可能状態と
することにより、電流ドライブトランジスタＴＲのチャ
ネル幅を大きくすることができ、大きな電流駆動力を実
現することができる。

【００８２】図１３に示す接続構成においては、ＭＯＳ
トランジスタＴ１７およびＴ１８が比較回路ＤＯの出力
駆動信号ＤＯに従って外部電源ノード２２から内部電源
線３４へ電流を供給する。ＭＯＳトランジスタＴ１９
は、ゲートが外部電源ノード２２に結合されており、オ
フ状態を維持する。

【００８３】ＭＯＳトランジスタＴ２０は、そのゲート
が接地ノードに接続され、かつドレインおよびソースが
外部電源ノード２２に結合される。したがって、この状
態においてはＭＯＳトランジスタＴ２０は、外部電源ノ
ード２２に対するデカップリングキャパシタとして作用
する。

【００８４】通常、内部降圧回路においては、半導体記
憶装置の製造時においてプロセス状況に変動が生じた場
合、ＭＯＳトランジスタの電流駆動能力が低下したりす
る状態が生じる。このようなプロセス変動による電流駆
動能力の変化に即座に対処するために、上層のメタル配
線の変更により、電流ドライブトランジスタの電流駆動
能力の増強を行なうことができるように、予備用の電流
ドライブトランジスタが予め準備される。図１３におい
ては、ＭＯＳトランジスタＴ２０が、この電流駆動能力
低下補償用の予備のドライブトランジスタに相当する。
電流駆動部のＭＯＳトランジスタＴ１７−Ｔ２０は、内
部回路に含まれる論理回路を構成するＭＯＳトランジス
タに比べてはるかに大きなサイズを有する（内部電源線
３４を高速で駆動する必要があるため）。したがって、
予備のＭＯＳトランジスタＴ２０が、電流ドライブトラ
ンジスタとして利用されない場合、マスク切換配線ＳＷ
３３およびＳＷ３４により、外部電源ノード２２に対す
るデカップリング容量（容量値２０ｐＦ程度）として利
用することにより、外部電源ノードを安定に維持させる
ことができる。特に、ＤＤＲモード時においては、外部
電源ノード２２上の電圧が周辺電源電圧として内部電源
線に伝達される。この予備のＭＯＳトランジスタＴ２０
を、外部電源に対するデカップリング容量として利用す
ることにより、周辺電源電圧を安定に維持させることが
できる。

【００８５】なお、この電流ドライブトランジスタＴＲ
を、アレイ電源電圧を生成するための内部降圧回路とし
て利用する場合には、ＭＯＳトランジスタＴ１７−Ｔ１
９をすべて動作可能状態にプログラムし、その電流駆動
能力を大きくする。

【００８６】またマスク切換配線ＳＷ３０−ＳＷ３４
は、すべて上層のメタル配線であり、スライス工程によ
りレイアウトされる配線であり、容易にマスタ工程にお
いてＤＤＲモード用の内部降圧回路およびＳＤＲモード
用の内部降圧回路を形成することができる。

【００８７】ＤＤＲモード時に周辺降圧回路をアレイ降
圧回路として利用するとき、アレイ降圧回路全体の１／
２の電流駆動能力をマスク切換配線により正確に実現す
る。

【００８８】なお、この動作モードに応じて電流ドライ
ブトランジスタＴＲの電流駆動能力を大きくしたとき、
そのゲート容量が大きくなるため、図１２に示す比較回
路において各カレントミラー回路、比較段および電流源
トランジスタのチャネル幅を大きくして、大きなゲート
容量を高速で駆動して、応答速度の低下を防止する。

【００８９】［変更例１］図１４は、この発明の実施の
形態２の変更例１の構成を概略的に示す図である。図１
４において、電流ドライブトランジスタＴＲの予備用の
ＭＯＳトランジスタＴ２０のソースが、マスク切換配線
ＳＷ３５により、外部電源ノード２２および内部電源線
３４の一方に結合される。予備用のＭＯＳトランジスタ
Ｔ２０のソースは内部電源線３４に結合される。この場
合、内部電源線３４に、ＭＯＳトランジスタＴ２０をデ
カップリング容量として接続することができ、内部電源
線３４上の電源電圧を安定化させることができる。

【００９０】なお図１２および図１３に示す内部降圧回
路は、周辺電源電圧ＶＣＣＰおよびアレイ電源電圧ＶＣ
ＣＡのいずれかを動作モードに応じて形成する。この図
１２および図１３に示す内部降圧回路は、ＳＤＲモード
時においては周辺電源電圧ＶＣＣＰを生成し、ＤＤＲモ
ード時においては、図示しないアレイ電源電圧生成用の
内部降圧回路と組合わせて用いられて、アレイ電源電圧
ＶＣＣＡを生成する。外部電源電圧Ｖｅｘの電圧レベル
が３．３Ｖから２．５Ｖに低下し、アレイ電源電圧生成
用の内部降圧回路（ＶＤＣＡ）を２つ組合わせても、そ
の電流駆動能力が小さい場合、図１２および図１３に示
す構成においてマスク切換配線により電流駆動能力を調
整でき、安定にアレイ電源電圧を生成することができ
る。

【００９１】［変更例２］図１５（Ａ）は、この発明の
実施の形態２の変更例２のＳＤＲモード時の電源配線を
概略的に示す図である。

【００９２】図１５（Ａ）においては、電源回路は、外
部電源線２５上の外部電源電圧Ｖｅｘ（３．３Ｖ）から
周辺電源電圧ＶＣＣＰを生成する周辺降圧回路と（ＶＤ
ＣＰ）として動作する内部電源回路４０と、この外部電
源線２５上の外部電源電圧Ｖｅｘを構成してアレイ電源
電圧ＶＣＣＡを生成するアレイ降圧回路（ＶＤＣＡ）と
して動作する内部電源回路４２を含む。この周辺降圧回
路（ＶＤＣＰ）として動作する内部電源回路４０は、図
１２および図１３に示す構成を備える。すなわちＳＤＲ
モード時においては、マスク切換配線ＳＷにより、その
電流駆動能力が比較的小さくされて、周辺電源電圧ＶＣ
ＣＰを周辺電源線２６上に生成する。アレイ降圧回路
（ＶＤＣＡ）として動作する内部電源回路４２も同様、
動作し、アレイ電源線２８上にアレイ電源電圧ＶＣＣＡ
を生成する。

【００９３】一方、ＤＤＲモード時においては、図１５
（Ｂ）に示すように、内部電源回路４０を、アレイ電源
電圧ＶＣＣＡを生成するアレイ降圧回路（ＶＤＣＡ）と
して動作させる。この内部電源回路４０は、ＤＤＲモー
ド時には外部電源電圧Ｖｅｘがたとえば２．５Ｖと小さ
いため、図１２および図１３に示すようにマスク切換配
線により、電流駆動能力を大きくし、大きな電流駆動能
力でアレイ電源電圧ＶＣＣＡを、内部アレイ電源線２８
上に生成する。

【００９４】一方、周辺電源電圧ＶＣＣＰは、外部電源
線２５上の外部電源電圧Ｖｅｘにより生成される。ＳＤ
Ｒモード時においてアレイ電源電圧ＶＣＣＡを生成する
ために利用された内部電源回路４２は、このＤＤＲモー
ド時においては使用されない。ＤＤＲモード時において
は、内部電源回路４０の電流駆動能力が大きくされるだ
けであり、また電源線２６および２８のレイアウトがス
ライス工程で変更されるだけであり、何らチップ面積は
増大しない。また、この図１５（Ａ）および（Ｂ）に示
すように、内部電源回路４０を、ＳＤＲモード時には周
辺電源電圧ＶＣＣＰを生成するために利用し、ＤＤＲモ
ード時には、アレイ電源電圧ＶＣＣＡを生成するために
利用することにより、単にスライス工程における上層メ
タル配線のレイアウト変更だけで、その電流駆動能力を
最適化して、いずれのモードに対しても最適な電圧レベ
ルの内部電源電圧を生成することができる。なお、ＤＤ
Ｒモード時、内部電源回路４２の電流ドライブトランジ
スタを、内部電源回路４０の電流ドライブトランジスタ
の電流駆動能力調整のために用いてもよい（メタル配線
で駆動信号経路設定）。

【００９５】以上のように、この発明の実施の形態２に
従えば、マスタ工程で、周辺電源電圧生成用の内部電源
回路およびアレイ電源電圧生成用の内部降圧回路を生成
し、動作モードに応じてスライス工程で、内部電源線の
レイアウトを変更することにより、容易にＤＤＲモード
およびＳＤＲモードに同一チップで対応することのでき
る半導体記憶装置を実現することができる。

【００９６】なお、この内部電源回路の構成変更は、動
作モードではなく、電源電圧が異なるシステムに適用さ
れる構成に対しても適用することができる（動作モード
が同じ場合）。

【００９７】［実施の形態３］図１６は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１６において、外部電源電圧ＶＣＣ
を受けるボンディングパッド５０と、外部からの接地電
圧ＧＮＤを受けるボンディングパッド５１と、図示しな
いアドレス信号または制御信号またはデータを受けるボ
ンディングパッド５２が設けられる。ボンディングパッ
ド５０へは、ＳＤＲモード時、外部電源電圧ＶＣＣとし
て３．３Ｖの電源電圧が印加される。このボンディング
パッド５０は、外部電源配線５３に接続され、この外部
電源配線５３と近接して平行に内部電源配線５４が配設
される。この内部電源配線５４上には、たとえば２．５
Ｖの周辺電源電圧が生成される。この外部電源配線５３
および内部電源配線５４を近接して配設することができ
るように、これらの電源配線５３および５４下部に、周
辺電源電圧を生成するための内部電源回路６０が配設さ
れる。

【００９８】内部電源回路６０は、電源配線５３および
５４の下層に配設される電流ドライブトランジスタ６０
ａと、この内部電源配線５４に近接して配置される比較
回路６０ｂを含む。この比較回路６０ｂからの出力信号
は下層の配線を介して電流ドライブトランジスタ６０ａ
のゲートへ接続される。電源配線５３および５４は、上
層メタル配線であり、スライス工程においてレイアウト
される。

【００９９】この内部電源配線５４外部に、アレイ電源
電圧を生成するためのアレイ降圧回路（ＶＤＣ）として
動作する内部電源回路６２が配設される。この内部電源
回路６２からの内部電源電圧が、内部電源配線５５上に
伝達される。この内部電源回路６２は、外部電源配線５
３上の電源電圧を降圧して内部電源配線５５上に、約
２．０Ｖのアレイ電源電圧を生成する。

【０１００】この内部電源回路６２は、その電流駆動能
力が、メタル配線により変更可能である（図１２および
図１３参照）。スライス工程で電流駆動能力が調整され
るため、内部電源回路６２は、内部電源配線５４および
５５と重なり合わない領域に配設される。

【０１０１】なお内部電源配線５４上の周辺電源電圧は
約２．５Ｖであり、基準電圧発生回路およびデータ出力
バッファ等の外部電源電圧を利用する回路を除く周辺回
路において使用される。

【０１０２】この内部電源回路６０を、外部電源配線５
３および内部電源配線５４が近接して配置されるように
マスタ工程でレイアウトする。

【０１０３】図１７は、ＤＤＲモード時における電源レ
イアウトを概略的に示す図である。図１７に示す配置に
おいては、ボンディングパッド５０に与えられる電源電
圧ＶＣＣは２．５Ｖである。このボンディングパッド５
０に接続される電源配線５３は、図１６に示す内部電源
配線５４の配設領域にまで拡張される。すなわちＤＤＲ
モード時において、外部電源電圧が、内部電源電圧とし
て利用される。この場合、この電源配線５３下部に配設
される内部電源回路６０は用いられない。一方、メモリ
アレイに対する電源電圧を供給するアレイ降圧回路（Ｖ
ＤＣＡ）として動作する内部電源回路６２は、たとえば
図１２および図１３に示す配置を備え、この電源配線５
３と同層のマスク切換配線により電流駆動能力が大きく
され、電源配線５３上の電源電圧を降圧して、たとえば
２．０Ｖの内部電源電圧を生成する。

【０１０４】この図１７に示す場合、電源配線５３の幅
を大きくすることができ、配線抵抗を低減でき、安定に
周辺回路へ動作電源電圧を供給することができる。ま
た、内部電源回路のマスタ工程における構成は何ら変更
されない。したがって容易に、ＳＤＲモードおよびＤＤ
Ｒモードで動作する半導体記憶装置を、マスタ工程で形
成することができ、スライス工程でＤＤＲモードおよび
ＳＤＲモードのいずれかのＳＤＲＡＭを形成することが
できる。

【０１０５】したがって、ＳＤＲモード時において外部
電源配線５３および内部電源配線５４が隣接して配置さ
れるように下層の内部電源回路６０をレイアウトしてお
くことにより、ＤＤＲモード時、外部からの電源電圧を
伝達する電源配線５３の幅を拡張することが容易に可能
となる。

【０１０６】この実施の形態３においては、周辺電源電
圧を発生する内部電源回路とアレイ電源電圧を発生する
内部電源回路とが別々に設けられている。しかしなが
ら、この周辺電源電圧およびアレイ電源電圧が同じ電圧
レベルであってもよい。

【０１０７】以上のように、この発明の実施の形態３に
従えば、電源パッドに結合される電源配線と内部電源配
線が隣接するように、下層の内部電源回路をマスタ工程
においてレイアウトしているため、容易にモード切換時
において、外部電源線の配線幅を内部レイアウトを変更
することなく変更することができ、低抵抗で安定に外部
電源電圧を生成することができる。

【０１０８】［実施の形態４］図１８は、この発明の実
施の形態４に従う半導体記憶装置の全体の構成を概略的
に示す図である。図１８においては、バンク♯Ａ−♯Ｄ
それぞれに対応するメモリアレイ７０ａ−７０ｄがチッ
プ４分割領域に配置される。これらのメモリアレイ７０
ａ−７０ｄの各々は、先の実施の形態１と同様２つのメ
モリセルマットを含む。

【０１０９】これらのメモリアレイ７０ａ−７０ｄの中
央領域にマスタ制御回路２が配設される。メモリアレイ
７０ａ−７０ｄ各々に対応して、実施の形態１における
列系の信号（ＹＡ、ＷＤＥ、およびＲＤＣ）を配設する
ための信号配線領域１０ａ、１０ｂ、１０ｃおよび１０
ｄがそれぞれ配置される。これらのメモリアレイ７０ａ
および７０ｂの間に、内部電源回路７３ａｐおよび７３
ａａが配置され、またメモリアレイ７０ｃおよび７０ｄ
の間に、内部電源回路７３ｂｐおよび７３ｂａが配置さ
れる。

【０１１０】内部電源回路７３ａｐおよび７３ｂｐは、
ＳＤＲモード時周辺電源電圧を発生する周辺降圧回路
（ＶＤＣＰ）として動作し、内部電源回路７３ａａおよ
び７３ｂａは、ＳＤＲモード時、アレイ電源電圧を生成
するアレイ降圧回路（ＶＤＣＡ）として動作する。この
信号配線領域１０ａおよび１０ｂと内部電源回路７３ａ
ｐおよび７３ａａの間に、電源配線領域７２ａおよび７
２ｂがそれぞれ配置される。信号配線領域１０ｃおよび
１０ｄと内部電源回路７３ｂｐおよび７３ｂａの間領域
に、それぞれ、電源配線領域７２ｃおよび７２ｄが配設
される。

【０１１１】信号配線領域１０ａ−１０ｄ、内部電源配
線領域７２ａ−７２ｄおよび内部電源回路７３ａｐ，７
３ａａ，７３ｂｐ，７３ｂａは、スライス工程により、
上層メタル配線により最終のレイアウトが実現される。
マスタ制御回路２、およびメモリアレイ７０ａ−７０ｄ
および下層に形成される各制御回路（ローカル制御回路
等）は、マスタ工程で、ＳＤＲモードおよびＤＤＲモー
ド共通に形成される。

【０１１２】単に各領域における配線レイアウトをスラ
イス工程で変更するだけでよく、容易にＳＤＲモードお
よびＤＤＲモードのＳＤＲＡＭを実現することができ
る。

【０１１３】なお、図１８に示す構成においては、バン
ク♯Ａおよびバンク♯Ｂに共通内部電源回路７３ａｐお
よび７３ａａが設けられ、バンク♯Ｃおよびバンク♯Ｄ
に共通に、内部電源回路７３ｂｐおよび７３ｂａが設け
られている。しかしながら、バンクそれぞれに対応し
て、２つの内部電源回路の組が設けられてもよい。

【０１１４】図１８に示す構成は、実質的に、実施の形
態１から３の組合せであり、これらと同様の効果を得る
ことができる。また、これらの信号配線領域１０ａ−１
０ｄ、および電源配線領域７２ａ−７２ｄの電源線は、
同層の配線であり、また内部電源回路の電流駆動能力を
変える場合、マスク切換配線は、電源線と同層のメタル
配線であり、これらをすべて同層の配線とすることによ
り、スライス工程におけるメタル配線レイアウトを最適
化することができる。

【０１１５】［他の適用例］上述の説明においては、Ｓ
ＤＲＡＭが説明されている。しかしながら、メモリセル
アレイが２つのブロックに分割可能であり、データ入出
力ビット数が異なる半導体記憶装置に対して、本実施の
形態１は適用することができる。また、ＳＤＲモードお
よびＤＤＲモードに限定されず、内部降圧回路を有しか
つ外部電源電圧が異なるモードであれば、本実施の形態
２および３は適用可能である。

【０１１６】

【発明の効果】以上のように、この発明に従えば、動作
モード切換時、上層メタル配線のマスク変更により語構
成の変更、および内部電源電圧の変更を実現しているた
め、同一チップを用いて異なる動作モードで動作する半
導体記憶装置を容易に実現することができる。

【０１１７】すなわち、請求項１に係る発明に従えば、
メモリアレイを２つの列グループに分割し、第１の動作
モード時には、多ビットデータの上位ビットデータおよ
び下位ビットデータを２つのグループに個別に格納し、
かつ第２の動作モード時には、偶数列アドレスのデータ
および奇数列アドレスのデータを個別に格納するように
構成しているため、単に列系信号のレイアウトを上層メ
タル配線の切換により、異なる動作モードで動作する半
導体記憶装置を共通のチップを用いて容易に実現するこ
とができる。

【０１１８】請求項２に係る発明に従えば、第２の動作
モード時においては、データアクセスコマンド印加時、
偶数列アドレスのデータおよび奇数列アドレスのデータ
を互いに異なるタイミングで外部装置との間で転送して
いるため、いわゆるＳＤＲモードおよびＤＤＲモードで
動作する半導体記憶装置を共通のチップを用いてマスタ
工程でレイアウトすることができる。

【０１１９】請求項３に係る発明に従えば、第１の動作
モードが、クロック信号の一方方向の変化に同期してデ
ータの入出力を行なう動作モードであり、第２の動作モ
ードが、クロック信号の両方向の変化それぞれに同期し
てデータの入力／出力を行なう動作モードであり、容易
にＳＤＲモードおよびＤＤＲモードで動作する半導体記
憶装置を共通のチップを用いて実現することができる。

【０１２０】請求項４に係る発明に従えば、２つのメモ
リセル列グループの間には、行アドレスに従って行を選
択状態へ駆動する行選択回路が配置されており、容易
に、メモリセルアレイを、列選択信号に関して２分割す
ることができ、配線レイアウトが簡略化される。

【０１２１】請求項５に係る発明に従えば、メモリアレ
イの２つの列グループをそれぞれ内部データバスの組そ
れぞれに対応させ、これらの内部データバスを複数のデ
ータパッドそれぞれに対応して配置される内部データ線
を含み、第１の動作モード時と第２の動作モード時で、
この内部データバスとデータパッドとの間でデータ転送
方式を異ならせているため、容易に、２つの動作モード
に対応するデータ記憶装置を共通のチップを用いて実現
することができる。

【０１２２】請求項６に係る発明に従えば、第１の動作
モード時には、外部電源ノードを降圧して周辺回路用の
電源電圧を生成しかつ第２の動作モード時には、外部電
源ノードの電圧を降圧してメモリアレイへ供給されるア
レイ電源電圧を生成する内部電源回路を設けているた
め、効率的に、動作モードに応じて内部電源電圧を生成
することができ、応じて共通のチップを用いて異なる動
作モードで動作する半導体記憶装置を容易に実現するこ
とができる。

【０１２３】請求項７に係る発明に従えば、第１の動作
モード時、内部電源回路の電流駆動能力よりも第２の動
作モード時の電流駆動能力を大きくしているため、外部
電源電圧が第２の動作モード時低下しても、容易にこの
外部電源電圧の低下を補償して安定に所望の電圧レベル
の内部電源電圧を生成することができ、共通のチップを
用いて異なる動作モードで動作する半導体記憶装置を容
易に実現することができる。

【０１２４】請求項８に係る発明に従えば、プログラミ
ング用のドライブ素子を、電源ノードに結合するＭＯＳ
キャパシタにプログラム可能としているため、容易に、
電源ノードに結合するデカップリングキャパシタを実現
することができ、未使用素子を効率的に利用することが
できる。

【０１２５】請求項９に係る発明に従えば、内部電源回
路が、比較回路とドライブトランジスタとを含み、これ
らの比較回路およびドライブトランジスタをそれぞれ、
電流駆動能力を調整可能としているため、容易に動作モ
ードに応じて最適な電流駆動能力に実現することがで
き、共通のチップを用いて異なる動作モードで動作する
半導体記憶装置を容易に実現することができる。

【０１２６】請求項１０に係る発明に従えば、電源配線
領域において、第１の動作モード時２つの異なる電圧レ
ベルの電圧を伝達する電源線が近接して配設されるよう
に内部電源回路をレイアウトし、第２の動作モード時に
は、この内部電源配線領域にまで、外部電源配線を延在
させており、配線領域を効率的に利用することができ、
かつ第２の動作モード時における電源配線抵抗を低減し
て安定に電源電圧を供給することができる。

【０１２７】請求項１１に係る発明に従えば、第１の動
作モードはＳＤＲモードであり、第２の動作モードがＤ
ＤＲモードであり、これらの２つの動作モードに従って
動作するＳＤＲＡＭを、共通のチップを用いて容易に実
現することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示す半導体記憶装置の１つのバンクの
構成を概略的に示す図である。

【図３】 この発明の実施の形態１における半導体記憶
装置のＳＤＲモード時の信号配線レイアウトを概略的に
示す図である。

【図４】 この発明の実施の形態１における半導体記憶
装置のＳＤＲモード時の内部データバスとメモリセルマ
ットとの対応関係を概略的に示す図である。

【図５】 この発明の実施の形態１における半導体記憶
装置のＤＤＲモード時における信号配線レイアウトを概
略的に示す図である。

【図６】 この発明の実施の形態１に従う半導体記憶装
置のＳＤＲモード時の動作を示すタイミングチャート図
である。

【図７】 この発明の実施の形態１に従う半導体記憶装
置のＤＤＲモード時の動作を示すタイミングチャート図
である。

【図８】 この発明の実施の形態１における半導体記憶
装置のデータ入出力部の構成を概略的に示す図である。

【図９】 この発明の実施の形態２に従う内部電源回路
の構成を概略的に示す図である。

【図１０】 この発明の実施の形態２における半導体記
憶装置のＳＤＲモード時の内部電源回路の構成を概略的
に示す図である。

【図１１】 この発明の実施の形態２における半導体記
憶装置のＤＤＲモード時における内部電源回路の構成を
概略的に示す図である。

【図１２】 この発明の実施の形態２における内部電源
回路の比較回路の構成を概略的に示す図である。

【図１３】 この発明の実施の形態２における内部電源
回路の電流ドライブトランジスタの構成を概略的に示す
図である。

【図１４】 この発明の実施の形態２の変更例１の構成
を概略的に示す図である。

【図１５】 （Ａ）および（Ｂ）は、この発明の実施の
形態２の変更例２の構成を概略的に示す図である。

【図１６】 この発明の実施の形態３における半導体記
憶装置のＳＤＲモード時の電源配線レイアウトを概略的
に示す図である。

【図１７】 この発明の実施の形態３における半導体記
憶装置のＤＤＲモード時の電源配線レイアウトを概略的
に示す図である。

【図１８】 この発明の実施の形態４に従う半導体記憶
装置の全体の配置を概略的に示す図である。

【図１９】 従来の半導体記憶装置の品種展開の手順を
概略的に示す図である。

【符号の説明】

１ 半導体記憶装置、２ マスタ制御回路、３，３ａ，
３ｂ ローカル制御回路、４ａ，４ｂ メモリセルマッ
ト、５ Ｘデコーダ、６ａ，６ｂ Ｙデコーダ、７ａ，
７ｂ 書込／読出回路、８ 内部データバス、１０ 信
号配線領域、１４ データ転送回路、１５ａ，１５ｂ
転送回路、１７ａ，１７ｂ 入出力回路、２７，２９
内部電源回路、２６，２８ 内部電源線、ＳＷ１−ＳＷ
３５ メタル切換配線、Ｔ１−Ｔ２０ ＭＯＳトランジ
スタ、２２ 外部電源ノード、４０，４２ 内部電源回
路、５０ ボンディングパッド、５３ 外部電源配線、
５４ 内部電源配線、６０，６２ 内部電源回路、１０
ａ−１０ｄ 信号配線領域、７２ａ−７２ｄ 電源配線
領域、７３ａｐ，７３ａａ，７３ｂｐ，７３ｂａ内部電
源回路、７０ａ−７０ｄ メモリアレイ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 濱本 武史 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小西 康弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 河野 隆司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA03 AA07 AA11 AA15 BA15 BA18 BA21 BA27 BA29 CA07 CA16 CA21 5F083 GA09 GA11 LA04 ZA29

Claims (11)

【特許請求の範囲】
1. 【請求項１】 行列状に配列される複数のメモリセルを
   有するメモリアレイを備え、前記メモリアレイは少なく
   とも２つの列グループに分割され、前記２つの列グルー
   プは、第１の動作モード時には多ビットデータの上位ビ
   ットデータおよび下位ビットデータを個別に格納し、か
   つ第２の動作モード時には、偶数列アドレスのデータお
   よび奇数列アドレスのデータを個別に格納する、半導体
   記憶装置。
2. 【請求項２】 前記第２の動作モード時、データアクセ
   スを指示するアクセスコマンドの印加時前記偶数列アド
   レスのデータおよび前記奇数列アドレスのデータを互い
   に異なるタイミングで外部装置との間で転送する入出力
   回路をさらに含む、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記第１の動作モードは、クロック信号
   の一方方向の変化に同期してデータの入力および出力を
   行なう動作モードであり、前記第２の動作モードは、前
   記クロック信号の一方方向および他方方向の変化両者に
   同期してデータの入力および出力を行なう動作モードで
   ある、請求項１記載の半導体記憶装置。
4. 【請求項４】 前記メモリアレイの２つのグループの間
   に設けられ、アドレス信号に従って前記２つのグループ
   のアドレス指定された行を選択状態へ駆動するための行
   選択回路をさらに備える、請求項１記載の半導体記憶装
   置。
5. 【請求項５】 行列状に配列される複数のメモリセルを
   有しかつ少なくとも２つの列グループに分割されるメモ
   リアレイ、 複数のデータパッド、 前記複数のデータパッド各々に対応して配置される複数
   の内部データ線、 列アドレス信号に従って、前記メモリアレイの２つのグ
   ループ各々から同時に選択された所定数の選択列と前記
   複数の内部データ線との間でデータの転送を行なうため
   の読出／書込回路、および前記複数の内部データ線と前
   記複数のデータパッドとの間に結合され、第１の動作モ
   ード時、前記複数の内部データ線と前記複数のデータパ
   ッドとの間でデータを転送し、かつ第２の動作モード時
   前記内部データ線の前記２つのグループ各々に対応する
   内部データ線の組各々と互いに異なるタイミングで前記
   複数のデータパッドの所定のデータパッドとの間でデー
   タ転送を行なうデータ転送回路を備える、半導体記憶装
   置。
6. 【請求項６】 行列状に配列される複数のメモリセルを
   有するメモリアレイ、 前記メモリアレイのメモリセルの選択を行なうための周
   辺回路、および第１の動作モード時には外部電源ノード
   の電圧を降圧して前記周辺回路へ供給される動作電源電
   圧を生成し、かつ第２の動作モード時には前記外部電源
   ノードの電圧を降圧して前記メモリアレイへ供給される
   アレイ電源電圧を生成するための内部電源回路を備え
   る、半導体記憶装置。
7. 【請求項７】 前記内部電源回路は、前記第１の動作モ
   ード時の電流駆動能力よりも前記第２の動作モード時の
   電流駆動能力を大きくするための調整回路を含む、請求
   項６記載の半導体記憶装置。
8. 【請求項８】 前記内部電源回路は、前記外部電源ノー
   ドと内部電源線との間に並列に結合される複数のプログ
   ラミング用ドライブ素子を含み、前記複数のプログラミ
   ング用ドライブ素子は、前記外部電源ノードおよび前記
   内部電源線の一方に結合するキャパシタにプログラム可
   能な絶縁ゲート型電界効果トランジスタを含み、前記複
   数のプログラミング用ドライブ素子の各々は、動作可能
   状態にプログラムされたとき、前記電源ノードと前記内
   部電源線との間で、基準電圧と前記内部電源線上の電圧
   との差に応じた電流を供給する、請求項６記載の半導体
   記憶装置。
9. 【請求項９】 前記内部電源回路は、 基準電圧と前記内部電源線上の電圧とを比較する比較回
   路と、 前記比較回路の出力信号に従って前記電源ノードと前記
   内部電源線との間で電流の流れを生じさせるドライブト
   ランジスタとを含み、 前記比較回路は、前記第１の動作モード時の電流駆動能
   力よりも前記第２の動作モード時の電流駆動能力を大き
   くするためのプログラム素子を含み、かつ前記ドライブ
   トランジスタは、前記第１の動作モード時の電流駆動能
   力よりも前記第２の動作モード時の電流駆動能力を大き
   くするためのプログラマブル素子を含む、請求項６記載
   の半導体記憶装置。
10. 【請求項１０】 電源パッドに結合する第１の電源線、
    および前記第１の電源線下層にかつ近傍に配設され、第
    １の動作モード時前記第１の電源線上の電圧を降圧して
    内部電源電圧を生成するための内部電源回路を備え、前
    記内部電源電圧は、前記第１の動作モード時前記第１の
    電源線と近接して配置される内部電源線に伝達され、か
    つ第２の動作モード時には前記内部電源線の配置領域に
    は前記第１の電源線が延在して配置される、半導体記憶
    装置。
11. 【請求項１１】 前記第１の動作モードは、クロック信
    号の一方のエッジに同期してデータの入出力を行なう動
    作モードであり、前記第２の動作モードは、前記クロッ
    ク信号の立下がりエッジおよび立上がりエッジ両者に同
    期してデータの入出力を行なう動作モードである、請求
    項６または１０に記載の半導体記憶装置。