JP2006093705A - 半導体メモリ装置及びこの装置のパワーライン配置方法 - Google Patents

Abstract

【課題】半導体メモリ装置及びこの装置のパワーライン配置方法を公開する。
【解決手段】複数のパッドを備えて、複数のパッドのそれぞれが上部パッド、及び上部パッドの下に配置された下部パッドを備えて、複数のパッドの下部パッドが配置された下に複数のパッドの中から同一レベルのパワーを伝送するパッドを接続するためにパッドを横切る方向にパッドパワーラインが配置され、パッドパワーラインと直交する方向にサブパッドパワーラインが追加で配置されることを特徴とする。従って、レイアウトの増加なしで、パッドがパワーラインとともに網形態をなすようになり、これにより安定的なパワーを供給することができる。
【選択図】 図３

Description

本発明は、半導体メモリ装置に関するもので、特に、パワーを安定的に供給することのできる半導体メモリ装置及びこの装置のパワーライン配置方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ａｎｄ ｐｏｗｅｒ ｓｉｇｎａｌ ｌａｙｏｕｔ ｍｅｔｈｏｄ ｏｆ ｔｈｅ ｓａｍｅ）に関する。

従来の半導体メモリ装置のパワーラインは、信号ラインのように二つの層に配置されており、一般的に第１層に配置されるパワーラインと第２層に配置されるパワーラインは網形態の接続を行うために直交する方向に配置され、網形態の接続が多いほど安定的なパワーを供給することができる。

そして、従来における半導体メモリ装置のパワーラインのうち、一部のパワーラインはパッドから印加されるパワーが直接に印加されたりする。この場合、パッドから直接に印加されるパワーを受けるパワーラインが網形態の接続をなしてはいるが、パッドは単にパワーを供給するための機能のみを有しており、パワーラインとともに網形態の接続を作ることはできない。

図１は従来の半導体メモリ装置のパワーライン配置方法を説明する一例のブロック図であり、符号１０はメモリセルアレイ、符号２０はローデコーダ、符号３０はコラムデコーダ、符号４０はデータ制御及び内部電圧発生器をそれぞれ示す。

図１で、ハッチングされてないラインは第１層に配置されるラインを、斜線の描かれたラインは第２層に配置されるラインをそれぞれ示し、ＰＶＤＤは電源電圧印加パッド、ＰＶＳＳは接地電圧印加パッドをそれぞれ示す。

図１に示された半導体メモリ装置のパワーライン配置方法を次に説明する。
メモリセルアレイ１０上の第１層に縦方向にアレイパワーラインＡＰ１が配置され、ローデコーダ２０上の第１層に縦方向に周辺回路パワーラインＰＰＶＤＤ１、ＰＰＶＳＳ１が配置され、コラムデコーダ３０及びデータ制御及び内部電圧発生器４０上の第１層に横方向に周辺回路パワーラインＰＰＶＤＤ１、ＰＰＶＳＳ１が配置される。

そして、メモリセルアレイ１０上の第２層にアレイパワーラインＡＰ１と直交する方向にアレイパワーラインＡＰ２が配置され、ローデコーダ２０上の第２層に周辺回路パワーラインＰＰＶＤＤ１、ＰＰＶＳＳ１と直交する方向に周辺回路パワーラインＰＰＶＤＤ２、ＰＰＶＳＳ２が配置され、コラムデコーダ３０及びデータ制御及び内部電圧発生器４０上の第２層に周辺回路パワーラインＰＰＶＤＤ１、ＰＰＶＳＳ１と直交する方向に周辺回路パワーラインＰＰＶＤＤ２、ＰＰＶＳＳ２が配置される。また、パッドＰＶＤＤ、ＰＶＳＳのそれぞれから周辺回路パワーラインＰＰＶＤＤ１、ＰＰＶＳＳ１との接続のために伸長されるサブ周辺回路パワーラインＰＰＶＤＤ２′、ＰＰＶＳＳ２′がさらに配置されて、パッドＰＶＳＳから周辺回路パワーラインＰＰＶＳＳ２との接続のために伸長されるサブ周辺回路パワーラインＰＰＶＳＳ２′がさらに配置される。

図２Ａは図１に示されたパッドの平面図を示し、図２Ｂは図２Ａに示されたパッドをＸ−Ｘ′方向に切断された断面図をそれぞれ示す。
図２Ｂに示されたように、ダミー部と信号ライン部で構成され、ダミー部はメモリセルアレイ１０及び周辺回路との段差を合わせるためにダミーディフュージョン層、絶縁層、及びダミーポリシリコン層からなる。ここで、周辺回路とはローデコーダ２０、コラムデコーダ３０、及びデータ制御及び内部電圧発生部４０のことであり、メモリセルアレイ１０を除いたその他のものを言う。信号ライン部は、第１層（１Ｆ）には下部金属パッドＤＰＡＤが配置され、第２層（２Ｆ）には上部金属パッドＵＰＡＤが配置される。そして、下部金属パッドＤＰＡＤと上部金属パッドＵＰＡＤとの間に下部金属パッドＤＰＡＤと上部金属パッドＵＰＡＤを電気的に接続するための導電層ＣＯＤが配置される。導電層ＣＯＤは半導体製造工程技術のうち、コンタクト形成技術を利用して形成される。すなわち、パッドは信号ライン部に配置された上部金属パッドＵＰＡＤ、導電層ＣＯＤ、及び下部金属パッドＤＰＡＤからなっていて、下部金属パッドＤＰＡＤは導電層ＣＯＤを形成する際の衝撃を吸収する機能を有する。

図２Ｂに示されたように従来の半導体メモリ装置のパッドは外部から印加されるパワーを直接受ける上部金属パッドＵＰＡＤと導電層ＣＯＤを形成の際に衝撃を吸収するための下部金属パッドＤＰＡＤ二つの層からなる。

一般的に、パワーラインに網形態の接続を多く作るほどパワーを安定的に供給することができるが、従来の半導体メモリ装置はパッド間の接続を作ることが難しいという問題がある。すなわち、図１に示されたように左側の電源電圧印加パッドＰＶＤＤと接地電圧印加パッドＰＶＳＳが入れ代わって配置されると、第２層に配置されるパッドパワーラインＰＶＳＳ２により同一レベルの電圧を印加するパッドＰＶＤＤ間の接続を行うことができなくなる。従って、電源電圧印加パッドＰＶＤＤの間及び接地電圧印加パッドＰＶＳＳの間に接続ができないので、安定的なパワーを供給することができなくなるという問題がある。

一方、図１に示されたものとは違って、電源電圧印加パッドＰＶＤＤが一方に偏って配置され、接地電圧印加パッドＰＶＳＳが他方に偏って配置される場合は、電源電圧印加パッドＰＶＤＤ間の接続を行うことはできるが、この際、パッドＰＶＤＤ、ＰＶＳＳとローデコーダ２０との間に電源電圧印加パッドＰＶＤＤ間及び接地電圧印加パッドＰＶＳＳ間の接続を行うための空間が必要となって、これが半導体メモリ装置のレイアウト面積の増加をもたらすことになる。

本発明の目的は、レイアウト面積を増加させないで、パワーを安定的に供給することができる半導体メモリ装置を提供することにある。
本発明の他の目的は、前記目的を果たすために半導体メモリ装置のパワーライン配置方法を提供することにある。

前記目的を果たすために本発明の半導体メモリ装置の第１形態は、複数のパッドを備えて、前記複数のパッドのそれぞれが上部パッド、及び前記上部パッドの下に配置された下部パッドを備え、前記複数のパッドの前記下部パッドが配置された下に前記複数のパッドのうち、同一レベルのパワーを伝送するパッドを接続するために前記パッドを横切る方向にパッドパワーラインが配置されることを特徴とする。

前記上部パッド、前記下部パッド、及び前記パッドパワーラインが金属からなっていることを特徴とし、前記上部パッド及び前記下部パッドは金属からなっていて、前記パッドパワーラインはタングステンからなっていることを特徴とする。

前記複数のパッドそれぞれの前記上部パッドと前記下部パッドとが電気的に接続されて、前記下部パッドと前記パッドパワーラインのうち前記下部パッドと同一パワーを伝送するパワーラインを電気的に接続することを特徴とする。

前記目的を達成するための本発明による半導体メモリ装置の第２形態は、複数のパッドを備えて、前記複数のパッドのそれぞれが上部パッド、及び前記上部パッドの下に配置された下部パッドを備え、前記複数のパッドの前記下部パッドが配置された下に前記複数のパッドのうち、同一レベルのパワーを伝送するパッドを接続するために前記パッドを横切る方向でパッドパワーラインが配置されて、前記パッドパワーラインと直交する方向でサブパッドパワーラインがさらに配置されることを特徴とする。

前記パッドパワーラインと前記サブパッドパワーラインが同一レベルを伝送するパワーラインであれば、前記パッドパワーラインと前記サブパッドパワーラインが同一層に配置されることを特徴とし、前記上部パッド、及び前記下部パッドは金属からなっていて、前記パッドパワーライン、前記サブパッドパワーラインはタングステンからなることを特徴とし、前記上部パッド、前記下部パッド、前記パッドパワーライン、及び前記サブパッドパワーラインはそれぞれ金属からなることを特徴とする。

そして、前記パッドパワーラインと前記サブパッドパワーラインが互いに異なるレベルを伝送するパワーラインであれば、前記パッドパワーラインが配置される層の下に前記サブパッドパワーラインが配置されることを特徴とし、前記パッドパワーライン、前記上部パッド、及び前記下部パッドはそれぞれ金属からなっていて、前記サブパッドパワーラインはタングステンからなることを特徴とし、前記パッドパワーライン、前記サブパッドパワーライン、前記上部パッド、及び前記下部パッドはそれぞれ金属からなることを特徴とする。

前記複数のパッドそれぞれの前記上部パッドと前記下部パッドが電気的に接続されて、前記下部パッドと前記パッドパワーライン及び前記サブパッドパワーラインのうち、前記下部パッドと同一パワーを伝送するパワーラインを電気的に接続することを特徴とする。

前記第１及び第２形態の半導体メモリ装置のパッドパワーラインは、電源電圧パワー及び接地電圧パワーのうち、少なくとも一つ以上のパワーを伝送するラインであることを特徴とし、前記パッドパワーラインは電源電圧パワー、接地電圧パワー、基板電圧パワー、高電圧パワー及び基準電圧パワーのうち、少なくとも一つ以上のパワーを伝送するラインであることを特徴とする。

前記目的を達成するために本発明による半導体メモリ装置の第３形態は、メモリセルアレイ、前記メモリセルアレイに／からのデータの書込み／読出しを制御するための周辺回路、及び外部から印加されるパワーを受ける複数のパッドを備え、前記メモリセルアレイ及び前記周辺回路の上に前記メモリセルアレイ及び前記周辺回路にパワーを供給するためのアレイ及び周辺回路パワーラインが配置され、前記アレイ及び周辺回路パワーラインが配置される層と等しい二つの層に前記複数のパッドそれぞれの上部パッドと下部パッドが配置され、前記複数のパッドの前記下部パッドが配置された下に前記複数のパッドのうち、同一レベルのパワーを伝送するパッドを接続するために前記パッドを横切るパッドパワーラインが配置されることを特徴とする。

前記第３形態の半導体メモリ装置は、前記アレイ及び周辺回路パワーラインが三つの層に直交するように配置されて、前記パッドパワーラインは第１層に配置され、前記下部パッドは第２層に配置され、前記上部パッドは第３層に配置されることを特徴とし、前記パッドパワーラインと直交する方向にサブパッドパワーラインがさらに配置されて、前記サブパッドパワーラインは前記メモリセルアレイ及び前記周辺回路との段差を合わせるために前記下部パッドの下に形成されるダミー部に配置することを特徴とする。そして、前記パッドパワーライン、前記上部パッド、及び前記下部パッドは金属からなっていて、前記サブパッドパワーラインはタングステンからなっていることを特徴とする。

そして、前記アレイ及び周辺回路パワーラインが二つの層に配置されて、前記パッドパワーラインは前記メモリセルアレイ及び前記周辺回路が形成される領域との段差を合わせるために前記下部パッドの下に形成されるダミー部に配置され、前記上部パッド及び前記下部パッドはそれぞれ金属からなっていて、前記パッドパワーラインはタングステンからなっていることを特徴とする。

また、前記第３形態の半導体メモリ装置は、前記パッドパワーラインと直交する方向にサブパッドパワーラインがさらに配置されて、前記パッドパワーライン、前記下部パッド、及び前記上部パッドが互いに異なる三つの層に配置されて、前記サブパッドパワーラインのうち一部は前記パッドパワーラインと同一層に配置され、前記サブパッドパワーラインのうち残りは前記パッドパワーライン、前記下部パッド、及び前記上部パッドと異なる層に配置されることを特徴とし、前記パッドパワーライン、前記上部パッド、前記下部パッド、及び前記サブパッドパワーラインはそれぞれ金属からなっていることを特徴とする。

そして、前記アレイ及び周辺回路パワーラインが少なくとも二つの層に重なって配置されて、前記重なって配置されるパワーラインが互いに異なるパワーを伝送するラインであることを特徴とし、前記重なって配置されるパワーラインの一つと前記重なって配置されるパワーラインに隣接して重なって配置されるパワーラインの一つは、同一パワーを伝送するラインであり、前記同一パワーを伝送する重なって配置されるパワーラインの一つと前記隣接して重なって配置されるパワーラインの一つは互いに異なる層に配置されることを特徴とする。

前記目的を達成するための本発明による半導体メモリ装置の第４形態は、メモリセルアレイ、前記メモリセルアレイに／からのデータの書込み／読出しを制御するための周辺回路、及び外部から印加されるパワーが供給される複数のパッドを備えて、前記メモリセルアレイ及び前記周辺回路の上に前記メモリセルアレイ及び前記周辺回路にパワーを供給するためのアレイ及び周辺回路パワーラインが少なくとも三つ以上の層に直交するように配置されて、前記三つ以上の層のうち少なくとも二つ以上の層に配置される前記アレイ及び周辺回路パワーラインが重なって配置され、前記重なって配置されるパワーラインが互いに異なるパワーを伝送するラインであることを特徴とする。

前記第４形態の半導体メモリ装置は、前記重なって配置されるパワーラインの一つと前記重なって配置されるパワーラインに隣接して重なって配置されるパワーラインの一つは同一パワーを伝送するラインであり、前記同一パワーを伝送する重なって配置されるパワーラインの一つと前記隣接して重なって配置されるパワーラインの一つは互いに異なる層に配置されることを特徴とする。

前記第４形態の半導体メモリ装置は、前記アレイ及び周辺回路パワーラインが配置される層と等しい二つの層に前記複数のパッドそれぞれの上部パッドと下部パッドが配置されて、前記複数のパッドの前記下部パッドが配置された下に前記複数のパッドのうち、同一レベルのパワーを伝送するパッドを接続するために前記パッドを横切るパッドパワーラインが配置されることを特徴とし、前記アレイ及び周辺回路パワーラインが三つの層に直交するように配置されて、前記パッドパワーラインは第１層に配置されて、前記下部パッドは第２層に配置されて、前記上部パッドは第３層に配置されることを特徴とする。そして、前記パッドパワーラインと直交する方向にサブパッドパワーラインがさらに配置されて、前記サブパッドパワーラインは前記メモリセルアレイ及び前記周辺回路との段差を合わせるために前記下部パッドの下に形成されるダミー部に配置されることを特徴とする。

前記第３及び第４形態の半導体メモリ装置の前記周辺回路は、互いに異なる内部電圧を発生する所定数の内部電圧発生器を備えて、前記複数のパッドの上部パッドから前記所定数の内部電圧発生器のそれぞれにパワーを供給するための所定数のパッドパワーラインが、前記上部パッドが配置される層と同一層に配置されることを特徴とし、前記複数のパッドの下部パッドから前記所定数の内部電圧発生器のそれぞれにパワーを供給するための所定数のパッドパワーラインが、前記下部パッドが配置される層と同一層にさらに配置されることを特徴とする。

前記他の目的を果たすための本発明による半導体メモリ装置のパワーライン配置方法の第１形態は、メモリセルアレイ、前記メモリセルアレイに／からのデータの書込み／読出しを制御するための周辺回路、及び外部から印加されるパワーを受ける複数のパッドを備えた半導体メモリ装置のパワーライン配置方法において、前記メモリセルアレイ及び前記周辺回路のアレイ及び周辺回路パワーラインを少なくとも二つ以上の層に配置して、前記アレイ及び周辺回路パワーラインが配置される層と等しい二つの層に前記複数のパッドのそれぞれの上部パッドと下部パッドを配置して、前記複数のパッドの前記下部パッドが配置された下に前記複数のパッドのうち、同一レベルのパワーを伝送するパッドを接続するために前記パッドを横切ってパッドパワーラインを配置することを特徴とする。

前記他の目的を達成するための本発明による半導体メモリ装置のパワーライン配置方法の第２形態は、メモリセルアレイ、前記メモリセルアレイに／からのデータの書込み／読出しを制御するための周辺回路、及び外部から印加されるパワーが供給される複数のパッドを備える半導体メモリ装置のパワーライン配置方法において、前記メモリセルアレイ及び前記周辺回路の上に前記メモリセルアレイ及び前記周辺回路にパワーを供給するためのアレイ及び周辺回路パワーラインを少なくとも三つ以上の層に直交するように配置して、前記三つ以上の層のうち、少なくとも二つ以上の層に配置される前記アレイ及び周辺回路パワーラインを重畳されるように配置して、前記重なって配置されるパワーラインが互いに異なるパワーを伝送するラインであることを特徴とする。

本発明の半導体メモリ装置及びこの装置のパワーライン配置方法は、同一電圧レベルを受けるパッド間の接続をレイアウト増加なしで作ることができ、これによってより安定的なパワーを供給することができる。

また、本発明の半導体メモリ装置及びこの装置のパワーライン配置方法は、互いに異なるレベルの内部電圧を発生する所定数の内部電圧発生器で、パッドからのパワーを直接的に印加することで安定的な内部電圧を発生することができる。

そして、本発明の半導体メモリ装置及びこの装置のパワーライン配置方法は、互いに異なるパワーを伝送するパワーラインを重なるように配置することによってノイズを減少させて安定的なパワーを供給することができる。

以下、添付した図面を参照して本発明の半導体メモリ装置及びこの装置のパワーライン配置方法を説明する。
図３は本発明の半導体メモリ装置のパワーライン配置方法を説明する第１実施例のブロック図であり、図３に示された番号及び参照符号は図１に示された番号及び参照符号と同じ番号及び同じ参照符号は、同一の構成要素及びラインをそれぞれ示すものである。また、図３に示されたラインのハッチングは図１に示されたハッチングと同じ方法に形成されており、点で埋められたラインは第３層に配置されるラインを示す。

図３に示された半導体メモリ装置は、パワーラインが三つの層で構成されることを示すものであり、メモリセルアレイ１０、ローデコーダ２０、コラムデコーダ３０、及びデータ制御及び内部電圧発生器４０上の第１層及び第２層に配置されるパワーラインＡＰ１、ＡＰ２、ＰＰＶＤＤ１、ＰＰＶＳＳ１、ＰＰＶＤＤ２、ＰＰＶＳＳ２、ＰＰＶＳＳ２′、ＰＰＶＤＤ２′の配置は図１の配置と同様である。但し、パッドＰＶＤＤ、ＰＶＳＳ下の第１層にパッドパワーラインＰＶＤＤ１、ＰＶＳＳ１がさらに配置されたことが異なっている。パッドパワーラインＰＶＤＤ１、ＰＶＳＳ１は、パッドＰＶＤＤ、ＰＶＳＳの下部で同一レベルのパワーが印加されるパッドＰＶＤＤ、ＰＶＳＳを接続するためにパッドＰＶＤＤ、ＰＶＳＳを横切る方向に配置され、パッドパワーラインＰＶＤＤ１と周辺回路パワーラインＰＰＶＤＤ１を接続するためにパッドパワーラインＰＶＤＤ１から伸長されるサブパッドパワーラインＰＶＤＤ１′をさらに配置することができる。また、パッドパワーラインＰＶＳＳ１と周辺回路パワーラインＰＰＶＳＳ２を接続するためにパッドパワーラインＰＶＳＳ１から伸長されるサブパッドパワーラインＰＶＳＳ１′をさらに配置することができる。

そして、メモリセルアレイ１０上の第３層に第２層に配置されるアレイパワーラインＡＰ２と重畳するようにアレイパワーラインＡＰ３が配置されて、ローデコーダ２０、コラムデコーダ３０、及びデータ制御及び内部電圧発生器４０上の第３層に第２層に配置される周辺回路パワーラインＰＰＶＤＤ２、ＰＰＶＳＳ２と重畳するように周辺回路パワーラインＰＰＶＤＤ３、ＰＰＶＳＳ３が配置される。

そして、第２層及び第３層にパッドＰＶＤＤ、ＰＶＳＳのそれぞれの上部金属パッドと下部金属パッドが重なって配置されて、第３層に配置されたパッドＰＶＤＤ、ＰＶＳＳの上部金属パッドと周辺回路パワーラインＰＰＶＤＤ１、ＰＰＶＳＳ１を接続するためのパッドＰＶＤＤ、ＰＶＳＳの上部金属パッドから伸長されるサブ周辺回路パワーラインＰＰＶＤＤ３′、ＰＰＶＳＳ３′が配置できる。

図３に示されてないが、同一レベルのパワーを伝送するパワーライン間に接続が行われる。例えば、電源電圧印加パッドＰＶＤＤとパワーラインＰＶＤＤ１の間に接続が行われて、接地電圧印加パッドＰＶＳＳとパワーラインＰＶＳＳ１の間に接続が行われるようになる。

図３に示されたように半導体メモリ装置のパワーライン（または、信号及びパワーライン）が第３層に配置される場合にパッドＰＶＤＤ、ＰＶＳＳは第２層及び第３層を利用して構成し、パッドＰＶＤＤ、ＰＶＳＳの下に同一レベルのパワーを伝送するパッドＰＶＤＤ間及びパッドＰＶＳＳ間の接続を行うためのパッドパワーラインＰＶＤＤ１、ＰＶＳＳ１を配置する。従って、半導体メモリ装置のレイアウト面積の増加なしで、パッドＰＶＤＤ間及びパッドＰＶＳＳ間に接続が行われることによって、より安定的なパワーを供給することができる。

図４Ａは図３に示されたパッドの平面図を示し、図４Ｂは図４Ａに示されたパッドをＸ−Ｘ′方向に切断した場合の断面図をそれぞれ示すもので、接地電圧印加パッドＰＶＳＳの平面図を示す。

図４Ｂに示されたように、ダミー部と信号ライン部から構成されて、ダミー部はメモリセルアレイ１０及び周辺回路との段差を合わせるためにダミーディフュージョン層、絶縁層、及びダミーポリシリコン層からなっている。信号ライン部は第１層（１Ｆ）にパッドパワーラインＰＶＳＳ１が配置されて、第２層（２Ｆ）に下部金属パッドＤＰＡＤが配置されて、第３層（３Ｆ）には上部金属パッドＵＰＡＤが配置される。そして、パッドパワーラインＰＶＳＳ１と下部金属パッドＤＰＡＤを電気的に接続するための導電層ＣＯＤ１が配置されて、下部金属パッドＤＰＡＤと上部金属パッドＵＰＡＤを電気的に接続するための導電層ＣＯＤ２が配置される。導電層ＣＯＤ１、ＣＯＤ２は半導体製造工程の技術のうち、コンタクト形成技術を利用して形成する。すなわち、パッドは信号ライン部に配置された上部金属パッドＵＰＡＤと下部金属パッドＤＰＡＤからなっていて、下部金属パッドＤＰＡＤ下に、上部金属パッドＵＰＡＤと下部金属パッドＤＰＡＤとの接続のためのパッドパワーラインＰＶＳＳ１が配置される。

したがって、パッドパワーラインＰＶＳＳ１によってパッドＰＶＳＳ間の接続を行うことができ、同様に、パッドパワーラインＰＶＤＤ１によってパッドＰＶＤＤ間の接続を行うことができる。

すなわち、本発明の半導体メモリ装置は第２層と第３層に各パッドの上部金属パッドＵＰＡＤと下部金属パッドＤＰＡＤを配置し、第１層にパッドＰＶＤＤ間及びパッドＰＶＳＳ間を接続するためのパッドパワーラインＰＶＤＤ１、ＰＶＳＳ１を配置したものである。

図５は本発明の半導体メモリ装置のパワーライン配置方法を説明するための第２実施例のブロック図であり、図５に示された番号及び参照符号は図１に示された番号及び参照符号と同じ番号及び同じ参照符号は同一構成要素及びラインをそれぞれ示す。また、図３に示されたラインのハッチングは図１に示されたハッチングと同一方法からなっていて、黒く塗ったラインはダミー部に配置するラインを示す。

図５に示された半導体メモリ装置は、パワーラインが２つの層で構成されたことを示し、メモリセルアレイ１０、ローデコーダ２０、コラムデコーダ３０、及びデータ制御及び内部電圧発生器４０上の第１層及び第２層に配置される周辺回路パワーラインＰＰＶＤＤ１、ＰＰＶＳＳ１、ＰＰＶＤＤ２、ＰＰＶＳＳ２の配置は図１の配置と同様である。但し、パッドＰＶＤＤ、ＰＶＳＳ下のダミー部にパッドパワーラインＰＶＤＤ１、ＰＶＳＳ１がさらに配置されていることが異なる。パッドパワーラインＰＶＤＤ１、ＰＶＳＳ１はパッドＰＶＤＤ、ＰＶＳＳの下部で同一レベルのパワーが印加されるパッドＰＶＤＤ、ＰＶＳＳを接続するためにパッドＰＶＤＤ、ＰＶＳＳを横切る方向に配置される。パッドパワーラインＰＶＤＤ１と周辺回路パワーラインＰＰＶＤＤ１及び周辺回路パワーラインＰＰＶＤＤ２との接続のためにパッドパワーラインＰＶＤＤ１から伸長されるサブパッドパワーラインＰＶＤＤ１′がさらに配置されて、パッドパワーラインＰＶＳＳ１と周辺回路パワーラインＰＰＶＳＳ２との接続のためにパッドパワーラインＰＶＳＳ１から伸長されるサブパッドパワーラインＰＶＳＳ１′がさらに配置される。

そして、第１層にパッドＰＶＤＤ、ＰＶＳＳのそれぞれの上部金属パッドが配置されて、第２層にパッドＰＶＤＤ、ＰＶＳＳのそれぞれの下部金属パッドが配置される。図５には示されてないが、同一レベルのパワーを伝送するパワーライン間に接続が行われる。例えば、電源電圧印加パッドＰＶＤＤとパッドパワーラインＰＶＤＤ１との間の接続を行って、接地電圧印加パッドＰＶＳＳとパッドパワーラインＰＶＳＳ１の間の接続を行う。

図５に示されたように半導体メモリ装置のパワーライン（または、信号及びパワーライン）が２つの層に配置される場合にパッドＰＶＤＤ、ＰＶＳＳは第１層及び第２層を利用して構成し、パッドＰＶＤＤ、ＰＶＳＳ下のダミー部に同一レベルのパワーを伝送するパッドＰＶＤＤ間及びパッドＰＶＳＳ間の接続を行うためのパッドパワーラインＰＶＤＤ１、ＰＶＳＳ１を配置する。従って、半導体メモリ装置のレイアウト面積の増加なしで、パッドＰＶＤＤ間及びパッドＰＶＳＳ間に接続が行えることによって安定的なパワーを供給することができる。

図６Ａは図５に示されたパッドの平面図を示し、図６Ｂは図６Ａに示されたパッドをＸ−Ｘ′方向に切断した場合の断面図をそれぞれ示し、接地電圧印加パッドＰＶＳＳの平面図を示す。

図６Ｂに示されたように、ダミー部と信号ライン部で構成されて、ダミー部はメモリセルアレイ１０及び周辺回路との段差を合わせるためにダミーディフュージョン層、絶縁層、及びダミーポリシリコン層からなっていって、これら中の一つの層にパッドパワーラインＰＶＳＳ１が配置される。そして、パッドパワーラインＰＶＳＳ１と下部金属パッドＤＰＡＤを電気的に接続するための導電層ＣＯＤ１が配置され、下部金属パッドＤＰＡＤと上部金属パッドＵＰＡＤは図２Ｂと同様に第１層（１Ｆ）と第２層（２Ｆ）にそれぞれ配置されて、下部金属パッドＤＰＡＤと上部金属パッドＵＰＡＤを電気的に接続するための導電層ＣＯＤ２が配置される。導電層ＣＯＤ１、ＣＯＤ２は半導体製造の工程技術のうち、コンタクト形成技術を利用して形成する。従って、パッドパワーラインＰＶＳＳ１によってパッドＰＶＳＳの間の接続を行って、同様に、パッドパワーラインＰＶＤＤ１によってパッドＰＶＤＤ間の接続を行う。

信号ライン部に配置されるパワーライン及びパッドは、アルミニウムのような金属からなっていて、ダミー部に配置されるパッドパワーラインＰＶＳＳ１及びパッドパワーラインＰＶＤＤ１はタングステンのような金属からなっている。

図７は本発明の半導体メモリ装置のパワーライン配置方法を説明するための第３実施例のブロック図であり、図７に示された番号及び参照符号は図１に示された番号及び参照符号と同じ番号及び同じ参照符号は同一構成要素及びラインをそれぞれ示す。また、図７に示されたラインのハッチングは図１に示されたハッチングと同一方法からなっていて、点で埋められたラインは第３層に配置されるラインを、黒で塗られたラインはダミー部に配置されるラインをそれぞれ示す。

図７に示された半導体メモリ装置は、パワーラインが三つの層で構成されることを示したものであり、メモリセルアレイ１０、ローデコーダ２０、コラムデコーダ３０、及びデータ制御及び内部電圧発生器４０上の第１層、第２層、及び第３層に配置されるパワーラインの配置は図３の配置と同様であり、パッドＰＶＤＤ、ＰＶＳＳが第２層及び第３層に配置され、パッドＰＶＤＤ、ＰＶＳＳ下の第１層にパッドパワーラインＰＶＤＤ１、ＰＶＳＳ１がさらに配置されることも同様である。但し、パッドパワーラインＰＶＤＤ１と直交する方向に伸長されてパッドＰＶＤＤを接続するためのサブパッドパワーラインＰＶＤＤ１″がダミー部にさらに配置され、パッドパワーラインＰＶＳＳ１と直交する方向に伸長されてパッドＰＶＳＳを接続するためのサブパッドパワーラインＰＶＳＳ１″がパッドＰＶＤＤ、ＰＶＳＳ下の第１層にさらに配置されることが異なっている。

また、図７には示されてないが、同一レベルのパワーを伝送するパワーライン間の接続を行う。例えば、電源電圧印加パッドＰＶＤＤとパワーラインＰＶＤＤ１、ＰＶＤＤ１″との間の接続を行って、接地電圧印加パッドＰＶＳＳとパワーラインＰＶＳＳ１、ＰＶＳＳ１″の間の接続を行う。

図７に示されたように半導体メモリ装置のパワーライン（または、信号及びパワーライン）が三つの層に配置される場合にパッドＰＶＤＤ、ＰＶＳＳは第２層及び第３層を利用して構成し、パッドＰＶＤＤ、ＰＶＳＳの下の第１層及びダミー部に同一レベルのパワーを伝送するパッドＰＶＤＤ間及びパッドＰＶＳＳ間の接続を行うためのパワーラインＰＶＤＤ１、ＰＶＤＤ１″を直交するように配置し、パワーラインＰＶＳＳ１、ＰＶＳＳ１″を直交するように配置する。従って、半導体メモリ装置のレイアウト面積の増加なしで、パッドＰＶＤＤ間及びパッドＰＶＳＳ間に接続を行うことで安定的なパワーを供給することができる。

図８Ａは図７に示されたパッドの平面図を示し、図８Ｂは図８Ａに示されたパッドをＸ−Ｘ′方向に切断した場合の断面図をそれぞれ示すもので、電源電圧印加パッドＰＶＤＤの平面図を示している。

図８Ｂに示されたように、ダミー部と信号ライン部で構成されて、ダミー部はメモリセルアレイ１０及び周辺回路との段差を合わせるためにダミーディフュージョン層、絶縁層、及びダミーポリシリコン層からなっていて、これら中の一つの層にパッドパワーラインＰＶＤＤ１が配置される。そして、パッドパワーラインＰＶＤＤ１が信号ライン部の第１層（１Ｆ）に配置されて、サブパッドパワーラインＰＶＤＤ１′とパッドパワーラインＰＶＤＤ１を電気的に接続するための導電層ＣＯＤ１がこれらのライン間に配置される。下部金属パッドＤＰＡＤは信号ライン部の第２層（２Ｆ）に配置され、下部金属パッドＤＰＡＤとサブパッドパワーラインＰＶＤＤ１′を電気的に接続するための導電層ＣＯＤ２がこれらの間に配置される。そして、上部金属パッドＵＰＡＤは信号ライン部の第３層（３Ｆ）に配置されて、上部金属パッドＵＰＡＤと下部金属パッドＤＰＡＤを電気的に接続するための導電層ＣＯＤ３がこれらの間に配置される。

一般的に、信号ライン部に配置されるパワーライン及びパッドはアルミニウムのような金属からなっていて、ダミー部に配置されるパワーラインはタングステンのような金属からなっている。

上述したように、本発明の半導体メモリ装置は、メモリセルアレイ及び周辺回路のパワーラインが二つの層または三つの層に配置される場合、パッドのそれぞれを二つの層に配置して、同一レベルを印加するパッド間を接続するためのパワーラインをダミー部または信号ライン部の１層にパッドを横切る方向に配置する。また、さらにパッド間を接続するためのパワーラインと直交する方向にパワーラインを配置する。従って、パッドが網形態のパワーラインの一部になることによって、より大きい網形態を成すことができ、これによって、安定的なパワーを供給することができる。

そして、上述した実施例ではダミー部の一つの層にパワーラインを配置することとして示したが、ダミー部の他の層にパワーラインをさらに配置することも可能である。一方、ダミー部を用いないで、信号ライン部にパワーラインを四つ以上の層で配置することも可能である。

図９は本発明の半導体メモリ装置のパワーライン配置方法を説明する第４実施例のブロック図であり、図９に示された番号及び参照符号は図３に示された番号及び参照符号と同じ番号及び同じ参照符号は同一の構成要素及びラインをそれぞれ示す。

図９に示された半導体メモリ装置のパワーライン配置方法は、図３に示された半導体メモリ装置のパワーライン配置方法と同様である。但し、データ制御及び内部電圧発生器４０の内部電圧発生器が所定数の互いに異なるレベルの電圧を発生するために、所定数で構成された場合のデータ制御及び内部電圧発生器４０上の第２層及び第３層に配置される周辺回路パワーラインＰＰＶＤＤ３１、ＰＰＶＤＤ３２、ＰＰＶＳＳ２１、ＰＰＶＳＳ２２が各ＤＣ電圧発生器から分離されて印加していることが異なる。すなわち、周辺回路パワーラインＰＰＶＳＳ２１、ＰＰＶＳＳ２２がパッドＰＶＳＳから分離されて各内部電圧発生器に印加され、周辺回路パワーラインＰＰＶＤＤ３１、ＰＰＶＤＤ３２がパッドＰＶＤＤから分離されて各内部電圧発生器に印加される。

図９に示された半導体メモリ装置のパワーライン配置方法は、各内部電圧発生器に印加されるパワーラインがパッドから分離されて各内部電圧発生器に直接的に印加されることによって、パワーラインのレベル変化に影響を少なくする。従って、安定的なパワーを供給することができる。

図９の実施例では周辺回路パワーラインＰＰＶＳＳ２１、ＰＰＶＳＳ２２、ＰＰＶＤＤ３１、ＰＰＶＤＤ３２がパッドＰＶＳＳ、ＰＶＤＤのそれぞれの上部金属パッド及び下部金属パッドから分離されることを示しているが、パッドＰＶＳＳ、ＰＶＤＤの配置が変更されてレイアウトの増加なしで、周辺回路パワーラインＰＰＶＳＳ２１、ＰＰＶＳＳ２２、ＰＰＶＤＤ３１、ＰＰＶＤＤ３２を上部金属パッドから分離することができれば周辺回路パワーラインＰＰＶＳＳ２１、ＰＰＶＳＳ２２、ＰＰＶＤＤ３１、ＰＰＶＤＤ３２をパッドＰＶＳＳ、ＰＶＤＤのそれぞれの上部金属パッドからのみ、分離できるように配置しても構わない。また、図９の実施例ではパッドＰＶＳＳ、ＰＶＤＤから分離される周辺回路パワーラインＰＰＶＳＳ２１、ＰＰＶＳＳ２２、ＰＰＶＤＤ３１、ＰＰＶＤＤ３２が周辺回路領域の上に配置されることを示しているが、場合によっては、メモリセルアレイ領域の上を横切って配置されることもできる。すなわち、内部電圧発生器がメモリセルアレイの上部に配置される場合はメモリセルアレイ領域の上を横切るように配置することもできる。

図１０Ａ、Ｂは本発明による半導体メモリ装置のメモリセルアレイ領域及び周辺回路領域の上に配置されるパワーラインの実施例の配置方法を説明する図であり、パワーラインが三つの層に配置されて、第２層及び第３層に配置されるパワーラインが重なって配置される場合の配置方法を示す。

図１０Ａは第２層に配置される二つの周辺回路パワーラインＰＰＶＤＤ２、ＰＰＶＳＳ２と第３層に配置される二つの周辺回路パワーラインＰＰＶＤＤ３、ＰＰＶＳＳ３の配置を示す図で、第２層に周辺回路パワーラインＰＰＶＤＤ２、ＰＰＶＳＳ２が同一方向に配置され、第２層に配置される周辺回路パワーラインＰＰＶＤＤ２上に周辺回路パワーラインＰＰＶＳＳ３が配置され、第２層に配置される周辺回路パワーラインＰＰＶＳＳ２上に周辺回路パワーラインＰＰＶＤＤ３が配置される。すなわち、第３層に周辺回路パワーラインＰＰＶＤＤ３、ＰＰＶＳＳ３が配置される。そして、第２層に配置される周辺回路パワーラインＰＰＶＤＤ２と隣接して配置される第３層に配置される周辺回路パワーラインＰＰＶＤＤ３間の接続のための複数のパワーラインが周辺回路パワーラインＰＰＶＤＤ２、ＰＰＶＤＤ３と直交する方向に配置される。同様に、第２層に配置される周辺回路パワーラインＰＰＶＳＳ２と隣接して配置される第３層に配置される周辺回路パワーラインＰＰＶＳＳ３間の接続のための複数のパワーラインが周辺回路パワーラインＰＰＶＳＳ２、ＰＰＶＳＳ３と直交する方向に第３層に配置される。すなわち、周辺回路パワーラインＰＰＶＤＤ２から伸長される複数のサブ周辺回路パワーラインＰＰＶＤＤ２′が第２層に配置されて、周辺回路パワーラインＰＰＶＳＳ２から伸長される複数のサブ周辺回路パワーラインＰＰＶＳＳ２′が第２層に配置される。また、周辺回路パワーラインＰＰＶＳＳ３から伸長される複数のサブ周辺回路パワーラインＰＰＶＳＳ３′が第３層に配置されて、周辺回路パワーラインＰＰＶＤＤ３から伸長される複数のサブ周辺回路パワーラインＰＰＶＤＤ３′が第３層に配置される。そして、図示してないか、第２層に配置されるサブ周辺回路パワーラインＰＰＶＳＳ２′と第３層に配置されるサブ周辺回路パワーラインＰＰＶＤＤ３′との間に接続が行われて、第２層に配置されるサブ周辺回路パワーラインＰＰＶＤＤ２′と第３層に配置されるサブ周辺回路パワーラインＰＰＶＳＳ３′との間に接続が行われる。

図１０Ｂは第２層に配置される四つの周辺回路パワーラインＰＰＶＤＤ２、ＰＰＶＳＳ２、ＰＰＶＰＰ２、ＰＰＶＳＳ２と第３層に配置される四つの周辺回路パワーラインＰＰＶＳＳ３、ＰＰＶＤＤ３、ＰＰＶＳＳ３、ＰＰＶＰＰ３の配置を示す図であり、第２層に周辺回路パワーラインＰＰＶＤＤ２、ＰＰＶＳＳ２、ＰＰＶＰＰ２、ＰＰＶＳＳ２が同一方向に配置され、第３層に配置される周辺回路パワーラインＰＰＶＳＳ３、ＰＰＶＤＤ３、ＰＰＶＳＳ３、ＰＰＶＰＰ３が第２層に配置される周辺回路パワーラインＰＰＶＤＤ２、ＰＰＶＳＳ２、ＰＰＶＰＰ２、ＰＰＶＳＳ２に重なって配置される。そして、第２層に配置されるパワーラインＰＰＶＤＤ２と隣接して配置される第３層に配置される周辺回路パワーラインＰＰＶＤＤ３間の接続のための複数のパワーラインが周辺回路パワーラインＰＰＶＤＤ２、ＰＰＶＤＤ３と直交する方向に配置される。同様に、第２層に配置される周辺回路パワーラインＰＰＶＳＳ２と隣接して配置される第３層に配置される周辺回路パワーラインＰＰＶＳＳ３間の接続のための複数のパワーラインが周辺回路パワーラインＰＰＶＳＳ２、ＰＰＶＳＳ３と直交する方向に第３層に配置されて、第２層に配置される周辺回路パワーラインＰＰＶＰＰ２と隣接して配置される第３層に配置される周辺回路パワーラインＰＰＶＰＰ３間の接続のための複数のパワーラインが周辺回路パワーラインＰＰＶＰＰ２、ＰＰＶＰＰ３と直交する方向に配置される。すなわち、周辺回路パワーラインＰＰＶＤＤ２から伸長される複数のサブ周辺回路パワーラインＰＰＶＤＤ２′が第２層に配置されて、周辺回路パワーラインＰＰＶＳＳ２から伸長される複数のサブ周辺回路パワーラインＰＰＶＳＳ２′が第２層に配置されて、周辺回路パワーラインＰＰＶＰＰ２から伸長される複数のサブ周辺回路パワーラインＰＰＶＰＰ２′が第２層に配置される。また、周辺回路パワーラインＰＰＶＳＳ３から伸長される複数のサブ周辺回路パワーラインＰＰＶＳＳ３′が第３層に配置されて、周辺回路パワーラインＰＰＶＤＤ３から伸長される複数のサブ周辺回路パワーラインＰＰＶＤＤ３′が第３層に配置されて、周辺回路パワーラインＰＰＶＰＰ３から伸長される複数のサブ周辺回路パワーラインＰＰＶＰＰ３′が第３層に配置される。そして、図示してないが、第２層に配置されるサブ周辺回路パワーラインＰＰＶＳＳ２′と第３層に配置されるサブ周辺回路パワーラインＰＰＶＤＤ３′との間に接続が行われて、第２層に配置されるサブ周辺回路パワーラインＰＰＶＤＤ２′と第３層に配置されるサブ周辺回路パワーラインＰＰＶＳＳ３′の間に接続が行われて、第２層に配置されるサブ周辺回路パワーラインＰＰＶＰＰ２′と第３層に配置されるサブ周辺回路パワーラインＰＰＶＰＰ３′の間に接続が行われる。

図１０Ａ、Ｂの半導体メモリ装置のパワーライン配置方法は、重なって配置されるパワーライン間に電圧差が存在し、これによりこれらのライン間にキャパシタンスが形成されるようになる。この際、形成されたキャパシタンスがフィルターの機能をしてパワーラインのノイズを減少させることによって安定したパワーを供給することができる。

図１０Ａ、Ｂはパワーラインが第２層と第３層に重なって配置される場合を例として説明したが、メモリセルアレイ領域及び周辺回路領域の上にパワーラインが第１層と第２層に重なって配置される場合にも上述のような配置方法が適用できる。

本発明の半導体メモリ装置のパワーライン配置方法をパッドが一列に配置されている場合を例えとして説明したが、パッドが二つ以上の列に配置されたり、円型、マトリックス型などのような多様な形態で配置される場合にも本発明のパワーライン配置方法を適用することができる。

すなわち、本発明の半導体メモリ装置のパワーライン配置方法は、メモリセルアレイ及び周辺回路でパワーを供給するためのアレイ及び周辺回路パワーラインが二つの層及び三つ以上の層で構成される場合に、同一レベルのパワーが印加されるパッドをレイアウトの増加なしで、互いに接続するためのパッドパワーラインが、パッドを構成する上部金属パッド及び下部金属パッドとともに積層できれば良い。

また、本発明のパワーライン配置方法は、半導体メモリ装置だけでなく、他の半導体装置にも適用できる。
そして、上述した実施例では、外部から印加される二つのパワー、すなわち、電源電圧及び接地電圧パワーが印加される場合のパワーライン配置方法を説明したが、外部から三つ以上のパワー、すなわち、電源電圧、接地電圧、基板電圧、基準電圧、及び高電圧が印加される場合にも本発明のパワーライン配置方法を適用することができる。

上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更することができる。

従来の半導体メモリ装置のパワーライン配置方法を説明する一例のブロック図である。 図１に示されたパッドの平面図である。 図１に示されたパッドの断面図である。 本発明の半導体メモリ装置のパワーライン配置方法を説明する第１実施例のブロック図である。 図３に示されたパッドの平面図である。 図３に示されたパッドの断面図である。 本発明の半導体メモリ装置のパワーライン配置方法を説明する第２実施例のブロック図である。 図５に示されたパッドの平面図である。 図５に示されたパッドの断面図である。 本発明の半導体メモリ装置のパワーライン配置方法を説明する第３実施例のブロック図である。 図７に示されたパッドの平面図である。 図７に示されたパッドの断面図である。 本発明の半導体メモリ装置のパワーライン配置方法を説明する第４実施例のブロック図である。 本発明による半導体メモリ装置のメモリセルアレイ領域及び周辺回路領域の上に配置されるパワーラインの実施例の配置方法を説明する図である。 本発明による半導体メモリ装置のメモリセルアレイ領域及び周辺回路領域の上に配置されるパワーラインの実施例の配置方法を説明する図である。

符号の説明

１０：メモリセルアレイ
２０：ローデコーダ
３０：コラムデコーダ
４０：データ制御及び内部電圧発生器
ＡＰ１、ＡＰ２、ＡＰ３：アレイパワーライン
ＣＯＤ：導電層
ＤＰＡＤ：下部金属パッド
ＰＰＶＤＤ、ＰＰＶＳＳ、ＰＰＶＰＰ：周辺回路パワーライン
ＰＶＤＤ：電源電圧印加パッド
ＰＶＳＳ：接地電圧印加パッド
ＵＰＡＤ：上部金属パッド

Claims (51)

1. 複数のパッドを備え、
   前記複数のパッドのそれぞれが、
   上部パッドと、
   前記上部パッドの下に配置された下部パッドと、を備え、
   前記複数のパッドの前記下部パッドが配置された下に前記複数のパッドのうち、同一レベルのパワーを伝送するパッドを接続するために前記パッドを横切る方向にパッドパワーラインが配置されることを特徴とする半導体メモリ装置。
2. 前記上部パッド、前記下部パッド、及び前記パッドパワーラインのそれぞれが金属からなっていることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記上部パッド及び前記下部パッドは金属からなっていて、
   前記パッドパワーラインはタングステンからなっていることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記複数のパッドそれぞれの、前記上部パッドと前記下部パッドとが電気的に接続されて、
   前記下部パッドと前記パッドパワーラインのうち、前記下部パッドと同一パワーを伝送するパワーラインとを電気的に接続することを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記パッドパワーラインは、
   電源電圧パワー及び接地電圧パワーのうち、少なくとも一つ以上のパワーを伝送するラインであることを特徴とする請求項１に記載の半導体メモリ装置。
6. 前記パッドパワーラインは、
   電源電圧パワー、接地電圧パワー、基板電圧パワー、高電圧パワー及び基準電圧パワーのうち、少なくとも一つ以上のパワーを伝送するラインであることを特徴とする請求項１に記載の半導体メモリ装置。
7. 複数のパッドを備え、
   前記複数のパッドそれぞれが、
   上部パッドと、
   前記上部パッドの下に配置された下部パッドと、を備え、
   前記複数のパッドの前記下部パッドが配置された下に、同一レベルのパワーを伝送するパッドを接続するために前記パッドを横切る方向にパッドパワーラインが配置されて、前記パッドパワーラインと直交する方向にサブパッドパワーラインがさらに配置されることを特徴とする半導体メモリ装置。
8. 前記パッドパワーラインと前記サブパッドパワーラインとが同一レベルを伝送するパワーラインであり、前記パッドパワーラインと前記サブパッドパワーラインとが同一層に配置されることを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記上部パッド及び前記下部パッドは金属からなっていて、前記パッドパワーライン及び前記サブパッドパワーラインはタングステンからなっていることを特徴とする請求項８に記載の半導体メモリ装置。
10. 前記上部パッド、前記下部パッド、前記パッドパワーライン、及び前記サブパッドパワーラインはそれぞれ金属からなっていることを特徴とする請求項８に記載の半導体メモリ装置。
11. 前記パッドパワーラインと前記サブパッドパワーラインが互いに異なるレベルを伝送するパワーラインであり、前記パッドパワーラインが配置される層の下に前記サブパッドパワーラインが配置されることを特徴とする請求項７に記載の半導体メモリ装置。
12. 前記パッドパワーライン、前記上部パッド、及び前記下部パッドはそれぞれ金属からなっていて、
    前記サブパッドパワーラインはタングステンからなっていることを特徴とする請求項１１に記載の半導体メモリ装置。
13. 前記パッドパワーライン、前記サブパッドパワーライン、前記上部パッド、及び前記下部パッドはそれぞれ金属からなっていることを特徴とする請求項１１に記載の半導体メモリ装置。
14. 前記複数のパッドそれぞれの前記上部パッドと前記下部パッドとが電気的に接続されて、
    前記下部パッドと前記パッドパワーライン及び前記サブパッドパワーラインのうち、前記下部パッドと同一パワーを伝送するパワーラインを電気的に接続することを特徴とする請求項７に記載の半導体メモリ装置。
15. 前記パッドパワーラインは、
    電源電圧パワー及び接地電圧パワーのうち、少なくとも一つ以上のパワーを伝送するラインであることを特徴とする請求項７に記載の半導体メモリ装置。
16. 前記パッドパワーラインは、
    電源電圧パワー、接地電圧パワー、基板電圧パワー、高電圧パワー及び基準電圧パワーのうち、少なくとも一つ以上のパワーを伝送するラインであることを特徴とする請求項７に記載の半導体メモリ装置。
17. メモリセルアレイと、
    前記メモリセルアレイに／からのデータの書込み／読出しを制御するための周辺回路と、
    外部から印加されるパワーを供給受ける複数のパッドと、を備えて、
    前記メモリセルアレイ及び前記周辺回路の上に前記メモリセルアレイ及び前記周辺回路にパワーを供給するためのアレイ及び周辺回路パワーラインが配置されて、
    前記アレイ及び周辺回路パワーラインが配置される層と等しい二つの層に前記複数のパッドそれぞれの上部パッドと下部パッドが配置されて、
    前記複数のパッドの前記下部パッドが配置された下に前記複数のパッドのうち、同一レベルのパワーを伝送するパッドを接続するために前記パッドを横切るパッドパワーラインが配置されることを特徴とする半導体メモリ装置。
18. 前記アレイ及び周辺回路パワーラインが三つの層に直交するように配置されて、
    前記パッドパワーラインは第１層に配置されて、前記下部パッドは第２層に配置されて、前記上部パッドは第３層に配置されることを特徴とする請求項１７に記載の半導体メモリ装置。
19. 前記パッドパワーラインと直交する方向にサブパッドパワーラインがさらに配置されて、
    前記サブパッドパワーラインは前記メモリセルアレイ及び前記周辺回路との段差を合わせるために前記下部パッドの下に形成されるダミー部に配置されることを特徴とする請求項１８に記載の半導体メモリ装置。
20. 前記パッドパワーライン、前記上部パッド、及び前記下部パッドはそれぞれ金属からなっていて、
    前記サブパッドパワーラインはタングステンからなっていることを特徴とする請求項１９に記載の半導体メモリ装置。
21. 前記アレイ及び周辺回路パワーラインが二つの層に配置されて、
    前記パッドパワーラインは前記メモリセルアレイ及び前記周辺回路が形成される領域との段差を合わせるために前記下部パッドの下に形成されるダミー部に配置されることを特徴とする請求項１７に記載の半導体メモリ装置。
22. 前記上部パッド及び前記下部パッドは金属からなっていて、
    前記パッドパワーラインはタングステンからなっていることを特徴とする請求項２１に記載の半導体メモリ装置。
23. 前記パッドパワーラインと直交する方向にサブパッドパワーラインがさらに配置されて、
    前記パッドパワーライン、前記下部パッド、及び前記上部パッドが互いに異なる三つの層に配置されて、
    前記サブパッドパワーラインのうち一部は前記パッドパワーラインと同一層に配置されて、前記サブパッドパワーラインのうち残りは前記パッドパワーライン、前記下部パッド、及び前記上部パッドのそれぞれと異なる層に配置されることを特徴とする請求項１７に記載の半導体メモリ装置。
24. 前記パッドパワーライン、前記上部パッド、前記下部パッド、及び前記サブパッドパワーラインはそれぞれ金属からなっていることを特徴とする請求項２３に記載の半導体メモリ装置。
25. 前記アレイ及び周辺回路パワーラインが少なくとも二つの層に重なって配置されて、
    前記重なって配置されるパワーラインが互いに異なるパワーを伝送するラインであることを特徴とする請求項１７に記載の半導体メモリ装置。
26. 前記重なって配置されるパワーラインの一つと前記重なって配置されるパワーラインに隣接して重なって配置されるパワーラインの一つは同一パワーを伝送するラインで、前記同一パワーを伝送する重なって配置されるパワーラインの一つと前記隣接して重なって配置されるパワーラインの一つとは互いに異なる層に配置されることを特徴とする請求項２５に記載の半導体メモリ装置。
27. 前記周辺回路は、
    互いに異なる内部電圧を発生する所定数の内部電圧発生器を備えて、
    前記複数のパッドの上部パッドから前記所定数の内部電圧発生器のそれぞれにパワーを供給するための所定数のパッドパワーラインが、前記上部パッドが配置される層と同一層に配置されることを特徴とする請求項１８に記載の半導体メモリ装置。
28. 前記複数のパッドの下部パッドから前記所定数の内部電圧発生器のそれぞれにパワーを供給するための所定数のパッドパワーラインが、前記下部パッドが配置される層と同一層にさらに配置されることを特徴とする請求項２７に記載の半導体メモリ装置。
29. メモリセルアレイと、
    前記メモリセルアレイに／からのデータの書込み／読出しを制御するための周辺回路と、
    外部から印加されるパワーが供給される複数のパッドと、を備えて、
    前記メモリセルアレイ及び前記周辺回路の上に前記メモリセルアレイ及び前記周辺回路にパワーを供給するためのアレイ及び周辺回路パワーラインが少なくとも三つ以上の層に直交するように配置されて、
    前記三つ以上の層のうち、少なくとも二つ以上の層に配置される前記アレイ及び周辺回路パワーラインが重なって配置されて、
    前記重なって配置されるパワーラインが互いに異なるパワーを伝送するラインであることを特徴とする半導体メモリ装置。
30. 前記重なって配置されるパワーラインの一つと前記重なって配置されるパワーラインに隣接して重なって配置されるパワーラインの一つは同一パワーを伝送するラインで、前記同一パワーを伝送する重なって配置されるパワーラインの一つと前記隣接して重なって配置されるパワーラインの一つとは互いに異なる層に配置されることを特徴とする請求項２９に記載の半導体メモリ装置。
31. 前記アレイ及び周辺回路パワーラインが配置される層と等しい二つの層に前記複数のパッドそれぞれの上部パッドと下部パッドが配置されて、
    前記複数のパッドの前記下部パッドが配置された下に前記複数のパッドのうち、同一レベルのパワーを伝送するパッドを接続するために前記パッドを横切るパッドパワーラインが配置されることを特徴とする請求項２９に記載の半導体メモリ装置。
32. 前記アレイ及び周辺回路パワーラインが三つの層に直交するように配置されて、
    前記パッドパワーラインは第１層に配置されて、前記下部パッドは第２層に配置されて、前記上部パッドは第３層に配置されることを特徴とする請求項３１に記載の半導体メモリ装置。
33. 前記パッドパワーラインと直交する方向にサブパッドパワーラインがさらに配置されて、
    前記サブパッドパワーラインは、前記メモリセルアレイ及び前記周辺回路との段差を合わせるために前記下部パッドの下に形成されるダミー部に配置されることを特徴とする請求項３２に記載の半導体メモリ装置。
34. 前記周辺回路は、
    互いに異なる内部電圧を発生する所定数の内部電圧発生器を備えて、
    前記複数のパッドの上部パッドから前記所定数の内部電圧発生器のそれぞれにパワーを供給するための所定数のパッドパワーラインが、前記上部パッドが配置される層と同一層に配置されることを特徴とする請求項３１に記載の半導体メモリ装置。
35. 前記複数のパッドの下部パッドから前記所定数の内部電圧発生器のそれぞれにパワーを供給するための所定数のパッドパワーラインが、前記下部パッドが配置される層と同一層にさらに配置されることを特徴とする請求項３４に記載の半導体メモリ装置。
36. メモリセルアレイと、
    前記メモリセルアレイに／からのデータの書込み／読出しを制御するための周辺回路と、
    外部から印加されるパワーを受ける複数のパッドと、を備えた半導体メモリ装置のパワーライン配置方法において、
    前記メモリセルアレイ及び前記周辺回路のアレイ及び周辺回路パワーラインを少なくとも二つ以上の層に配置して、
    前記アレイ及び周辺回路パワーラインが配置される層と等しい二つの層に前記複数のパッドそれぞれの上部パッドと下部パッドを配置して、
    前記複数のパッドの前記下部パッドが配置された下に前記複数のパッドのうち、同一レベルのパワーを伝送するパッドを接続するために前記パッドを横切りながらパッドパワーラインを配置することを特徴とする半導体メモリ装置のパワーライン配置方法。
37. 前記アレイ及び周辺回路パワーラインを三つの層に配置して、
    前記パッドパワーラインは第１層に配置して、前記下部パッドは第２層に配置して、前記上部パッドは第３層に配置することを特徴とする請求項３６に記載の半導体メモリ装置のパワーライン配置方法。
38. 前記パッドパワーラインと直交する方向にサブパッドパワーラインをさらに配置して、
    前記サブパッドパワーラインは、前記メモリセルアレイ及び前記周辺回路との段差を合わせるために前記下部パッドの下に形成されるダミー部に配置することを特徴とする請求項３６に記載の半導体メモリ装置のパワーライン配置方法。
39. 前記アレイ及び周辺回路パワーラインを二つの層に配置して、
    前記パッドパワーラインを前記メモリセルアレイ及び前記周辺回路との段差を合わせるために前記下部パッドの下に形成されるダミー部に配置することを特徴とする請求項３６に記載の半導体メモリ装置のパワーライン配置方法。
40. 前記パッドパワーラインと直交する方向にサブパッドパワーラインをさらに配置して、
    前記パッドパワーライン、前記下部パッド、及び前記上部パッドを互いに異なる三つの層に配置して、
    前記サブパッドパワーラインのうち一部は前記パッドパワーラインと同一層に配置して、前記サブパッドパワーラインのうち残りは前記パッドパワーライン、前記下部パッド、及び前記上部パッドと異なる層に配置することを特徴とする請求項３６に記載の半導体メモリ装置のパワーライン配置方法。
41. 前記アレイ及び周辺回路パワーラインが少なくとも二つの層に重なって配置して、
    前記重なって配置されるパワーラインが互いに異なるパワーを伝送するラインであることを特徴とする請求項３６に記載の半導体メモリ装置のパワーライン配置方法。
42. 前記重なって配置されるパワーラインの一つと前記重なって配置されるパワーラインに隣接して重なって配置されるパワーラインの一つは同一パワーを伝送するラインで、前記同一パワーを伝送する重なって配置されるパワーラインの一つと前記隣接して重なって配置されるパワーラインの一つとは互いに異なる層に配置されることを特徴とする請求項４１に記載の半導体メモリ装置のパワーライン配置方法。
43. 前記周辺回路が互いに異なる内部電圧を発生する所定数の内部電圧発生器を備える場合、
    前記複数のパッドの上部パッドから前記所定数の内部電圧発生器のそれぞれにパワーを供給するための所定数のパッドパワーラインを前記上部パッドが配置される層と同一層に配置することを特徴とする請求項３７に記載の半導体メモリ装置のパワーライン配置方法。
44. 前記複数のパッドの下部パッドから前記所定数の内部電圧発生器のそれぞれにパワーを供給するための所定数のパッドパワーラインを前記下部パッドが配置される層と同一層にさらに配置することを特徴とする請求項４３に記載の半導体メモリ装置のパワーライン配置方法。
45. メモリセルアレイと、
    前記メモリセルアレイに／からのデータの書込み／読出しを制御するための周辺回路と、
    外部から印加されるパワーが供給される複数のパッドと、を備える半導体メモリ装置のパワーライン配置方法において、
    前記メモリセルアレイ及び前記周辺回路の上に前記メモリセルアレイ及び前記周辺回路にパワーを供給するためのアレイ及び周辺回路パワーラインを少なくとも三つ以上の層に直交するように配置して、
    前記三つ以上の層のうち、少なくとも二つ以上の層に配置される前記アレイ及び周辺回路パワーラインを重畳されるように配置して、
    前記重なって配置されるパワーラインが互いに異なるパワーを伝送するラインであることを特徴とする半導体メモリ装置のパワーライン配置方法。
46. 前記重なって配置されるパワーラインの一つと前記重なって配置されるパワーラインに隣接して重なって配置されるパワーラインの一つは同一パワーを伝送するラインで、前記同一パワーを伝送する重なって配置されるパワーラインの一つと前記隣接して重なって配置されるパワーラインの一つは互いに異なる層に配置されることを特徴とする請求項４５に記載の半導体メモリ装置のパワーライン配置方法。
47. 前記アレイ及び周辺回路パワーラインが配置される層と等しい二つの層に前記複数のパッドそれぞれの上部パッドと下部パッドを配置して、
    前記複数のパッドの前記下部パッドが配置された下に前記複数のパッドのうち、同一レベルのパワーを伝送するパッドを接続するために前記パッドを横切りながらパッドパワーラインを配置することを特徴とする請求項４５に記載の半導体メモリ装置のパワーライン配置方法。
48. 前記アレイ及び周辺回路パワーラインを三つの層に直交するように配置して、
    前記パッドパワーラインは第１層に配置して、前記下部パッドは第２層に配置して、前記上部パッドは第３層に配置することを特徴とする請求項４７に記載の半導体メモリ装置のパワーライン配置方法。
49. 前記パッドパワーラインと直交する方向にサブパッドパワーラインをさらに配置して、
    前記サブパッドパワーラインは、前記メモリセルアレイ及び前記周辺回路との段差を合わせるために前記下部パッドの下に形成されるダミー部に配置することを特徴とする請求項４８に記載の半導体メモリ装置のパワーライン配置方法。
50. 前記周辺回路が互いに異なる内部電圧を発生する所定数の内部電圧発生器を備える場合、
    前記複数のパッドの上部パッドから前記所定数の内部電圧発生器のそれぞれにパワーを供給するための所定数のパッドパワーラインを前記上部パッドが配置される層と同一層に配置されることを特徴とする請求項４９に記載の半導体メモリ装置のパワーライン配置方法。
51. 前記複数のパッドの下部パッドから前記所定数の内部電圧発生器のそれぞれにパワーを供給するための所定数のパッドパワーラインを前記下部パッドが配置される層と同一層にさらに配置することを特徴とする請求項５０に記載の半導体メモリ装置のパワーライン配置方法。
    

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