JPH10335333A - 半導体集積回路装置およびその製造方法ならびに設計方法 - Google Patents

半導体集積回路装置およびその製造方法ならびに設計方法

Info

Publication number
JPH10335333A
JPH10335333A JP10033388A JP3338898A JPH10335333A JP H10335333 A JPH10335333 A JP H10335333A JP 10033388 A JP10033388 A JP 10033388A JP 3338898 A JP3338898 A JP 3338898A JP H10335333 A JPH10335333 A JP H10335333A
Authority
JP
Japan
Prior art keywords
dummy
wiring
region
insulating film
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10033388A
Other languages
English (en)
Other versions
JP3638778B2 (ja
Inventor
Yasushi Kawabuchi
靖 河渕
Koichi Nagasawa
幸一 長沢
Masahiro Shigeniwa
昌弘 茂庭
Yohei Yamada
洋平 山田
Toshifumi Takeda
敏文 竹田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=26372073&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH10335333(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP03338898A priority Critical patent/JP3638778B2/ja
Priority to TW087103473A priority patent/TW415046B/zh
Priority to KR1019980010428A priority patent/KR100561983B1/ko
Priority to US09/050,416 priority patent/US6261883B1/en
Publication of JPH10335333A publication Critical patent/JPH10335333A/ja
Priority to US09/846,260 priority patent/US6433438B2/en
Priority to US10/075,246 priority patent/US6664642B2/en
Priority to US10/619,039 priority patent/US7274074B2/en
Priority to US10/926,142 priority patent/US7199432B2/en
Priority to US10/951,939 priority patent/US7163870B2/en
Priority to US10/956,159 priority patent/US7250682B2/en
Priority to US11/101,446 priority patent/US7187039B2/en
Publication of JP3638778B2 publication Critical patent/JP3638778B2/ja
Application granted granted Critical
Priority to KR1020050102832A priority patent/KR100587250B1/ko
Priority to KR1020050102833A priority patent/KR100605427B1/ko
Priority to US11/802,450 priority patent/US7474003B2/en
Priority to US11/878,666 priority patent/US7678684B2/en
Priority to US11/878,843 priority patent/US7554202B2/en
Priority to US11/837,573 priority patent/US7626267B2/en
Priority to US12/649,375 priority patent/US8022550B2/en
Priority to US13/196,967 priority patent/US8420527B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Abstract

(57)【要約】 【課題】 ＣＭＰ法により研磨される絶縁膜の平坦性を
向上する。 【解決手段】 半導体基板１の主面上に形成されたＭＩ
ＳＦＥＴＱ１を覆う層間絶縁膜９の上層に配線１０を形
成するとともに、その配線１０間の間隔が広い領域にダ
ミー配線１１を配置する。また、ダミー配線１１はスク
ライブ領域にも配置される。さらに、ダミー配線１１
は、ボンディングパッドの周辺領域およびマーカの周辺
領域には、配置されない。また、ＭＩＳＦＥＴのゲート
電極と同層にダミーゲート配線を設ける。また、浅溝素
子分離領域にダミー領域を向ける。これらダミー部材を
設けた後に、ＣＭＰ法で絶縁膜を平坦化する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、その製造工程にＣ
ＭＰ（Chemical Mechanical Polishing)法を用いた平坦
化工程を含む半導体集積回路装置に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の最小加工寸法の減
少に伴ってステッパの高性能化が必要となり、レンズ開
口径の増大と露光波長の短波長化が進んでいる。その結
果、露光光学系の焦点深度が浅くなり、被加工表面の僅
かな凹凸も問題となる。この結果、被加工表面の平坦化
はデバイスプロセス上重要な技術課題となっている。し
かも上記の平坦化は、段差上に形成される配線の断線を
防止するために必要とされる段差形状の緩和を目的とし
た平坦化ではなく、グローバルな平坦化つまり完全平坦
化が要求されるものである。
【０００３】表面平坦化の技術としては、ＳＯＧ（Spin
On Glass)膜あるいは低融点ガラスの塗布および溶融に
よる塗布法、ガラスフローによる熱処理法、ＣＶＤ（Ch
emical Vapor Deposition)の表面反応メカニズムを適用
して自己平坦化させる方法等が知られているが、表面の
状態や適用する熱処理等の条件あるいはそれらの加工上
の制約から、完全な平坦化すなわちグローバル平坦化を
行うことができない場合が多い。そこで、完全平坦化が
実用的に可能な技術としてエッチバック法およびＣＭＰ
法が有望視されている。
【０００４】エッチバック法は、フォトレジストを犠牲
膜にしたもの、ＳＯＧ膜を用いたもの、自己平坦化ＣＶ
Ｄ膜を用いたもの等が知られているが、プロセスの複雑
さ、コスト、パーティクルによる歩留まり低下が問題と
なり、一方、ＣＭＰ法は前記エッチバック法に生ずる問
題は比較的少なく、エッチバック法との比較において総
合的に優れたプロセスであるとの認識が一般に形成され
つつある。つまり、完全平坦化を実現しうる実用的な技
術としては、ＣＭＰ法が最も有望であると考えられる。
【０００５】なお、ＣＭＰ技術を詳しく記載している例
としては、たとえば、特開平７−７４１７５号公報、特
開平６−１９６５５１号公報、平成８年５月１日、工業
調査会発行、「電子材料」１９９６年５月号、ｐ２２〜
ｐ２７がある。
【０００６】
【発明が解決しようとする課題】しかし、ＣＭＰ法を適
用したデバイス表面の完全平坦化技術を検討する過程に
おいて、公知の技術ではないが、本発明者は以下のよう
な問題点があることを認識した。
【０００７】図２９（ａ）〜（ｄ）は、本発明者が検討
したＣＭＰ法による平坦化技術を説明するための断面図
である。配線を絶縁膜により被覆し、その絶縁膜を平坦
化する方法としては、まず、層間絶縁膜１０１上に配線
１０２を形成し（図２９（ａ））、次に、ＴＥＯＳ（Te
traethoxysilane ：（Ｃ2 Ｈ5 Ｏ）4 Ｓｉ）を用いたプ
ラズマＣＶＤ法等により第１絶縁膜１０３およびＳＯＧ
等の第２絶縁膜１０４を堆積して凹部を埋め込み（図２
９（ｂ））、ＴＥＯＳプラズマＣＶＤ法等により第３絶
縁膜１０５を堆積し（図２９（ｃ））、さらに、第３絶
縁膜１０５をＣＭＰ法により研磨して平坦化することが
できる（図２９（ｄ））。
【０００８】この際、配線１０２のパターンは、機能設
計および論理設計に基づくレイアウト設計において、通
常のレイアウトルールにしたがっているか否かに主眼が
置かれ、特にＣＭＰ工程での研磨特性が考慮されること
はない。
【０００９】そのため、配線パターンは、場所により疎
密が発生し、上記の検討図面（図２９（ｄ））において
は、Ａ部において配線１０２が密に形成され、その他の
領域では、配線１０２は疎に形成されることとなる。
【００１０】このように、配線１０２に疎密のある状態
でＣＭＰ研磨を行うと、第３絶縁膜１０５の表面を完全
に平坦化することができず、配線１０２が密に形成され
たＡ部領域で0.２〜0.７μｍの標高差が生じ、表面に大
きなうねりが残ってしまう。
【００１１】このようなうねりの存在する表面では、そ
の後のフォトリソグラフィ工程あるいはエッチング工程
でプロセスマージンが低下し、微細な加工および高集積
化の対応が困難となり、半導体集積回路装置の信頼性の
向上および歩留まりの改善を図ることができない。
【００１２】また、うねりのある状態でのリソグラフィ
およびエッチングを良好に行うためにプロセス条件の最
適化を行う必要があり、うねりを最小限に抑制するため
のＣＭＰ工程の最適化も必要となる。このような最適化
に要する期間により量産プロセスの立ち上げ時期が遅れ
るという問題もある。
【００１３】さらに、配線１０２が疎な領域では、第２
絶縁膜１０４によって配線１０２間が十分に埋め込まれ
ず、そのような凹部を完全に埋め込むために第３絶縁膜
１０５の膜厚を厚くせざるを得ない。その結果、第３絶
縁膜１０５の堆積時間が長くなる等の工程負荷が大きく
なるのみならず、第３絶縁膜１０５の研磨量も多くな
り、ＣＭＰ工程での工程負荷も大きくなるという問題が
生じる。
【００１４】本発明の目的は、ＣＭＰ法による研磨後の
部材表面を完全に平坦化することにある。
【００１５】また、本発明の目的は、フォトリソグラフ
ィ工程およびエッチング工程等でのプロセスマージンを
向上し、微細な加工および高集積化に対応することがで
きる技術を提供するとともに、半導体集積回路装置の信
頼性および歩留まりを向上することにある。
【００１６】また、本発明の目的は、プロセス立ち上げ
を容易にすることにある。
【００１７】また、本発明の目的は、ＣＭＰ法により研
磨される部材の研磨量を低減し、工程負荷の低減および
工程時間の短縮によるコスト競争力の向上を図ることに
ある。
【００１８】また、本発明の目的は、ＣＭＰ法により完
全平坦化が可能な部材パターンの設計方法を提供するこ
とにある。
【００１９】また、本発明の目的は、完全平坦化を実現
するための対策により生ずる配線等の寄生容量の増加を
抑制し、半導体集積回路装置の性能を確保することにあ
る。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２２】(1).本発明の半導体集積回路装置は、半導
体基板の主面上または層間絶縁膜上に形成された半導体
集積回路素子を構成する配線と、その配線を覆い、ＣＭ
Ｐ法により平坦化された被膜を含む絶縁膜とを有する半
導体集積回路装置であって、その配線の形成された配線
層において、配線間の距離が離れて形成されている空隙
領域に、配線と同一の材料からなり素子として機能しな
いダミー配線が形成されているものである。
【００２３】また、本発明の半導体集積回路装置は、半
導体基板の主面に形成された浅溝と、浅溝にＣＭＰ法に
より平坦化された被膜を含む絶縁膜が埋め込まれた素子
分離領域と、素子分離領域により分離された半導体集積
回路素子の活性領域とを含む半導体集積回路装置であっ
て、活性領域間の距離が離れて形成されている半導体基
板の空隙領域に、半導体集積回路素子として機能しない
半導体基板の主面のダミー領域が形成されているもので
ある。
【００２４】このような半導体集積回路装置によれば、
空隙領域にダミー配線あるいはダミー領域が形成されて
いるため、疎の部分が発生しないように配線を覆う絶縁
膜の表面あるいは半導体基板の主面を完全に平坦化する
ことができる。
【００２５】すなわち、ダミー配線あるいはダミー領域
（ダミー部材）が形成されず配線あるいは活性領域（素
子構成部材）のみが形成されている場合には、素子構成
部材間の距離が大きく離れた空隙領域が生じ、このよう
な空隙領域が存在したままで絶縁膜を堆積した場合、空
隙領域周辺での絶縁膜表面の形状は、素子構成部材の形
状を忠実に反映した凹凸形状となる。このような凹凸形
状は図２９に示したように完全平坦化を阻害する要因と
なる。
【００２６】そこで、本発明では、このような空隙領域
にダミー部材を配置し、絶縁膜の凹凸形状を緩和して、
ＣＭＰ研磨後の絶縁膜の表面を完全に平坦化するもので
ある。
【００２７】このように絶縁膜の表面が完全に平坦化さ
れるため、その後のフォトリソグラフィ工程あるいはエ
ッチング工程においてプロセスマージンを増加すること
ができ、その結果、半導体集積回路装置の製造歩留まり
を向上し、プロセス立ち上げ時間を短縮することが可能
となる。
【００２８】なお、配線としては、層間絶縁膜上に形成
された金属配線、ＭＩＳＦＥＴ（Metal-Insulator-Semi
conductor Field Effect Transistor ）のゲート配線、
ＤＲＡＭ（Dynamic Random Access Memory）のビット線
を例示することができる。金属配線およびゲート配線に
ついては、ＤＲＡＭ等のメモリ素子のものに限られず、
ロジック素子のものについても含まれることはいうまで
もない。特に、ロジック素子の配線が一般に３層以上の
多層配線であることから、このような配線に本発明を適
用すれば顕著な効果が得られる。
【００２９】(2).また、本発明の半導体集積回路装置
は、前記した半導体集積回路装置において、ダミー配線
および配線の部材相互間の間隔、あるいは、ダミー領域
および活性領域の部材相互間の間隔を、リソグラフィの
分解能から要求される最小スペース幅以上とし、かつ、
配線の高さあるいは浅溝の深さの２倍以下とする条件を
満足する高密度部材形成領域を含み、その面積はチップ
面積の９５％以上とするものである。
【００３０】このようにダミー配線および配線、あるい
は、ダミー領域および活性領域の部材間の間隔を配線の
高さあるいは浅溝の深さの２倍以下とすることにより、
それら部材上に形成される絶縁膜のＣＭＰ研磨速度に部
材パターンのパターン依存性が生じなくなり、ＣＭＰ研
磨速度が均一となって絶縁膜の表面平坦性をほぼ完全な
ものとすることができる。
【００３１】図３０は、本発明者の実験検討により得ら
れた知見を示すデータであり、パターン間距離に対する
ＣＭＰ研磨量のばらつきの値を示したグラフである。横
軸は、パターン高さで規格化されたパターン間距離を示
し、縦軸は基準パターン（ベタパターン）に対するパタ
ーン上絶縁膜のＣＭＰ研磨量を示す。図３０より明らか
な様に、パターン高さの２倍程度までパターンが離れて
も絶縁膜のＣＭＰ研磨量は変化しない。すなわち、ダミ
ー配線および配線、あるいは、ダミー領域および活性領
域の部材間の間隔を配線の高さあるいは浅溝の深さの２
倍以下にすれば、これらの部材上に形成された絶縁膜の
ＣＭＰ速度はパターンによらず一定となり、絶縁膜を完
全に平坦化することが可能となる。
【００３２】上記のように完全平坦化が実現できる領域
つまり高密度部材形成領域は、できるだけ広い方がチッ
プ全体を平坦化できるため好ましいが、チップ面積の全
てが高密度部材形成領域である必要はない。すなわち、
完全平坦化が実現できる高密度部材形成領域はチップ面
積の９５％以上であれば実用的に十分平坦な表面を得る
ことが可能である。
【００３３】また、これらの部材間の間隔をリソグラフ
ィの分解能から要求される最小スペース幅以上とする条
件は、部材加工を良好に行うためには最小加工寸法以上
の加工スペースが必要とされるためであり、この条件を
満足することにより配線あるいはダミー配線、または、
活性領域あるいはダミー領域の加工を良好に行うことが
できる。なお、最小スペース幅としては、ＫｒＦエキシ
マレーザを露光源に用いた場合には0.２μｍを例示する
ことができる。
【００３４】なお、高密度部材形成領域でない残りの５
％の領域では、ダミー配線および配線またはダミー領域
および活性領域の部材相互間の間隔が配線の高さまたは
浅溝の深さの４倍以下の距離で配置されていることが好
ましい。このように、パターン間隔が配線の高さまたは
浅溝の深さの４倍以下の距離で配置されている領域つま
り低密度部材形成領域の絶縁膜は、図３０に示すように
約２倍の研磨量ばらつきを示すが、低密度部材形成領域
の面積がチップ面積の５％以下であるため、その寄与は
無視することができる。
【００３５】また、本発明の半導体集積回路装置は、前
記半導体集積回路装置において、ダミー配線またはダミ
ー領域を、その幅がリソグラフィの分解能から要求され
る最小ライン幅以上、または、その長さが最小ライン幅
の２倍以上であり、また、スクライブ領域においてはダ
ミー配線またはダミー領域の幅および長さは、ボンディ
ングパッド間の間隔以下である。なお、最小スペース幅
および最小ライン幅は、0.２μｍ、ボンディングパッド
間の距離は、１０μｍとすることができる。
【００３６】このような半導体集積回路装置によれば、
ダミー配線またはダミー領域の幅をリソグラフィの分解
能から要求される最小ライン幅以上とすることによりダ
ミー配線またはダミー領域の加工を確実に行うことがで
き、また、ダミー配線またはダミー領域の長さを最小ラ
イン幅の２倍以上とすることにより、それら部材の解像
度を確実に保持することができる。つまり、最小加工寸
法の幅および長さを有するパターンでは、正確に解像で
きない恐れがあるが、本発明では、ダミー配線またはダ
ミー領域の長さをその２倍とするため、その恐れを回避
することができる。ダミー配線またはダミー領域の幅お
よび長さは、３０μｍ以下で構成されるが、２０μｍ以
下が多用され、好ましくは１０μｍ以下で構成される。
【００３７】また、ダミー配線またはダミー領域の幅お
よび長さを３０μｍ以下とすることにより、配線等の寄
生容量を低減し、また、ボンディングパッド間のショー
ト不良を低減することができる。すなわち、ダミー配線
またはダミー領域の幅あるいは長さが大きくなれば、そ
れらダミー部材が大きくなり、半導体集積回路素子とし
て機能する配線等の寄生容量を大きくすることとなり、
半導体集積回路装置の高速応答性能等の性能を損なうこ
ととなるが、それら幅あるいは長さが３０μｍ以下であ
れば配線等の寄生容量を実用上問題が生じない程度に抑
制することが可能である。また、ダミー配線がスクライ
ブ領域に配置された場合には、スクライブにより発生す
る切り屑は導電性の塵になる可能性がある。しかし、導
電性の塵ではあっても、それによりショートする可能性
のある部分は、ボンディングパッドの間に限られるた
め、ダミー配線の幅および長さをボンディングパッド間
の間隔以下としておけば、たとえ導電性の塵になったと
してもショート不良を発生することはない。これらの効
果により、半導体集積回路装置の性能および歩留まりを
低下することを防止することができる。
【００３８】また、本発明の半導体集積回路装置は、ダ
ミー配線またはダミー領域がスクライブ領域にも形成さ
れているものである。
【００３９】このような半導体集積回路装置によれば、
スクライブ領域においても完全平坦性が確保でき、ウェ
ハ全体の完全平坦性を実現することができる。
【００４０】また、本発明の半導体集積回路装置は、ダ
ミー配線および配線からなる配線のパターン密度または
ダミー領域および活性領域からなる領域のパターン密度
を、半導体基板の全領域においてほぼ均一とするもので
ある。
【００４１】このような半導体集積回路装置によって
も、それらパターン上の絶縁膜の完全平坦性を実現する
ことができる。すなわち、パターン上絶縁膜の平坦性が
阻害されるのは、パターンの密度に不均一が存在するた
めであることは前記したとおりであり、このようなパタ
ーンの密度に不均一性が発生しないようにダミー部材を
設けることによっても絶縁膜の均一性は向上する。
【００４２】(3).また、本発明の半導体集積回路装置
は、前記した半導体集積回路装置であって、ダミー配線
が、半導体基板上に設けられたボンディングパッド部ま
たはフォトリソグラフィのためのマーカ部と同一の配線
層においてボンディングパッド部またはマーカ部の周辺
に形成されていないものである。
【００４３】このような半導体集積回路装置によれば、
ワイヤボンディングする際のボンディングパッドの自動
検出およびフォトリソグラフィの際のマスク合わせに用
いるマーカの自動検出をスムーズに行うことが可能とな
る。すなわち、ボンディングパッドあるいはマーカの周
辺にそれらと同一材料のダミー部材が形成されている場
合には、ボンディングパッドあるいはマーカの検出の際
にダミー部材がノイズとなってうまく検出されない可能
性があるが、本発明ではそのような恐れがない。
【００４４】なお、ダミー配線が形成されていない領域
は、ボンディングパッド部から２０μｍの領域またはマ
ーカ部から６０μｍの領域とすることができる。
【００４５】また、本発明の半導体集積回路装置は、絶
縁膜として、ＳＯＧ法もしくは高密度プラズマＣＶＤ法
により形成されたシリコン酸化膜、リフロー法により形
成されたＢＰＳＧ（Boron-doped Phospho-Silicate Gla
ss）膜もしくはＰＳＧ（Phospho-Silicate Glass）膜ま
たはポリシラザン膜を含むものとすることができる。
【００４６】このような半導体集積回路装置によれば、
ＳＯＧ法もしくは高密度プラズマＣＶＤ法により形成さ
れたシリコン酸化膜、リフロー法により形成されたＢＰ
ＳＧ膜もしくはＰＳＧ膜またはポリシラザン膜が段差被
覆性に優れまた凹部を埋め込む特性を有するものである
ため、配線およびダミー配線あるいは活性領域およびダ
ミー領域により形成される凹部を良好に埋め込み、ＣＭ
Ｐ法により研磨される絶縁膜の膜厚を薄くすることがで
きる。このようなＣＭＰ研磨膜の薄膜化は、ＣＭＰ研磨
膜の堆積工程の負荷低減のみならず、ＣＭＰ工程の負荷
低減をも図ることができ、工程時間の短縮等半導体集積
回路装置のコスト競争力を向上することもできる。
【００４７】本発明の半導体集積回路装置の製造方法
は、前記した半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面または層間絶縁膜上に多結晶シ
リコンまたは金属を含む導電膜を堆積し、導電膜をパタ
ーニングして配線およびダミー配線を形成する工程、
（ｂ）配線およびダミー配線により形成される凹部の内
面を含む配線およびダミー配線の上層に、ＳＯＧ法もし
くは高密度プラズマＣＶＤ法により形成されたシリコン
酸化膜、リフロー法により形成されたＢＰＳＧ膜もしく
はＰＳＧ膜、またはポリシラザン膜からなる第１の絶縁
膜を堆積し、凹部を埋め込む工程、（ｃ）第１の絶縁膜
上に第２の絶縁膜を堆積する工程、（ｄ）第２の絶縁膜
の表面をＣＭＰ法により研磨する工程、を有し、第２の
絶縁膜の膜厚を第１の絶縁膜の表面の凹凸を平坦化する
に十分な膜厚とするものである。
【００４８】このような半導体集積回路装置の製造方法
によれば、第２の絶縁膜の堆積膜厚を薄くすることがで
き、第２の絶縁膜の堆積時間を短縮するのみならず、Ｃ
ＭＰ研磨工程における第２の絶縁膜の研磨量も少なくす
ることができる。このため、工程自体は従来の工程を踏
襲しつつ、工程時間の短縮を図り、工程負荷を低減して
半導体集積回路装置のコスト競争力を向上することがで
きる。
【００４９】すなわち、本発明の製造方法では、配線お
よびダミー配線により形成された凹部をＳＯＧ法もしく
は高密度プラズマＣＶＤ法により形成されたシリコン酸
化膜、リフロー法により形成されたＢＰＳＧ膜もしくは
ＰＳＧ膜、またはポリシラザン膜からなる第１の絶縁膜
により埋め込むため、第２の絶縁膜の表面に残存する凹
凸は、被膜形成前の凹凸に比較して緩和されたものとな
る。そのため、第２の絶縁膜の膜厚は、第１の絶縁膜の
表面の凹凸を平坦化するに十分な膜厚とすること、つま
り、薄い膜厚でも十分に第２の絶縁膜の表面を平坦化す
ることが可能となる。
【００５０】(4).なお、このＣＭＰ研磨の際、硬質パッ
ドを用いることができる。
【００５１】また、第１および第２の絶縁膜により配線
およびダミー配線に起因する表面の凹凸をほぼ平坦化
し、ＣＭＰ法による研磨は表面の仕上げ研磨にのみ用い
ることもできる。この表面仕上げに用いる研磨手段はＣ
ＭＰ法に限られず、ドライベルト研磨、ラッピング等そ
の他の研磨手法であってもよい。
【００５２】また、本発明の半導体集積回路装置は、前
記した半導体集積回路装置の製造方法であって、（ａ）
半導体基板の主面にシリコン窒化膜を堆積し、活性領域
およびダミー領域以外の領域のシリコン窒化膜および半
導体基板をパターニングして浅溝を形成する工程、
（ｂ）浅溝の内面を含む半導体基板および配線およびシ
リコン窒化膜上に、シリコン酸化膜からなる絶縁膜を堆
積し、浅溝を埋め込む工程、（ｃ）絶縁膜をＣＭＰ法に
より研磨し、シリコン窒化膜を露出する工程、を含むも
のである。
【００５３】このような半導体集積回路装置の製造方法
によれば、素子分離領域にもダミー領域を形成するた
め、素子分離領域のディッシングすなわち窪みを防止
し、半導体基板表面を完全平坦化することができる。ま
た、ＣＭＰ研磨膜である絶縁膜と半導体基板の活性領域
との間に、シリコン酸化膜よりもＣＭＰ研磨速度の遅い
シリコン窒化膜を形成しているため、シリコン窒化膜が
ＣＭＰ研磨のストッパ層となり、さらに完全な平坦性を
確保することができる。
【００５４】なお、（ｃ）工程におけるＣＭＰ法で用い
るスラリをシリコン酸化物を研磨剤とするアルカリ性ス
ラリとし、（ｃ）工程の後に、浅溝に形成された絶縁膜
をウエットエッチングまたはドライエッチングによりエ
ッチングして、絶縁膜の表面の高さを半導体基板の主面
と同一または半導体基板の主面より低くする工程を含む
ことができる。スラリはシリコン酸化物を研磨剤とする
アルカリ性スラリとする場合には、シリコン酸化膜とシ
リコン窒化膜との研磨速度の比は３ないし４対１とな
り、シリコン窒化膜の膜厚を厚くする必要がある。この
ような場合、シリコン窒化膜を除去した後の半導体基板
主面すなわち活性領域の高さと素子分離領域であるシリ
コン酸化膜の高さとの関係は、シリコン酸化膜の方が高
いという状態になる。よって、さらにウェットエッチン
グあるいはドライエッチングによりシリコン酸化膜をエ
ッチングし、絶縁膜の表面の高さを半導体基板の主面と
同一または半導体基板の主面より低くするものである、
これにより、微細なゲート加工を行うことが可能とな
る。
【００５５】また、（ｃ）工程におけるＣＭＰ法で用い
るスラリを酸化セリウムを研磨剤とするスラリとするこ
とができる。この場合のシリコン酸化膜とシリコン窒化
膜との研磨速度の比は３０ないし５０対１となり、シリ
コン窒化膜の膜厚を厚くする必要はない。よって、シリ
コン窒化膜の膜厚は、プロセス上無視し得る程度たとえ
ば５０ｎｍ以下とすることができ、シリコン窒化膜を除
去した後のシリコン酸化膜のエッチングは必要ではな
い。
【００５６】(5).本発明の設計方法は、半導体集積回路
素子を構成する部材の加工に用いるマスクのマスクパタ
ーンを生成する工程を含む設計方法であって、マスクパ
ターンには、部材の部材パターンと、ダミー配置禁止領
域には配置されないダミーパターンとが含まれ、部材パ
ターンおよびダミーパターンのパターン相互間のパター
ン間隔がリソグラフィの分解能から要求される最小スペ
ース幅または0.２μｍ以上である第１の条件、パターン
間隔が、チップ面積の９５％以上の領域においては部材
の高さの２倍以下であり、チップ面積の５％以下の領域
においては部材の高さの４倍以下である第２の条件、ダ
ミーパターンの幅が、リソグラフィの分解能から要求さ
れる最小ライン幅または0.２μｍ以上である第３の条
件、ダミーパターンの幅が、半導体集積回路装置に設け
られるボンディングパッド間の間隔または１０μｍ以下
である第４の条件、ダミーパターンの長さが、最小ライ
ン幅の２倍または0.２μｍ以上である第５の条件、ダミ
ーパターンの長さが、ボンディングパッド間の間隔また
は１０μｍ以下である第６の条件、の何れの条件をも満
足するようにマスクパターンが生成されるものである。
【００５７】このような設計方法によれば、前記した半
導体集積回路装置の製造に必要な部材パターンのマスク
を設計することが可能である。前記各条件は、前記した
半導体集積回路装置の効果を実現するためのものであ
る。
【００５８】なお、ダミーパターンは、半導体基板のス
クライブ領域にも配置できることはいうまでもない。
【００５９】また、ダミー配置禁止領域は、ボンディン
グパッドとなるパターンの端部から２０μｍの範囲、フ
ォトリソグラフィのマーカとなるパターンの端部から６
０μｍの範囲、接続孔が形成される領域から0.５μｍの
範囲、または、フューズ領域とすることができる。この
ような場合、ワイヤボンディングあるいはフォトリソグ
ラフィの際のボンディングパッドあるいはマスク合わせ
のためのマーカの検出が容易となり、異層間の配線相互
あるいは配線および半導体基板間の接続孔の形成を行う
ことができる。
【００６０】また、部材がビット線の上層に形成される
蓄積容量とほぼ同一層に形成される金属配線の場合に
は、蓄積容量が形成される領域をダミー配置禁止領域と
することができる。このような場合、第１金属配線層を
ＤＲＡＭの蓄積容量と同一層に形成することができ、第
１金属配線層の領域についてはダミー配線を配置するこ
とができる。
【００６１】また、部材が半導体基板の主面に形成され
る活性領域の場合には、半導体基板の主面上にゲート配
線が形成される領域はダミー配置禁止領域とすることが
できる。このような場合、ゲート配線の下層にはダミー
領域が形成されないため、ゲート配線と半導体基板との
間の容量を低減することができる。すなわち、半導体基
板主面のダミー領域は見かけ上半導体基板の活性領域と
同一の構造となるため、ダミー領域上にゲート配線が形
成された場合には、ゲート配線の容量が増加することと
なる。このため、ゲート配線の下にはダミー領域を形成
しないこととしたものである。これにより半導体集積回
路装置の高速応答性能等の性能を向上することができ
る。
【００６２】また、本発明の設計方法は、ダミーパター
ンにより形成されるダミー部材によって増加する部材の
浮遊容量が最小となるようにダミーパターンを配置する
ものである。これにより、半導体集積回路装置の高速応
答性能等の性能を向上することができる。なお、このよ
うな配置は、前記設計方法の条件を満足した上で、ダミ
ーパターンの面積を最小にし、ダミーパターンの数を最
小にするように最適化することにより行うことができ
る。また、このような最適化は、レイアウトパターンを
生成するコンピュータ等の情報処理装置により自動的に
計算することも可能である。
【００６３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００６４】（実施の形態１）図１は、本発明の半導体
集積回路装置の一実施の形態であるロジック集積回路装
置の一例を示した断面図である。図１において、Ａはス
クライブ領域、Ｂはパッド・周辺回路形成領域、Ｃはロ
ジック回路形成領域である。
【００６５】本実施の形態１のロジック集積回路装置
は、半導体基板１の主面に浅溝（Shallow trench）２が
形成され、浅溝２に絶縁膜であるシリコン酸化膜が埋め
込まれた素子分離領域３を有するものである。この素子
分離領域３によって、半導体基板１の主面に形成された
活性領域４が規定される。なお、ここでは素子分離とし
て浅溝素子分離構造を例示するが、ＬＯＣＯＳ（Local
Oxidation of Silicon）法により形成されたフィールド
絶縁膜による素子分離構造であってもよい。また、ここ
では図示していないが半導体基板の主面にはｐ型および
ｎ型のウェル領域が形成されていてもよい。
【００６６】活性領域４にはＭＩＳＦＥＴが形成され
る。半導体基板の主面上にはＭＩＳＦＥＴのゲート絶縁
膜５を介してゲート配線６が形成されている。ゲート絶
縁膜５はたとえば熱酸化法等により形成されたシリコン
酸化膜とすることができ、ゲート配線６はたとえばＣＶ
Ｄ法により形成された多結晶シリコン膜とすることがで
きる。多結晶シリコン膜の表面には、電気抵抗低減のた
めのシリサイド層が形成されていてもよい。
【００６７】ゲート配線６の一部は、素子分離領域３上
を延在するように形成され、他の部分は、半導体基板１
の活性領域４に形成されたＭＩＳＦＥＴＱ１のゲート電
極７となるものである。ゲート電極７の両側の半導体基
板１の主面である活性領域４には不純物半導体領域８が
形成されている。不純物半導体領域８は、ＭＩＳＦＥＴ
Ｑ１のソース・ドレイン領域として機能するものであ
り、いわゆるＬＤＤ（Lightly Doped Drain)とすること
もできる。また、ゲート配線６の側面にはサイドウォー
ルスペーサ８ｂが形成されている。サイドウォールスペ
ーサ８ｂはたとえばシリコン酸化膜またはシリコン窒化
膜とすることができる。
【００６８】ロジック回路領域Ｃに形成されたＭＩＳＦ
ＥＴＱ１は、ロジック回路の能動素子として機能する。
また、図示はされていないが、パッド・周辺回路領域Ｂ
に形成されたＭＩＳＦＥＴは、周辺回路の能動素子とし
て機能する。なお、上記ロジック回路領域Ｃおよびパッ
ド・周辺回路領域Ｂに形成されたトランジスタとしてＭ
ＩＳＦＥＴを例示しているがバイポーラトランジスタあ
るいはＢｉ−ＣＭＯＳトランジスタであってもよい。
【００６９】ゲート配線６は層間絶縁膜９で覆われ、層
間絶縁膜９上には、第１層目の配線層で構成された配線
１０およびダミー配線１１が形成されている。
【００７０】層間絶縁膜９は、たとえばＰＳＧ膜、ＢＰ
ＳＧ膜、あるいはＳＯＧ膜等のシリコン酸化膜とするこ
とができる。また、不純物の拡散を防止するためにＴＥ
ＯＳシリコン酸化膜等との積層膜とすることもできる。
また、層間絶縁膜９の表面はＣＭＰ法あるいはエッチバ
ック法等により平坦化されていることが好ましい。
【００７１】配線１０およびダミー配線１１は同一の材
料からなり同一工程（同層）で形成されるものである。
材料としては、たとえばアルミニウム（Ａｌ）、銅（Ｃ
ｕ）等の金属を例示することができるが、不純物が高濃
度にドープされた多結晶シリコン膜であってもよい。多
結晶シリコン膜の場合その表面がシリサイド化されてい
てもよい。
【００７２】図２は、第１層における配線１０およびダ
ミー配線１１の配置を示す平面図である。
【００７３】ダミー配線１１は、配線１０間の間隔が広
い領域（空隙領域）に形成される。その結果、ダミー配
線１１は、配線１０の形成されていない領域にまんべん
なく敷き詰められ、ダミー配線１１および配線１０から
なる部材間の間隔は狭く、ダミー配線１１が密に充填さ
れたように配置されることとなる。
【００７４】また、ダミー配線１１は、スクライブ領域
Ａにも形成される。これにより、半導体基板１の全面に
わたって後に説明する絶縁膜１２の平坦性が確保され
る。スクライブ領域Ａに形成されるダミー配線１１の幅
および長さは、ボンディングパッド間の間隔以下になる
ように構成される。
【００７５】図３（ｂ）は、配線１０およびダミー配線
１１の配置に適用されるレイアウトルールを説明する平
面図であり、図３（ａ）は、図３（ｂ）のＡ−Ａ線に沿
った断面図である。
【００７６】配線１０とダミー配線１１との間隔および
ダミー配線１１相互間の間隔である部材間隔Ｓは、ダミ
ー配線１１および配線１０の配線高さＨの２倍以下とな
っている。このように部材間隔Ｓを配線高さＨの２倍以
下とすることにより、先に説明した図３０の説明のとお
り、絶縁膜１２のＣＭＰ研磨量を均一とすることがで
き、絶縁膜１２の表面を完全に平坦化することができ
る。ただし、チップ面積の５％以下の領域においては部
材間隔Ｓが配線高さＨの４倍以下まで許容される。この
場合、絶縁膜１２の研磨量ばらつきは約２倍となるがそ
の面積がチップ面積の５％以下であるため、全体として
は無視することができ、絶縁膜１２全体としてはほぼ平
坦性が確保できる。
【００７７】また、部材間隔Ｓは、リソグラフィツール
で要求される最小スペース幅以上の間隔が必要である。
この条件により配線１０およびダミー配線１１の確実な
加工が確保され、部材を設計通りに加工することが可能
となる。なお、最小スペース幅としては、ＫｒＦエキシ
マレーザを光源として用いた露光装置の場合0.２μｍを
例示することができる。
【００７８】ダミー配線１１の幅ａは、リソグラフィツ
ールで要求される最小ライン幅以上とする。幅ａを最小
ライン幅以上とすることによりダミー配線１１の加工を
確実なものとすることができる。また、スクライブ領域
において、ダミー配線１１の幅ａは、ボンディングパッ
ド１３間の距離以下とする。ボンディングパッド１３間
の距離以下とすることによりダミー配線１１がダイシン
グ等により剥離し切り欠きとなって導電性の塵になった
場合にもボンディングパッド１３間をショートすること
なく、不良発生の原因を無くすことができる。また、ダ
ミー配線１１の幅ａは、たとえば３０μｍ以下で構成さ
れ、２０μｍ以下が多用され、好ましくは１０μｍ以下
であり、ボンディングパッド１３間の距離はたとえば１
０μｍ程度とすることができるが、この程度の大きさの
ダミー配線１１が形成されても配線１０の寄生容量は大
きくならず、配線１０に伝送される信号を遅延させる問
題は生じない。この結果、ロジック集積回路装置の性能
を低下させることもない。
【００７９】ダミー配線１１の長さｂは、最小ライン幅
の２倍以上とし、スクライブ領域においては、ボンディ
ングパッド１３間の距離はたとえば１０μｍ以下とす
る。ダミー配線１１の長さｂを、幅ａよりも大きく、か
つ最小ライン幅の２倍以下とすることにより、ダミー配
線１１の幅および長さがともに最小ライン幅である場合
には、ダミー配線１１が解像しない可能性があるが、長
さｂを、最小ライン幅の２倍以上とすることにより、幅
ａが最小ライン幅であってもダミー配線１１を確実に解
像することができ、その加工を確実なものにすることが
可能となる。また、長さｂをボンディングパッド１３間
の距離はたとえば１０μｍ以下とするのは、幅ａの場合
と同様な理由による。
【００８０】また、ダミー配線１１の長さｂは、幅ａと
同様に、たとえば３０μｍ以下で構成され、２０μｍ以
下が多用され、好ましくは１０μｍ以下である。
【００８１】なお、本実施の形態１では、ダミー配線１
１の形状を長方形としているが、上記の条件を満足する
限り、三角形、台形、円あるいは他の多角形としてもよ
い。また、配線１０の寄生容量を最小にするためには、
ダミー配線１１の形状はできるだけ小さいことが好まし
く、その数もできるだけ少ないことが好ましい。よっ
て、上記条件を満足する範囲内で配線１０の寄生容量を
最小にするためには、部材間隔Ｓを配線高さＨの２倍と
し、ダミー配線の幅ａを最小ライン幅とし、ダミー配線
の長さｂを最小ライン幅の２倍（以上）とするのが最も
好ましい。本実施の形態では、たとえば幅ａは0.６〜１
μｍで、長さｂは１０〜２０μｍで構成される。
【００８２】配線１０およびダミー配線１１は絶縁膜１
２により覆われる。絶縁膜１２の表面はＣＭＰ法により
研磨されたものであり、その表面は完全平坦化されてい
る。
【００８３】図４は、図１における配線部分を拡大して
示した断面図である。
【００８４】絶縁膜１２は、配線１０およびダミー配線
１１に接する側から絶縁膜１２ａ、絶縁膜１２ｂ、絶縁
膜１２ｃおよび絶縁膜１２ｄの積層膜となっている。
【００８５】絶縁膜１２ａは、たとえばＴＥＯＳを用い
たＣＶＤ法により形成されたシリコン酸化膜とすること
ができる。図示するように、絶縁膜１２ａは段差に忠実
な表面形状で形成される。膜厚はたとえば３００ｎｍと
することができる。
【００８６】絶縁膜１２ｂは、たとえば無機ＳＯＧ膜、
高密度プラズマＣＶＤ法によるシリコン酸化膜あるいは
ポリシラザン膜とすることができ、凹部を埋め込む特性
を有する膜を用いることができる。よって、図示するよ
うに凹部に埋め込まれ、凸部の膜厚は薄くなるように形
成される。このように絶縁膜１２ｂによって凹部を埋め
込むことができるのは、前記したダミー配線１１が前記
の条件により形成されているためであり、ダミー配線１
１により形成された凹部の間隔が絶縁膜１２ｂを埋め込
むに必要な間隔以下となっているためである。膜厚は凸
部においてたとえば１２５ｎｍとすることができる。
【００８７】絶縁膜１２ｃは、たとえばＴＥＯＳを用い
たＣＶＤ法により形成されたシリコン酸化膜とすること
ができＣＭＰ法によりその表面が研磨されているもので
ある。この研磨面は、ダミー配線１１が形成されている
ため、完全平坦面が実現されている。膜厚は凸部におい
てたとえば５００ｎｍとすることができる。
【００８８】絶縁膜１２ｄは、たとえばＴＥＯＳを用い
たＣＶＤ法により形成されたシリコン酸化膜とすること
ができる。膜厚はたとえば２００ｎｍとすることができ
る。なお、絶縁膜１２ｄは省略することも可能である。
この場合には絶縁膜１２ｃの堆積の際に絶縁膜１２ｄの
膜厚分だけ上乗せする必要がある。
【００８９】絶縁膜１２の上層には、第２配線層の配線
１４、ダミー配線１５および絶縁膜１６が形成され、さ
らに第３配線層の配線１７、ダミー配線１８および絶縁
膜１９、第４配線層の配線２０、ダミー配線２１および
絶縁膜２２が形成されている。配線１４，１７，２０、
ダミー配線１５，１８，２１、および絶縁膜１６，１
９，２２の各配線層および絶縁膜は、第１配線層の配線
１０、ダミー配線１１、絶縁膜１２と同様に構成されて
いる。
【００９０】また、第５配線層の配線２３および絶縁膜
２４が第４配線層の上層の形成され、パッシベーション
膜２５が形成されている。パッシベーション膜２５は、
たとえばシリコン窒化膜とすることができる。また、配
線２３にはボンディングパッド１３が含まれる。
【００９１】次に、本実施の形態１のロジック集積回路
装置の製造方法を図５〜図１１を用いて説明する。
【００９２】図５〜図１１は、本実施の形態１のロジッ
ク集積回路装置の製造方法の一例を工程順に示した断面
図である。
【００９３】まず、図５に示すように、半導体基板１を
用意し、浅溝２をフォトリソグラフィおよびエッチング
技術を用いて形成する。その後、浅溝２を含む半導体基
板１の主面にシリコン酸化膜を堆積し、そのシリコン酸
化膜をＣＭＰ法等を用いて研磨し、素子分離領域３を形
成する。その後、ｎ型およびｐ型のウェル領域を形成し
てもよい。
【００９４】次に、図６に示すように、ゲート絶縁膜５
となるシリコン酸化膜を熱酸化または熱ＣＶＤ法により
形成し、さらにＣＶＤ法により多結晶シリコン膜を堆積
する。多結晶シリコン膜は、フォトリソグラフィおよび
エッチング技術を用いてパターニングされ、ゲート配線
６（ゲート電極７）が形成される。その後、ゲート電極
７をマスクにしてゲート電極７に対して自己整合的に不
純物をイオン注入し、不純物半導体領域８を形成する。
さらにシリコン酸化膜を堆積後異方性エッチングを行っ
てサイドウォールスペーサ８ｂを形成する。この後、さ
らに高濃度の不純物をイオン注入して不純物半導体領域
８をいわゆるＬＤＤ構造としてもよい。
【００９５】次に、図７に示すように、ＰＳＧ膜を形成
し、エッチバック法あるいはＣＭＰ法を用いて平坦化
し、層間絶縁膜９を形成する。その後、アルミニウム膜
をスパッタ法あるいは蒸着法を用いて堆積する。さら
に、アルミニウム膜をフォトリソグラフィおよびエッチ
ング技術を用いてパターニングし、配線１０およびダミ
ー配線１１を形成する。これらのパターニングは、前記
したダミー配線１１の条件に従う。
【００９６】次に、図８に示すように、ＴＥＯＳを用い
たＣＶＤ法により絶縁膜１２ａを形成する。ＣＶＤ法と
してはたとえばプラズマＣＶＤ法を用いることができる
が、オゾンを併用した熱ＣＶＤ法でもよい。絶縁膜１２
ａの膜厚は３００ｎｍとする。なお、図８〜図１１で
は、配線層のみを示した断面図であり、その下層は省略
している。
【００９７】その後、無機ＳＯＧ膜を用いて絶縁膜１２
ｂを形成するか、有機ＳＯＧ膜を塗布後エッチバックし
て、配線１０およびダミー配線１１により形成されたギ
ャップを埋め込む。無機ＳＯＧ膜の形成は、無機ＳＯＧ
の塗布およびそのベーク処理により行うことができる。
絶縁膜１２ｂの膜厚は、凸部において１２５ｎｍとす
る。なお、絶縁膜１２ｂは、高密度プラズマＣＶＤ法に
よるシリコン酸化膜あるいはポリシラザン膜であっても
よい。
【００９８】絶縁膜１２ｂでギャップを埋め込む際に、
ダミー配線１１が形成されているためギャップの幅が小
さく、ギャップ内を絶縁膜１２ｂで良好に埋め込むこと
が可能となる。すなわち、凹部の膜厚を凸部に比較して
厚くすることができる。その結果、絶縁膜１２ｂの表面
の凹凸は緩和され、その高低差が小さいものとすること
ができる。
【００９９】次に、図９に示すように、ＴＥＯＳを用い
たＣＶＤ法により絶縁膜１２ｃを形成する。絶縁膜１２
ｃの膜厚は７００ｎｍとすることができる。たとえば、
ダミー配線１１を設けない図２９のような場合には、絶
縁膜１２ｃの膜厚は１７００ｎｍ程度必要となるが、本
実施の形態１では、ダミー配線１１を設けているため、
膜厚を７００ｎｍと薄くすることができる。その結果、
絶縁膜１２ｃの堆積工程を短縮し、工程負荷を低減する
ことが可能となる。
【０１００】次に、図１０に示すように、絶縁膜１２ｃ
の表面をＣＭＰ法により研磨して平坦化する。本実施の
形態１では、絶縁膜１２ｃの表面形状は配線１０および
ダミー配線１１の形状を、さらに絶縁膜１２ｂの形状を
反映するため、場所によらずほぼ均一な高さとなってい
る。その結果、研磨速度は場所によらずほぼ均一とな
り、絶縁膜１２ｃの表面をほぼ完全に平坦化することが
可能である。また、絶縁膜１２ｃの膜厚が７００ｎｍと
薄いため、ＣＭＰ研磨量を少なくすることができ、ＣＭ
Ｐ研磨工程の工程負荷を低減することも可能である。な
お、研磨量は２００ｎｍとすることができる。
【０１０１】次に、ＣＭＰ研磨後の表面洗浄を行い、図
１１に示すように、ＴＥＯＳを用いたＣＶＤ法により絶
縁膜１２ｄを形成する。絶縁膜１２ｄの膜厚は２００ｎ
ｍとすることができる。なお、絶縁膜１２ｄを省略し、
絶縁膜１２ｃの膜厚を９００ｎｍとすることも可能であ
る。
【０１０２】このようにして第１層の配線層が完成す
る。この後、第１層配線層と同様にして第２層〜第４層
の配線層を形成し、さらに第５配線層を同様に形成する
ことができる。その後、パッシベーション膜２５を形成
して図１に示すロジック集積回路装置がほぼ完成する。
【０１０３】本実施の形態１の製造方法によれば、絶縁
膜１２，１６，１９，２２の表面が完全に平坦化される
とともに、ＣＭＰ研磨される絶縁膜の堆積工程およびＣ
ＭＰ研磨の工程を短縮し、工程負荷を低減することがで
きる。このような効果は、ロジック素子のように一般に
３層以上の多層配線とされる場合に特に顕著となる。
【０１０４】なお、本実施の形態１では、配線層が５層
の場合を例示したが、それよりも多い層あるいは少ない
層に適用してもよく、配線層の層数は任意である。
【０１０５】（実施の形態２）図１２は、本発明の他の
実施の形態であるロジック集積回路装置の一例を示した
断面図である。
【０１０６】本実施の形態２のロジック集積回路装置
は、実施の形態１で説明したロジック集積回路装置と第
５層目の配線層を除きほぼ同一である。したがって、以
下の説明では、同一の部分の説明を省略し、異なる部分
についてのみ説明する。
【０１０７】本実施の形態２のロジック集積回路装置
は、第５配線層に配線２３の他にダミー配線２６を有す
る。ダミー配線２６が配置される条件は、実施の形態１
で説明したダミー配線１１の条件とほぼ同様である。た
だし、第５配線層の配線２３にはボンディングパッド１
３が含まれるため、ボンディングパッド１３の周辺につ
いては、ダミー配線２６の配置条件が相違する。
【０１０８】図１３は、第５配線層の配線２３およびダ
ミー配線２６の配置を示した平面図である。ボンディン
グパッド１３の周辺には、ダミー配線２６が配置されな
い禁止領域２７が設けられている。禁止領域２７は、ボ
ンディングパッド１３の端部から２０μｍの範囲とする
ことができる。
【０１０９】このようなロジック集積回路装置によれ
ば、第５配線層にもダミー配線２６が形成されているた
め、パッシベーション膜２５の表面も完全平坦化するこ
とが可能となる。その結果、図１４に示すようにバンプ
２８の下地膜となるＢＬＭ（Ball Limiting Metalizati
on）膜２９の加工を精密に行うことが可能となる。ま
た、ボンディングパッド１３の周辺に禁止領域２７を設
けることにより、ワイヤボンディング装置によるボンデ
ィングパッド１３の自動検出を確実に行うことが可能と
なる。
【０１１０】なお、本実施の形態２および前記した実施
の形態１において、ダミー配線１１，１５，１８，２
１，２６は、スクライブ領域Ａにも形成することができ
るが、スクライブ領域Ａあるいはその他の領域に、図１
５（ａ）および図１５（ｂ）に示すようなフォトリソグ
ラフィ用のマーカ３０ａ，３０ｂが形成されている場合
には、その周辺にダミー配線１１，１５，１８，２１，
２６が配置されない禁止領域３１ａ，３１ｂを設けるこ
とができる。また、禁止領域３１ａ，３１ｂはマーカ３
０ａ，３０ｂの端部から６０μｍの範囲とすることがで
きる。
【０１１１】このような禁止領域３１ａ，３１ｂを設け
ることにより、フォトリソグラフィに用いる露光装置に
おいてマーカ３０ａ，３０ｂの自動検出を良好に行うこ
とが可能となる。
【０１１２】なお、禁止領域３１ａ、３１ｂは、少なく
とも最上層の配線層で構成されるダミー配線２６のみに
適用し、下層の配線であるダミー配線１１、１５、１８
には適用しなくてもよいし、ダミー配線自身を設けない
ようにしてもよい。
【０１１３】（実施の形態３）図１６は、本発明の他の
実施の形態であるＤＲＡＭの一例を示した断面図であ
る。
【０１１４】本実施の形態３のＤＲＡＭの半導体基板
１、浅溝２、素子分離領域３および活性領域４について
は実施の形態１と同様である。また、半導体基板１の主
面にはｐ型ウェル領域３２およびｎ型ウェル領域３３が
形成されている。
【０１１５】ｐ型ウェル領域３２の活性領域４には、Ｄ
ＲＡＭのメモリセルＭを構成する選択ＭＩＳＦＥＴＱｔ
と周辺回路のＭＩＳＦＥＴＱｎが形成され、ｎ型ウェル
領域３３の活性領域４には周辺回路のＭＩＳＦＥＴＱｐ
が形成されている。
【０１１６】なお、図１６において、左側はメモリセル
形成領域であり、中央部および右側は周辺回路形成領域
である。ＤＲＡＭのメモリセルＭは、選択ＭＩＳＦＥＴ
Ｑｔと容量素子である蓄積容量ＳＮとを有する。
【０１１７】ＭＩＳＦＥＴＱｔ，Ｑｎ，Ｑｐのゲート電
極７はたとえば多結晶シリコン膜からなり、その表面に
はシリサイド層７ａが形成されている。ＭＩＳＦＥＴＱ
ｔ，Ｑｎ，Ｑｐのゲート電極７の両側の活性領域４には
不純物半導体領域８が形成され、ＭＩＳＦＥＴのソース
・ドレイン領域を構成する。不純物半導体領域８の導電
形はＭＩＳＦＥＴの導電形により異なり、ＭＩＳＦＥＴ
Ｑｔ，Ｑｎについてはｎ形、ＭＩＳＦＥＴＱｐについて
はｐ形となる。なお、周辺回路のＭＩＳＦＥＴＱｎ，Ｑ
ｐについては不純物半導体領域８はＬＤＤ構造となるよ
う図示されているが、ＬＤＤでなくてもよい。
【０１１８】ゲート電極７の同一層には、ゲート配線６
およびダミーゲート配線（ダミー部材）３４が形成され
ている。ゲート電極７はゲート配線６の一部でもある。
なお、ゲート配線６およびダミーゲート配線３４はゲー
ト電極７と同時（同層で）に形成されるため、その表面
にシリサイド層６ａ、３４ａが形成されている。ゲート
配線６およびダミーゲート配線３４の側面および上面に
は各々シリコン酸化膜からなるサイドウォールスペーサ
８ｂおよびキャップ絶縁膜８ｃが形成され、その上層に
は絶縁膜３５が形成される。絶縁膜３５はたとえばＴＥ
ＯＳシリコン酸化膜とすることができる。絶縁膜３５の
上層には、ＣＭＰ法により平坦化された絶縁膜３６が形
成される。絶縁膜３６はたとえばＢＰＳＧ膜とすること
ができる。本実施の形態３ではダミーゲート配線３４が
設けられているため、絶縁膜３６をほぼ完全に平坦化す
ることができる。このように完全平坦化することができ
ることにより、図１７に示すようにリソグラフィの焦点
深度が浅くなっても、0.２μｍレベルの微細パターンを
施した製品の量産化が可能となる。
【０１１９】ダミーゲート配線３４の配置は、実施の形
態１で説明したダミー配線１１の条件と同様の条件に従
う。なお、ダミーゲート配線３４は、接続孔が形成され
た領域には配置されない。これにより、接続孔の開口を
問題なく行うことができる。また、ダミーゲート配線３
４は、主に素子分離領域３上に形成される。
【０１２０】絶縁膜３６の上層にはたとえばＴＥＯＳシ
リコン酸化膜からなる絶縁膜３７を形成することができ
るが、省略することも可能である。
【０１２１】絶縁膜３７の上層には、ＤＲＡＭのビット
線３８、それと同層に形成される配線３９およびダミー
配線４０が形成される。これらの配線はたとえばＣＶＤ
タングステン膜を接着層とする多結晶シリコン膜とする
ことができる。ダミー配線４０は、実施の形態１で説明
したダミー配線１１の条件と同様の条件に従う。ただ
し、接続孔が形成された領域には配置されない。これに
より、接続孔の開口を問題なく行うことができる。ま
た、ビット線３８、配線３９およびダミー配線４０の側
面および上面には各々シリコン酸化膜からなるサイドウ
ォールスペーサ４１ｂおよびキャップ絶縁膜４１ｃが形
成され、その上層には絶縁膜４２が形成される。絶縁膜
４２は、たとえばＢＰＳＧ膜とすることができ、ＣＭＰ
法により研磨され平坦化されているものである。なお、
絶縁膜４２の上層にはたとえばＴＥＯＳシリコン酸化膜
からなる絶縁膜４３を形成することができるが、省略す
ることも可能である。本実施の形態３ではダミー配線４
０が設けられているため、絶縁膜４２をほぼ完全に平坦
化することができる。
【０１２２】絶縁膜４３の上層にはＤＲＡＭの蓄積容量
ＳＮと第１層の金属配線層が形成されている。蓄積容量
ＳＮは、プラグ４４を介してＭＩＳＦＥＴＱｔの不純物
半導体領域８に接続される下部電極４５と、容量絶縁膜
４６を介して下部電極４５に対向して形成されるプレー
ト電極４７とから構成される。また、蓄積容量ＳＮは絶
縁膜４８により覆われている。さらに、蓄積容量ＳＮ
は、たとえば高密度プラズマ法により形成されたシリコ
ン酸化膜からなる絶縁膜４９により覆われ、絶縁膜４９
の上層に第１層の配線５０およびダミー配線５１が形成
される。配線５０は、接続孔を介してプレート電極４７
あるいは半導体基板１の主面の不純物半導体領域８に接
続される。配線５０およびダミー配線５１は、同時に形
成され、たとえばＣＶＤタングステンを接着層とするタ
ングステン膜あるいはアルミニウム膜とすることができ
る。ダミー配線５１は、実施の形態１に説明したダミー
配線１１と同様の条件で配置される。ただし、蓄積容量
ＳＮの形成されるメモリマット領域には配置されない。
【０１２３】配線５０およびダミー配線５１は、たとえ
ば高密度プラズマＣＶＤ法によるシリコン酸化膜あるい
はポリシラザン膜からなる絶縁膜５２により覆われ、さ
らに、たとえばＴＥＯＳシリコン酸化膜からなる絶縁膜
５３が形成されている。絶縁膜５３はＣＭＰ法により研
磨され平坦化されている。絶縁膜５３の平坦性は、ダミ
ー配線５１が形成されているためほぼ完全な平坦性とす
ることができる。
【０１２４】絶縁膜５３の上層には、第２層の配線５
４、ダミー配線５５および絶縁膜５６、さらに第３層の
配線５７、ダミー配線５８および絶縁膜５９が形成され
ている。配線５４、ダミー配線５５、絶縁膜５６、配線
５７、ダミー配線５８および絶縁膜５９については、実
施の形態１における配線１０、ダミー配線１１および絶
縁膜１２と同様とすることができる。
【０１２５】本実施の形態３のＤＲＡＭによれば、ゲー
ト配線６、ビット線３８、第１層の配線５０、第２層の
配線５４および第３層の配線５７の各層にダミーの部材
３４、４０、５１、５５、５８を設けているため、各層
の絶縁膜の平坦性を完全なものとすることができる。ま
た、ダミーゲート配線３４、ダミー配線４０、５１、５
５、５８をメモリセル形成領域と周辺回路領域との間に
配置することにより、各層の絶縁膜を平坦化できる。
【０１２６】次に、本実施の形態３のＤＲＡＭの製造方
法を図１８〜図２１を用いて説明する。図１８〜図２１
は、本実施の形態３のＤＲＡＭの製造方法の一例を工程
順に示した断面図である。
【０１２７】半導体基板１の主面への素子分離領域３の
形成までは実施の形態１と同様であるため省略する。
【０１２８】次に、図１８に示すように、ゲート絶縁膜
５となるシリコン酸化膜を形成し、ゲート配線６、ゲー
ト電極７およびダミーゲート配線３４となる多結晶シリ
コン膜を堆積し、さらに、キャップ絶縁膜８ｃとなるシ
リコン酸化膜を堆積した後、これらの積層膜をパターニ
ングしてゲート配線６、ゲート電極７およびダミーゲー
ト配線３４を形成する。ゲート配線６（ゲート電極７）
は通常のレイアウトルールに従いパターニングされ、ダ
ミーゲート配線３４は、通常のレイアウトルールの他に
実施の形態１で説明したダミー配線１１の条件をほぼ満
足して、かつ素子分離領域３上に配置されるようにパタ
ーニングされる。
【０１２９】次に、図１９に示すように、サイドウォー
ルスペーサ８ｂを形成し、絶縁膜３５を堆積した後、Ｂ
ＰＳＧ膜を堆積する。その後、ＢＰＳＧ膜をＣＭＰ法に
より研磨して絶縁膜３６を形成する。ＢＰＳＧ膜の膜厚
は８００ｎｍとすることができ、ＣＭＰ研磨量は４００
ｎｍとすることができる。これは、ダミーゲート配線３
４を形成しない場合にはさらに厚いＢＰＳＧ膜を堆積す
る必要があり、ＣＭＰ研磨量も増すのに対して、ＢＰＳ
Ｇ膜の膜厚を薄く、ＣＭＰ研磨量を少なくすることがで
き、工程負荷を低減することが可能となるという効果を
有する。なお、ＢＰＳＧ膜の他に、ＰＳＧ膜あるいは高
密度プラズマＣＶＤ法によるシリコン酸化膜を用いるこ
とができる。
【０１３０】なお、サイドウォールスペーサ８ｂおよび
キャップ絶縁膜８ｃはシリコン窒化膜とすることもでき
る。シリコン窒化膜を用いた場合には、接続孔を開口す
る際のエッチングをセルフアラインで行うことが可能と
なる。
【０１３１】次に、図２０に示すように、ＣＭＰ研磨後
の洗浄を行った後に、絶縁膜３７を１００ｎｍの膜厚で
堆積する。絶縁膜３７は省略することも可能である。そ
の後、ビット線３８および蓄積容量ＳＮの下部電極４５
に接続されるプラグ４４を形成した後、ビット線３８、
配線３９およびダミー配線４０を形成する。ダミー配線
４０は、実施の形態１のダミー配線１１の条件と同様の
条件により配置される。さらに、サイドウォールスペー
サ４１ｂおよびキャップ絶縁膜４１ｃを形成した後、Ｂ
ＰＳＧ膜を堆積し、ＢＰＳＧ膜をＣＭＰ法により研磨し
て絶縁膜４２を形成する。なお、ＢＰＳＧ膜の他に、Ｐ
ＳＧ膜あるいは高密度プラズマＣＶＤ法によるシリコン
酸化膜を用いることができる。ここで、ダミー配線４０
が形成されているため、絶縁膜４２の表面を完全平坦化
できると同時に、ＢＰＳＧ膜の膜厚を薄くし、ＣＭＰ研
磨量を減少することができる。さらに、ＣＭＰ研磨後の
洗浄を行い、ＴＥＯＳプラズマＣＶＤ法等により絶縁膜
４３を堆積する。絶縁膜４３は省略することが可能であ
る。
【０１３２】次に、図２１に示すように、蓄積容量ＳＮ
を形成し、ＢＰＳＧ膜を堆積してベーク処理を行い絶縁
膜４９を形成する。絶縁膜４９の膜厚は５００ｎｍとす
ることができる。さらに、接続孔を開口した後、第１層
の配線となるタングステン膜をＣＶＤ法により形成し、
アルミニウム膜をスパッタ法により形成する。その後、
アルミニウム膜およびタングステン膜をパターニングし
て配線５０およびダミー配線５１を形成する。ダミー配
線５１の配置は、実施の形態１のダミー配線１１の条件
と同様であるが、さらに、蓄積容量ＳＮの配置されたメ
モリマット領域には配置されないという条件が加重され
る。図２２にこの状況を示す平面図を示す。さらに、Ｂ
ＰＳＧ膜を堆積して絶縁膜５２を形成した後、たとえば
ＴＥＯＳシリコン酸化膜を堆積してこれをＣＭＰ法によ
り研磨し、絶縁膜５３を形成する。なお、ＢＰＳＧ膜の
他に、ＰＳＧ膜あるいは高密度プラズマＣＶＤ法による
シリコン酸化膜を用いることができる。ここで、ダミー
配線５１が形成されているため、絶縁膜５３の表面を完
全平坦化できると同時に、ＴＥＯＳシリコン酸化膜の膜
厚を薄くし、ＣＭＰ研磨量を減少することができる。
【０１３３】その後、実施の形態１と同様に第２層配線
層および第３層配線層を形成して実施の形態３のＤＲＡ
Ｍがほぼ完成する。
【０１３４】本実施の形態３の製造方法によれば、各層
の絶縁膜が完全平坦化されると同時に、工程負荷を低減
することができる。
【０１３５】なお、本実施の形態３においても、実施の
形態１、２に示すように、ダミー部材をスクライブ領域
に形成することができ、ボンディングパッドの周辺およ
びマーカの周辺にダミー部材を配置しないようにするこ
とができる。
【０１３６】また、フューズが形成された領域の周辺に
もダミー部材を配置しないようにすることもできる。
【０１３７】また、実施の形態３のようなダミーゲート
配線３４を、実施の形態１、２に示した半導体集積回路
装置に設けてもよいことは勿論である。
【０１３８】（実施の形態４）図２３は、本発明の他の
実施の形態である半導体集積回路装置の一例を示した断
面図である。
【０１３９】本発明の半導体集積回路装置は、半導体基
板１の活性領域４を規定する素子分離領域Ｄ、３にダミ
ー領域６０が形成されたものである。すなわち、広い素
子分離領域Ｄにおいて、ダミー領域（ダミー部材）６０
を形成する。素子分離構造以外の半導体基板上の素子お
よび配線等については、実施の形態１と同様であるため
説明を省略する。ダミー領域６０はスクライブ領域にも
形成されてよく、実施の形態１のダミー配線１１の条件
と同様に条件で配置される。このようにダミー領域６０
が形成されているため、ＣＭＰ法を用いて素子分離領域
Ｄ、３を形成する時に、素子分離領域Ｄ、３にディッシ
ングが発生せず、半導体基板１の表面を平坦化すること
が可能となる。また、ダミー領域６０の大きさが小さ
く、その数を最適化することにより、ダミー領域６０に
よる寄生容量の増加を防止し、半導体集積回路装置の性
能を保持することが可能となる。
【０１４０】なお、半導体基板１の主面にゲート配線６
が形成される領域には、ダミー領域６０を配置しない方
がよい。すなわち、ゲート配線６の下部は、ダミー領域
６０が配置されない禁止領域７０が設けられる。その状
況を図２４および図３１に示す。ダミー領域６０は、半
導体基板１の活性領域４と同様の作用を持つため、その
直上にゲート配線６が形成されれば、ゲート配線６をゲ
ート絶縁膜５を介して活性領域４と向き合うこととな
り、ゲート配線６の寄生容量が大きくなるが、このよう
に、ゲート配線６が形成される領域には、ダミー領域６
０を配置しない場合には、ゲート配線６の寄生容量が増
加することがない。この結果、半導体集積回路装置の性
能を低下させることがない。
【０１４１】本実施の形態においては、ダミー領域６０
は、幅ａおよび長さｂが、たとえばともに１５〜２０μ
ｍ程度の正方形で構成されるが、これに限定されず長方
形他の形状であってもよい。
【０１４２】次に、本実施の形態４の半導体集積回路装
置の製造方法を図２５〜図２８を用いて説明する。
【０１４３】まず、図２５に示すように、半導体基板１
の主面にシリコン窒化膜６１を堆積し、シリコン窒化膜
６１および半導体基板１をパターニングして浅溝２を形
成する。浅溝２は、素子分離領域３となるものおよびダ
ミー領域６０となるものの両方が含まれる。すなわち、
活性領域４を規定する素子分離領域Ｄ、３にダミー領域
６０が形成されるように浅溝２を形成する。
【０１４４】次に、図２６に示すように、たとえばＣＶ
Ｄ法によりシリコン酸化膜を堆積し、１次研磨としてシ
リコン酸化膜をＣＭＰ法により研磨して、浅溝２にシリ
コン酸化膜を埋め込むことにより素子分離領域Ｄ、３お
よびダミー領域６０を形成する。１次研磨には、シリコ
ン酸化物粒子を研磨剤とするアルカリ性のスラリを用い
ることができる。この場合、シリコン酸化膜とシリコン
窒化膜との研磨速度の比が３〜４対１となるためシリコ
ン窒化膜の膜厚をある程度厚くする必要がある。
【０１４５】次に、図２７に示すように、さらに２次研
磨を行い、異物およびダメージ層の除去を行うことがで
きる。なお、２次研磨は、柔らかいパッドを用いて行う
ことができ、薬液を用いてもよいが、純水を用いても構
わない。その後、半導体基板１の両面をスクラブおよび
フッ酸洗浄し、さらにアンモニア洗浄および塩酸洗浄を
行った後、素子分離領域３およびダミー領域６０のエッ
チバックを行う。エッチバックは、ドライエッチングあ
るいはウェットエッチングにより行うことができる。こ
のように素子分離領域３およびダミー領域６０のエッチ
バックを行うことにより、素子分離領域３およびダミー
領域６０の高さを活性領域４の高さと等しくするかある
いはそれより低くすることが可能である。これにより、
微細なゲート配線の加工が可能となる。なお、このエッ
チバックプロセスは省略することができる。
【０１４６】最後にシリコン窒化膜６１を除去して図２
８に示す活性領域４を規定する素子分離領域Ｄ、３が形
成された半導体基板１が用意される。この後の工程は実
施の形態１と同様であるため省略する。
【０１４７】なお、１次研磨を酸化セリウムを研磨剤と
するスラリを用いて行うことができる。この場合、シリ
コン酸化膜とシリコン窒化膜との研磨速度の比は３０〜
５０対１となり、シリコン窒化膜６１の膜厚を５０ｎｍ
以下にすることができる。このような膜厚はプロセス設
計上無視することができるため、上記の素子分離領域３
およびダミー領域６０のエッチバックを省略することが
可能となる。これにより、工程を簡略化することが可能
となる。
【０１４８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【０１４９】たとえば、上記実施の形態１〜４では、Ｃ
ＭＰ工程を絶縁膜の研磨工程として用いたが、本発明を
用いれば、ＣＭＰ研磨前に既にある程度の平坦性が確保
できるため、ＣＭＰ研磨を仕上げ工程として用いること
も可能である。この場合、仕上げ工程は、ＣＭＰ法に限
られず、ドライベルト研磨あるいはラッピング法等を用
いることができる。
【０１５０】また、図３２に示すように、実施の形態４
において、実施の形態３に示したダミーゲート配線３４
を設けてもよい。図３３は、図３２の要部平面図であ
る。ダミーゲート配線３４は素子分離領域Ｄ、３および
ダミー領域６０上を延在するように構成される。また、
ダミーゲート配線３４は、電気的にフローティングの状
態で構成され、ゲート絶縁膜５を介してダミー領域６０
上に形成される。
【０１５１】なお、ＭＩＳＦＥＴＱ１のソース・ドレイ
ン領域である半導体領域８を形成する時、素子分離領域
Ｄ、３上を覆うレジスト膜をマスクにしてイオン注入す
ることにより、ダミー領域６０に半導体領域８が形成さ
れない。
【０１５２】また、図３４に示すように、ダミーゲート
配線３４を配線状に長く形成してもよい。これにより絶
縁膜９の表面の平坦性を向上することができる。
【０１５３】また、実施の形態３において、実施の形態
４に示すダミー領域６０を設けてもよいことは勿論であ
る。
【０１５４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【０１５５】ＣＭＰ法による研磨後の部材表面を完全に
平坦化することができる。
【０１５６】フォトリソグラフィ工程およびエッチング
工程等でのプロセスマージンを向上し、微細な加工およ
び高集積化に対応することができ、半導体集積回路装置
の信頼性および歩留まりを向上することができる。
【０１５７】プロセス立ち上げを容易にすることができ
る。
【０１５８】ＣＭＰ法により研磨される部材の研磨量を
低減し、工程負荷の低減および工程時間の短縮によるコ
スト競争力の向上を図ることができる。
【０１５９】ＣＭＰ法により完全平坦化が可能な部材パ
ターンの設計方法を提供することができる。
【０１６０】完全平坦化を実現するための対策により生
ずる配線等の寄生容量の増加を抑制し、半導体集積回路
装置の性能を確保することができる。
【図面の簡単な説明】
【図１】実施の形態１のロジック集積回路装置の一例を
示した断面図である。
【図２】図１における第１配線層の配線およびダミー配
線の配置を示す要部平面図である。
【図３】（ｂ）は、配線およびダミー配線の配置に適用
されるレイアウトルールを説明する平面図であり、
（ａ）は、図３（ｂ）におけるＡ−Ａ線に沿った方向の
断面図である。
【図４】図１における配線部分を拡大して示した断面図
である。
【図５】実施の形態１のロジック集積回路装置の製造方
法の一例を工程順に示した断面図である。
【図６】実施の形態１のロジック集積回路装置の製造方
法の一例を工程順に示した断面図である。
【図７】実施の形態１のロジック集積回路装置の製造方
法の一例を工程順に示した断面図である。
【図８】実施の形態１のロジック集積回路装置の製造方
法の一例を工程順に示した断面図である。
【図９】実施の形態１のロジック集積回路装置の製造方
法の一例を工程順に示した断面図である。
【図１０】実施の形態１のロジック集積回路装置の製造
方法の一例を工程順に示した断面図である。
【図１１】実施の形態１のロジック集積回路装置の製造
方法の一例を工程順に示した断面図である。
【図１２】実施の形態２のロジック集積回路装置の一例
を示した断面図である。
【図１３】実施の形態２における第５配線層の配線およ
びダミー配線の配置を示した平面図である。
【図１４】実施の形態２のロジック集積回路装置の一例
を示した断面図である。
【図１５】（ａ）および（ｂ）は、実施の形態２のロジ
ック集積回路装置の他の例を示した平面図である。
【図１６】実施の形態３のＤＲＡＭの一例を示した断面
図である。
【図１７】パターン寸法とリソグラフィの焦点深度との
関係を示すグラフである。
【図１８】実施の形態３のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
【図１９】実施の形態３のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
【図２０】実施の形態３のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
【図２１】実施の形態３のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
【図２２】実施の形態３のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。
【図２３】実施の形態４の半導体集積回路装置の一例を
示した断面図である。
【図２４】実施の形態４の半導体集積回路装置の一例を
示した平面図である。
【図２５】実施の形態４の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。
【図２６】実施の形態４の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。
【図２７】実施の形態４の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。
【図２８】実施の形態４の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。
【図２９】（ａ）〜（ｄ）は、本発明者が検討したＣＭ
Ｐ法による平坦化技術を説明するための断面図である。
【図３０】パターン間距離に対するＣＭＰ研磨量のばら
つきの値を示したグラフである。
【図３１】実施の形態４の半導体集積回路装置の一例を
示した平面図である。
【図３２】本発明の他の実施の形態である半導体集積回
路装置の一例を示した断面図である。
【図３３】図３２に示す半導体集積回路装置の要部平面
図である。
【図３４】図３２に示す半導体集積回路装置の要部平面
図である。
【符号の説明】
１ 半導体基板 ２ 浅溝 Ｄ、３ 素子分離領域 ４ 活性領域 ５ ゲート絶縁膜 ６ ゲート配線 ６ａ シリサイド層 ７ ゲート電極 ７ａ シリサイド層 ８ 不純物半導体領域 ８ｂ サイドウォールスペーサ ８ｃ キャップ絶縁膜 ９ 層間絶縁膜 １０、１４、１７、２０、２３ 配線 １１、１５、１８、２１、２６ ダミー配線 １２、１２ａ〜ｄ 絶縁膜 １３ ボンディングパッド １６、１９、２２、２４ 絶縁膜 ２５ パッシベーション膜 ２７ 禁止領域 ２８ バンプ ２９ ＢＬＭ膜 ３０ａ，３０ｂ マーカ ３１ａ，３１ｂ 禁止領域 ３２ ｐ型ウェル領域 ３３ ｎ型ウェル領域 ３４ ダミーゲート配線 ３５〜３７ 絶縁膜 ３８ ビット線 ３９、５０、５４、５７ 配線 ４０、５１、５５、５８、６０ ダミー配線 ４１ｂ サイドウォールスペーサ ４１ｃ キャップ絶縁膜 ４２、４３、４８、４９、５２、５３、５６、５９ 絶
縁膜 ４４ プラグ ４５ 下部電極 ４６ 容量絶縁膜 ４７ プレート電極 ６１ シリコン窒化膜 １０１ 層間絶縁膜 １０２ 配線 １０３ 第１絶縁膜 １０４ 第２絶縁膜 １０５ 第３絶縁膜 Ａ スクライブ領域 Ｂ パッド・周辺回路領域 Ｃ ロジック回路領域 Ｑｔ 選択ＭＩＳＦＥＴ Ｑｎ ＭＩＳＦＥＴ Ｑｐ ＭＩＳＦＥＴ Ｑ１ ＭＩＳＦＥＴ Ｓ 部材間隔 ＳＮ 蓄積容量 ａ 幅 ｂ 長さ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｆ (72)発明者 山田 洋平 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 竹田 敏文 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の活性領域上に形成されたＭ
    ＩＳＦＥＴのゲート電極と、 前記ゲート電極と同層で構成されるとともに、前記ゲー
    ト電極間の距離が離れて形成されている空隙領域に配置
    されたダミーゲート配線と、 前記ゲート電極およびダミーゲート配線を覆い、かつＣ
    ＭＰ法により平坦化された被膜を含む絶縁膜とを有する
    ことを特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、 前記活性領域は、素子分離領域で規定され、 前記ダミーゲート配線は、前記素子分離領域上に形成さ
    れることを特徴とする半導体集積回路装置。
  3. 【請求項３】 請求項２記載の半導体集積回路装置であ
    って、さらに、 前記活性領域およびダミー領域を規定する溝と、 前記溝にＣＭＰ法により平坦化された被膜を含む絶縁膜
    が埋込まれた素子分離絶縁膜とを含み、 前記素子分離領域は、前記ダミー領域および素子分離絶
    縁膜で構成され、 前記ダミーゲート配線は、前記素子分離領域において、
    前記ダミー領域および素子分離絶縁膜上に配置されるこ
    とを特徴とする半導体集積回路装置。
  4. 【請求項４】 半導体基板の活性領域およびダミー領域
    と、 前記活性領域に形成された半導体素子と、 前記活性領域およびダミー領域を規定する溝と、 前記溝にＣＭＰ法により平坦化された被膜を含む絶縁膜
    が埋込まれた素子分離絶縁膜と、 前記活性領域および素子分離絶縁膜上に形成されたゲー
    ト配線とを有する半導体集積回路装置であって、 前記活性領域を規定する素子分離領域は、前記ダミー領
    域および素子分離絶縁膜で構成され、 前記ゲート配線は、前記ゲート配線の下部には前記ダミ
    ー領域が形成されないように、前記素子分離絶縁膜上に
    延在することを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項４記載の半導体集積回路装置であ
    って、 ダミーゲート配線が、前記ゲート配線と同層で構成さ
    れ、 前記ダミーゲート配線は、前記素子分離領域において、
    前記ダミー領域および素子分離絶縁膜上に配置されるこ
    とを特徴とする半導体集積回路装置。
  6. 【請求項６】 半導体基板の活性領域およびダミー領域
    と、 前記活性領域に形成された半導体素子と、 前記活性領域およびダミー領域を規定する溝と、 前記溝にＣＭＰ法により平坦化された被膜を含む絶縁膜
    が埋込まれた素子分離絶縁膜とを有する半導体集積回路
    装置であって、 前記活性領域を規定する素子分離領域は、前記ダミー領
    域および素子分離絶縁膜で構成され、 前記ダミー領域および前記活性領域の間隔が、前記溝の
    深さの２倍以下であることを特徴とする半導体集積回路
    装置。
  7. 【請求項７】 半導体基板の活性領域およびダミー領域
    と、 前記活性領域に形成された半導体素子と、 前記活性領域およびダミー領域を規定する溝と、 前記溝にＣＭＰ法により平坦化された被膜を含む絶縁膜
    が埋込まれた素子分離絶縁膜とを有する半導体集積回路
    装置であって、 前記活性領域を規定する素子分離領域は、前記ダミー領
    域および素子分離絶縁膜で構成され、 前記ダミー領域幅は、最小ライン幅の２倍以上であるこ
    とを特徴とする半導体集積回路装置。
  8. 【請求項８】 半導体基板の主面上に形成された配線
    と、 前記配線と同層の配線層で構成されるとともに、前記配
    線間の距離が離れて形成されている空隙領域に配置され
    たダミー配線と、 前記配線およびダミー配線を覆い、かつＣＭＰ法により
    平坦化された被膜を含む絶縁膜とを有する半導体集積回
    路装置であって、 前記ダミー配線および前記配線の部材相互の間隔が、前
    記配線の高さの２倍以下であり、前記ダミー配線は素子
    に電気的に接続されないことを特徴とする半導体集積回
    路装置。
  9. 【請求項９】 半導体基板の主面上に形成された配線
    と、 前記配線と同層の配線層で構成されるとともに、前記配
    線間の距離が離れて形成されている空隙領域に配置され
    たダミー配線と、 前記配線およびダミー配線を覆い、かつＣＭＰ法により
    平坦化された被膜を含む絶縁膜とを有する半導体集積回
    路装置であって、 前記ダミー配線の長さは、前記ダミー配線の幅より大き
    く、 前記ダミー配線の長さは、最小ライン幅の２倍以上であ
    り、 前記ダミー配線は素子に接続されないことを特徴とする
    半導体集積回路装置。
  10. 【請求項１０】 半導体基板の主面上に形成された配線
    と、 前記配線と同層の配線層で構成されるとともに、前記配
    線間の距離が離れて形成されている空隙領域に配置され
    たダミー配線と、 前記配線およびダミー配線を覆い、かつＣＭＰ法により
    平坦化された被膜を含む絶縁膜とを有する半導体集積回
    路装置であって、 前記ダミー配線は、スクライブ領域にも形成されること
    を特徴とする半導体集積回路装置。
  11. 【請求項１１】 半導体基板の主面上に形成された配線
    と、 前記配線と同層の配線層で構成されるとともに、前記配
    線間の距離が離れて形成されている空隙領域に配置され
    たダミー配線と、 前記配線およびダミー配線を覆い、かつＣＭＰ法により
    平坦化された被膜を含む絶縁膜とを有する半導体集積回
    路装置であって、 前記ダミー配線は、ボンディングパッド部またはフォト
    リソグラフィのためのマーカ部と同一の配線層におい
    て、前記ボンディングパッド部またはマーカ部の周辺に
    形成されないことを特徴とする半導体集積回路装置。
  12. 【請求項１２】 半導体集積回路装置の製造方法であっ
    て、 半導体基板上に堆積された導電膜をパターニングして、
    配線およびダミー配線を形成する工程と、 前記配線およびダミー配線により形成される凹部におけ
    る膜厚が、前記配線およびダミー配線上における膜厚よ
    りも大きくなるように、第１絶縁膜を前記凹部に埋込む
    工程と、 前記第１絶縁膜上に第２絶縁膜を堆積する工程と、 前記第２絶縁膜の表面をＣＭＰ法により研磨する工程と
    を含むことを特徴とする半導体集積回路装置の製造方
    法。
  13. 【請求項１３】 請求項１２記載の半導体集積回路装置
    の製造方法であって、 前記ダミー領域幅は、リソグラフィの分解能から要求さ
    れる最小ライン幅の２倍以上であることを特徴とする半
    導体集積回路装置の製造方法。
  14. 【請求項１４】 請求項１２または１３記載の半導体集
    積回路装置の製造方法であって、 前記ダミー配線および前記配線の部材相互の間隔が、前
    記配線の高さの２倍以下であることを特徴とする半導体
    集積回路装置の製造方法。
  15. 【請求項１５】 半導体集積回路装置の製造方法であっ
    て、 半導体基板をエッチングして、活性領域およびダミー領
    域を規定する領域に溝を形成する工程と、 前記溝を埋込むように、前記活性領域、ダミー領域およ
    び溝上に絶縁膜を堆積する工程と、 前記絶縁膜をＣＭＰ法により研磨して、前記溝内に絶縁
    膜を埋込む工程とを含み、 前記ダミー領域および前記活性領域の間隔は、前記溝の
    深さの２倍以下であることを特徴とする半導体集積回路
    装置の製造方法。
  16. 【請求項１６】 請求項１５記載の半導体集積回路装置
    の製造方法であって、 前記ダミー領域幅は、リソグラフィの分解能から要求さ
    れる最小ライン幅の２倍以上であることを特徴とする半
    導体集積回路装置の製造方法。
  17. 【請求項１７】 半導体集積回路装置の製造方法であっ
    て、 半導体基板をエッチングして、活性領域およびダミー領
    域を規定する領域に溝を形成する工程と、 前記溝を埋込むように、前記活性領域、ダミー領域およ
    び溝上に絶縁膜を堆積する工程と、 前記絶縁膜をＣＭＰ法により研磨して、前記溝内に絶縁
    膜を埋込む工程とを含み、 前記ダミー領域幅は、リソグラフィの分解能から要求さ
    れる最小ライン幅の２倍以上であることを特徴とする半
    導体集積回路装置の製造方法。
  18. 【請求項１８】 半導体集積回路装置の製造方法であっ
    て、 半導体基板の主面に堆積されたシリコン窒化膜および前
    記半導体基板をエッチングして、活性領域およびダミー
    領域を規定する領域に溝を形成する工程と、 前記溝を埋込むように、前記活性領域、ダミー領域およ
    び溝上に絶縁膜を堆積する工程と、 シリコン酸化物を研磨剤とするアルカリ性スラリを用い
    たＣＭＰ法により前記絶縁膜を研磨して、前記溝内に絶
    縁膜を埋込む工程と、 前記ＣＭＰ工程の後に、前記溝に形成された絶縁膜をエ
    ッチングして、前記絶縁膜の表面の高さを前記半導体基
    板の主面と同一または前記半導体基板の主面より低くす
    る工程とを含むことを特徴とする半導体集積回路装置の
    製造方法。
  19. 【請求項１９】 半導体集積回路装置の製造方法であっ
    て、 半導体基板の主面に堆積されたシリコン窒化膜および前
    記半導体基板をエッチングして、活性領域およびダミー
    領域を規定する領域に溝を形成する工程と、 前記溝を埋込むように、前記活性領域、ダミー領域およ
    び溝上に絶縁膜を堆積する工程と、 酸化セリウムを研磨剤とするＣＭＰ法により前記絶縁膜
    を研磨して、前記溝内に絶縁膜を埋込む工程とを含むこ
    とを特徴とする半導体集積回路装置の製造方法。
  20. 【請求項２０】 半導体集積回路素子を構成する部材の
    加工に用いるマスクのマスタパターンを形成する設計方
    法であって、 チップの９５％以上の領域においては、前記部材のパタ
    ーンおよびダミーパターンのパターン相互間のパターン
    間隔が前記部材の高さの２倍以下であり、かつ、チップ
    の５％以下の領域においては、前記パターン間隔が前記
    部材の高さの４倍以下であるようにマスタパターンを形
    成することを特徴とする設計方法。
  21. 【請求項２１】 請求項２０記載の設計方法であって、 前記ダミーパターンは、半導体基板のスクライブ領域に
    も配置されることを特徴とする設計方法。
  22. 【請求項２２】 請求項２０または２１記載の設計方法
    であって、 前記ダミーパターンは、ダミー配置禁止領域には配置さ
    れず、 前記ダミー配置禁止領域は、少なくとも、ボンディング
    パッドとなるパターンの周囲、フォトリソグラフィのマ
    ーカとなるパターンの周囲、フューズ領域のうちの一つ
    を含むことを特徴とする設計方法。
  23. 【請求項２３】 請求項２０、２１または２２記載の設
    計方法であって、 前記ダミーパターンは、ダミー配置禁止領域には配置さ
    れず、 メモリセルの蓄積容量素子の上部は、前記ダミー配置禁
    止領域となることを特徴とする設計方法。
  24. 【請求項２４】 請求項２０、２１、２２または２３記
    載の設計方法であって、 前記ダミーパターンは、ダミー配置禁止領域には配置さ
    れず、 半導体基板の主面上にゲート配線が形成される領域は、
    前記ダミー配置禁止領域となることを特徴とする設計方
    法。
  25. 【請求項２５】 請求項２０、２１、２２、２３または
    ２４記載の設計方法であって、 前記ダミーパターンは、前記ダミーパターンにより形成
    されるダミー部材によって増加する前記部材の浮遊容量
    が最小になるように配置されることを特徴とする設計方
    法。
  26. 【請求項２６】 請求項１、２、３、４、５、６または
    ７記載の半導体集積回路装置であって、さらに、 前記半導体基板の主面の上部に形成された配線と、 前記配線と同層の配線層で構成されるとともに、前記配
    線間の距離が離れて形成されている空隙領域に配置され
    たダミー配線と、 前記配線およびダミー配線を覆い、かつＣＭＰ法により
    平坦化された被膜を含む絶縁膜とを有することを特徴と
    する半導体集積回路装置。
  27. 【請求項２７】 請求項１、２、３または５記載の半導
    体集積回路装置であって、 前記ダミーゲート配線は、スクライブ領域にも形成され
    ることを特徴とする半導体集積回路装置。
  28. 【請求項２８】 請求項３、４、５、６または７記載の
    半導体集積回路装置であって、 前記ダミー領域は、スクライブ領域にも形成されること
    を特徴とする半導体集積回路装置。
  29. 【請求項２９】 請求項８または９記載の半導体集積回
    路装置であって、 前記ダミー配線は、スクライブ領域にも形成されること
    を特徴とする半導体集積回路装置。
  30. 【請求項３０】 請求項８、９または１０記載の半導体
    集積回路装置であって、 前記ダミー配線は、ボンディングパッド部またはフォト
    リソグラフィのためのマーカ部と同一の配線層におい
    て、前記ボンディングパッド部またはマーカ部の周辺に
    形成されないことを特徴とする半導体集積回路装置。
  31. 【請求項３１】 請求項８、９、１０または１１記載の
    半導体集積回路装置であって、 チップの９５％以上の領域においては、前記配線および
    ダミー配線の相互間のパターン間隔が前記配線の高さの
    ２倍以下であり、かつ、チップの５％以下の領域におい
    ては、前記間隔が前記配線の高さの４倍以下であるよう
    に構成されることを特徴とする半導体集積回路装置。
  32. 【請求項３２】 請求項１２、１３または１４記載の半
    導体集積回路装置の製造方法であって、 前記ダミー配線は、スクライブ領域にも形成されること
    を特徴とする半導体集積回路装置の製造方法。
  33. 【請求項３３】 請求項１２、１３または１４記載の半
    導体集積回路装置の製造方法であって、 前記ダミー配線は、ボンディングパッド部またはフォト
    リソグラフィのためのマーカ部と同一の配線層におい
    て、前記ボンディングパッド部またはマーカ部の周辺に
    形成されないことを特徴とする半導体集積回路装置の製
    造方法。
  34. 【請求項３４】 請求項１、２、３、５または２７記載
    の半導体集積回路装置であって、 前記ゲート電極は、ＤＲＡＭのメモリセルの選択ＭＩＳ
    ＦＥＴのゲート電極を構成することを特徴とする半導体
    集積回路装置。
  35. 【請求項３５】 請求項８、９、１０、１１、２６、２
    ９または３１記載の半導体集積回路装置であって、 前記配線は、ＤＲＡＭのビット線を構成することを特徴
    とする半導体集積回路装置。
JP03338898A 1997-03-31 1998-02-16 半導体集積回路装置およびその製造方法 Expired - Fee Related JP3638778B2 (ja)

Priority Applications (19)

Application Number Priority Date Filing Date Title
JP03338898A JP3638778B2 (ja) 1997-03-31 1998-02-16 半導体集積回路装置およびその製造方法
TW087103473A TW415046B (en) 1997-03-31 1998-03-10 Semiconductor integrated circuit device, manufacturing method and the design method of the same
KR1019980010428A KR100561983B1 (ko) 1997-03-31 1998-03-26 반도체집적회로장치
US09/050,416 US6261883B1 (en) 1997-03-31 1998-03-31 Semiconductor integrated circuit device, and fabrication process and designing method thereof
US09/846,260 US6433438B2 (en) 1997-03-31 2001-05-02 Semiconductor integrated circuit device
US10/075,246 US6664642B2 (en) 1997-03-31 2002-02-15 Semiconductor integrated circuit device
US10/619,039 US7274074B2 (en) 1997-03-31 2003-07-14 Semiconductor integrated circuit device
US10/926,142 US7199432B2 (en) 1997-03-31 2004-08-26 Semiconductor integrated circuit device
US10/951,939 US7163870B2 (en) 1997-03-31 2004-09-29 Semiconductor integrated circuit device
US10/956,159 US7250682B2 (en) 1997-03-31 2004-10-04 Semiconductor integrated circuit device
US11/101,446 US7187039B2 (en) 1997-03-31 2005-04-08 Semiconductor integrated circuit device
KR1020050102833A KR100605427B1 (ko) 1997-03-31 2005-10-31 반도체집적회로장치 및 그 제조방법
KR1020050102832A KR100587250B1 (ko) 1997-03-31 2005-10-31 반도체집적회로장치의 제조방법
US11/802,450 US7474003B2 (en) 1997-03-31 2007-05-23 Semiconductor integrated circuit device
US11/878,666 US7678684B2 (en) 1997-03-31 2007-07-26 Semiconductor integrated circuit device
US11/878,843 US7554202B2 (en) 1997-03-31 2007-07-27 Semiconductor integrated circuit device
US11/837,573 US7626267B2 (en) 1997-03-31 2007-08-13 Semiconductor integrated circuit device including wiring lines and interconnections
US12/649,375 US8022550B2 (en) 1997-03-31 2009-12-30 Semiconductor integrated circuit device
US13/196,967 US8420527B2 (en) 1997-03-31 2011-08-03 Semiconductor integrated circuit device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP9-81013 1997-03-31
JP8101397 1997-03-31
JP03338898A JP3638778B2 (ja) 1997-03-31 1998-02-16 半導体集積回路装置およびその製造方法

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2003207584A Division JP2004128484A (ja) 1997-03-31 2003-08-14 半導体集積回路装置およびその製造方法
JP2003207585A Division JP2004048025A (ja) 1997-03-31 2003-08-14 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH10335333A true JPH10335333A (ja) 1998-12-18
JP3638778B2 JP3638778B2 (ja) 2005-04-13

Family

ID=26372073

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03338898A Expired - Fee Related JP3638778B2 (ja) 1997-03-31 1998-02-16 半導体集積回路装置およびその製造方法

Country Status (4)

Country Link
US (14) US6261883B1 (ja)
JP (1) JP3638778B2 (ja)
KR (3) KR100561983B1 (ja)
TW (1) TW415046B (ja)

Cited By (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150521A (ja) * 1998-11-13 2000-05-30 Motorola Inc 集積回路
GB2345382A (en) * 1998-12-31 2000-07-05 Samsung Electronics Co Ltd Layout method of a semiconductor device
JP2001156072A (ja) * 1999-11-29 2001-06-08 Mitsubishi Electric Corp 半導体装置、半導体装置のパターン設計方法、および半導体装置のパターン設計装置
US6335560B1 (en) * 1999-05-31 2002-01-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a mark section and a dummy pattern
WO2002050908A2 (en) * 2000-12-20 2002-06-27 Honeywell International Inc. Gate length control for semiconductor chip design
JP2002246572A (ja) * 2001-02-16 2002-08-30 Toshiba Corp 半導体装置
US6627926B2 (en) * 1999-12-28 2003-09-30 International Business Machines Corporation Method of designing and structure for visual and electrical test of semiconductor devices
US6690045B2 (en) 2001-01-10 2004-02-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with reduced CMP dishing
KR100422571B1 (ko) * 2000-12-22 2004-03-12 주식회사 하이닉스반도체 알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법
JP2004349393A (ja) * 2003-05-21 2004-12-09 Renesas Technology Corp 半導体装置の製造方法
JP2004363608A (ja) * 2003-06-03 2004-12-24 Samsung Electronics Co Ltd 測定の信頼度を向上させられる測定用パターンを備える半導体装置及び測定用パターンを利用した半導体装置の測定方法
JP2005038887A (ja) * 2003-07-15 2005-02-10 Renesas Technology Corp 半導体装置
US6888250B2 (en) 2000-03-17 2005-05-03 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
KR100498176B1 (ko) * 2001-09-27 2005-07-01 미쓰비시덴키 가부시키가이샤 반도체 장치
JP2005183917A (ja) * 2003-12-19 2005-07-07 Hynix Semiconductor Inc シリコン窒化膜のストレスを防止及び緩衝できるパッド構造を備えた半導体装置
US6930000B2 (en) 2002-02-20 2005-08-16 Seiko Epson Corporation Method of manufacturing semiconductor device
WO2005096364A1 (ja) * 2004-03-31 2005-10-13 Nec Corporation 半導体装置及びその製造方法
JP2006012942A (ja) * 2004-06-23 2006-01-12 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
US6992392B2 (en) 2001-08-23 2006-01-31 Seiko Epson Corporation Semiconductor device and method for manufacturing the same
US6998653B2 (en) * 2002-05-29 2006-02-14 Renesas Technology Corp. Semiconductor device
JP2006049561A (ja) * 2004-08-04 2006-02-16 Matsushita Electric Ind Co Ltd 半導体装置
US7007265B2 (en) 2001-09-07 2006-02-28 Seiko Epson Corporation Method for generating mask data, masks, recording media, and method for manufacturing semiconductor devices
US7009233B2 (en) 1999-12-03 2006-03-07 Hitachi Ulsi System Co., Ltd. Semiconductor integrated circuit device including dummy patterns located to reduce dishing
JP2006080562A (ja) * 2005-11-17 2006-03-23 Renesas Technology Corp 半導体装置
JP2006511094A (ja) * 2002-12-20 2006-03-30 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｉｃタイル・パターン形成方法、形成したｉｃ、及び分析方法
JP2006093407A (ja) * 2004-09-24 2006-04-06 Matsushita Electric Ind Co Ltd 電子デバイスおよびその製造方法
JP2006093705A (ja) * 2004-09-20 2006-04-06 Samsung Electronics Co Ltd 半導体メモリ装置及びこの装置のパワーライン配置方法
JPWO2004097917A1 (ja) * 2003-04-30 2006-07-13 富士通株式会社 半導体装置の製造方法、半導体ウエハおよび半導体装置
US7151295B2 (en) 2004-05-18 2006-12-19 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and process of manufacturing the same
JP2007049119A (ja) * 2005-08-08 2007-02-22 Hynix Semiconductor Inc フラッシュメモリ素子およびその製造方法
JP2007049261A (ja) * 2005-08-08 2007-02-22 Seiko Epson Corp 弾性表面波素子の製造方法及び弾性表面波素子
JP2007075931A (ja) * 2005-09-13 2007-03-29 Toshiba Corp 半導体装置とその製造方法
JP2007088352A (ja) * 2005-09-26 2007-04-05 Nec Electronics Corp 半導体装置
JP2007260952A (ja) * 2006-03-27 2007-10-11 Oki Data Corp 半導体複合装置、ｌｅｄヘッド、及び画像形成装置
US7429704B2 (en) 2005-01-14 2008-09-30 Seiko Epson Corporation Electronic component, electro-optical device, and electronic apparatus
JP2008235382A (ja) * 2007-03-19 2008-10-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2009004481A (ja) * 2007-06-20 2009-01-08 Elpida Memory Inc ダミーパターンの設計方法、露光マスク、半導体装置、半導体装置の製造方法およびダミーパターンの設計プログラム
JP2009054817A (ja) * 2007-08-28 2009-03-12 Kawasaki Microelectronics Kk 半導体集積回路およびダミーパターンの配置方法
JP2009060143A (ja) * 2008-12-01 2009-03-19 Renesas Technology Corp 半導体装置
JP2009224637A (ja) * 2008-03-18 2009-10-01 Renesas Technology Corp 半導体装置
KR100935245B1 (ko) * 2002-12-28 2010-01-06 매그나칩 반도체 유한회사 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법
JP2010010716A (ja) * 2009-10-13 2010-01-14 Renesas Technology Corp 半導体装置
JP2010109159A (ja) * 2008-10-30 2010-05-13 Elpida Memory Inc 半導体装置及びその製造方法
WO2010103609A1 (ja) * 2009-03-09 2010-09-16 株式会社 東芝 情報記録再生装置
JP2010206094A (ja) * 2009-03-05 2010-09-16 Elpida Memory Inc 半導体装置及びその製造方法
JP2010225763A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体装置
JP2010232669A (ja) * 2010-05-25 2010-10-14 Renesas Electronics Corp 半導体装置及び半導体製造方法
JP2013034003A (ja) * 2012-10-29 2013-02-14 Renesas Electronics Corp 半導体装置
JP2014116621A (ja) * 2014-01-23 2014-06-26 Renesas Electronics Corp 半導体装置
JP2014168023A (ja) * 2013-02-28 2014-09-11 Renesas Electronics Corp 半導体装置の製造方法
JPWO2013018280A1 (ja) * 2011-08-02 2015-03-05 パナソニック株式会社 固体撮像装置とその製造方法
JP2016039271A (ja) * 2014-08-08 2016-03-22 株式会社ニコン 基板

Families Citing this family (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100272166B1 (ko) * 1998-06-30 2000-11-15 윤종용 소자분리영역에 형성된 더미 도전층을 갖춘반도체소자 및 그제조방법
JP3466929B2 (ja) * 1998-10-05 2003-11-17 株式会社東芝 半導体装置
JP2000216264A (ja) * 1999-01-22 2000-08-04 Mitsubishi Electric Corp Ｃｍｏｓ論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法
JP3758876B2 (ja) * 1999-02-02 2006-03-22 Ｎｅｃマイクロシステム株式会社 半導体装置のレイアウト方法
JP2000269293A (ja) * 1999-03-18 2000-09-29 Fujitsu Ltd 半導体装置
JP2000294730A (ja) * 1999-04-09 2000-10-20 Mitsubishi Electric Corp システムｌｓｉチップ及びその製造方法
US7253047B2 (en) * 1999-09-01 2007-08-07 Micron Technology, Inc. Semiconductor processing methods of forming transistors, semiconductor processing methods of forming dynamic random access memory circuitry, and related integrated circuitry
TW469552B (en) 1999-12-10 2001-12-21 Toshiba Corp TAB type semiconductor device
JP3631076B2 (ja) * 1999-12-27 2005-03-23 沖電気工業株式会社 半導体装置の構造
JP2001203263A (ja) * 2000-01-20 2001-07-27 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US20070114631A1 (en) * 2000-01-20 2007-05-24 Hidenori Sato Method of manufacturing a semiconductor integrated circuit device and a semiconductor integrated circuit device
JP3428556B2 (ja) * 2000-03-15 2003-07-22 セイコーエプソン株式会社 マスクデータの生成方法、マスクおよびコンピュータ読み取り可能な記録媒体
JP2001313293A (ja) * 2000-05-01 2001-11-09 Seiko Epson Corp 半導体装置
KR100362834B1 (ko) 2000-05-02 2002-11-29 삼성전자 주식회사 반도체 장치의 산화막 형성 방법 및 이에 의하여 제조된 반도체 장치
US7053005B2 (en) * 2000-05-02 2006-05-30 Samsung Electronics Co., Ltd. Method of forming a silicon oxide layer in a semiconductor manufacturing process
US6355550B1 (en) * 2000-05-19 2002-03-12 Motorola, Inc. Ultra-late programming ROM and method of manufacture
US6559055B2 (en) * 2000-08-15 2003-05-06 Mosel Vitelic, Inc. Dummy structures that protect circuit elements during polishing
US6479405B2 (en) * 2000-10-12 2002-11-12 Samsung Electronics Co., Ltd. Method of forming silicon oxide layer in semiconductor manufacturing process using spin-on glass composition and isolation method using the same method
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
KR100714264B1 (ko) * 2000-11-22 2007-05-02 삼성전자주식회사 게이트 폴리용 더미 패턴 형성 방법
DE10058078C1 (de) * 2000-11-23 2002-04-11 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Analysierschutz und Verfahren zur Herstellung der Anordnung
KR20030045451A (ko) * 2001-12-04 2003-06-11 주식회사 하이닉스반도체 반도체 소자
JP2003188111A (ja) * 2001-12-20 2003-07-04 Mitsubishi Electric Corp 半導体装置の製造方法およびフォトマスク作成方法
JP3790469B2 (ja) * 2001-12-21 2006-06-28 富士通株式会社 半導体装置
JP2003273210A (ja) * 2002-03-12 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
TW531776B (en) * 2002-03-21 2003-05-11 Nanya Technology Corp Metal pad structure suitable for connection pad and inspection pad
US6789584B2 (en) * 2002-03-26 2004-09-14 Charles B. Linam Fluid containment apparatus
JP2003289072A (ja) * 2002-03-28 2003-10-10 Sharp Corp 平坦化膜を有する基板及び表示装置用基板、並びにそれら基板の製造方法
JP3961335B2 (ja) * 2002-04-19 2007-08-22 シャープ株式会社 半導体集積回路装置
US6864124B2 (en) * 2002-06-05 2005-03-08 United Microelectronics Corp. Method of forming a fuse
US6780673B2 (en) * 2002-06-12 2004-08-24 Texas Instruments Incorporated Method of forming a semiconductor device package using a plate layer surrounding contact pads
US6531387B1 (en) * 2002-06-17 2003-03-11 Mosel Vitelic, Inc. Polishing of conductive layers in fabrication of integrated circuits
JP4445189B2 (ja) 2002-08-29 2010-04-07 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP3986940B2 (ja) * 2002-10-31 2007-10-03 富士通株式会社 半導体装置
US6710443B1 (en) * 2002-12-20 2004-03-23 Texas Instruments Incorporated Integrated circuit providing thermally conductive structures substantially horizontally coupled to one another within one or more heat dissipation layers to dissipate heat from a heat generating structure
US6764919B2 (en) * 2002-12-20 2004-07-20 Motorola, Inc. Method for providing a dummy feature and structure thereof
KR100519795B1 (ko) * 2003-02-07 2005-10-10 삼성전자주식회사 다층배선 형성을 위한 포토마스크 세트 및 이를 사용하여제조된 반도체장치
JP2004273519A (ja) * 2003-03-05 2004-09-30 Clariant (Japan) Kk トレンチ・アイソレーション構造の形成方法
CN100418197C (zh) * 2003-03-13 2008-09-10 富士通株式会社 具有虚设图形的半导体器件
US6693357B1 (en) * 2003-03-13 2004-02-17 Texas Instruments Incorporated Methods and semiconductor devices with wiring layer fill structures to improve planarization uniformity
TWI225671B (en) * 2003-04-07 2004-12-21 Nanya Technology Corp Method of forming bit line contact via
FR2854730A1 (fr) * 2003-05-05 2004-11-12 St Microelectronics Sa Circuit integre comprenant au moins un niveau de metallisation
US20050009312A1 (en) * 2003-06-26 2005-01-13 International Business Machines Corporation Gate length proximity corrected device
JP2005026586A (ja) * 2003-07-04 2005-01-27 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
KR100546354B1 (ko) * 2003-07-28 2006-01-26 삼성전자주식회사 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자
US20050056881A1 (en) * 2003-09-15 2005-03-17 Yee-Chia Yeo Dummy pattern for silicide gate electrode
US7309742B2 (en) * 2003-11-14 2007-12-18 Fina Technology, Inc. Impact copolymer with optimized melt flow, stiffness, and low-temperature impact resistance
US7037840B2 (en) * 2004-01-26 2006-05-02 Micron Technology, Inc. Methods of forming planarized surfaces over semiconductor substrates
US7339272B2 (en) * 2004-06-14 2008-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with scattering bars adjacent conductive lines
US20050286052A1 (en) * 2004-06-23 2005-12-29 Kevin Huggins Elongated features for improved alignment process integration
JP4191110B2 (ja) * 2004-07-26 2008-12-03 Ｎｅｃエレクトロニクス株式会社 半導体装置
DE102004038997A1 (de) * 2004-08-10 2006-02-23 Micronas Gmbh Integrierte Schaltungsanordnung mit zumindest einem Dummy-Loch und Verfahren z u deren Herstellung
JP2006119195A (ja) * 2004-10-19 2006-05-11 Nec Electronics Corp 配線のレイアウト方法
US20060091423A1 (en) * 2004-10-29 2006-05-04 Peter Poechmueller Layer fill for homogenous technology processing
US7667332B2 (en) * 2004-11-05 2010-02-23 Kabushiki Kaisha Toshiba Method for generating pattern, method for manufacturing semiconductor device, semiconductor device, and computer program product
WO2006061871A1 (ja) * 2004-12-06 2006-06-15 Fujitsu Limited 半導体装置
KR100675275B1 (ko) * 2004-12-16 2007-01-26 삼성전자주식회사 반도체 장치 및 이 장치의 패드 배치방법
JP2006190732A (ja) * 2005-01-04 2006-07-20 Toshiba Corp 自動設計方法及び半導体集積回路
US7701034B2 (en) * 2005-01-21 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy patterns in integrated circuit fabrication
JP2006228910A (ja) * 2005-02-16 2006-08-31 Matsushita Electric Ind Co Ltd 半導体装置
US20060198008A1 (en) * 2005-03-07 2006-09-07 Micron Technology, Inc. Formation of micro lens by using flowable oxide deposition
US7470630B1 (en) * 2005-04-14 2008-12-30 Altera Corporation Approach to reduce parasitic capacitance from dummy fill
JP2006302950A (ja) * 2005-04-15 2006-11-02 Renesas Technology Corp 不揮発性半導体装置および不揮発性半導体装置の製造方法
KR100652409B1 (ko) * 2005-05-06 2006-12-01 삼성전자주식회사 콘택이 구비된 반도체소자 및 그 제조방법
KR100653715B1 (ko) * 2005-06-17 2006-12-05 삼성전자주식회사 적어도 하나의 개구부를 갖는 최상부 금속층을 구비하는반도체 소자들 및 그 제조방법들
KR100675895B1 (ko) * 2005-06-29 2007-02-02 주식회사 하이닉스반도체 반도체소자의 금속배선구조 및 그 제조방법
JP4605378B2 (ja) * 2005-07-13 2011-01-05 セイコーエプソン株式会社 半導体装置
KR100830762B1 (ko) 2005-09-14 2008-05-20 가부시키가이샤 소쿠도 노출처리를 받은 기판의 처리장치 및 처리방법
JP4991134B2 (ja) * 2005-09-15 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7438904B1 (en) 2005-10-04 2008-10-21 University Of Kentucky Research Foundation High-activity mutants of butyrylcholinesterase for cocaine hydrolysis and method of generating the same
US7740840B1 (en) 2005-10-04 2010-06-22 University Of Kentucky Research Foundation High activity mutants of butyrylcholinesterase for cocaine hydrolysis
EP1952435B1 (en) * 2005-11-24 2014-04-30 Ricoh Company, Ltd. Process of dicing a semiconductor wafer including semiconductor chips separated by scribe line and process-monitor electrode pads formed on scribe line
US9147659B1 (en) * 2005-12-27 2015-09-29 Advanced Micro Devices, Inc. Bondpad arrangement with reinforcing structures between the bondpads
KR100649026B1 (ko) * 2005-12-28 2006-11-27 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 형성방법
US7977795B2 (en) * 2006-01-05 2011-07-12 Kabushiki Kaisha Toshiba Semiconductor device, method of fabricating the same, and pattern generating method
KR100730282B1 (ko) * 2006-01-23 2007-06-19 삼성전자주식회사 패턴 밀도 조절 방법
US20070210453A1 (en) * 2006-03-13 2007-09-13 Texas Instruments Inc. Dummy-fill-structure placement for improved device feature location and access for integrated circuit failure analysis
US20070215987A1 (en) * 2006-03-15 2007-09-20 Schwerin Ulrike G Method for forming a memory device and memory device
JP4448834B2 (ja) * 2006-04-25 2010-04-14 セイコーエプソン株式会社 電気光学装置、及びこれを備えた電子機器
US8410571B2 (en) * 2006-07-12 2013-04-02 United Microelectronics Corp. Layout of dummy patterns
US7566647B2 (en) * 2006-07-12 2009-07-28 United Microelectronics Corp. Method of disposing and arranging dummy patterns
JP2008098373A (ja) * 2006-10-11 2008-04-24 Matsushita Electric Ind Co Ltd 固体撮像素子およびその製造方法
JP2008135496A (ja) * 2006-11-28 2008-06-12 Matsushita Electric Ind Co Ltd 半導体装置
JP4333733B2 (ja) * 2006-12-08 2009-09-16 セイコーエプソン株式会社 半導体装置のレイアウト設計方法及びこれを用いたレイアウト設計装置
JP5101876B2 (ja) * 2006-12-26 2012-12-19 セイコーインスツル株式会社 光電変換装置及びその製造方法並びにラインイメージセンサｉｃの製造方法
CN101226934A (zh) * 2007-01-19 2008-07-23 中芯国际集成电路制造(上海)有限公司 制备dram结构中的测试键结构的方法及相应结构
DE102007004953A1 (de) * 2007-01-26 2008-07-31 Tesa Ag Heizelement
US7732299B2 (en) * 2007-02-12 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process for wafer bonding
JP2008205165A (ja) * 2007-02-20 2008-09-04 Toshiba Corp 半導体集積回路装置
KR20080096215A (ko) * 2007-04-27 2008-10-30 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7823118B2 (en) * 2007-07-05 2010-10-26 United Microelectronics Corp. Computer readable medium having multiple instructions stored in a computer readable device
US8102027B2 (en) * 2007-08-21 2012-01-24 Broadcom Corporation IC package sacrificial structures for crack propagation confinement
KR101361828B1 (ko) * 2007-09-03 2014-02-12 삼성전자주식회사 반도체 디바이스, 반도체 패키지, 스택 모듈, 카드, 시스템및 반도체 디바이스의 제조 방법
JP5291917B2 (ja) 2007-11-09 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5193582B2 (ja) 2007-12-12 2013-05-08 株式会社東芝 半導体装置の製造方法
JP2009170807A (ja) * 2008-01-18 2009-07-30 Elpida Memory Inc ダミーゲートパターンを備える半導体装置
JP5259211B2 (ja) * 2008-02-14 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP5448584B2 (ja) * 2008-06-25 2014-03-19 株式会社半導体エネルギー研究所 半導体装置
JP5309728B2 (ja) * 2008-06-27 2013-10-09 富士通セミコンダクター株式会社 レチクルデータ作成方法及びレチクルデータ作成装置
US8138616B2 (en) * 2008-07-07 2012-03-20 Mediatek Inc. Bond pad structure
JP5356742B2 (ja) 2008-07-10 2013-12-04 ラピスセミコンダクタ株式会社 半導体装置、半導体装置の製造方法および半導体パッケージの製造方法
US20100270061A1 (en) * 2009-04-22 2010-10-28 Qualcomm Incorporated Floating Metal Elements in a Package Substrate
US8278733B2 (en) * 2009-08-25 2012-10-02 Mediatek Inc. Bonding pad structure and integrated circuit chip using such bonding pad structure
US8030776B2 (en) * 2009-10-07 2011-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with protective structure
JP2011119506A (ja) * 2009-12-04 2011-06-16 Panasonic Corp 半導体装置
JP2011134893A (ja) * 2009-12-24 2011-07-07 Renesas Electronics Corp 半導体装置
JP5401301B2 (ja) * 2009-12-28 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
US20110156260A1 (en) * 2009-12-28 2011-06-30 Yu-Hua Huang Pad structure and integrated circuit chip with such pad structure
US8963223B2 (en) * 2010-03-01 2015-02-24 Broadcom Corporation Scalable integrated MIM capacitor using gate metal
CN102822959B (zh) * 2010-03-30 2015-01-28 瑞萨电子株式会社 半导体器件及其制造方法
US8253217B2 (en) * 2010-06-16 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure in semiconductor devices
JP5704848B2 (ja) * 2010-06-30 2015-04-22 キヤノン株式会社 固体撮像装置およびカメラ
CN103503122B (zh) * 2011-05-24 2016-05-18 索尼公司 半导体装置
KR20130005463A (ko) * 2011-07-06 2013-01-16 삼성전자주식회사 미세 패턴 형성 방법, 다마센 배선 형성 방법, 이를 이용하여 제조된 반도체 소자 및 반도체 메모리 장치
JP5953974B2 (ja) * 2011-09-15 2016-07-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
KR101841199B1 (ko) * 2011-12-07 2018-03-23 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
US8951842B2 (en) * 2012-01-12 2015-02-10 Micron Technology, Inc. Semiconductor growth substrates and associated systems and methods for die singulation
JP5981206B2 (ja) * 2012-04-20 2016-08-31 株式会社東芝 半導体装置の製造方法および半導体製造装置
US8907497B2 (en) * 2012-04-27 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects and blocking portions
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
JP5968711B2 (ja) * 2012-07-25 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9343411B2 (en) * 2013-01-29 2016-05-17 Intel Corporation Techniques for enhancing fracture resistance of interconnects
USD729808S1 (en) * 2013-03-13 2015-05-19 Nagrastar Llc Smart card interface
US8963332B2 (en) 2013-03-15 2015-02-24 Samsung Electronics Co., Ltd. Semiconductor device with dummy lines
JP6214222B2 (ja) * 2013-06-04 2017-10-18 ローム株式会社 半導体装置の製造方法
JP2015056605A (ja) * 2013-09-13 2015-03-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20150206794A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Removing Micro Scratches In Chemical Mechanical Polishing Processes
CN104979200B (zh) * 2014-04-03 2018-04-27 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9252179B2 (en) * 2014-06-13 2016-02-02 Visera Technologies Company Limited Image sensor structures
US9349818B2 (en) * 2014-10-21 2016-05-24 United Microelectronics Corp. Metal-oxide-semiconductor transistor device having a drain side dummy contact
USD780763S1 (en) * 2015-03-20 2017-03-07 Nagrastar Llc Smart card interface
KR101727260B1 (ko) * 2015-04-14 2017-04-17 연세대학교 산학협력단 산화물 박막 리페어 방법 및 산화물 박막 소자
US9466723B1 (en) * 2015-06-26 2016-10-11 Globalfoundries Inc. Liner and cap layer for placeholder source/drain contact structure planarization and replacement
CN106096087B (zh) * 2016-05-31 2019-08-13 上海华虹宏力半导体制造有限公司 占领图形填充方法
US10403572B2 (en) * 2016-11-02 2019-09-03 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor package including the same
KR102406716B1 (ko) * 2016-12-02 2022-06-07 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI740997B (zh) * 2017-08-03 2021-10-01 聯華電子股份有限公司 半導體結構
CN109411465B (zh) * 2017-08-17 2022-04-15 联华电子股份有限公司 半导体结构及虚拟图案布局的设计方法
US11101140B2 (en) * 2017-11-10 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10566300B2 (en) 2018-01-22 2020-02-18 Globalfoundries Inc. Bond pads with surrounding fill lines
JP7032159B2 (ja) * 2018-02-05 2022-03-08 エイブリック株式会社 半導体装置の製造方法および半導体装置
JP7353121B2 (ja) 2019-10-08 2023-09-29 キヤノン株式会社 半導体装置および機器
US11728229B2 (en) 2021-03-25 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy patterns in redundant region of double seal ring

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55135837A (en) 1979-04-12 1980-10-23 Fujitsu Ltd Manufacture of photomask
JPS5848936A (ja) * 1981-09-10 1983-03-23 Fujitsu Ltd 半導体装置の製造方法
JPS59134825A (ja) 1983-01-21 1984-08-02 Hitachi Ltd 半導体装置およびそのための半導体ウエ−ハ
JPS62277745A (ja) * 1986-05-27 1987-12-02 Toshiba Corp 半導体集積回路
JPH01149435A (ja) 1987-12-04 1989-06-12 Seiko Instr & Electron Ltd 半導体装置の製造方法
JPH01260818A (ja) 1988-04-12 1989-10-18 Mitsubishi Electric Corp アライメントマークの付設構造
US4916514A (en) 1988-05-31 1990-04-10 Unisys Corporation Integrated circuit employing dummy conductors for planarity
JPH0230117A (ja) 1988-07-19 1990-01-31 Seiko Epson Corp 半導体装置
US4916087A (en) 1988-08-31 1990-04-10 Sharp Kabushiki Kaisha Method of manufacturing a semiconductor device by filling and planarizing narrow and wide trenches
JPH02138757A (ja) 1988-08-31 1990-05-28 Sharp Corp 半導体装置の製造方法
US5010039A (en) * 1989-05-15 1991-04-23 Ku San Mei Method of forming contacts to a semiconductor device
JP2919488B2 (ja) 1989-07-05 1999-07-12 株式会社日立製作所 半導体集積回路装置
JP2504575B2 (ja) 1989-08-10 1996-06-05 ローレルバンクマシン株式会社 紙幣入出金機におけるスタッカ機構
JPH0371630A (ja) 1989-08-10 1991-03-27 Fujitsu Ltd 半導体装置の製造方法
JPH04217328A (ja) * 1990-12-18 1992-08-07 Sony Corp 半導体装置
JP3027864B2 (ja) 1991-04-02 2000-04-04 富士電機株式会社 半導体装置の製造方法
JP2802455B2 (ja) 1991-05-10 1998-09-24 三菱電機株式会社 半導体装置およびその製造方法
KR940009350B1 (ko) 1991-10-18 1994-10-07 삼성전자주식회사 반도체장치의 제조방법
EP0545263B1 (en) 1991-11-29 2002-06-19 Sony Corporation Method of forming trench isolation having polishing step and method of manufacturing semiconductor device
JP2874486B2 (ja) 1991-11-29 1999-03-24 ソニー株式会社 ポリッシュ工程を備えたトレンチアイソレーションの形成方法及び半導体装置の製造方法
JPH06125013A (ja) 1992-03-14 1994-05-06 Toshiba Corp 半導体装置及びその製造方法
KR970011056B1 (ko) 1992-03-14 1997-07-05 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
JPH05267460A (ja) 1992-03-19 1993-10-15 Fujitsu Ltd 配線層に対する平坦化パターンの発生方法
JP2827675B2 (ja) 1992-03-26 1998-11-25 日本電気株式会社 半導体記憶装置
US5302551A (en) * 1992-05-11 1994-04-12 National Semiconductor Corporation Method for planarizing the surface of an integrated circuit over a metal interconnect layer
US5445996A (en) * 1992-05-26 1995-08-29 Kabushiki Kaisha Toshiba Method for planarizing a semiconductor device having a amorphous layer
US5265378A (en) * 1992-07-10 1993-11-30 Lsi Logic Corporation Detecting the endpoint of chem-mech polishing and resulting semiconductor device
JPH0669201A (ja) 1992-08-21 1994-03-11 Fujitsu Ltd 半導体装置及びその製造方法
US5441915A (en) * 1992-09-01 1995-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Process of fabrication planarized metallurgy structure for a semiconductor device
US5292689A (en) 1992-09-04 1994-03-08 International Business Machines Corporation Method for planarizing semiconductor structure using subminimum features
KR950007174B1 (ko) 1992-10-22 1995-07-03 쌍용양회공업주식회사 시계 케이스용 경질 합금의 제조방법
JPH06151768A (ja) 1992-11-02 1994-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2872518B2 (ja) 1993-02-02 1999-03-17 日立テクノエンジニアリング株式会社 画像認識位置合わせ装置
JPH06326106A (ja) * 1993-03-18 1994-11-25 Sony Corp ダミーパターンの形成方法
JP2555947B2 (ja) 1993-08-31 1996-11-20 日本電気株式会社 半導体装置及びその製造方法
JP2862465B2 (ja) 1993-09-22 1999-03-03 株式会社ノリタケカンパニーリミテド トナー定着用加熱ローラ
US5498566A (en) * 1993-11-15 1996-03-12 Lg Semicon Co., Ltd. Isolation region structure of semiconductor device and method for fabricating the same
DE4419270A1 (de) 1994-06-01 1995-12-07 Wacker Chemie Gmbh Verfahren zur Herstellung von Alkyl- oder Aryldichlorsilanen
KR0134560B1 (ko) 1994-06-30 1998-04-20 하기주 폴리아미드 필름 제조방법
JPH11307633A (ja) * 1997-11-17 1999-11-05 Sony Corp 低誘電率膜を有する半導体装置、およびその製造方法
US5494854A (en) * 1994-08-17 1996-02-27 Texas Instruments Incorporated Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films
JP3152859B2 (ja) 1994-09-16 2001-04-03 株式会社東芝 半導体装置の製造方法
TW299458B (ja) 1994-11-10 1997-03-01 Intel Corp
JPH08288295A (ja) * 1995-04-18 1996-11-01 Sony Corp 半導体装置の製造方法
US5710460A (en) * 1995-04-21 1998-01-20 International Business Machines Corporation Structure for reducing microelectronic short circuits using spin-on glass as part of the interlayer dielectric
JPH08314762A (ja) 1995-05-18 1996-11-29 Fukumori Shunichiro コンピュータプログラム稼動監視装置
KR0151267B1 (ko) 1995-05-23 1998-12-01 문정환 반도체장치의 제조방법
JPH0923844A (ja) 1995-07-11 1997-01-28 Asahi Denka Kogyo Kk 無酢酸風味の酸性水中油型乳化食品及びその製造方法
KR0151987B1 (ko) 1995-08-02 1998-10-15 김종진 활성탄소섬유의 제조방법
JP3604482B2 (ja) * 1995-12-25 2004-12-22 松下電器産業株式会社 半導体装置および半導体装置の製造方法
KR100359414B1 (ko) * 1996-01-25 2003-01-24 동경 엘렉트론 디바이스 주식회사 데이타독출/기록방법및그를이용한메모리제어장치및시스템
TW388912B (en) * 1996-04-22 2000-05-01 Toshiba Corp Semiconductor device and method of manufacturing the same
JP3346985B2 (ja) * 1996-06-20 2002-11-18 東芝マイクロエレクトロニクス株式会社 半導体装置
US5885856A (en) 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
US6130139A (en) 1996-11-26 2000-10-10 Matsushita Electric Industrial Co., Ltd. Method of manufacturing trench-isolated semiconductor device
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6103592A (en) * 1997-05-01 2000-08-15 International Business Machines Corp. Manufacturing self-aligned polysilicon fet devices isolated with maskless shallow trench isolation and gate conductor fill technology with active devices and dummy doped regions formed in mesas
US6087733A (en) 1998-06-12 2000-07-11 Intel Corporation Sacrificial erosion control features for chemical-mechanical polishing process
TW410435B (en) 1998-06-30 2000-11-01 United Microelectronics Corp The metal interconnection manufacture by using the chemical mechanical polishing process
TW428243B (en) 1999-01-22 2001-04-01 United Microelectronics Corp Method for enhancing the planarization of the die region and scribe line by using dummy pattern
US6361234B1 (en) * 2000-03-08 2002-03-26 Bic Corporation Pressurized writing instrument employing a compressible piston member
JP2003045876A (ja) * 2001-08-01 2003-02-14 Seiko Epson Corp 半導体装置
JP4445189B2 (ja) * 2002-08-29 2010-04-07 株式会社ルネサステクノロジ 半導体装置およびその製造方法

Cited By (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150521A (ja) * 1998-11-13 2000-05-30 Motorola Inc 集積回路
GB2345382B (en) * 1998-12-31 2003-09-24 Samsung Electronics Co Ltd Layout method of semiconductor device
GB2345382A (en) * 1998-12-31 2000-07-05 Samsung Electronics Co Ltd Layout method of a semiconductor device
US6335560B1 (en) * 1999-05-31 2002-01-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a mark section and a dummy pattern
JP2001156072A (ja) * 1999-11-29 2001-06-08 Mitsubishi Electric Corp 半導体装置、半導体装置のパターン設計方法、および半導体装置のパターン設計装置
US6680539B2 (en) 1999-11-29 2004-01-20 Renesas Technology Corp. Semiconductor device, semiconductor device pattern designing method, and semiconductor device pattern designing apparatus
US7112870B2 (en) 1999-12-03 2006-09-26 Renesas Technology Corp. Semiconductor integrated circuit device including dummy patterns located to reduce dishing
US8183091B2 (en) 1999-12-03 2012-05-22 Renesas Electronics Corporation Semiconductor integrated circuit device and process for manufacturing the same
US7154164B2 (en) 1999-12-03 2006-12-26 Renesas Technology Corp. Semiconductor integrated circuit device and process for manufacturing the same
US7327014B2 (en) 1999-12-03 2008-02-05 Renesas Technology Corp. Semiconductor integrated circuit device and process for manufacturing the same
US8558352B2 (en) 1999-12-03 2013-10-15 Renesas Electronics Corporation Semiconductor integrated circuit device and process for manufacturing the same
US7696608B2 (en) 1999-12-03 2010-04-13 Hitachi Ulsi Systems Co., Ltd. Semiconductor integrated circuit device and process for manufacturing the same
US8569107B2 (en) 1999-12-03 2013-10-29 Renesas Electronics Corporation Semiconductor integrated circuit device and process for manufacturing the same
KR100599218B1 (ko) * 1999-12-03 2006-07-12 가부시키가이샤 히타치세이사쿠쇼 반도체장치
US9059100B2 (en) 1999-12-03 2015-06-16 Renesas Electronics Corporation Semiconductor integrated circuit device and process for manufacturing the same
US7009233B2 (en) 1999-12-03 2006-03-07 Hitachi Ulsi System Co., Ltd. Semiconductor integrated circuit device including dummy patterns located to reduce dishing
US9275956B2 (en) 1999-12-03 2016-03-01 Renesas Electronics Corporation Semiconductor integrated circuit device and process for manufacturing the same
US6627926B2 (en) * 1999-12-28 2003-09-30 International Business Machines Corporation Method of designing and structure for visual and electrical test of semiconductor devices
US9455223B2 (en) 2000-03-17 2016-09-27 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US8418114B2 (en) 2000-03-17 2013-04-09 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US7802224B2 (en) 2000-03-17 2010-09-21 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US9953922B2 (en) 2000-03-17 2018-04-24 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US9978737B2 (en) 2000-03-17 2018-05-22 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US7271490B2 (en) 2000-03-17 2007-09-18 Seiko Epson Corporation Semiconductor device having dummy wiring layers and a method for manufacturing the same
US7977233B2 (en) 2000-03-17 2011-07-12 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US8214776B2 (en) 2000-03-17 2012-07-03 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US10930635B2 (en) 2000-03-17 2021-02-23 Seiko Epson Corporation Semiconductor device
US6888250B2 (en) 2000-03-17 2005-05-03 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US10121741B2 (en) 2000-03-17 2018-11-06 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US10679979B2 (en) 2000-03-17 2020-06-09 Seiko Epson Corporation Semiconductor device
US8984466B2 (en) 2000-03-17 2015-03-17 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US8637950B2 (en) 2000-03-17 2014-01-28 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
WO2002050908A3 (en) * 2000-12-20 2003-03-13 Honeywell Int Inc Gate length control for semiconductor chip design
WO2002050908A2 (en) * 2000-12-20 2002-06-27 Honeywell International Inc. Gate length control for semiconductor chip design
US6674108B2 (en) 2000-12-20 2004-01-06 Honeywell International Inc. Gate length control for semiconductor chip design
US6939758B2 (en) 2000-12-20 2005-09-06 Honeywell International Inc. Gate length control for semiconductor chip design
KR100422571B1 (ko) * 2000-12-22 2004-03-12 주식회사 하이닉스반도체 알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법
US6690045B2 (en) 2001-01-10 2004-02-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with reduced CMP dishing
JP2002246572A (ja) * 2001-02-16 2002-08-30 Toshiba Corp 半導体装置
US6992392B2 (en) 2001-08-23 2006-01-31 Seiko Epson Corporation Semiconductor device and method for manufacturing the same
US7007265B2 (en) 2001-09-07 2006-02-28 Seiko Epson Corporation Method for generating mask data, masks, recording media, and method for manufacturing semiconductor devices
KR100498176B1 (ko) * 2001-09-27 2005-07-01 미쓰비시덴키 가부시키가이샤 반도체 장치
US6930000B2 (en) 2002-02-20 2005-08-16 Seiko Epson Corporation Method of manufacturing semiconductor device
US6998653B2 (en) * 2002-05-29 2006-02-14 Renesas Technology Corp. Semiconductor device
JP2006511094A (ja) * 2002-12-20 2006-03-30 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｉｃタイル・パターン形成方法、形成したｉｃ、及び分析方法
US7669159B2 (en) 2002-12-20 2010-02-23 International Business Machines Corporation IC tiling pattern method, IC so formed and analysis method
KR100935245B1 (ko) * 2002-12-28 2010-01-06 매그나칩 반도체 유한회사 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법
US8513776B2 (en) 2003-04-30 2013-08-20 Fujitsu Semiconductor Limited Semiconductor device and method capable of scribing chips with high yield
JP4580867B2 (ja) * 2003-04-30 2010-11-17 富士通セミコンダクター株式会社 半導体装置の製造方法、半導体ウエハおよび半導体装置
US9105706B2 (en) 2003-04-30 2015-08-11 Fujitsu Semiconductor Limited Semiconductor device fabrication method capable of scribing chips with high yield
JPWO2004097917A1 (ja) * 2003-04-30 2006-07-13 富士通株式会社 半導体装置の製造方法、半導体ウエハおよび半導体装置
JP2004349393A (ja) * 2003-05-21 2004-12-09 Renesas Technology Corp 半導体装置の製造方法
JP2004363608A (ja) * 2003-06-03 2004-12-24 Samsung Electronics Co Ltd 測定の信頼度を向上させられる測定用パターンを備える半導体装置及び測定用パターンを利用した半導体装置の測定方法
JP4651920B2 (ja) * 2003-07-15 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2005038887A (ja) * 2003-07-15 2005-02-10 Renesas Technology Corp 半導体装置
JP2005183917A (ja) * 2003-12-19 2005-07-07 Hynix Semiconductor Inc シリコン窒化膜のストレスを防止及び緩衝できるパッド構造を備えた半導体装置
WO2005096364A1 (ja) * 2004-03-31 2005-10-13 Nec Corporation 半導体装置及びその製造方法
US7151295B2 (en) 2004-05-18 2006-12-19 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and process of manufacturing the same
US8679916B2 (en) 2004-05-18 2014-03-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and process of manufacturing the same
US7504304B2 (en) 2004-05-18 2009-03-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and process of manufacturing the same
US8536657B2 (en) 2004-05-18 2013-09-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and process of manufacturing the same
US7732873B2 (en) 2004-05-18 2010-06-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and process of manufacturing the same
US7948038B2 (en) 2004-05-18 2011-05-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and process of manufacturing the same
US8217468B2 (en) 2004-05-18 2012-07-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and process of manufacturing the same
JP4528561B2 (ja) * 2004-06-23 2010-08-18 パナソニック株式会社 半導体装置及び半導体装置の製造方法
JP2006012942A (ja) * 2004-06-23 2006-01-12 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
JP2006049561A (ja) * 2004-08-04 2006-02-16 Matsushita Electric Ind Co Ltd 半導体装置
JP2006093705A (ja) * 2004-09-20 2006-04-06 Samsung Electronics Co Ltd 半導体メモリ装置及びこの装置のパワーライン配置方法
US8541893B2 (en) 2004-09-20 2013-09-24 Samsung Electronics Co., Ltd. Semiconductor memory device and power line arrangement method thereof
JP4636839B2 (ja) * 2004-09-24 2011-02-23 パナソニック株式会社 電子デバイス
US8035197B2 (en) 2004-09-24 2011-10-11 Panasonic Corporation Electronic device and method for fabricating the same
JP2006093407A (ja) * 2004-09-24 2006-04-06 Matsushita Electric Ind Co Ltd 電子デバイスおよびその製造方法
US7429704B2 (en) 2005-01-14 2008-09-30 Seiko Epson Corporation Electronic component, electro-optical device, and electronic apparatus
JP2007049119A (ja) * 2005-08-08 2007-02-22 Hynix Semiconductor Inc フラッシュメモリ素子およびその製造方法
US8252661B2 (en) 2005-08-08 2012-08-28 Hynix Semiconductor Inc. Method of fabricating flash memory device
JP2007049261A (ja) * 2005-08-08 2007-02-22 Seiko Epson Corp 弾性表面波素子の製造方法及び弾性表面波素子
JP2007075931A (ja) * 2005-09-13 2007-03-29 Toshiba Corp 半導体装置とその製造方法
JP4713990B2 (ja) * 2005-09-13 2011-06-29 株式会社東芝 半導体装置とその製造方法
US7763968B2 (en) 2005-09-26 2010-07-27 Nec Electronics Corporation Semiconductor device featuring large reinforcing elements in pad area
JP2007088352A (ja) * 2005-09-26 2007-04-05 Nec Electronics Corp 半導体装置
JP4610008B2 (ja) * 2005-09-26 2011-01-12 ルネサスエレクトロニクス株式会社 半導体装置
JP2006080562A (ja) * 2005-11-17 2006-03-23 Renesas Technology Corp 半導体装置
JP2007260952A (ja) * 2006-03-27 2007-10-11 Oki Data Corp 半導体複合装置、ｌｅｄヘッド、及び画像形成装置
JP2008235382A (ja) * 2007-03-19 2008-10-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
US8756560B2 (en) 2007-06-20 2014-06-17 Yorio Takada Method for designing dummy pattern, exposure mask, semiconductor device, method for semiconductor device, and storage medium
JP2009004481A (ja) * 2007-06-20 2009-01-08 Elpida Memory Inc ダミーパターンの設計方法、露光マスク、半導体装置、半導体装置の製造方法およびダミーパターンの設計プログラム
JP2009054817A (ja) * 2007-08-28 2009-03-12 Kawasaki Microelectronics Kk 半導体集積回路およびダミーパターンの配置方法
US8766399B2 (en) 2008-03-18 2014-07-01 Renesas Electronics Corporation Semiconductor device
JP2009224637A (ja) * 2008-03-18 2009-10-01 Renesas Technology Corp 半導体装置
US9054122B2 (en) 2008-03-18 2015-06-09 Renesas Electronics Corporation Semiconductor device
US8736063B2 (en) 2008-10-30 2014-05-27 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof
JP2010109159A (ja) * 2008-10-30 2010-05-13 Elpida Memory Inc 半導体装置及びその製造方法
JP2009060143A (ja) * 2008-12-01 2009-03-19 Renesas Technology Corp 半導体装置
JP2010206094A (ja) * 2009-03-05 2010-09-16 Elpida Memory Inc 半導体装置及びその製造方法
WO2010103609A1 (ja) * 2009-03-09 2010-09-16 株式会社 東芝 情報記録再生装置
US8581424B2 (en) 2009-03-09 2013-11-12 Kabushiki Kaisha Toshiba Information recording/reproducing device
JP5337234B2 (ja) * 2009-03-09 2013-11-06 株式会社東芝 情報記録再生装置及びその製造方法
JP2010225763A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体装置
JP2010010716A (ja) * 2009-10-13 2010-01-14 Renesas Technology Corp 半導体装置
JP2010232669A (ja) * 2010-05-25 2010-10-14 Renesas Electronics Corp 半導体装置及び半導体製造方法
JPWO2013018280A1 (ja) * 2011-08-02 2015-03-05 パナソニック株式会社 固体撮像装置とその製造方法
JP2013034003A (ja) * 2012-10-29 2013-02-14 Renesas Electronics Corp 半導体装置
US9583502B2 (en) 2013-02-28 2017-02-28 Renesas Electronics Corporation Method of manufacturing a semiconductor device
JP2014168023A (ja) * 2013-02-28 2014-09-11 Renesas Electronics Corp 半導体装置の製造方法
JP2014116621A (ja) * 2014-01-23 2014-06-26 Renesas Electronics Corp 半導体装置
JP2016039271A (ja) * 2014-08-08 2016-03-22 株式会社ニコン 基板

Also Published As

Publication number Publication date
US20040012093A1 (en) 2004-01-22
US20080173973A1 (en) 2008-07-24
US7250682B2 (en) 2007-07-31
US20020074611A1 (en) 2002-06-20
KR100587250B1 (ko) 2006-06-08
US7199432B2 (en) 2007-04-03
KR100561983B1 (ko) 2006-05-25
US20050179110A1 (en) 2005-08-18
US7163870B2 (en) 2007-01-16
US20080036091A1 (en) 2008-02-14
US8022550B2 (en) 2011-09-20
US20010022399A1 (en) 2001-09-20
US6433438B2 (en) 2002-08-13
US20050026405A1 (en) 2005-02-03
US20100096732A1 (en) 2010-04-22
US8420527B2 (en) 2013-04-16
JP3638778B2 (ja) 2005-04-13
US7187039B2 (en) 2007-03-06
US7274074B2 (en) 2007-09-25
US7626267B2 (en) 2009-12-01
US6261883B1 (en) 2001-07-17
KR19980080683A (ko) 1998-11-25
US6664642B2 (en) 2003-12-16
US20080017990A1 (en) 2008-01-24
US20050040537A1 (en) 2005-02-24
US20110287595A1 (en) 2011-11-24
US20070222001A1 (en) 2007-09-27
TW415046B (en) 2000-12-11
US7554202B2 (en) 2009-06-30
US7474003B2 (en) 2009-01-06
US7678684B2 (en) 2010-03-16
US20050040538A1 (en) 2005-02-24
KR100605427B1 (ko) 2006-07-28

Similar Documents

Publication Publication Date Title
JP3638778B2 (ja) 半導体集積回路装置およびその製造方法
KR100545865B1 (ko) 반도체 장치 및 그 제조 방법
JP3902507B2 (ja) 半導体素子のリペアヒューズ開口方法
JP2006128709A (ja) 半導体集積回路装置およびその製造方法
JP5600280B2 (ja) 半導体集積回路装置
JP2004048025A (ja) 半導体集積回路装置
JP4260275B2 (ja) 半導体装置及びその製造方法
US6432827B1 (en) ILD planarization method
JP2004128484A (ja) 半導体集積回路装置およびその製造方法
JPH10284702A (ja) 半導体集積回路装置およびその製造方法
JPH08306878A (ja) 半導体装置の製造方法
KR20040015437A (ko) 하드 마스크를 이용한 반도체 소자의 제조 방법
KR20010083349A (ko) 광범위하게 평탄화된 반도체 소자의 제조방법
JPH0613568A (ja) 半導体集積回路装置とその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040518

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050112

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080121

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090121

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090121

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100121

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110121

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110121

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110121

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110121

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120121

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130121

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130121

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140121

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees