JPH0371630A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法、特に、導電膜のエツ
チング方法に関する。
チング方法に関する。
ＭＯＳ等の半導体素子の高集積化、微細化にともないド
ライエツチングにおいても、素子に対する特性劣化の影
響となるようなダメージの少ないことが要求されている
。
ライエツチングにおいても、素子に対する特性劣化の影
響となるようなダメージの少ないことが要求されている
。
このため、エツチング方法において、特性的なダメージ
を与えない方法を開発する必要がある。
を与えない方法を開発する必要がある。
３、発明の詳細な説明
［概要〕
本発明は半導体装置の製造方法、特に、導電膜のエツチ
ング方法に関し。
ング方法に関し。
ドライエツチングによる絶縁膜の破壊を予防し。
エツチングを精度良く行うことを目的とし。
導電膜のエツチング中の抵抗変化を検出して。
エツチング中の高周波出力を低減するように構成（従来
の技術〕 従来の半導体素子、特に多層配線構造のＭＯ３型半導体
装置の製造においては、多層配線の形成工程時に、半導
体装置のゲート電極に接続している下層配線は、完全と
いうものではないが、ところどころでリーク電流が流れ
る程度の電気的に浮遊（フローティング）状態となって
いる。
の技術〕 従来の半導体素子、特に多層配線構造のＭＯ３型半導体
装置の製造においては、多層配線の形成工程時に、半導
体装置のゲート電極に接続している下層配線は、完全と
いうものではないが、ところどころでリーク電流が流れ
る程度の電気的に浮遊（フローティング）状態となって
いる。
このため、多層配線層をマスク等を用いてリアクチイブ
・イオン・エツチング（ＲＩＢ）によるドライエツチン
グ等で形成する際に、エツチング時のイオンやラジカル
による衝撃により配線層に電荷が蓄積され、ゲート電極
下のゲート絶縁膜が破壊されることがある。
・イオン・エツチング（ＲＩＢ）によるドライエツチン
グ等で形成する際に、エツチング時のイオンやラジカル
による衝撃により配線層に電荷が蓄積され、ゲート電極
下のゲート絶縁膜が破壊されることがある。
この現象は以下のようなメカニズムによる。
ウェハー表面に形成された導電膜がドライエツチングで
平均的に薄くエツチングされて行くに伴い、当初は比例
的に抵抗が増加するが、導電膜が非常に薄くなってくる
と、各所で導電膜の消失するところが起こり、配線とな
る段差部で部分的にエツチングが速くなる。これにより
容量が減少するとともに、導電膜の抵抗値が急激に増大
する。
平均的に薄くエツチングされて行くに伴い、当初は比例
的に抵抗が増加するが、導電膜が非常に薄くなってくる
と、各所で導電膜の消失するところが起こり、配線とな
る段差部で部分的にエツチングが速くなる。これにより
容量が減少するとともに、導電膜の抵抗値が急激に増大
する。
このとき、前述のドライエツチング等で生じた表面に存
在する電荷の量は、導電膜消失による容量の減少で、ゲ
ート電極近傍に電荷が集中して電位が高くなり、ゲート
電極等の配線からリークする電流量よりも電荷の集中が
大きいため、ゲート絶縁膜の破壊を起こすものである。
在する電荷の量は、導電膜消失による容量の減少で、ゲ
ート電極近傍に電荷が集中して電位が高くなり、ゲート
電極等の配線からリークする電流量よりも電荷の集中が
大きいため、ゲート絶縁膜の破壊を起こすものである。
（発明が解決しようとする課題〕
従って、導電膜等の多層配線膜のエツチング時に、電荷
の蓄積が阻止できず、特性劣化をしばしば起こすといっ
た問題を生じていた。
の蓄積が阻止できず、特性劣化をしばしば起こすといっ
た問題を生じていた。
本発明は、このような電荷の集中や、急激な増大による
電荷の蓄積をなくシ、電荷蓄積による配線下の絶縁膜の
破壊を防止することを目的とする。
電荷の蓄積をなくシ、電荷蓄積による配線下の絶縁膜の
破壊を防止することを目的とする。
第１図は本発明の半導体装置の製造方法に利用するドラ
イエツチング装置、第２図は本発明の原理説明図である
。
イエツチング装置、第２図は本発明の原理説明図である
。
本発明は、基板表面に形成された絶縁膜上の導電膜のド
ライエツチングにおいて、該導電膜のエツチング中の抵
抗変化を検出して、エツチング中の高周波出力を低減す
ることにより遠戚される。
ライエツチングにおいて、該導電膜のエツチング中の抵
抗変化を検出して、エツチング中の高周波出力を低減す
ることにより遠戚される。
Ｃ作用〕
本発明では、第２図（ａ）に示すように、導電膜のエツ
チングが平均的に進行し、各所のエツチングされる部分
の導電膜が除去されて行くに従い。
チングが平均的に進行し、各所のエツチングされる部分
の導電膜が除去されて行くに従い。
抵抗値が成る時点で急激に上昇することを利用する。
例えば、第２図（ａ）の点線に示されるように。
あらかじめ抵抗値が急激に変化する点よりも多少小さ目
に電力低減設定値を設定し、設定値に達した時点や、或
いは、第２図（ｂ）に示すように抵抗変化率が急激に大
きくなった時を検出した時点等に、抵抗値の変化を検出
してドライエツチング装置の高周波出力を低減する。
に電力低減設定値を設定し、設定値に達した時点や、或
いは、第２図（ｂ）に示すように抵抗変化率が急激に大
きくなった時を検出した時点等に、抵抗値の変化を検出
してドライエツチング装置の高周波出力を低減する。
それにより、導電膜にドライエツチングで蓄積される電
荷を減らして各所のリーク部分から電荷を徐々に逃がす
ようにしているため、ゲート絶縁膜のような薄い絶縁膜
の破壊を防止する。
荷を減らして各所のリーク部分から電荷を徐々に逃がす
ようにしているため、ゲート絶縁膜のような薄い絶縁膜
の破壊を防止する。
第１図は本発明の半導体装置の製造方法に利用ヰ
するドライエツチング装置、第合図は本発明の一実施例
の装置概要図、第４図はモニターウェハー構成図、第５
図は抵抗値と時間の関係図である。
の装置概要図、第４図はモニターウェハー構成図、第５
図は抵抗値と時間の関係図である。
第１図において、５は反応容器、７は電極、８は対向電
極、９は高周波電源、 １０は反応ガス、１２はモニタ
ーウェハー８１３は排気口、 １４はモニター電極、１
５は増幅器、１６は判別器である。
極、９は高周波電源、 １０は反応ガス、１２はモニタ
ーウェハー８１３は排気口、 １４はモニター電極、１
５は増幅器、１６は判別器である。
第１図のドライエツチング装置図に示すようにモニター
ウェハー１２の表面に１対のモニター電極１４を取り付
はドライエツチングを行う。
ウェハー１２の表面に１対のモニター電極１４を取り付
はドライエツチングを行う。
モニターウェハーは第３図のように、シリコン（Ｓｉ）
等の半導体基板１上に形成した絶縁膜２の上の導電膜例
えばポリシリコン（ポリＳｉ）膜３に抵抗測定用の一対
の端子電極４を設けている。
等の半導体基板１上に形成した絶縁膜２の上の導電膜例
えばポリシリコン（ポリＳｉ）膜３に抵抗測定用の一対
の端子電極４を設けている。
ドライエツチング装置は、モニター電極１４間に微小電
流を流して抵抗値を測定し、その測定したポリＳｉ膜の
抵抗値は増幅器１５で増幅され１判別器１６であらかじ
め設定された電力低減設定値に達すると、高周波電源９
が５０％低減されるシステムとなっている。
流を流して抵抗値を測定し、その測定したポリＳｉ膜の
抵抗値は増幅器１５で増幅され１判別器１６であらかじ
め設定された電力低減設定値に達すると、高周波電源９
が５０％低減されるシステムとなっている。
第４図の装置概要図に示すように、ポリＳｉ膜のドライ
エツチングに使用するＲＩＥ装置の反応容器５の内部に
はウェハー６を載せた電極７に対して対向電極８が設置
され、高周波電源９により１反応ガス１０をプラズマ化
して、ウェハー６表面のポリＳｉ膜をエツチングする。
エツチングに使用するＲＩＥ装置の反応容器５の内部に
はウェハー６を載せた電極７に対して対向電極８が設置
され、高周波電源９により１反応ガス１０をプラズマ化
して、ウェハー６表面のポリＳｉ膜をエツチングする。
反応ガス１０には５ｉｎｓガスを使用し、高周波電源出
力を５０Ｗ、電源周波数１３．５６ＭＨｚ とする。
力を５０Ｗ、電源周波数１３．５６ＭＨｚ とする。
このエツチングにより、ポリＳｉ膜は始め徐々にエツチ
ングされて、抵抗値も徐々に上昇する。その後、ポリＳ
ｉ膜が絶縁膜上の各所で消失し始め。
ングされて、抵抗値も徐々に上昇する。その後、ポリＳ
ｉ膜が絶縁膜上の各所で消失し始め。
ポリＳｉ膜の配線の段差部で部分的にエツチングスピー
ドが速まり、抵抗値も急激に上昇する。
ドが速まり、抵抗値も急激に上昇する。
このとき、第３図に示すように、 ＲＩＥによるドライ
エツチング中のポリＳｉ膜３の電極４の２端子間の抵抗
変化を測定し、ゲート絶縁膜の破壊する抵抗値よりも低
く設定される電力低減の設定値を設け、その値に達した
時にＲＵＥの電源装置に電気的に帰還′して２高周波出
力を低減し、エツチング速度を遅くする。
エツチング中のポリＳｉ膜３の電極４の２端子間の抵抗
変化を測定し、ゲート絶縁膜の破壊する抵抗値よりも低
く設定される電力低減の設定値を設け、その値に達した
時にＲＵＥの電源装置に電気的に帰還′して２高周波出
力を低減し、エツチング速度を遅くする。
これにより、徐々にエツチングを進めるようにして、電
荷を一点に集中させず、各所にリーク電流として徐々に
逃がして、ゲート絶縁膜のような薄い絶縁膜の破壊を防
止する。
荷を一点に集中させず、各所にリーク電流として徐々に
逃がして、ゲート絶縁膜のような薄い絶縁膜の破壊を防
止する。
また、上述の検出の方法とは別に、抵抗値が急激に変化
することを利用し、抵抗値の変化率を検出しても良い。
することを利用し、抵抗値の変化率を検出しても良い。
前述のドライエツチングは、第４図のように反応容器５
から絶縁物１１で隔離された電極７の上にはウェハー６
が１８枚セットされると同時に、ＳｉウェハーにＳｉＯ
□膜を５，０００Å被覆し、ポリＳｉ膜を５．０００人
積リレたモニターウェハー１２を同様にセットすれば、
効率良く、同時に多数枚のドライエツチングが可能とな
る。
から絶縁物１１で隔離された電極７の上にはウェハー６
が１８枚セットされると同時に、ＳｉウェハーにＳｉＯ
□膜を５，０００Å被覆し、ポリＳｉ膜を５．０００人
積リレたモニターウェハー１２を同様にセットすれば、
効率良く、同時に多数枚のドライエツチングが可能とな
る。
ここで、抵抗変化の検出について、第５図を用いて具体
的に説明する。
的に説明する。
先ず、抵抗値を検出する方法としては、第５図の曲線（
Ａ）に示すように、モニターウェハーで測定したポリＳ
ｉ膜の抵抗値を左軸にとり１時間による変化を連続的に
測定する。
Ａ）に示すように、モニターウェハーで測定したポリＳ
ｉ膜の抵抗値を左軸にとり１時間による変化を連続的に
測定する。
ドライエツチングにより、ポリＳｔ膜５，０００人の厚
さが薄くなって行き、抵抗値が３０Ωより徐々に上昇し
ていく。始めは、膜の厚さの逆数に比例して、ゆるやか
に抵抗が上昇するが、エツチング終了の間近になると９
段差等において部分的にポリＳｉ膜が早くエツチングさ
れる箇所が増えてきて。
さが薄くなって行き、抵抗値が３０Ωより徐々に上昇し
ていく。始めは、膜の厚さの逆数に比例して、ゆるやか
に抵抗が上昇するが、エツチング終了の間近になると９
段差等において部分的にポリＳｉ膜が早くエツチングさ
れる箇所が増えてきて。
６０Ω前後から急に上昇する。
電力低減設定値を４０Ωとして、この値に達した時に、
モニター信号により９判別器が作動して。
モニター信号により９判別器が作動して。
高周波電源の出力を５０％低減する。
次に、抵抗値の変化率を検出する方法としては。
第ヰ図の曲線（Ｂ）に示すように、ポリＳｉ膜の抵抗の
変化率を有軸にとり９時間による変化を連続的に検出す
る。
変化率を有軸にとり９時間による変化を連続的に検出す
る。
抵抗値を示す曲線（Ａ）が急激に変化すると。
その変化率も急激に太き（なるため１曲線（Ｂ）のその
変化した点を検出し、高周波電源の出力を低減する。
変化した点を検出し、高周波電源の出力を低減する。
上述のように２本発明ではウェハー或いはモニターウェ
ハー等の絶縁膜上のポリＳｉ膜に２個の電極端子を設け
て、抵抗値の変化を連続的に測定し。
ハー等の絶縁膜上のポリＳｉ膜に２個の電極端子を設け
て、抵抗値の変化を連続的に測定し。
ある限界設定値まできたら、高周波電源の出力を下げて
エツチングを進めることにより、絶縁破壊のない素子の
製造が達成される。
エツチングを進めることにより、絶縁破壊のない素子の
製造が達成される。
本発明は、このように抵抗の変化を検出して。
ＲｒＥ装置の出力を低減させるものであり、その方法と
しては、第５図の曲線（Ａ）或いは（Ｂ）のように、抵
抗がある設定値を越えたら、それを検出して出力を低減
させる方法と抵抗変化率が大きく変化した時点を検出し
て出力を低減する２通りの検出方法を適用することが出
来る。
しては、第５図の曲線（Ａ）或いは（Ｂ）のように、抵
抗がある設定値を越えたら、それを検出して出力を低減
させる方法と抵抗変化率が大きく変化した時点を検出し
て出力を低減する２通りの検出方法を適用することが出
来る。
又、上記の実施例では導電膜として、ポリＳｉ膜の適用
例を説明したが、ポリＳｉ膜以外に、モリブデンシリサ
イド（ＭｏＳｉｚ）、タングステンシリサイド（ＷＳｉ
ｚ）、アルミニウム（ＡＥ）等にも応用可能であり、
Ａｌは単層で使用されることが多いので。
例を説明したが、ポリＳｉ膜以外に、モリブデンシリサ
イド（ＭｏＳｉｚ）、タングステンシリサイド（ＷＳｉ
ｚ）、アルミニウム（ＡＥ）等にも応用可能であり、
Ａｌは単層で使用されることが多いので。
ポリＳｉ膜と同様な方法で検出できる。
一方、 Ｍｏ５ｉｚやＷＳｉ２等のシリサイドの場合に
は。
は。
ポリＳｉ膜上に設けられて使用されることが多いので、
配線が２層となる場合があり、その時は抵抗値及び抵抗
変化率がシリサイドとポリＳｉ膜の２箇所で抵抗変化を
起こすために、２つ目の変化を検出すればよい。
配線が２層となる場合があり、その時は抵抗値及び抵抗
変化率がシリサイドとポリＳｉ膜の２箇所で抵抗変化を
起こすために、２つ目の変化を検出すればよい。
（発明の効果］
以上説明した様に２本発明によれば、ポリＳｉ膜等の導
電膜のドライエツチング終了直前の抵抗値の急激な変化
を防止して、徐々にエツチングを行い、ポリＳｉ膜等の
導電膜表面の電荷の放散をはかるので、ゲート絶縁膜の
破壊がなく、良好な特性の素子を得ることができ、半導
体装置の性能向上に寄与するところが大きい。
電膜のドライエツチング終了直前の抵抗値の急激な変化
を防止して、徐々にエツチングを行い、ポリＳｉ膜等の
導電膜表面の電荷の放散をはかるので、ゲート絶縁膜の
破壊がなく、良好な特性の素子を得ることができ、半導
体装置の性能向上に寄与するところが大きい。
５は反応容器。
７は電極。
９は高周波電源。
１１は絶縁物。
１３は排気口。
１５は増幅器。
６はウェハー
８は対向電極。
１０は反応ガス。
１２はモニターウェハー
１４はモニター電極。
１６は判別器
第１図は本発明の半導体装置の製造方法に利用するドラ
イエツチング装置。 第２図は本発明の原理説明図。 第３図はモニターウェハー構成図。 第４図は本発明の一実施例の装置概要図。 第５図は抵抗値と時間の関係図 である。 図において。 １は基板、 ２は絶縁膜。 ３はポリＳｔ膜、 ４は電極。 時 闇 時 間−→ 本命明の原理説明図 モニター７１ハ 椿六図 茅３面 ０ 時 間（秒） ０ 抵抗値と時間の関憚図
イエツチング装置。 第２図は本発明の原理説明図。 第３図はモニターウェハー構成図。 第４図は本発明の一実施例の装置概要図。 第５図は抵抗値と時間の関係図 である。 図において。 １は基板、 ２は絶縁膜。 ３はポリＳｔ膜、 ４は電極。 時 闇 時 間−→ 本命明の原理説明図 モニター７１ハ 椿六図 茅３面 ０ 時 間（秒） ０ 抵抗値と時間の関憚図
Claims (1)
- 基板表面に形成された絶縁膜上の導電膜のドライエッチ
ングにおいて、該導電膜のエッチング中の抵抗変化を検
出して、エッチング中の高周波出力を低減することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20726189A JPH0371630A (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20726189A JPH0371630A (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0371630A true JPH0371630A (ja) | 1991-03-27 |
Family
ID=16536864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20726189A Pending JPH0371630A (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0371630A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000068986A1 (en) * | 1999-05-07 | 2000-11-16 | Tokyo Electron Limited | Method and apparatus for vacuum treatment |
| US7163870B2 (en) | 1997-03-31 | 2007-01-16 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| WO2013073160A1 (ja) * | 2011-11-14 | 2013-05-23 | 富士電機株式会社 | エッチング終了検出方法及び装置 |
-
1989
- 1989-08-10 JP JP20726189A patent/JPH0371630A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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