JP2000294730A - システムｌｓｉチップ及びその製造方法 - Google Patents
システムｌｓｉチップ及びその製造方法Info
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Abstract
(57)【要約】
【課題】 システムＬＳＩチップにおいて、製品領域を
確保しつつ、製品領域から独立した配線ＴＥＧ（Test E
lement Group）領域を設ける。 【解決手段】 システムＬＳＩチップのメモリ部上層の
配線層のうち有効に使用されていなかったダミーパター
ン層を、ダミーパターン機能を残しつつ、規模の大きい
配線ＴＥＧ領域１０４ａとして利用する。
確保しつつ、製品領域から独立した配線ＴＥＧ（Test E
lement Group）領域を設ける。 【解決手段】 システムＬＳＩチップのメモリ部上層の
配線層のうち有効に使用されていなかったダミーパター
ン層を、ダミーパターン機能を残しつつ、規模の大きい
配線ＴＥＧ領域１０４ａとして利用する。
Description
【０００１】
【発明の属する技術分野】この発明は、配線についての
テスト構造（Test Element Group：以下、ＴＥＧと記
す）を備えたシステムＬＳＩチップに関するものであ
る。
テスト構造（Test Element Group：以下、ＴＥＧと記
す）を備えたシステムＬＳＩチップに関するものであ
る。
【０００２】
【従来の技術】ＬＳＩ等の半導体装置においては素子の
微細化、高集積化に伴って配線の微細化、多層化が進ん
でいる。配線の微細化、多層化によって、層間絶縁膜を
含めた配線構造及びその製造プロセスは複雑化してお
り、今や配線の出来栄えが製品の性能や歩留まりを左右
するといっても過言ではない。歩留まり改善やプロセス
管理のためには、正確かつ迅速に配線の出来栄えを評価
する必要がある。配線の出来栄え評価には、欠陥や異物
混入等の偶発的要因により発生した断線、短絡等の異常
がないか、また、配線幅等が設計どおりに形成されたか
等をチェックするための工程直後の評価や、完成済みチ
ップの経年変化（マイグレーションによる配線中のボイ
ドの発生等）をチェックするための加速試験による信頼
性評価等、様々なものがある。
微細化、高集積化に伴って配線の微細化、多層化が進ん
でいる。配線の微細化、多層化によって、層間絶縁膜を
含めた配線構造及びその製造プロセスは複雑化してお
り、今や配線の出来栄えが製品の性能や歩留まりを左右
するといっても過言ではない。歩留まり改善やプロセス
管理のためには、正確かつ迅速に配線の出来栄えを評価
する必要がある。配線の出来栄え評価には、欠陥や異物
混入等の偶発的要因により発生した断線、短絡等の異常
がないか、また、配線幅等が設計どおりに形成されたか
等をチェックするための工程直後の評価や、完成済みチ
ップの経年変化（マイグレーションによる配線中のボイ
ドの発生等）をチェックするための加速試験による信頼
性評価等、様々なものがある。
【０００３】製品チップ内の配線そのものの出来栄えを
評価するには、製品チップ内の他の回路要素の影響を受
けることなく独立して評価する必要があるが、製品チッ
プを用いてそのような評価を行うことは困難であり効率
が悪いため、従来より配線構造のみを形成した種々のＴ
ＥＧを用いて評価が行われている。具体的には、そのよ
うな配線ＴＥＧの抵抗値等のパラメータを計測し、設計
値と異なる場合にはエミッション顕微鏡による観察やＯ
ＢＩＣ（Optical Beam Induced Current）解析等の光学
的手法を用いて不具合や異常のある個所を検出すること
で、配線が評価される。
評価するには、製品チップ内の他の回路要素の影響を受
けることなく独立して評価する必要があるが、製品チッ
プを用いてそのような評価を行うことは困難であり効率
が悪いため、従来より配線構造のみを形成した種々のＴ
ＥＧを用いて評価が行われている。具体的には、そのよ
うな配線ＴＥＧの抵抗値等のパラメータを計測し、設計
値と異なる場合にはエミッション顕微鏡による観察やＯ
ＢＩＣ（Optical Beam Induced Current）解析等の光学
的手法を用いて不具合や異常のある個所を検出すること
で、配線が評価される。
【０００４】
【発明が解決しようとする課題】従来の配線ＴＥＧの形
態には、製品ウェハとは別個に配線ＴＥＧのみを形成し
たテスト用ウェハを製作する場合と、製品ウェハのうち
製品チップ領域外に配線ＴＥＧ領域を設ける場合とがあ
った。
態には、製品ウェハとは別個に配線ＴＥＧのみを形成し
たテスト用ウェハを製作する場合と、製品ウェハのうち
製品チップ領域外に配線ＴＥＧ領域を設ける場合とがあ
った。
【０００５】しかし、前者の場合はテスト用ウェハが製
品ウェハと別個であるため、偶発的要因により製品ウェ
ハ内に発生した異常をテスト用ウェハが正確に反映しな
い可能性がある。偶発的要因により発生する異常の検出
率を向上させるためには、統計的な調査が必要となるた
めテスト用ウェハの作成頻度を増加させる必要がある
が、それでは製品のコストアップにつながってしまう。
品ウェハと別個であるため、偶発的要因により製品ウェ
ハ内に発生した異常をテスト用ウェハが正確に反映しな
い可能性がある。偶発的要因により発生する異常の検出
率を向上させるためには、統計的な調査が必要となるた
めテスト用ウェハの作成頻度を増加させる必要がある
が、それでは製品のコストアップにつながってしまう。
【０００６】一方、後者の場合も、製品ウェハ内に配線
ＴＥＧ領域を設けることによって製品チップの占める面
積が小さくなり製品チップの収率が低下するので、製品
のコストアップにつながる。この場合、配線ＴＥＧ領域
を縮小してコストアップを避けることは可能であるが、
配線ＴＥＧ領域の面積が小さくなれば偶発的要因により
発生する異常の検出率が低下してしまうので、製品につ
いての充分な検査が期待できなくなる。
ＴＥＧ領域を設けることによって製品チップの占める面
積が小さくなり製品チップの収率が低下するので、製品
のコストアップにつながる。この場合、配線ＴＥＧ領域
を縮小してコストアップを避けることは可能であるが、
配線ＴＥＧ領域の面積が小さくなれば偶発的要因により
発生する異常の検出率が低下してしまうので、製品につ
いての充分な検査が期待できなくなる。
【０００７】このように従来の配線ＴＥＧの形態では、
製品チップ内に偶発的要因により発生する異常の検出率
を向上させるためにはコストアップが避けられなかっ
た。
製品チップ内に偶発的要因により発生する異常の検出率
を向上させるためにはコストアップが避けられなかっ
た。
【０００８】そこで、製品チップそのものの内部に配線
ＴＥＧを作りこむことが考えられる。製品チップの内部
にはいくつかの空きスペースが存在するが、その空きス
ペースを配線ＴＥＧの形成領域として利用するのであ
る。そのような例として、特開平５−１４４９１７号公
報に記載された技術がある。図９に示されたチップＣＰ
２はこの技術について説明する平面図である。チップＣ
Ｐ２には、基板配線ＴＥＧが形成された空きスペース３
０１と、内部セル及び正規の配線が形成された領域３０
２と、Ｉ／Ｏセルが形成された領域３０３とが存在す
る。
ＴＥＧを作りこむことが考えられる。製品チップの内部
にはいくつかの空きスペースが存在するが、その空きス
ペースを配線ＴＥＧの形成領域として利用するのであ
る。そのような例として、特開平５−１４４９１７号公
報に記載された技術がある。図９に示されたチップＣＰ
２はこの技術について説明する平面図である。チップＣ
Ｐ２には、基板配線ＴＥＧが形成された空きスペース３
０１と、内部セル及び正規の配線が形成された領域３０
２と、Ｉ／Ｏセルが形成された領域３０３とが存在す
る。
【０００９】この技術を用いれば製品チップ内に配線Ｔ
ＥＧを形成するので、多数のテスト用ウェハを製作する
ことなく、偶発的要因により製品チップ内に発生した異
常を検出することができる。さらに、製品チップ内の空
きスペースを利用しているので製品チップの収率の低下
を招くこともない。よって、従来の配線ＴＥＧが有して
いた問題を回避しつつ、配線の出来栄えを評価すること
が可能となる。
ＥＧを形成するので、多数のテスト用ウェハを製作する
ことなく、偶発的要因により製品チップ内に発生した異
常を検出することができる。さらに、製品チップ内の空
きスペースを利用しているので製品チップの収率の低下
を招くこともない。よって、従来の配線ＴＥＧが有して
いた問題を回避しつつ、配線の出来栄えを評価すること
が可能となる。
【００１０】しかし、この特開平５−１４４９１７号公
報に開示された技術では、製品チップ内の空きスペース
（例えばチップの四隅）に配線ＴＥＧを形成するとの記
述があるだけで、配線ＴＥＧの形成位置による効果の違
いは考慮していない。すなわち、図９に示したチップＣ
Ｐ２の場合、配線ＴＥＧは、内部セル及び正規の配線の
形成領域３０２並びにＩ／Ｏセル形成領域３０３と平面
視において別個の領域に形成されているが、このように
製品として機能する領域（以下、製品領域と記す）を平
面視において避けると、空きスペースがごく僅かしかな
く配線ＴＥＧ領域が充分な面積を取り得ない可能性もあ
る。
報に開示された技術では、製品チップ内の空きスペース
（例えばチップの四隅）に配線ＴＥＧを形成するとの記
述があるだけで、配線ＴＥＧの形成位置による効果の違
いは考慮していない。すなわち、図９に示したチップＣ
Ｐ２の場合、配線ＴＥＧは、内部セル及び正規の配線の
形成領域３０２並びにＩ／Ｏセル形成領域３０３と平面
視において別個の領域に形成されているが、このように
製品として機能する領域（以下、製品領域と記す）を平
面視において避けると、空きスペースがごく僅かしかな
く配線ＴＥＧ領域が充分な面積を取り得ない可能性もあ
る。
【００１１】さて、多層配線構造を備えたチップには、
製品領域の存在する平面の他に空きスペースが広く存在
するものがある。メモリとロジックとを一体化したシス
テムＬＳＩチップにおいては、ロジック部では多くの層
に亘って配線が存在する多層配線構造が必要となるが、
メモリ部では一般に電源／接地配線等に必要な２層分程
度の上部配線層が存在すればよい。そのため、メモリ部
の上部配線層の上には、メモリ部の面積に相当する、か
なり広い空きスペースが存在する。
製品領域の存在する平面の他に空きスペースが広く存在
するものがある。メモリとロジックとを一体化したシス
テムＬＳＩチップにおいては、ロジック部では多くの層
に亘って配線が存在する多層配線構造が必要となるが、
メモリ部では一般に電源／接地配線等に必要な２層分程
度の上部配線層が存在すればよい。そのため、メモリ部
の上部配線層の上には、メモリ部の面積に相当する、か
なり広い空きスペースが存在する。
【００１２】ただしシステムＬＳＩの場合、この空きス
ペースには通常、数μｍ角程度のダミーパターンと呼ば
れる金属膜が敷き詰められる。このダミーパターンは、
ロジック部の多層配線構造の配線膜形成のために化学的
機械研磨（Chemical Mechanical Polishing：以下、Ｃ
ＭＰと略す）処理する際にメモリ部の層間絶縁膜の表面
にディッシング（皿状の窪み）を生じさせないようにす
ること、及び、メモリ部での金属膜の面積が少なくロジ
ック部の配線膜のパターン形成時にロジック部とメモリ
部とでエッチング速度差が生じるのを防止するため金属
膜の粗密のバランスを確保することを目的として設けら
れる。
ペースには通常、数μｍ角程度のダミーパターンと呼ば
れる金属膜が敷き詰められる。このダミーパターンは、
ロジック部の多層配線構造の配線膜形成のために化学的
機械研磨（Chemical Mechanical Polishing：以下、Ｃ
ＭＰと略す）処理する際にメモリ部の層間絶縁膜の表面
にディッシング（皿状の窪み）を生じさせないようにす
ること、及び、メモリ部での金属膜の面積が少なくロジ
ック部の配線膜のパターン形成時にロジック部とメモリ
部とでエッチング速度差が生じるのを防止するため金属
膜の粗密のバランスを確保することを目的として設けら
れる。
【００１３】図１０〜１２はこのようなシステムＬＳＩ
チップＣＰ１の構造について例示したものである。図１
０はチップ上のメモリ部ＭＭ及びロジック部ＬＧの平面
視のレイアウト図を示しており、図１１はメモリ部ＭＭ
における領域ＲＧを拡大してメモリセルアレイ上の空き
スペースの中に形成されたダミーパターンＤＰの配列を
示した平面図である。図１０においては、メモリ部ＭＭ
がロジック部ＬＧと同程度の規模で設計されている。シ
ステムＬＳＩチップのうち、このメモリ部ＭＭの占める
面積の割合は様々であるが、通常は、システムＬＳＩチ
ップＣＰ１の全領域中、メモリ部ＭＭがある程度大きな
規模を占めていることが多い。
チップＣＰ１の構造について例示したものである。図１
０はチップ上のメモリ部ＭＭ及びロジック部ＬＧの平面
視のレイアウト図を示しており、図１１はメモリ部ＭＭ
における領域ＲＧを拡大してメモリセルアレイ上の空き
スペースの中に形成されたダミーパターンＤＰの配列を
示した平面図である。図１０においては、メモリ部ＭＭ
がロジック部ＬＧと同程度の規模で設計されている。シ
ステムＬＳＩチップのうち、このメモリ部ＭＭの占める
面積の割合は様々であるが、通常は、システムＬＳＩチ
ップＣＰ１の全領域中、メモリ部ＭＭがある程度大きな
規模を占めていることが多い。
【００１４】また、図１２は、図１１中の切断線Ｃ−Ｃ
における断面図である。図１２に示す通りメモリ部ＭＭ
は、基板４０１上にメモリセルＭＣ（例えばＤＲＡＭと
キャパシタの一組）を多数有する素子層４０２を備え、
その上部に、電源／接地配線ＩＬ１，ＩＬ２を有する配
線層４０３と、ダミーパターンＤＰが多数形成されたダ
ミーパターン層４０４とを備えている。ダミーパターン
ＤＰはロジック部ＬＧの多層配線構造中の各層の配線
（図示せず）の表面と同一平面上にある表面を有してい
る。なお図１２では、例としてダミーパターン層４０４
が３層分形成された場合を示している。なお、メモリセ
ルＭＣと電源／接地配線ＩＬ１との間、電源／接地配線
ＩＬ１と電源／接地配線ＩＬ２との間、電源／接地配線
ＩＬ２とダミーパターン層４０４との間及びダミーパタ
ーン層４０４中の各層の間には、それぞれ層間絶縁膜Ｉ
Ｓ０，ＩＳ１，ＩＳ２，ＩＳ３，ＩＳ４が形成されて、
各層が互いに絶縁されている。そして、最上部のダミー
パターンＤＰの上には表面を保護するパッシベーション
膜ＰＶが形成されている。また図１２では、素子層４０
２の直上の配線ＩＬ１の形成された層を１層目、配線Ｉ
Ｌ２の形成された層を２層目、ダミーパターン層４０４
中の各層を下から順に３層目、４層目、５層目として、
それぞれ表示している。
における断面図である。図１２に示す通りメモリ部ＭＭ
は、基板４０１上にメモリセルＭＣ（例えばＤＲＡＭと
キャパシタの一組）を多数有する素子層４０２を備え、
その上部に、電源／接地配線ＩＬ１，ＩＬ２を有する配
線層４０３と、ダミーパターンＤＰが多数形成されたダ
ミーパターン層４０４とを備えている。ダミーパターン
ＤＰはロジック部ＬＧの多層配線構造中の各層の配線
（図示せず）の表面と同一平面上にある表面を有してい
る。なお図１２では、例としてダミーパターン層４０４
が３層分形成された場合を示している。なお、メモリセ
ルＭＣと電源／接地配線ＩＬ１との間、電源／接地配線
ＩＬ１と電源／接地配線ＩＬ２との間、電源／接地配線
ＩＬ２とダミーパターン層４０４との間及びダミーパタ
ーン層４０４中の各層の間には、それぞれ層間絶縁膜Ｉ
Ｓ０，ＩＳ１，ＩＳ２，ＩＳ３，ＩＳ４が形成されて、
各層が互いに絶縁されている。そして、最上部のダミー
パターンＤＰの上には表面を保護するパッシベーション
膜ＰＶが形成されている。また図１２では、素子層４０
２の直上の配線ＩＬ１の形成された層を１層目、配線Ｉ
Ｌ２の形成された層を２層目、ダミーパターン層４０４
中の各層を下から順に３層目、４層目、５層目として、
それぞれ表示している。
【００１５】このように、チップＣＰ１のメモリ部ＭＭ
では３〜５層目に、メモリ部ＭＭの面積と同程度の広さ
の配線領域を形成する余地があるにもかかわらず、ダミ
ーパターンとして用いる以外には有効に使用されていな
かった。
では３〜５層目に、メモリ部ＭＭの面積と同程度の広さ
の配線領域を形成する余地があるにもかかわらず、ダミ
ーパターンとして用いる以外には有効に使用されていな
かった。
【００１６】本発明は、システムＬＳＩチップのメモリ
部のメモリセル上の空きスペースのうち有効に使用され
ていなかったダミーパターン層を、ダミーパターン機能
を残しつつ、規模の大きい配線ＴＥＧ領域として利用す
ることを目的とする。
部のメモリセル上の空きスペースのうち有効に使用され
ていなかったダミーパターン層を、ダミーパターン機能
を残しつつ、規模の大きい配線ＴＥＧ領域として利用す
ることを目的とする。
【００１７】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、表面に第１及び第２の領域を有する基
板と、前記基板の前記第１の領域上に形成された多層配
線構造と、前記基板の前記第２の領域上に形成され、メ
モリセルを有する素子層と、前記素子層上に形成された
層間絶縁膜と、前記層間絶縁膜上に前記第２の領域の全
域に亘って形成された配線テスト構造とを備えるシステ
ムＬＳＩチップである。
にかかるものは、表面に第１及び第２の領域を有する基
板と、前記基板の前記第１の領域上に形成された多層配
線構造と、前記基板の前記第２の領域上に形成され、メ
モリセルを有する素子層と、前記素子層上に形成された
層間絶縁膜と、前記層間絶縁膜上に前記第２の領域の全
域に亘って形成された配線テスト構造とを備えるシステ
ムＬＳＩチップである。
【００１８】この発明のうち請求項２にかかるものは、
前記多層配線構造及び前記配線テスト構造は共通の工程
で形成された、請求項１記載のシステムＬＳＩチップで
ある。
前記多層配線構造及び前記配線テスト構造は共通の工程
で形成された、請求項１記載のシステムＬＳＩチップで
ある。
【００１９】この発明のうち請求項３にかかるものは、
前記配線テスト構造の一部に固定電位が与えられる、請
求項２記載のシステムＬＳＩチップである。
前記配線テスト構造の一部に固定電位が与えられる、請
求項２記載のシステムＬＳＩチップである。
【００２０】この発明のうち請求項４にかかるものは、
前記配線テスト構造に接続され、前記配線テスト構造の
うち前記基板から最も遠い部分と同一平面上にある表面
を有する電極パッドをさらに備える請求項２記載のシス
テムＬＳＩチップである。
前記配線テスト構造に接続され、前記配線テスト構造の
うち前記基板から最も遠い部分と同一平面上にある表面
を有する電極パッドをさらに備える請求項２記載のシス
テムＬＳＩチップである。
【００２１】この発明のうち請求項５にかかるものは、
表面に第１及び第２の領域を有する基板を準備する第１
の工程と、前記第２の領域上にメモリセルを有する素子
層を形成する第２の工程と、前記第１の領域上及び前記
素子層上に第１の層間絶縁膜を形成する第３の工程と、
前記第１の層間絶縁膜上に第１の導電膜を形成する第４
の工程と、前記第１の導電膜をパターニングして、前記
第１の領域の前記第１の層間絶縁膜上には多層配線構造
を形成し、前記第２の領域の前記第１の層間絶縁膜上に
は前記第２の領域の全域に亘る配線テスト構造を形成す
る第５の工程とを備え、前記配線テスト構造及び前記多
層配線構造を前記基板の厚み方向にも延在して形成する
場合には、前記配線テスト構造及び前記多層配線構造を
覆うようにさらに第２の層間絶縁膜を形成する第６の工
程と、前記第２の層間絶縁膜にパターニングを施して、
前記配線テスト構造及び前記多層配線構造を露出させる
ビアホールを形成する第７の工程と、前記第７の工程に
続いて前記第２の層間絶縁膜上に第２の導電膜を形成す
る第８の工程と、前記第２の導電膜にパターニングを施
して、前記第１の領域の前記第２の層間絶縁膜上に前記
多層配線構造を延在して形成し、前記第２の領域の前記
第２の層間絶縁膜上に前記配線テスト構造を延在して形
成する第９の工程とをさらに備え、前記第５または第９
の工程が、前記配線テスト構造のうち前記基板から最も
遠い部分を形成する工程である場合には、前記第１また
は第２の層間絶縁膜上に前記配線テスト構造に接続され
た電極パッドをも形成する、システムＬＳＩチップの製
造方法である。
表面に第１及び第２の領域を有する基板を準備する第１
の工程と、前記第２の領域上にメモリセルを有する素子
層を形成する第２の工程と、前記第１の領域上及び前記
素子層上に第１の層間絶縁膜を形成する第３の工程と、
前記第１の層間絶縁膜上に第１の導電膜を形成する第４
の工程と、前記第１の導電膜をパターニングして、前記
第１の領域の前記第１の層間絶縁膜上には多層配線構造
を形成し、前記第２の領域の前記第１の層間絶縁膜上に
は前記第２の領域の全域に亘る配線テスト構造を形成す
る第５の工程とを備え、前記配線テスト構造及び前記多
層配線構造を前記基板の厚み方向にも延在して形成する
場合には、前記配線テスト構造及び前記多層配線構造を
覆うようにさらに第２の層間絶縁膜を形成する第６の工
程と、前記第２の層間絶縁膜にパターニングを施して、
前記配線テスト構造及び前記多層配線構造を露出させる
ビアホールを形成する第７の工程と、前記第７の工程に
続いて前記第２の層間絶縁膜上に第２の導電膜を形成す
る第８の工程と、前記第２の導電膜にパターニングを施
して、前記第１の領域の前記第２の層間絶縁膜上に前記
多層配線構造を延在して形成し、前記第２の領域の前記
第２の層間絶縁膜上に前記配線テスト構造を延在して形
成する第９の工程とをさらに備え、前記第５または第９
の工程が、前記配線テスト構造のうち前記基板から最も
遠い部分を形成する工程である場合には、前記第１また
は第２の層間絶縁膜上に前記配線テスト構造に接続され
た電極パッドをも形成する、システムＬＳＩチップの製
造方法である。
【００２２】
【発明の実施の形態】実施の形態１．本実施の形態は、
多数のビアホール接続部を備えた一続きの配線構造（以
下、ビアホールチェーンと記す）を配線ＴＥＧの一例と
して、メモリ部のダミーパターン層に備えたシステムＬ
ＳＩチップである。
多数のビアホール接続部を備えた一続きの配線構造（以
下、ビアホールチェーンと記す）を配線ＴＥＧの一例と
して、メモリ部のダミーパターン層に備えたシステムＬ
ＳＩチップである。
【００２３】図１は、図１０に示したシステムＬＳＩチ
ップＣＰ１のメモリ部ＭＭの上層のダミーパターン層
に、ビアホールチェーンＶＣを配線ＴＥＧとして形成し
た場合の領域ＲＧの拡大図であり、ビアホールチェーン
ＶＣの配列の一例を示している。
ップＣＰ１のメモリ部ＭＭの上層のダミーパターン層
に、ビアホールチェーンＶＣを配線ＴＥＧとして形成し
た場合の領域ＲＧの拡大図であり、ビアホールチェーン
ＶＣの配列の一例を示している。
【００２４】このビアホールチェーンＶＣは、上層の配
線ＩＬ４と層間絶縁膜ＩＳ３を介した下層の配線ＩＬ３
とそれらをつなぐビアホール接続部ＶＨとがおのおの複
数形成され、それらが連結されて構成されている。例え
ば、図１の場合では、ビアホールチェーンＶＣは、配線
ＩＬ３と、配線ＩＬ３の両端に設けられたビアホール接
続部ＶＨと、配線ＩＬ３の一端のビアホール接続部ＶＨ
に一端が接続され配線ＩＬ３に対して直角に配置された
配線ＩＬ４とを一組とし、ある一組中の配線ＩＬ４に他
の組中の配線ＩＬ４に接続されていない方のビアホール
接続部ＶＨを接続することを繰り返してジグザグ状に形
成されている。そして、途中にいくつかの折り返し部分
ＩＬ３ａを備えて、メモリ部ＭＭの全域に亘って形成さ
れている。また、ビアホールチェーンＶＣの両端には電
極パッドａ，ｂが接続されている。なお、このようなビ
アホールチェーンの類似例は、例えば特開平４−２９０
２４２号公報に記載されているが、本実施の形態のよう
にメモリ部のメモリセル上の空きスペースに設けられて
いる例は見当たらない。
線ＩＬ４と層間絶縁膜ＩＳ３を介した下層の配線ＩＬ３
とそれらをつなぐビアホール接続部ＶＨとがおのおの複
数形成され、それらが連結されて構成されている。例え
ば、図１の場合では、ビアホールチェーンＶＣは、配線
ＩＬ３と、配線ＩＬ３の両端に設けられたビアホール接
続部ＶＨと、配線ＩＬ３の一端のビアホール接続部ＶＨ
に一端が接続され配線ＩＬ３に対して直角に配置された
配線ＩＬ４とを一組とし、ある一組中の配線ＩＬ４に他
の組中の配線ＩＬ４に接続されていない方のビアホール
接続部ＶＨを接続することを繰り返してジグザグ状に形
成されている。そして、途中にいくつかの折り返し部分
ＩＬ３ａを備えて、メモリ部ＭＭの全域に亘って形成さ
れている。また、ビアホールチェーンＶＣの両端には電
極パッドａ，ｂが接続されている。なお、このようなビ
アホールチェーンの類似例は、例えば特開平４−２９０
２４２号公報に記載されているが、本実施の形態のよう
にメモリ部のメモリセル上の空きスペースに設けられて
いる例は見当たらない。
【００２５】また図２は、図１の切断線Ａ−Ａにおける
断面を示す図である。このビアホールチェーンＶＣが形
成されたメモリ部ＭＭは、基板１０１上にメモリセルＭ
Ｃ（例えばＤＲＡＭとキャパシタの一組）を多数有する
素子層１０２を備え、その上部に例えば、電源／接地配
線ＩＬ１，ＩＬ２を有する配線層１０３と、配線ＩＬ
３，ＩＬ４及びビアホール接続部ＶＨから構成されたビ
アホールチェーンＶＣを有するＴＥＧ兼ダミーパターン
層１０４ａと、ダミーパターンＤＰを有するダミーパタ
ーン層１０４ｂとを備えている。また、メモリセルＭＣ
と電源／接地配線ＩＬ１との間、電源／接地配線ＩＬ１
と電源／接地配線ＩＬ２との間、電源／接地配線ＩＬ２
と配線ＩＬ３との間、配線ＩＬ３と配線ＩＬ４との間、
及び配線ＩＬ４とダミーパターンＤＰとの間にはそれぞ
れ層間絶縁膜ＩＳ０，ＩＳ１，ＩＳ２，ＩＳ３，ＩＳ４
が形成されて、各層が互いに絶縁されている。そして、
最上部のダミーパターンＤＰの上には表面を保護するパ
ッシベーション膜ＰＶが形成されている。なお図２で
は、電源／接地配線ＩＬ１の形成された層を１層目、電
源／接地配線ＩＬ２の形成された層を２層目、配線ＩＬ
３の形成された層を３層目、配線ＩＬ４の形成された層
を４層目、ダミーパターンＤＰの形成された層を５層目
として表示している。また、ビアホールチェーンＶＣの
両端には電極パッドａ，ｂが接続される。電極パッド
ａ，ｂは例えば、製品領域の電極パッドとは別個にシス
テムＬＳＩチップの最上層（図２の場合ならば５層目）
に形成される（図示せず）。
断面を示す図である。このビアホールチェーンＶＣが形
成されたメモリ部ＭＭは、基板１０１上にメモリセルＭ
Ｃ（例えばＤＲＡＭとキャパシタの一組）を多数有する
素子層１０２を備え、その上部に例えば、電源／接地配
線ＩＬ１，ＩＬ２を有する配線層１０３と、配線ＩＬ
３，ＩＬ４及びビアホール接続部ＶＨから構成されたビ
アホールチェーンＶＣを有するＴＥＧ兼ダミーパターン
層１０４ａと、ダミーパターンＤＰを有するダミーパタ
ーン層１０４ｂとを備えている。また、メモリセルＭＣ
と電源／接地配線ＩＬ１との間、電源／接地配線ＩＬ１
と電源／接地配線ＩＬ２との間、電源／接地配線ＩＬ２
と配線ＩＬ３との間、配線ＩＬ３と配線ＩＬ４との間、
及び配線ＩＬ４とダミーパターンＤＰとの間にはそれぞ
れ層間絶縁膜ＩＳ０，ＩＳ１，ＩＳ２，ＩＳ３，ＩＳ４
が形成されて、各層が互いに絶縁されている。そして、
最上部のダミーパターンＤＰの上には表面を保護するパ
ッシベーション膜ＰＶが形成されている。なお図２で
は、電源／接地配線ＩＬ１の形成された層を１層目、電
源／接地配線ＩＬ２の形成された層を２層目、配線ＩＬ
３の形成された層を３層目、配線ＩＬ４の形成された層
を４層目、ダミーパターンＤＰの形成された層を５層目
として表示している。また、ビアホールチェーンＶＣの
両端には電極パッドａ，ｂが接続される。電極パッド
ａ，ｂは例えば、製品領域の電極パッドとは別個にシス
テムＬＳＩチップの最上層（図２の場合ならば５層目）
に形成される（図示せず）。
【００２６】なお図示してはいないが、電源／接地配線
ＩＬ１，ＩＬ２、配線ＩＬ３，ＩＬ４、ダミーパターン
ＤＰ及び層間絶縁膜ＩＳ０〜ＩＳ４の形成時には、共通
の工程でロジック部ＬＧにおいても配線及び層間絶縁膜
が形成されている。
ＩＬ１，ＩＬ２、配線ＩＬ３，ＩＬ４、ダミーパターン
ＤＰ及び層間絶縁膜ＩＳ０〜ＩＳ４の形成時には、共通
の工程でロジック部ＬＧにおいても配線及び層間絶縁膜
が形成されている。
【００２７】本実施の形態にかかるシステムＬＳＩチッ
プを用いれば、メモリ部ＭＭの多層配線構造中のダミー
パターン層にビアホールチェーンＶＣのＴＥＧを形成し
ているので、製品チップで発生する欠陥や異物混入等の
偶発的要因による異常が検出でき、製品チップ内の他の
回路要素から独立して配線そのものの出来栄え評価をす
ることができる。すなわち、ビアホールチェーンＶＣの
抵抗値等のパラメータを測定して、設計値からずれてい
るかどうかを判断し、許容範囲を超えてずれている場合
にはエミッション顕微鏡等を用いて不具合や異常のある
個所を分析して製品チップの配線の出来栄え評価を行う
ことが可能となる。さらに、システムＬＳＩチップ中で
メモリ部はある程度大きな面積を占めるので、メモリセ
ル上にメモリ部ＭＭの全域に亘る大規模な配線ＴＥＧを
形成できることから、製品領域と同一平面内の僅かな空
きスペースに配線ＴＥＧを形成する場合に比べ、異常の
検出率が高い。また、ビアホールチェーンＶＣがロジッ
ク部ＬＧの上層の配線と共通の工程で形成されることか
ら、ロジック部ＬＧの上層の配線をＣＭＰ処理する際に
配線ＩＬ３，ＩＬ４も同様にＣＭＰ処理されるのでメモ
リ部の層間絶縁膜の表面にディッシングが生じにくく、
また、配線金属のパターン形成時に金属膜の粗密のバラ
ンスが確保できる。すなわち、配線ＴＥＧとしてのみな
らず、ダミーパターンとしての機能も有する。また出来
栄え評価終了後は、ビアホールチェーンＶＣの配線ＴＥ
Ｇは通電されない金属膜となることから、メモリ部に対
するチップ表面からの電気的影響を防ぐ電気的シールド
としても機能する。
プを用いれば、メモリ部ＭＭの多層配線構造中のダミー
パターン層にビアホールチェーンＶＣのＴＥＧを形成し
ているので、製品チップで発生する欠陥や異物混入等の
偶発的要因による異常が検出でき、製品チップ内の他の
回路要素から独立して配線そのものの出来栄え評価をす
ることができる。すなわち、ビアホールチェーンＶＣの
抵抗値等のパラメータを測定して、設計値からずれてい
るかどうかを判断し、許容範囲を超えてずれている場合
にはエミッション顕微鏡等を用いて不具合や異常のある
個所を分析して製品チップの配線の出来栄え評価を行う
ことが可能となる。さらに、システムＬＳＩチップ中で
メモリ部はある程度大きな面積を占めるので、メモリセ
ル上にメモリ部ＭＭの全域に亘る大規模な配線ＴＥＧを
形成できることから、製品領域と同一平面内の僅かな空
きスペースに配線ＴＥＧを形成する場合に比べ、異常の
検出率が高い。また、ビアホールチェーンＶＣがロジッ
ク部ＬＧの上層の配線と共通の工程で形成されることか
ら、ロジック部ＬＧの上層の配線をＣＭＰ処理する際に
配線ＩＬ３，ＩＬ４も同様にＣＭＰ処理されるのでメモ
リ部の層間絶縁膜の表面にディッシングが生じにくく、
また、配線金属のパターン形成時に金属膜の粗密のバラ
ンスが確保できる。すなわち、配線ＴＥＧとしてのみな
らず、ダミーパターンとしての機能も有する。また出来
栄え評価終了後は、ビアホールチェーンＶＣの配線ＴＥ
Ｇは通電されない金属膜となることから、メモリ部に対
するチップ表面からの電気的影響を防ぐ電気的シールド
としても機能する。
【００２８】実施の形態２．本実施の形態は、実施の形
態１におけるビアホールチェーンのように２層にまたが
る配線ＴＥＧではなく、１層分の短絡検出用の配線ＴＥ
Ｇをメモリ部のダミーパターン層に備えたシステムＬＳ
Ｉチップである。
態１におけるビアホールチェーンのように２層にまたが
る配線ＴＥＧではなく、１層分の短絡検出用の配線ＴＥ
Ｇをメモリ部のダミーパターン層に備えたシステムＬＳ
Ｉチップである。
【００２９】図３は、図１０に示したシステムＬＳＩチ
ップＣＰ１のメモリ部ＭＭのうちダミーパターン層に短
絡検出用配線パターンＳＨ１，ＳＨ２のＴＥＧを適用し
た場合の領域ＲＧを拡大して示したものである。短絡検
出用配線パターンＳＨ１，ＳＨ２は、いずれも櫛の歯状
の配線パターンであり、互いに接触しないように一方の
櫛の歯が他方の櫛の歯の間隙に位置するよう配置され
て、メモリ部ＭＭの全域に亘って形成されている。そし
て、短絡検出用配線パターンＳＨ１，ＳＨ２の末端に
は、電極パッドａ，ｂがそれぞれ設けられている。な
お、このような短絡検出用配線パターンの類似例は、例
えば特開平５−１４４９１７号公報に記載されている
が、本実施の形態のようにメモリ部のメモリセル上の空
きスペースに設けられている例は見当たらない。
ップＣＰ１のメモリ部ＭＭのうちダミーパターン層に短
絡検出用配線パターンＳＨ１，ＳＨ２のＴＥＧを適用し
た場合の領域ＲＧを拡大して示したものである。短絡検
出用配線パターンＳＨ１，ＳＨ２は、いずれも櫛の歯状
の配線パターンであり、互いに接触しないように一方の
櫛の歯が他方の櫛の歯の間隙に位置するよう配置され
て、メモリ部ＭＭの全域に亘って形成されている。そし
て、短絡検出用配線パターンＳＨ１，ＳＨ２の末端に
は、電極パッドａ，ｂがそれぞれ設けられている。な
お、このような短絡検出用配線パターンの類似例は、例
えば特開平５−１４４９１７号公報に記載されている
が、本実施の形態のようにメモリ部のメモリセル上の空
きスペースに設けられている例は見当たらない。
【００３０】このパターンＳＨ１，ＳＨ２が図１２にお
けるダミーパターン層４０４のうちいずれか１層にダミ
ーパターンＤＰに代わって形成され、電極パッドａ，ｂ
が例えば、製品領域の電極パッドとは別個にシステムＬ
ＳＩチップの最上配線層に形成されれば、実施の形態１
と同様、規模の大きい配線ＴＥＧがシステムＬＳＩチッ
プ内に作り込まれることになる。
けるダミーパターン層４０４のうちいずれか１層にダミ
ーパターンＤＰに代わって形成され、電極パッドａ，ｂ
が例えば、製品領域の電極パッドとは別個にシステムＬ
ＳＩチップの最上配線層に形成されれば、実施の形態１
と同様、規模の大きい配線ＴＥＧがシステムＬＳＩチッ
プ内に作り込まれることになる。
【００３１】本実施の形態にかかるシステムＬＳＩチッ
プを用いれば、メモリ部ＭＭの多層配線構造中のダミー
パターン層を利用して短絡検出用配線パターンＳＨ１，
ＳＨ２の配線ＴＥＧを形成しているので、製品チップで
発生する欠陥や異物混入等の偶発的要因による異常を検
出できる。すなわち、短絡検出用配線パターンＳＨ１，
ＳＨ２の電極パッドａ，ｂ間の抵抗値を測定すること
で、配線間に短絡が生じているかどうかを判断すること
が可能となる。もし異物等が混入しておれば、その異物
等が短絡検出用配線パターンＳＨ１，ＳＨ２を短絡し、
電極パッドａ，ｂ間の抵抗値を下げるからである。さら
に、実施の形態１にかかるシステムＬＳＩチップと同
様、メモリセル上にメモリ部ＭＭの全域に亘る大規模な
配線ＴＥＧを形成できることから、製品領域と同一平面
内の僅かな空きスペースに配線ＴＥＧを形成する場合に
比べ異常の検出率が高い。また、ダミーパターン及び電
気的シールドとしても機能する。
プを用いれば、メモリ部ＭＭの多層配線構造中のダミー
パターン層を利用して短絡検出用配線パターンＳＨ１，
ＳＨ２の配線ＴＥＧを形成しているので、製品チップで
発生する欠陥や異物混入等の偶発的要因による異常を検
出できる。すなわち、短絡検出用配線パターンＳＨ１，
ＳＨ２の電極パッドａ，ｂ間の抵抗値を測定すること
で、配線間に短絡が生じているかどうかを判断すること
が可能となる。もし異物等が混入しておれば、その異物
等が短絡検出用配線パターンＳＨ１，ＳＨ２を短絡し、
電極パッドａ，ｂ間の抵抗値を下げるからである。さら
に、実施の形態１にかかるシステムＬＳＩチップと同
様、メモリセル上にメモリ部ＭＭの全域に亘る大規模な
配線ＴＥＧを形成できることから、製品領域と同一平面
内の僅かな空きスペースに配線ＴＥＧを形成する場合に
比べ異常の検出率が高い。また、ダミーパターン及び電
気的シールドとしても機能する。
【００３２】実施の形態３．本実施の形態は、１層分の
断線検出用の配線ＴＥＧをメモリ部のダミーパターン層
に備えたシステムＬＳＩチップである。
断線検出用の配線ＴＥＧをメモリ部のダミーパターン層
に備えたシステムＬＳＩチップである。
【００３３】図４は、図１０に示したシステムＬＳＩチ
ップＣＰ１のメモリ部ＭＭのうちダミーパターン層に断
線検出用配線パターンＷＢのＴＥＧを適用した場合の領
域ＲＧを拡大して示したものである。断線検出用配線パ
ターンＷＢは、一本の配線が、繰り返しコの字型に折り
返すパターンであり、メモリ部ＭＭの全域に亘って形成
されている。また、その両端には電極パッドａ，ｂが接
続されている。なお、このような断線検出用配線パター
ンの類似例は、例えば特開平１０−１８９６７９号公報
に記載されているが、本実施の形態のようにメモリ部の
メモリセル上の空きスペースに設けられている例は見当
たらない。
ップＣＰ１のメモリ部ＭＭのうちダミーパターン層に断
線検出用配線パターンＷＢのＴＥＧを適用した場合の領
域ＲＧを拡大して示したものである。断線検出用配線パ
ターンＷＢは、一本の配線が、繰り返しコの字型に折り
返すパターンであり、メモリ部ＭＭの全域に亘って形成
されている。また、その両端には電極パッドａ，ｂが接
続されている。なお、このような断線検出用配線パター
ンの類似例は、例えば特開平１０−１８９６７９号公報
に記載されているが、本実施の形態のようにメモリ部の
メモリセル上の空きスペースに設けられている例は見当
たらない。
【００３４】このパターンＷＢが、図１２におけるダミ
ーパターン層４０４のうちいずれか１層にダミーパター
ンＤＰに代わって形成され、電極パッドａ，ｂが例え
ば、製品領域の電極パッドとは別個にシステムＬＳＩチ
ップの最上配線層に形成されれば、実施の形態１または
２と同様、規模の大きい配線ＴＥＧがシステムＬＳＩチ
ップ内に作り込まれることになる。
ーパターン層４０４のうちいずれか１層にダミーパター
ンＤＰに代わって形成され、電極パッドａ，ｂが例え
ば、製品領域の電極パッドとは別個にシステムＬＳＩチ
ップの最上配線層に形成されれば、実施の形態１または
２と同様、規模の大きい配線ＴＥＧがシステムＬＳＩチ
ップ内に作り込まれることになる。
【００３５】本実施の形態にかかるシステムＬＳＩチッ
プを用いれば、メモリ部ＭＭの多層配線構造中のダミー
パターン層を利用して断線検出用配線パターンＷＢの配
線ＴＥＧを形成しているので、製品チップで発生する欠
陥や異物混入等の偶発的要因による異常を検出できる。
すなわち、断線検出用配線パターンＷＢの抵抗値を測定
することで、配線間に断線が生じているかどうかを判断
することが可能となる。もし欠陥等が存在しておれば、
その欠陥等が断線検出用配線パターンＷＢに断線を生じ
させ、電極パッドａ，ｂ間の抵抗値を上げるからであ
る。さらに、実施の形態１または２にかかるシステムＬ
ＳＩチップと同様、メモリセル上にメモリ部ＭＭの全域
に亘る大規模な配線ＴＥＧを形成できることから、製品
領域と同一平面内の僅かな空きスペースに配線ＴＥＧを
形成する場合に比べ異常の検出率が高い。また、ダミー
パターン及び電気的シールドとしても機能する。
プを用いれば、メモリ部ＭＭの多層配線構造中のダミー
パターン層を利用して断線検出用配線パターンＷＢの配
線ＴＥＧを形成しているので、製品チップで発生する欠
陥や異物混入等の偶発的要因による異常を検出できる。
すなわち、断線検出用配線パターンＷＢの抵抗値を測定
することで、配線間に断線が生じているかどうかを判断
することが可能となる。もし欠陥等が存在しておれば、
その欠陥等が断線検出用配線パターンＷＢに断線を生じ
させ、電極パッドａ，ｂ間の抵抗値を上げるからであ
る。さらに、実施の形態１または２にかかるシステムＬ
ＳＩチップと同様、メモリセル上にメモリ部ＭＭの全域
に亘る大規模な配線ＴＥＧを形成できることから、製品
領域と同一平面内の僅かな空きスペースに配線ＴＥＧを
形成する場合に比べ異常の検出率が高い。また、ダミー
パターン及び電気的シールドとしても機能する。
【００３６】実施の形態４．本実施の形態は、配線ＴＥ
Ｇの有する一つの電極パッドを省略し、そのかわりに製
品領域の電源電位または接地電位が与えられるシステム
ＬＳＩチップである。
Ｇの有する一つの電極パッドを省略し、そのかわりに製
品領域の電源電位または接地電位が与えられるシステム
ＬＳＩチップである。
【００３７】図５は、実施の形態３にかかるシステムＬ
ＳＩチップを例として、断線検出用配線パターンＷＢの
ＴＥＧの一端に、電極パッドａを設ける代わりに、例え
ば電源／接地配線ＩＬ２をビアホール接続部ＶＨａを介
して接続した場合について示す図である。また図６は、
図５中の切断線Ｂ−Ｂにおける断面を示している。この
断線検出用配線パターンＷＢが形成されたメモリ部ＭＭ
は、実施の形態１におけると同様、基板２０１上にメモ
リセルＭＣを多数有する素子層２０２を備え、その上部
に、電源／接地配線ＩＬ１，ＩＬ２を有する配線層２０
３と、断線検出用配線パターンＷＢを有するＴＥＧ兼ダ
ミーパターン層２０４ａと、ダミーパターンＤＰを有す
るダミーパターン層２０４ｂとを備えている。また、各
層間には層間絶縁膜ＩＳ０，ＩＳ１，ＩＳ２，ＩＳ３，
ＩＳ４が形成されて、各層が互いに絶縁されている。そ
して、最上部のダミーパターンＤＰの上には表面を保護
するパッシベーション膜ＰＶが形成されている。また、
断線検出用配線パターンＷＢの一端は電極パッドｂに接
続され、他端は先述のように、電源／接地配線ＩＬ２を
介してビアホール接続部ＶＨａに接続されている。
ＳＩチップを例として、断線検出用配線パターンＷＢの
ＴＥＧの一端に、電極パッドａを設ける代わりに、例え
ば電源／接地配線ＩＬ２をビアホール接続部ＶＨａを介
して接続した場合について示す図である。また図６は、
図５中の切断線Ｂ−Ｂにおける断面を示している。この
断線検出用配線パターンＷＢが形成されたメモリ部ＭＭ
は、実施の形態１におけると同様、基板２０１上にメモ
リセルＭＣを多数有する素子層２０２を備え、その上部
に、電源／接地配線ＩＬ１，ＩＬ２を有する配線層２０
３と、断線検出用配線パターンＷＢを有するＴＥＧ兼ダ
ミーパターン層２０４ａと、ダミーパターンＤＰを有す
るダミーパターン層２０４ｂとを備えている。また、各
層間には層間絶縁膜ＩＳ０，ＩＳ１，ＩＳ２，ＩＳ３，
ＩＳ４が形成されて、各層が互いに絶縁されている。そ
して、最上部のダミーパターンＤＰの上には表面を保護
するパッシベーション膜ＰＶが形成されている。また、
断線検出用配線パターンＷＢの一端は電極パッドｂに接
続され、他端は先述のように、電源／接地配線ＩＬ２を
介してビアホール接続部ＶＨａに接続されている。
【００３８】本実施の形態にかかるシステムＬＳＩチッ
プを用いれば、１つの配線ＴＥＧパターンにつき１つの
電極パッドを省略できるので、広い面積を必要とする電
極パッドの数を削減でき、製品領域のための電極パッド
を広く取ることができる。また、配線ＴＥＧには製品領
域の電源電位または接地電位が与えられるので、出来栄
え評価終了後の配線ＴＥＧは電位が固定した金属膜とな
り、より効果的な電気的シールド機能が得られる。
プを用いれば、１つの配線ＴＥＧパターンにつき１つの
電極パッドを省略できるので、広い面積を必要とする電
極パッドの数を削減でき、製品領域のための電極パッド
を広く取ることができる。また、配線ＴＥＧには製品領
域の電源電位または接地電位が与えられるので、出来栄
え評価終了後の配線ＴＥＧは電位が固定した金属膜とな
り、より効果的な電気的シールド機能が得られる。
【００３９】なお、製品領域の電源電位または接地電位
に配線ＴＥＧの一端を接続しても、電源／接地配線にＴ
ＥＧの容量負荷がプラスされるだけなので、配線ＴＥＧ
が製品領域に対して悪影響を与えることはない。
に配線ＴＥＧの一端を接続しても、電源／接地配線にＴ
ＥＧの容量負荷がプラスされるだけなので、配線ＴＥＧ
が製品領域に対して悪影響を与えることはない。
【００４０】実施の形態５．本実施の形態は、配線ＴＥ
Ｇが存在する層内に配線ＴＥＧの両端の電極パッドを設
けたシステムＬＳＩチップである。
Ｇが存在する層内に配線ＴＥＧの両端の電極パッドを設
けたシステムＬＳＩチップである。
【００４１】図７は、実施の形態１にかかるシステムＬ
ＳＩチップを例として、ビアホールチェーンＶＣの配線
ＴＥＧの両端の電極パッドａ，ｂを最上配線層である５
層目に加えて４層目にも設けた場合について示す図であ
る。図の左半分は、図２に示したメモリ部ＭＭの構造の
３〜５層目と同じ部分を示している。ただし、ビアホー
ルチェーンＶＣの配線ＴＥＧの最終端に位置するビアホ
ール接続部ＶＨｄには、配線ＩＬ３ではなく、電極パッ
ドａにつながる配線ＰＬが接続されている。また、図の
右半分は、電極パッドａの構造を示している。配線ＰＬ
はビアホール接続部ＶＨｂを介して、４層目に形成され
た電極パッドＰ４に接続されている。また、電極パッド
Ｐ４はビアホール接続部ＶＨｃを介して、５層目に形成
された電極パッドＰ５に接続されている。
ＳＩチップを例として、ビアホールチェーンＶＣの配線
ＴＥＧの両端の電極パッドａ，ｂを最上配線層である５
層目に加えて４層目にも設けた場合について示す図であ
る。図の左半分は、図２に示したメモリ部ＭＭの構造の
３〜５層目と同じ部分を示している。ただし、ビアホー
ルチェーンＶＣの配線ＴＥＧの最終端に位置するビアホ
ール接続部ＶＨｄには、配線ＩＬ３ではなく、電極パッ
ドａにつながる配線ＰＬが接続されている。また、図の
右半分は、電極パッドａの構造を示している。配線ＰＬ
はビアホール接続部ＶＨｂを介して、４層目に形成され
た電極パッドＰ４に接続されている。また、電極パッド
Ｐ４はビアホール接続部ＶＨｃを介して、５層目に形成
された電極パッドＰ５に接続されている。
【００４２】このようなシステムＬＳＩチップは、以下
のようにして形成される。なお、層間絶縁膜ＩＳ３より
も基板１０１側に位置する部分の構成については、図２
に示されたものと同一であるので図２をも参照して述べ
る。まず、基板１０１上のメモリ部ＭＭにメモリセルＭ
Ｃ及び層間絶縁膜ＩＳ０を形成して素子層１０２を形成
する。このとき、ロジック部ＬＧでもメモリ部ＭＭと同
様にロジック素子等が形成される。そして、メモリ部Ｍ
Ｍに電源／接地配線ＩＬ１、層間絶縁膜ＩＳ１、電源／
接地配線ＩＬ２、層間絶縁膜ＩＳ２をこの順に形成す
る。その後、層間絶縁膜ＩＳ２の表面に金属膜を形成
し、パターニングして配線ＩＬ３，ＰＬを形成する。そ
して、配線ＩＬ３，ＰＬを覆うように層間絶縁膜ＩＳ３
を形成する。そして、層間絶縁膜ＩＳ３にフォトリソグ
ラフィ技術を用いて配線ＩＬ３につながるビアホールを
形成し、続いて層間絶縁膜ＩＳ３の表面に金属膜を形成
し、ビアホールを金属膜で埋めビアホール接続部ＶＨ，
ＶＨｂ，ＶＨｄを形成する。そして、金属膜をパターニ
ングして配線ＩＬ４及び電極パッドＰ４を形成する。図
８は、ここまでの工程で得られた構造を示す断面図であ
る。なお、電源／接地配線ＩＬ１，ＩＬ２及び配線ＩＬ
３，ＩＬ４及び層間絶縁膜ＩＳ０〜ＩＳ３の形成時に
は、共通の工程でロジック部ＬＧにおいても配線及び層
間絶縁膜が形成され、多層配線構造が同時に形成されて
いる。
のようにして形成される。なお、層間絶縁膜ＩＳ３より
も基板１０１側に位置する部分の構成については、図２
に示されたものと同一であるので図２をも参照して述べ
る。まず、基板１０１上のメモリ部ＭＭにメモリセルＭ
Ｃ及び層間絶縁膜ＩＳ０を形成して素子層１０２を形成
する。このとき、ロジック部ＬＧでもメモリ部ＭＭと同
様にロジック素子等が形成される。そして、メモリ部Ｍ
Ｍに電源／接地配線ＩＬ１、層間絶縁膜ＩＳ１、電源／
接地配線ＩＬ２、層間絶縁膜ＩＳ２をこの順に形成す
る。その後、層間絶縁膜ＩＳ２の表面に金属膜を形成
し、パターニングして配線ＩＬ３，ＰＬを形成する。そ
して、配線ＩＬ３，ＰＬを覆うように層間絶縁膜ＩＳ３
を形成する。そして、層間絶縁膜ＩＳ３にフォトリソグ
ラフィ技術を用いて配線ＩＬ３につながるビアホールを
形成し、続いて層間絶縁膜ＩＳ３の表面に金属膜を形成
し、ビアホールを金属膜で埋めビアホール接続部ＶＨ，
ＶＨｂ，ＶＨｄを形成する。そして、金属膜をパターニ
ングして配線ＩＬ４及び電極パッドＰ４を形成する。図
８は、ここまでの工程で得られた構造を示す断面図であ
る。なお、電源／接地配線ＩＬ１，ＩＬ２及び配線ＩＬ
３，ＩＬ４及び層間絶縁膜ＩＳ０〜ＩＳ３の形成時に
は、共通の工程でロジック部ＬＧにおいても配線及び層
間絶縁膜が形成され、多層配線構造が同時に形成されて
いる。
【００４３】さて通常、配線ＴＥＧの電極パッドは、チ
ップ完成後のテスト時に探針が接触可能となるように、
多層配線構造のうち最上配線層にのみ設けられれば充分
である。しかし、配線ＴＥＧの形成後すぐに配線ＴＥＧ
の出来栄え評価を行うことができれば、プロセスの早い
段階で配線の異常が発見できる。よって、図８に示すよ
うに、層間絶縁膜ＩＳ３の表面に４層目の配線ＩＬ４が
形成されてビアホールチェーンＶＣが完成した時点で電
極パッドＰ４の形成も完了しておれば、以降のプロセス
を経ることなく早い段階で配線の出来栄えを評価し、不
良チップを選別することが可能となる。このようにすれ
ば、配線に異常を有する不良チップに以降のプロセスを
施さないようにすることが可能であるので、無駄が生じ
ない。なお、ビアホールチェーンＶＣの場合は上下２層
に亘る配線ＴＥＧであるので、その上層配線である配線
ＩＬ４が形成される層と同じ４層目に電極パッドＰ４は
形成されたが、もっと上下に広く亘る配線ＴＥＧの場合
には、その配線ＴＥＧの最上層に電極パッドを形成する
ようにすればよい。
ップ完成後のテスト時に探針が接触可能となるように、
多層配線構造のうち最上配線層にのみ設けられれば充分
である。しかし、配線ＴＥＧの形成後すぐに配線ＴＥＧ
の出来栄え評価を行うことができれば、プロセスの早い
段階で配線の異常が発見できる。よって、図８に示すよ
うに、層間絶縁膜ＩＳ３の表面に４層目の配線ＩＬ４が
形成されてビアホールチェーンＶＣが完成した時点で電
極パッドＰ４の形成も完了しておれば、以降のプロセス
を経ることなく早い段階で配線の出来栄えを評価し、不
良チップを選別することが可能となる。このようにすれ
ば、配線に異常を有する不良チップに以降のプロセスを
施さないようにすることが可能であるので、無駄が生じ
ない。なお、ビアホールチェーンＶＣの場合は上下２層
に亘る配線ＴＥＧであるので、その上層配線である配線
ＩＬ４が形成される層と同じ４層目に電極パッドＰ４は
形成されたが、もっと上下に広く亘る配線ＴＥＧの場合
には、その配線ＴＥＧの最上層に電極パッドを形成する
ようにすればよい。
【００４４】また、チップ完成後に光学的手法を用いて
不具合や異常の個所の検出を行う場合、上層の配線（図
７の場合、ダミーパターンＤＰ）が存在すると配線ＴＥ
Ｇを遮蔽してしまうために、不具合や異常のある個所の
検出が行いにくい。しかし、上記のようにビアホールチ
ェーンＶＣが完成した時点で電極パッドＰ４も形成され
れば、遮蔽物となる上層の配線がない状態で光学的手法
を用いて不具合や異常の個所の検出を行うことができる
ので、検出が容易となる。
不具合や異常の個所の検出を行う場合、上層の配線（図
７の場合、ダミーパターンＤＰ）が存在すると配線ＴＥ
Ｇを遮蔽してしまうために、不具合や異常のある個所の
検出が行いにくい。しかし、上記のようにビアホールチ
ェーンＶＣが完成した時点で電極パッドＰ４も形成され
れば、遮蔽物となる上層の配線がない状態で光学的手法
を用いて不具合や異常の個所の検出を行うことができる
ので、検出が容易となる。
【００４５】そして、図８の段階で異常が認められなか
ったチップに対しては、層間絶縁膜ＩＳ４、ビアホール
接続部ＶＨｃ、電極パッドＰ５、ダミーパターンＤＰ及
びパッシベーション膜ＰＶを形成して、図７に示したよ
うにシステムＬＳＩチップを完成させ、完成後の加速試
験等が行えるようにしておけばよい。
ったチップに対しては、層間絶縁膜ＩＳ４、ビアホール
接続部ＶＨｃ、電極パッドＰ５、ダミーパターンＤＰ及
びパッシベーション膜ＰＶを形成して、図７に示したよ
うにシステムＬＳＩチップを完成させ、完成後の加速試
験等が行えるようにしておけばよい。
【００４６】本実施の形態にかかるシステムＬＳＩチッ
プを用いれば、配線ＴＥＧの形成された層と同じ層に配
線ＴＥＧの電極パッドも形成されているので、配線ＴＥ
Ｇの形成後すぐに配線ＴＥＧの出来栄え評価が行える。
よって、プロセスの早い段階で異常が発見できる。ま
た、配線ＴＥＧにとって遮蔽物となる上層の配線層がな
い状態で光学的手法を用いて不具合や異常の個所の検出
を行うことができるので、異常の検出が容易となる。
プを用いれば、配線ＴＥＧの形成された層と同じ層に配
線ＴＥＧの電極パッドも形成されているので、配線ＴＥ
Ｇの形成後すぐに配線ＴＥＧの出来栄え評価が行える。
よって、プロセスの早い段階で異常が発見できる。ま
た、配線ＴＥＧにとって遮蔽物となる上層の配線層がな
い状態で光学的手法を用いて不具合や異常の個所の検出
を行うことができるので、異常の検出が容易となる。
【００４７】その他．上記の各実施の形態においては、
メモリ部ＭＭのダミーパターン層における配線ＴＥＧが
一種類である場合について述べたが、もちろん一つのシ
ステムＬＳＩチップ中に複数種類の配線ＴＥＧが形成さ
れていてもよい。
メモリ部ＭＭのダミーパターン層における配線ＴＥＧが
一種類である場合について述べたが、もちろん一つのシ
ステムＬＳＩチップ中に複数種類の配線ＴＥＧが形成さ
れていてもよい。
【００４８】
【発明の効果】この発明のうち請求項１にかかるシステ
ムＬＳＩチップを用いれば、第２の領域の層間絶縁膜上
に配線テスト構造を形成しているので、システムＬＳＩ
チップで発生する欠陥や異物混入等の偶発的要因による
異常が検出でき、システムＬＳＩチップ内の他の要素か
ら独立して配線テスト構造の出来栄え評価をすることが
できる。さらに、素子層上に層間絶縁膜を介して第２の
領域の全域に亘る大規模な配線テスト構造を形成できる
ことから、第２の領域と同一平面内の僅かな空きスペー
スに配線テスト構造を形成する場合に比べ、システムＬ
ＳＩチップで発生する欠陥や異物混入等の偶発的要因に
よる異常の検出率が高い。また配線の出来栄え評価終了
後は、配線テスト構造は、第２の領域に対する電気的シ
ールドとしても機能する。
ムＬＳＩチップを用いれば、第２の領域の層間絶縁膜上
に配線テスト構造を形成しているので、システムＬＳＩ
チップで発生する欠陥や異物混入等の偶発的要因による
異常が検出でき、システムＬＳＩチップ内の他の要素か
ら独立して配線テスト構造の出来栄え評価をすることが
できる。さらに、素子層上に層間絶縁膜を介して第２の
領域の全域に亘る大規模な配線テスト構造を形成できる
ことから、第２の領域と同一平面内の僅かな空きスペー
スに配線テスト構造を形成する場合に比べ、システムＬ
ＳＩチップで発生する欠陥や異物混入等の偶発的要因に
よる異常の検出率が高い。また配線の出来栄え評価終了
後は、配線テスト構造は、第２の領域に対する電気的シ
ールドとしても機能する。
【００４９】この発明のうち請求項２にかかるシステム
ＬＳＩチップを用いれば、配線テスト構造が多層配線構
造と共通の工程で形成されることから、第１の領域の多
層配線構造をＣＭＰ処理して形成する際に、第２の領域
の配線テスト構造も同様にＣＭＰ処理されるので第２の
領域の層間絶縁膜の表面にディッシングが生じにくく、
また、第１の領域と第２の領域との間で配線膜の粗密の
バランスが確保できる。すなわち、配線テスト構造がダ
ミーパターンとしての機能も有する。
ＬＳＩチップを用いれば、配線テスト構造が多層配線構
造と共通の工程で形成されることから、第１の領域の多
層配線構造をＣＭＰ処理して形成する際に、第２の領域
の配線テスト構造も同様にＣＭＰ処理されるので第２の
領域の層間絶縁膜の表面にディッシングが生じにくく、
また、第１の領域と第２の領域との間で配線膜の粗密の
バランスが確保できる。すなわち、配線テスト構造がダ
ミーパターンとしての機能も有する。
【００５０】この発明のうち請求項３にかかるシステム
ＬＳＩチップを用いれば、１つの配線ＴＥＧパターンに
つき１つの電極パッドを省略できるので、広い面積を必
要とする電極パッドの数を削減でき、製品領域のための
電極パッドを広く取ることができる。また、固定電位が
与えられるので、出来栄え評価終了後の配線テスト構造
は電位が固定した導電膜となり、より効果的な電気的シ
ールド機能が得られる。
ＬＳＩチップを用いれば、１つの配線ＴＥＧパターンに
つき１つの電極パッドを省略できるので、広い面積を必
要とする電極パッドの数を削減でき、製品領域のための
電極パッドを広く取ることができる。また、固定電位が
与えられるので、出来栄え評価終了後の配線テスト構造
は電位が固定した導電膜となり、より効果的な電気的シ
ールド機能が得られる。
【００５１】この発明のうち請求項４にかかるシステム
ＬＳＩチップを用いれば、配線テスト構造にとって遮蔽
物となる上層の配線層がない状態で光学的手法を用いて
不具合や異常の個所の検出を行うことができるので、異
常の検出が容易となる。
ＬＳＩチップを用いれば、配線テスト構造にとって遮蔽
物となる上層の配線層がない状態で光学的手法を用いて
不具合や異常の個所の検出を行うことができるので、異
常の検出が容易となる。
【００５２】この発明のうち請求項５にかかるシステム
ＬＳＩチップの製造方法を用いれば、配線テスト構造の
うち基板から最も遠い部分を形成する際に、前記配線テ
スト構造に接続された電極パッドをも形成するので、配
線テスト構造の形成後すぐに配線テスト構造の出来栄え
評価が行え、プロセスの早い段階で異常を発見して不良
チップを選別することが可能となる。このようにすれ
ば、配線に異常を有する不良チップに以降のプロセスを
施さないようにすることが可能であるので、無駄が生じ
ない。また、配線テスト構造にとって遮蔽物となる上層
の配線層がない状態で光学的手法を用いて不具合や異常
の個所の検出を行うことができるので、異常の検出が容
易となる。
ＬＳＩチップの製造方法を用いれば、配線テスト構造の
うち基板から最も遠い部分を形成する際に、前記配線テ
スト構造に接続された電極パッドをも形成するので、配
線テスト構造の形成後すぐに配線テスト構造の出来栄え
評価が行え、プロセスの早い段階で異常を発見して不良
チップを選別することが可能となる。このようにすれ
ば、配線に異常を有する不良チップに以降のプロセスを
施さないようにすることが可能であるので、無駄が生じ
ない。また、配線テスト構造にとって遮蔽物となる上層
の配線層がない状態で光学的手法を用いて不具合や異常
の個所の検出を行うことができるので、異常の検出が容
易となる。
【図１】 この発明の実施の形態１のシステムＬＳＩチ
ップの一部を示す図である。
ップの一部を示す図である。
【図２】 この発明の実施の形態１のシステムＬＳＩチ
ップの断面を示す図である。
ップの断面を示す図である。
【図３】 この発明の実施の形態２のシステムＬＳＩチ
ップの一部を示す図である。
ップの一部を示す図である。
【図４】 この発明の実施の形態３のシステムＬＳＩチ
ップの一部を示す図である。
ップの一部を示す図である。
【図５】 この発明の実施の形態４のシステムＬＳＩチ
ップの一部を示す図である。
ップの一部を示す図である。
【図６】 この発明の実施の形態４のシステムＬＳＩチ
ップの断面を示す図である。
ップの断面を示す図である。
【図７】 この発明の実施の形態５のシステムＬＳＩチ
ップの断面を示す図である。
ップの断面を示す図である。
【図８】 図７に到る前の段階のシステムＬＳＩチップ
の断面を示す図である。
の断面を示す図である。
【図９】 従来の半導体装置を示す図である。
【図１０】 システムＬＳＩチップを示す図である。
【図１１】 従来のシステムＬＳＩチップの一部を示す
図である。
図である。
【図１２】 従来のシステムＬＳＩチップの断面を示す
図である。
図である。
１０１ 基板、１０２ 素子層、１０４ａ ダミーパタ
ーン層、ＩＳ 層間絶縁膜、ＶＣ ビアホールコンタク
ト、ＳＨ１，ＳＨ２ 短絡検出用配線パターン、ＷＢ
断線検出用配線パターン、Ｐ４，Ｐ５ 電極パッド。
ーン層、ＩＳ 層間絶縁膜、ＶＣ ビアホールコンタク
ト、ＳＨ１，ＳＨ２ 短絡検出用配線パターン、ＷＢ
断線検出用配線パターン、Ｐ４，Ｐ５ 電極パッド。
Claims (5)
- 【請求項１】 表面に第１及び第２の領域を有する基板
と、 前記基板の前記第１の領域上に形成された多層配線構造
と、 前記基板の前記第２の領域上に形成され、メモリセルを
有する素子層と、 前記素子層上に形成された層間絶縁膜と、 前記層間絶縁膜上に前記第２の領域の全域に亘って形成
された配線テスト構造とを備えるシステムＬＳＩチッ
プ。 - 【請求項２】 前記多層配線構造及び前記配線テスト構
造は共通の工程で形成された、請求項１記載のシステム
ＬＳＩチップ。 - 【請求項３】 前記配線テスト構造の一部に固定電位が
与えられる、請求項２記載のシステムＬＳＩチップ。 - 【請求項４】 前記配線テスト構造に接続され、前記配
線テスト構造のうち前記基板から最も遠い部分と同一平
面上にある表面を有する電極パッドをさらに備える請求
項２記載のシステムＬＳＩチップ。 - 【請求項５】 表面に第１及び第２の領域を有する基板
を準備する第１の工程と、 前記第２の領域上にメモリセルを有する素子層を形成す
る第２の工程と、 前記第１の領域上及び前記素子層上に第１の層間絶縁膜
を形成する第３の工程と、 前記第１の層間絶縁膜上に第１の導電膜を形成する第４
の工程と、 前記第１の導電膜をパターニングして、前記第１の領域
の前記第１の層間絶縁膜上には多層配線構造を形成し、
前記第２の領域の前記第１の層間絶縁膜上には前記第２
の領域の全域に亘る配線テスト構造を形成する第５の工
程とを備え、 前記配線テスト構造及び前記多層配線構造を前記基板の
厚み方向にも延在して形成する場合には、 前記配線テスト構造及び前記多層配線構造を覆うように
さらに第２の層間絶縁膜を形成する第６の工程と、 前記第２の層間絶縁膜にパターニングを施して、前記配
線テスト構造及び前記多層配線構造を露出させるビアホ
ールを形成する第７の工程と、 前記第７の工程に続いて前記第２の層間絶縁膜上に第２
の導電膜を形成する第８の工程と、 前記第２の導電膜にパターニングを施して、前記第１の
領域の前記第２の層間絶縁膜上に前記多層配線構造を延
在して形成し、前記第２の領域の前記第２の層間絶縁膜
上に前記配線テスト構造を延在して形成する第９の工程
とをさらに備え、 前記第５または第９の工程が、前記配線テスト構造のう
ち前記基板から最も遠い部分を形成する工程である場合
には、前記第１または第２の層間絶縁膜上に前記配線テ
スト構造に接続された電極パッドをも形成する、システ
ムＬＳＩチップの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102180A JP2000294730A (ja) | 1999-04-09 | 1999-04-09 | システムｌｓｉチップ及びその製造方法 |
| US09/543,545 US6614049B1 (en) | 1999-04-09 | 2000-04-05 | System LSI chip having a logic part and a memory part |
| KR1020000018141A KR100356637B1 (ko) | 1999-04-09 | 2000-04-07 | 시스템 ｌｓｉ 칩 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102180A JP2000294730A (ja) | 1999-04-09 | 1999-04-09 | システムｌｓｉチップ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294730A true JP2000294730A (ja) | 2000-10-20 |
Family
ID=14320492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11102180A Pending JP2000294730A (ja) | 1999-04-09 | 1999-04-09 | システムｌｓｉチップ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6614049B1 (ja) |
| JP (1) | JP2000294730A (ja) |
| KR (1) | KR100356637B1 (ja) |
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| JP2008535239A (ja) * | 2005-04-04 | 2008-08-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 製造モニタを集積回路チップに付加する方法 |
| KR100906498B1 (ko) * | 2002-07-16 | 2009-07-08 | 매그나칩 반도체 유한회사 | 복합 반도체 장치 |
| JP2011165740A (ja) * | 2010-02-05 | 2011-08-25 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2012023238A (ja) * | 2010-07-15 | 2012-02-02 | Renesas Electronics Corp | 半導体装置、半導体装置の製造方法、及び半導体装置の設計方法 |
| JP2015122367A (ja) * | 2013-12-20 | 2015-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2017208560A (ja) * | 2017-07-07 | 2017-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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| US7179661B1 (en) * | 1999-12-14 | 2007-02-20 | Kla-Tencor | Chemical mechanical polishing test structures and methods for inspecting the same |
| US7655482B2 (en) * | 2000-04-18 | 2010-02-02 | Kla-Tencor | Chemical mechanical polishing test structures and methods for inspecting the same |
| US6955940B2 (en) | 2001-08-29 | 2005-10-18 | Micron Technology, Inc. | Method of forming chalcogenide comprising devices |
| US7395518B2 (en) * | 2002-02-28 | 2008-07-01 | Pdf Solutions, Inc. | Back end of line clone test vehicle |
| JP3853260B2 (ja) * | 2002-06-12 | 2006-12-06 | Ｎｅｃエレクトロニクス株式会社 | 評価用素子を含む半導体装置及び該評価用素子を用いた故障解析方法 |
| US7012020B2 (en) * | 2003-09-12 | 2006-03-14 | Taiwan Semiconductor Manufacturing Co. Ltd. | Multi-layered metal routing technique |
| US7259468B2 (en) * | 2004-04-30 | 2007-08-21 | Advanced Chip Engineering Technology Inc. | Structure of package |
| JP4592634B2 (ja) * | 2005-06-17 | 2010-12-01 | パナソニック株式会社 | 半導体装置 |
| JP2007129018A (ja) | 2005-11-02 | 2007-05-24 | Nec Electronics Corp | 半導体装置 |
| JP2008047192A (ja) * | 2006-08-11 | 2008-02-28 | Fujitsu Ltd | 微細パターンの評価方法、微細パターンを有する素子の製造方法 |
| US10573711B2 (en) * | 2017-07-13 | 2020-02-25 | Semiconductor Components Industries, Llc | Semiconductor device resistor including vias and multiple metal layers |
| KR20220022779A (ko) * | 2020-08-19 | 2022-02-28 | 삼성전자주식회사 | 복수개의 패턴들을 포함하는 반도체 소자 |
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|---|---|---|---|---|
| JPH04290242A (ja) | 1991-03-19 | 1992-10-14 | Matsushita Electric Ind Co Ltd | 半導体素子の検査方法 |
| JPH05144917A (ja) | 1991-11-20 | 1993-06-11 | Fujitsu Ltd | 半導体装置 |
| JPH0677299A (ja) * | 1992-08-25 | 1994-03-18 | Kawasaki Steel Corp | 半導体装置の配線試験方法 |
| JP3122297B2 (ja) * | 1993-12-28 | 2001-01-09 | 株式会社東芝 | 半導体装置 |
| JPH10189679A (ja) | 1996-12-27 | 1998-07-21 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP3638778B2 (ja) * | 1997-03-31 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
-
1999
- 1999-04-09 JP JP11102180A patent/JP2000294730A/ja active Pending
-
2000
- 2000-04-05 US US09/543,545 patent/US6614049B1/en not_active Expired - Fee Related
- 2000-04-07 KR KR1020000018141A patent/KR100356637B1/ko not_active IP Right Cessation
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Also Published As
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|---|---|
| KR20010014699A (ko) | 2001-02-26 |
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