JP3139433B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、論理回路用配線を形成した後
に配線系の不具合が生じた場合に、素子分離領域から再
作製する時間を短縮することのできる半導体装置及びそ
の製造方法に関するものである。
の製造方法に関し、特に、論理回路用配線を形成した後
に配線系の不具合が生じた場合に、素子分離領域から再
作製する時間を短縮することのできる半導体装置及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】従来、ＬＳＩ（大規模集積回路）におい
ては、ウエハー上にリソグラフィー技術を用いて素子分
離領域、拡散領域、ゲート、コンタクト、スルホール、
配線を形成しているが、配線形成後に配線系の不具合が
生じた場合には、一般的に、再度素子分離領域から作り
直す必要がある。ただし、ゲートアレイ（Ｇ／Ａ）のよ
うに、半導体素子で構成される基本ゲートが半導体チッ
プ上に多数個規則的に配列されている共通下地を使用す
る場合には、他の下地を使用すればよいため、わざわざ
素子分離領域から作り直す必要はない。
ては、ウエハー上にリソグラフィー技術を用いて素子分
離領域、拡散領域、ゲート、コンタクト、スルホール、
配線を形成しているが、配線形成後に配線系の不具合が
生じた場合には、一般的に、再度素子分離領域から作り
直す必要がある。ただし、ゲートアレイ（Ｇ／Ａ）のよ
うに、半導体素子で構成される基本ゲートが半導体チッ
プ上に多数個規則的に配列されている共通下地を使用す
る場合には、他の下地を使用すればよいため、わざわざ
素子分離領域から作り直す必要はない。
【０００３】しかし、再度素子分離領域から作り直す場
合、ＬＳＩの作製に２倍の製造日数が必要となり、ユー
ザの所望する論理回路ＬＳＩを迅速に提供することが非
常に難しくなる。そこで、素子分離領域からＬＳＩを再
作製する時間（ＴＡＴ）を短縮するために、図５に示す
ように、１度作製したＬＳＩの表面をＣＭＰ（化学的機
械研磨）を用いてコンタクト形成時まで研磨して配線形
成から再作製しようとする方法が考えられている。
合、ＬＳＩの作製に２倍の製造日数が必要となり、ユー
ザの所望する論理回路ＬＳＩを迅速に提供することが非
常に難しくなる。そこで、素子分離領域からＬＳＩを再
作製する時間（ＴＡＴ）を短縮するために、図５に示す
ように、１度作製したＬＳＩの表面をＣＭＰ（化学的機
械研磨）を用いてコンタクト形成時まで研磨して配線形
成から再作製しようとする方法が考えられている。
【０００４】この方法では、素子分離領域形成〜カバー
形成の各工程を経て作製された全てのＬＳＩは、機能確
認工程において各々の機能がテスター装置等を用いて確
認され、良品と不良品との識別が行われる。この時に、
ＬＳＩの論理回路に間違いがあった場合には、このＬＳ
Ｉは所望の機能を得る事が出来なくなってしまう。そこ
で、少しでも、素子分離領域からＬＳＩを再作製する時
間（ＴＡＴ）を短縮する方法として、ＣＭＰ装置を用い
て配線部分のみを研磨し、第１のＡｌ配線から再作製し
ようとの試みがなされている。
形成の各工程を経て作製された全てのＬＳＩは、機能確
認工程において各々の機能がテスター装置等を用いて確
認され、良品と不良品との識別が行われる。この時に、
ＬＳＩの論理回路に間違いがあった場合には、このＬＳ
Ｉは所望の機能を得る事が出来なくなってしまう。そこ
で、少しでも、素子分離領域からＬＳＩを再作製する時
間（ＴＡＴ）を短縮する方法として、ＣＭＰ装置を用い
て配線部分のみを研磨し、第１のＡｌ配線から再作製し
ようとの試みがなされている。
【０００５】また、半導体基板上に半導体素子を形成し
た後、ユーザ対応の論理回路配線を形成する前に、前記
半導体素子の特性を測定して分類し、分類された半導体
の特性に応じてユーザ対応の論理回路を形成する製造方
法も提案されている。この方法では、ゲートアレイのよ
うに、半導体基板上に半導体素子を形成したマスターウ
エハー上に、コンタクトの形成、テスト回路用配線の形
成を行った後、特性確認を行い、ウエハーを特性ごとに
分類した後、上記配線の一部を切断し、スルホールを介
して第２層配線を形成する方法が取られている。
た後、ユーザ対応の論理回路配線を形成する前に、前記
半導体素子の特性を測定して分類し、分類された半導体
の特性に応じてユーザ対応の論理回路を形成する製造方
法も提案されている。この方法では、ゲートアレイのよ
うに、半導体基板上に半導体素子を形成したマスターウ
エハー上に、コンタクトの形成、テスト回路用配線の形
成を行った後、特性確認を行い、ウエハーを特性ごとに
分類した後、上記配線の一部を切断し、スルホールを介
して第２層配線を形成する方法が取られている。
【０００６】
【発明が解決しようとする課題】ところで、この第１の
Ａｌ配線から再作製する方法では、ＣＭＰの研磨精度の
問題から層間膜を均一に研磨することが出来ないため、
図６に示すように、Ｓｉ基板（半導体基板）１のゲート
２近傍に形成された拡散領域３上にコンタクト４として
埋め込まれているタングステン（Ｗ）上に酸化膜（ＢＰ
ＳＧ膜）５が残ってしまい、この上に第１のＡｌ配線を
形成しても該第１のＡｌ配線とＷとの接続が取れないと
いう問題点があった。
Ａｌ配線から再作製する方法では、ＣＭＰの研磨精度の
問題から層間膜を均一に研磨することが出来ないため、
図６に示すように、Ｓｉ基板（半導体基板）１のゲート
２近傍に形成された拡散領域３上にコンタクト４として
埋め込まれているタングステン（Ｗ）上に酸化膜（ＢＰ
ＳＧ膜）５が残ってしまい、この上に第１のＡｌ配線を
形成しても該第１のＡｌ配線とＷとの接続が取れないと
いう問題点があった。
【０００７】また、タングステン上の酸化膜を完全にと
る努力をすると、図７に示すように、ゲート２上の酸化
膜の厚みが薄くなるため、ＬＳＩの基本特性を満足する
ことが出来なくなってしまうという問題点があった。た
とえ、ＣＭＰの研磨技術が向上して非常に精度よく研磨
されるようになった場合であっても、チップ内の数万個
のコンタクト（Ｗ）と第１のＡｌ配線との接続が全て良
好であるとの確証を得ることが出来ないため、上述した
第１のＡｌ配線から再作製する方法によりＬＳＩを再作
製しても良品のＬＳＩを得ることは困難である。一方、
分類された半導体の特性に応じて論理回路を形成する方
法では、前記配線の切断箇所が多くなるために、実作業
が大変であるという問題点があった。
る努力をすると、図７に示すように、ゲート２上の酸化
膜の厚みが薄くなるため、ＬＳＩの基本特性を満足する
ことが出来なくなってしまうという問題点があった。た
とえ、ＣＭＰの研磨技術が向上して非常に精度よく研磨
されるようになった場合であっても、チップ内の数万個
のコンタクト（Ｗ）と第１のＡｌ配線との接続が全て良
好であるとの確証を得ることが出来ないため、上述した
第１のＡｌ配線から再作製する方法によりＬＳＩを再作
製しても良品のＬＳＩを得ることは困難である。一方、
分類された半導体の特性に応じて論理回路を形成する方
法では、前記配線の切断箇所が多くなるために、実作業
が大変であるという問題点があった。
【０００８】本発明は、上記の事情に鑑みてなされたも
のであって、回路変更が生じたり、あるいは拡散工程中
にトラブルが発生して半導体装置の再作製が必要になっ
た場合に、素子分離領域から再作製する時間を大幅に短
縮することのできる半導体装置及びその製造方法を提供
することを目的とする。
のであって、回路変更が生じたり、あるいは拡散工程中
にトラブルが発生して半導体装置の再作製が必要になっ
た場合に、素子分離領域から再作製する時間を大幅に短
縮することのできる半導体装置及びその製造方法を提供
することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体装置及びその製造方法を提
供する。すなわち、本発明の請求項１記載の半導体装置
は、半導体基板に、半導体素子を有するチップを複数形
成し、これらのチップを、論理回路用配線が形成された
チップと、論理回路用配線が形成されていないチップと
により構成したものである。
に、本発明は次の様な半導体装置及びその製造方法を提
供する。すなわち、本発明の請求項１記載の半導体装置
は、半導体基板に、半導体素子を有するチップを複数形
成し、これらのチップを、論理回路用配線が形成された
チップと、論理回路用配線が形成されていないチップと
により構成したものである。
【００１０】請求項２記載の半導体装置は、半導体基板
に、半導体素子を有するチップを複数形成し、これらの
チップを、論理回路用配線が形成されたチップと、論理
回路用のコンタクトが形成されていないチップとにより
構成したものである。
に、半導体素子を有するチップを複数形成し、これらの
チップを、論理回路用配線が形成されたチップと、論理
回路用のコンタクトが形成されていないチップとにより
構成したものである。
【００１１】請求項３記載の半導体装置は、請求項１ま
たは２記載の半導体装置において、前記論理回路用配線
が形成されたチップが研磨されてその論理回路用配線が
除去され、該チップに再度論理回路用配線が形成された
ものである。
たは２記載の半導体装置において、前記論理回路用配線
が形成されたチップが研磨されてその論理回路用配線が
除去され、該チップに再度論理回路用配線が形成された
ものである。
【００１２】請求項４記載の半導体装置の製造方法は、
半導体基板に、半導体素子及び論理回路用配線が形成さ
れたチップと、半導体素子を有しかつ論理回路用配線が
形成されていないチップを形成し、前記チップの電気的
特性を測定し、この測定値が所定の範囲から外れている
場合に、前記論理回路用配線が形成されていないチップ
に基づき研磨量を決定し、前記論理回路用配線が形成さ
れたチップを研磨してその論理回路用配線を除去し、再
度、前記チップ上に論理回路用配線を形成する方法であ
る。
半導体基板に、半導体素子及び論理回路用配線が形成さ
れたチップと、半導体素子を有しかつ論理回路用配線が
形成されていないチップを形成し、前記チップの電気的
特性を測定し、この測定値が所定の範囲から外れている
場合に、前記論理回路用配線が形成されていないチップ
に基づき研磨量を決定し、前記論理回路用配線が形成さ
れたチップを研磨してその論理回路用配線を除去し、再
度、前記チップ上に論理回路用配線を形成する方法であ
る。
【００１３】請求項５記載の半導体装置の製造方法は、
半導体基板に、半導体素子及び論理回路用配線が形成さ
れたチップと、半導体素子を有しかつ論理回路用のコン
タクトが形成されていないチップを形成し、前記チップ
の電気的特性を測定し、この測定値が所定の範囲から外
れている場合に、前記論理回路用のコンタクトが形成さ
れていないチップに基づき研磨量を決定し、前記論理回
路用配線が形成されたチップを研磨してその論理回路用
配線を除去し、再度、前記チップ上に論理回路用配線を
形成する方法である。
半導体基板に、半導体素子及び論理回路用配線が形成さ
れたチップと、半導体素子を有しかつ論理回路用のコン
タクトが形成されていないチップを形成し、前記チップ
の電気的特性を測定し、この測定値が所定の範囲から外
れている場合に、前記論理回路用のコンタクトが形成さ
れていないチップに基づき研磨量を決定し、前記論理回
路用配線が形成されたチップを研磨してその論理回路用
配線を除去し、再度、前記チップ上に論理回路用配線を
形成する方法である。
【００１４】請求項６記載の半導体装置の製造方法は、
請求項４または５記載の半導体装置の製造方法におい
て、前記研磨を、論理回路用配線を形成する工程内で行
う方法である。
請求項４または５記載の半導体装置の製造方法におい
て、前記研磨を、論理回路用配線を形成する工程内で行
う方法である。
【００１５】本発明の請求項１記載の半導体装置では、
半導体基板に形成された複数のチップを、論理回路用配
線が形成されたチップと、論理回路用配線が形成されて
いないチップとにより構成したことにより、半導体装置
を再作製する際に、論理回路用配線が形成されていない
チップに基づき、論理回路用配線が形成されたチップの
研磨量を決定し、その論理回路用配線を研磨・除去す
る。これにより、半導体装置の再作製が必要になった場
合においても、素子分離領域から再作製する時間が大幅
に短縮される。また、再作製の際のチップの研磨量の精
度が向上し配線間の接続が確実になり、歩留まり及び信
頼性が向上する。
半導体基板に形成された複数のチップを、論理回路用配
線が形成されたチップと、論理回路用配線が形成されて
いないチップとにより構成したことにより、半導体装置
を再作製する際に、論理回路用配線が形成されていない
チップに基づき、論理回路用配線が形成されたチップの
研磨量を決定し、その論理回路用配線を研磨・除去す
る。これにより、半導体装置の再作製が必要になった場
合においても、素子分離領域から再作製する時間が大幅
に短縮される。また、再作製の際のチップの研磨量の精
度が向上し配線間の接続が確実になり、歩留まり及び信
頼性が向上する。
【００１６】請求項２記載の半導体装置では、半導体基
板に形成された複数のチップを、論理回路用配線が形成
されたチップと、論理回路用のコンタクトが形成されて
いないチップとにより構成したことにより、半導体装置
を再作製する際に、論理回路用のコンタクトが形成され
ていないチップに基づき、論理回路用配線が形成された
チップの研磨量を決定し、その論理回路用配線を研磨・
除去する。これにより、半導体装置の再作製が必要にな
った場合においても、素子分離領域から再作製する時間
が大幅に短縮される。また、再作製の際のチップの研磨
量の精度が向上し配線間の接続が確実になり、歩留まり
及び信頼性が向上する。
板に形成された複数のチップを、論理回路用配線が形成
されたチップと、論理回路用のコンタクトが形成されて
いないチップとにより構成したことにより、半導体装置
を再作製する際に、論理回路用のコンタクトが形成され
ていないチップに基づき、論理回路用配線が形成された
チップの研磨量を決定し、その論理回路用配線を研磨・
除去する。これにより、半導体装置の再作製が必要にな
った場合においても、素子分離領域から再作製する時間
が大幅に短縮される。また、再作製の際のチップの研磨
量の精度が向上し配線間の接続が確実になり、歩留まり
及び信頼性が向上する。
【００１７】請求項４記載の半導体装置の製造方法で
は、半導体装置を再作製する際に、前記論理回路用配線
が形成されていないチップに基づき必要な研磨量を決定
し、前記論理回路用配線が形成されたチップを研磨して
その論理回路用配線を除去し、再度、前記チップ上に論
理回路用配線を形成することにより、素子分離領域から
再作製する時間が大幅に短縮される。また、ウエハー毎
に必要な研磨量を決定することにより、研磨の精度が向
上し、再度前記チップ上に形成された論理回路用配線の
接続が確実になり、得られた製品の歩留まり及び信頼性
が向上する。
は、半導体装置を再作製する際に、前記論理回路用配線
が形成されていないチップに基づき必要な研磨量を決定
し、前記論理回路用配線が形成されたチップを研磨して
その論理回路用配線を除去し、再度、前記チップ上に論
理回路用配線を形成することにより、素子分離領域から
再作製する時間が大幅に短縮される。また、ウエハー毎
に必要な研磨量を決定することにより、研磨の精度が向
上し、再度前記チップ上に形成された論理回路用配線の
接続が確実になり、得られた製品の歩留まり及び信頼性
が向上する。
【００１８】請求項５記載の半導体装置の製造方法で
は、半導体装置を再作製する際に、前記論理回路用のコ
ンタクトが形成されていないチップに基づき必要な研磨
量を決定し、前記論理回路用配線が形成されたチップを
研磨してその論理回路用配線を除去し、再度、前記チッ
プ上に論理回路用配線を形成することにより、素子分離
領域から再作製する時間が大幅に短縮される。また、ウ
エハー毎に必要な研磨量を決定することにより、研磨の
精度が向上し、再度前記チップ上に形成された論理回路
用配線の接続が確実になり、得られた製品の歩留まり及
び信頼性が向上する。
は、半導体装置を再作製する際に、前記論理回路用のコ
ンタクトが形成されていないチップに基づき必要な研磨
量を決定し、前記論理回路用配線が形成されたチップを
研磨してその論理回路用配線を除去し、再度、前記チッ
プ上に論理回路用配線を形成することにより、素子分離
領域から再作製する時間が大幅に短縮される。また、ウ
エハー毎に必要な研磨量を決定することにより、研磨の
精度が向上し、再度前記チップ上に形成された論理回路
用配線の接続が確実になり、得られた製品の歩留まり及
び信頼性が向上する。
【００１９】
【発明の実施の形態】本発明の半導体装置及びその製造
方法の一実施形態について図面に基づき説明する。図１
は本発明の第１の実施形態のＬＳＩ（半導体装置）の製
造方法を示す工程図であり、ＬＳＩの製造工程の概略と
ＣＭＰを用いてウエハーを再生する工程の概略を示して
いる。
方法の一実施形態について図面に基づき説明する。図１
は本発明の第１の実施形態のＬＳＩ（半導体装置）の製
造方法を示す工程図であり、ＬＳＩの製造工程の概略と
ＣＭＰを用いてウエハーを再生する工程の概略を示して
いる。
【００２０】この製造方法では、ウエハー上に、リソグ
ラフィー技術（レジストを露光技術を用いてパターニン
グする技術）を用いて、素子分離領域、拡散領域、ゲー
ト、コンタクト、第１のＡｌ配線、スルホール、第２の
Ａｌ配線、カバーを順次形成し、最後にテスター装置を
用いてＬＳＩとしての機能確認を行なう。ここでは、ウ
エハー内に、通常のＬＳＩチップと、コンタクトを有し
ない、あるいはコンタクト以降の第１のＡｌ配線、スル
ホール、第２のＡｌ配線を有しないチップを作製する。
ラフィー技術（レジストを露光技術を用いてパターニン
グする技術）を用いて、素子分離領域、拡散領域、ゲー
ト、コンタクト、第１のＡｌ配線、スルホール、第２の
Ａｌ配線、カバーを順次形成し、最後にテスター装置を
用いてＬＳＩとしての機能確認を行なう。ここでは、ウ
エハー内に、通常のＬＳＩチップと、コンタクトを有し
ない、あるいはコンタクト以降の第１のＡｌ配線、スル
ホール、第２のＡｌ配線を有しないチップを作製する。
【００２１】通常では、コンタクト形成時に、ウエハー
内の各チップの全てにリソグラフィー技術を用いてコン
タクトを形成しているが、この方法では、一部のチップ
を飛ばして露光を行うことにより、コンタクトを有しな
いチップをウエハー上に形成することが可能である。
内の各チップの全てにリソグラフィー技術を用いてコン
タクトを形成しているが、この方法では、一部のチップ
を飛ばして露光を行うことにより、コンタクトを有しな
いチップをウエハー上に形成することが可能である。
【００２２】同様にして、第１のＡｌ配線、スルホー
ル、第２のＡｌ配線の全ての配線を有しないチップを作
製する。次に、機能確認工程にて通常で作成されたＬＳ
Ｉチップの機能確認を実施する。ここで、論理回路に間
違いが有ったり、配線の接続が不十分で正しく動作しな
かったり等の不具合が生じた場合、コンタクトを有しな
いチップ上の酸化膜の厚みを測定して、ＣＭＰで研磨す
るチップの酸化膜の量を決定し、ＣＭＰを用いてウエハ
ーをコンタクトまで研磨し、再度コンタクト以降の配線
を行い、ＬＳＩチップを作製する。
ル、第２のＡｌ配線の全ての配線を有しないチップを作
製する。次に、機能確認工程にて通常で作成されたＬＳ
Ｉチップの機能確認を実施する。ここで、論理回路に間
違いが有ったり、配線の接続が不十分で正しく動作しな
かったり等の不具合が生じた場合、コンタクトを有しな
いチップ上の酸化膜の厚みを測定して、ＣＭＰで研磨す
るチップの酸化膜の量を決定し、ＣＭＰを用いてウエハ
ーをコンタクトまで研磨し、再度コンタクト以降の配線
を行い、ＬＳＩチップを作製する。
【００２３】図２は、本実施形態のウエハー（半導体基
板）を示す平面図であり、コンタクト以降の配線を有し
ないチップと通常のＬＳＩチップを図示したショットマ
ップである。このウエハー１１には、通常のＬＳＩチッ
プ１２に混じって、コンタクト、第１のＡｌ配線、スル
ホール、第２のＡｌ配線を有しないチップ１３（図中、
×印のチップ）が作製されている。
板）を示す平面図であり、コンタクト以降の配線を有し
ないチップと通常のＬＳＩチップを図示したショットマ
ップである。このウエハー１１には、通常のＬＳＩチッ
プ１２に混じって、コンタクト、第１のＡｌ配線、スル
ホール、第２のＡｌ配線を有しないチップ１３（図中、
×印のチップ）が作製されている。
【００２４】図３は図２のＡ−Ａ線に沿う断面図であ
り、チップ１３はコンタクト以降の配線を有しないた
め、ゲート２上には酸化膜（ＢＰＳＧ膜）５、ＳｉＯ2
からなる層間膜１４、１５、カバー膜１６が積層されて
いる。一方、チップ１２は通常のＬＳＩ工程で作製され
るため、拡散領域３の上部にタングステン（Ｗ）からな
るコンタクト４が形成され、このコンタクト４上に第１
のＡｌ配線２１、層間膜１４、スルーホール２２、第２
のＡｌ配線２３、層間膜１５、カバー膜１６が形成され
ている。
り、チップ１３はコンタクト以降の配線を有しないた
め、ゲート２上には酸化膜（ＢＰＳＧ膜）５、ＳｉＯ2
からなる層間膜１４、１５、カバー膜１６が積層されて
いる。一方、チップ１２は通常のＬＳＩ工程で作製され
るため、拡散領域３の上部にタングステン（Ｗ）からな
るコンタクト４が形成され、このコンタクト４上に第１
のＡｌ配線２１、層間膜１４、スルーホール２２、第２
のＡｌ配線２３、層間膜１５、カバー膜１６が形成され
ている。
【００２５】図４は、本実施形態の製造方法により作製
したＬＳＩの機能確認後に不具合（例えば、論埋回路の
設計ミス）、或いは、製造工程中の不具合（例えば、マ
スクの指定ミスで他の回路を形成してしまった場合）等
が発生した場合に、その時点からウエハー全体をＣＭＰ
にて研磨した時の断面図であり、図３に対応している。
ここでは、ＣＭＰで研磨する酸化膜の量はチップ１３の
ゲート２上の酸化膜５の厚みを測定して決定する。
したＬＳＩの機能確認後に不具合（例えば、論埋回路の
設計ミス）、或いは、製造工程中の不具合（例えば、マ
スクの指定ミスで他の回路を形成してしまった場合）等
が発生した場合に、その時点からウエハー全体をＣＭＰ
にて研磨した時の断面図であり、図３に対応している。
ここでは、ＣＭＰで研磨する酸化膜の量はチップ１３の
ゲート２上の酸化膜５の厚みを測定して決定する。
【００２６】本実施形態の製造方法の変形例として、意
識的に測定配線を作製して所望の目的を達した後、ＣＭ
Ｐでその配線を削除する方法にも適用することができ
る。例えば、従来の分類された半導体素子の特性に応じ
てユーザ対応の論理回路を形成する製造方法では、半導
体基板上に半導体素子を形成したマスターウエハー上
に、コンタクトの形成、テスト回路用配線の形成を行っ
た後、特性確認を行い、ウエハーを特性ごとに分類した
後、上記配線の一部を切断し、スルホールを介して第２
層配線を形成している。また、上記テスト回路はウエハ
ーの特性が測定出来れば良いため全てのチップに作製す
る必要は無い。
識的に測定配線を作製して所望の目的を達した後、ＣＭ
Ｐでその配線を削除する方法にも適用することができ
る。例えば、従来の分類された半導体素子の特性に応じ
てユーザ対応の論理回路を形成する製造方法では、半導
体基板上に半導体素子を形成したマスターウエハー上
に、コンタクトの形成、テスト回路用配線の形成を行っ
た後、特性確認を行い、ウエハーを特性ごとに分類した
後、上記配線の一部を切断し、スルホールを介して第２
層配線を形成している。また、上記テスト回路はウエハ
ーの特性が測定出来れば良いため全てのチップに作製す
る必要は無い。
【００２７】そこで、テスト回路を形成してウエハーの
特性を測定した後、ＣＭＰでテスト回路を研磨して除去
する方法が可能になる。この方法では、テスト回路を除
去した後、コンタクトより所望の配線回路を形成するこ
とにより、特性が確認された下地で通常のＬＳＩの作製
を行う事が出来る。
特性を測定した後、ＣＭＰでテスト回路を研磨して除去
する方法が可能になる。この方法では、テスト回路を除
去した後、コンタクトより所望の配線回路を形成するこ
とにより、特性が確認された下地で通常のＬＳＩの作製
を行う事が出来る。
【００２８】以上説明したように、本実施形態によれ
ば、ウエハーの表面をＣＭＰにて研磨することにより、
コンタクト形成以降の配線工程から再度ＬＳＩを作製す
ることができ、形成に時間を要する拡散工程、ゲート形
成工程を省略することができる。したがって、ＬＳＩの
素子分離領域から再作製する時間（ＴＡＴ）を大幅に短
縮することができる。
ば、ウエハーの表面をＣＭＰにて研磨することにより、
コンタクト形成以降の配線工程から再度ＬＳＩを作製す
ることができ、形成に時間を要する拡散工程、ゲート形
成工程を省略することができる。したがって、ＬＳＩの
素子分離領域から再作製する時間（ＴＡＴ）を大幅に短
縮することができる。
【００２９】
【発明の効果】以上説明した様に、本発明の半導体装置
によれば、半導体装置を再作製する際に、論理回路用配
線が形成されていないチップもしくは論理回路用のコン
タクトが形成されていないチップのいずれかに基づき、
チップに形成された論理回路用配線を研磨・除去し、再
度、前記チップ上に論理回路用配線を形成することがで
きるので、半導体装置の再作製が必要になった場合にお
いても、素子分離領域から再作製する時間を大幅に短縮
することができる。また、再作製の際のチップの研磨量
の精度が向上するので、配線間の接続を確実に取ること
ができ、製品の歩留まり及び信頼性が向上するととも
に、コストダウンを図ることができる。
によれば、半導体装置を再作製する際に、論理回路用配
線が形成されていないチップもしくは論理回路用のコン
タクトが形成されていないチップのいずれかに基づき、
チップに形成された論理回路用配線を研磨・除去し、再
度、前記チップ上に論理回路用配線を形成することがで
きるので、半導体装置の再作製が必要になった場合にお
いても、素子分離領域から再作製する時間を大幅に短縮
することができる。また、再作製の際のチップの研磨量
の精度が向上するので、配線間の接続を確実に取ること
ができ、製品の歩留まり及び信頼性が向上するととも
に、コストダウンを図ることができる。
【００３０】本発明の半導体装置の製造方法によれば、
半導体装置を再作製する際に、前記論理回路用配線が形
成されていないチップもしくは前記論理回路用のコンタ
クトが形成されていないチップのいずれかに基づき必要
な研磨量を決定し、前記論理回路用配線が形成されたチ
ップを研磨してその論理回路用配線を除去するので、素
子分離領域から再作製する時間を大幅に短縮することが
できる。また、ウエハー毎に必要な研磨量を決定するこ
とができるので、研磨の精度を向上させることができ、
歩留まり及び信頼性が向上した製品を得ることができ
る。
半導体装置を再作製する際に、前記論理回路用配線が形
成されていないチップもしくは前記論理回路用のコンタ
クトが形成されていないチップのいずれかに基づき必要
な研磨量を決定し、前記論理回路用配線が形成されたチ
ップを研磨してその論理回路用配線を除去するので、素
子分離領域から再作製する時間を大幅に短縮することが
できる。また、ウエハー毎に必要な研磨量を決定するこ
とができるので、研磨の精度を向上させることができ、
歩留まり及び信頼性が向上した製品を得ることができ
る。
【図１】 本発明の一実施形態のＬＳＩの製造方法を示
す工程図である。
す工程図である。
【図２】 本発明の一実施形態のウエハーを示す平面図
である。
である。
【図３】 図２のＡ−Ａ線に沿う断面図である。
【図４】 本発明の一実施形態のＬＳＩのＣＭＰにて研
磨した状態を示す断面図である。
磨した状態を示す断面図である。
【図５】 従来のＬＳＩの製造方法を示す工程図であ
る。
る。
【図６】 従来のＬＳＩの不具合を示す断面図である。
【図７】 従来のＬＳＩの不具合を示す断面図である。
１ Ｓｉ基板（半導体基板） ２ ゲート ３ 拡散領域 ４ コンタクト ５ 酸化膜（ＢＰＳＧ膜） １１ ウエハー（半導体基板） １２ ＬＳＩチップ １３ コンタクト以降の配線を有しないチップ １４、１５ 層間膜 １６ カバー膜 ２１ 第１のＡｌ配線 ２２ スルーホール ２３ 第２のＡｌ配線
Claims (3)
- 【請求項１】 半導体基板に、半導体素子及び論理回路
用配線が形成されたチップと、半導体素子を有しかつ論
理回路用配線が形成されていないチップを形成し、前記
チップの電気的特性を測定し、この測定値が所定の範囲
から外れている場合に、前記論理回路用配線が形成され
ていないチップに基づき研磨量を決定し、前記論理回路
用配線が形成されたチップを研磨してその論理回路用配
線を除去し、再度、前記チップ上に論理回路用配線を形
成することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板に、半導体素子及び論理回路
用配線が形成されたチップと、半導体素子を有しかつ論
理回路用のコンタクトが形成されていないチップを形成
し、前記チップの電気的特性を測定し、この測定値が所
定の範囲から外れている場合に、前記論理回路用のコン
タクトが形成されていないチップに基づき研磨量を決定
し、前記論理回路用配線が形成されたチップを研磨して
その論理回路用配線を除去し、再度、前記チップ上に論
理回路用配線を形成することを特徴とする半導体装置の
製造方法。 - 【請求項３】 前記研磨は、論理回路用配線を形成する
工程内で行うことを特徴とする請求項２または３記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09361107A JP3139433B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09361107A JP3139433B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11195755A JPH11195755A (ja) | 1999-07-21 |
| JP3139433B2 true JP3139433B2 (ja) | 2001-02-26 |
Family
ID=18472233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09361107A Expired - Fee Related JP3139433B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139433B2 (ja) |
-
1997
- 1997-12-26 JP JP09361107A patent/JP3139433B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11195755A (ja) | 1999-07-21 |
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