KR20030056013A - 반도체 소자의 인터라인 프로빙 방법 - Google Patents

반도체 소자의 인터라인 프로빙 방법 Download PDF

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Abstract

본 발명은 칩의 인터널 프로빙(internal probing)을 통한 설계 검증 및 제조시의 불량 발생 체크에 소요되는 시간의 단축 및 진행 결과의 정확성을 향상시킬 수 있도록한 반도체 소자의 인터라인 프로빙 방법에 관한 것으로, 칩의 설계 검증에 필요한 인터널 포인트들을 정한후 라인에 홀드해 둔 웨이퍼들을 불량 분석 콘택 및 불량 분석층을 이용할 것인지 분류하는 단계;불량 분석 콘택을 이용한 반도체 소자의 인터라인 프로빙을 위하여,기판상에 형성된 언더 메탈 라인과 전면에 형성된 제 1 인터메탈 산화막 그리고 제 1 인터메탈 산화막상에 형성된 파이널 메탈라인을 포함하는 홀드 웨이퍼상에 제 2 인터메탈 산화막을 형성하는 단계;상기 언더 메탈라인의 콘택을 위한 콘택 영역과 언더 메탈라인 노출 영역을 정의하는 단계;상기 제 1,2 인터메탈 산화막을 선택적으로 식각하여 콘택 영역과 노출 영역을 오픈시켜 패드 형성 영역, 언더 메탈 라인의 회로 수정 작업중의 커팅 영역, 다른 라인과의 연결 영역을 갖도록 하는 단계를 포함한다.

Description

반도체 소자의 인터라인 프로빙 방법{Method for probing interline of semiconductor device}
본 발명은 반도체 소자의 제조에 관한 것으로, 칩의 인터널 프로빙(internalprobing)을 통한 설계 검증 및 제조시의 불량 발생 체크에 소요되는 시간의 단축 및 진행 결과의 정확성을 향상시킬 수 있도록한 반도체 소자의 인터라인 프로빙 방법에 관한 것이다.
MML 제품을 개발하는 경우 먼저 공정 기술 개발을 하며 그 후에 개발이 완료된 테크놀러지를 이용하여 특정 용도에 사용되는 MML 제품을 설계 및 실제 실리콘에 구현하게 된다.
테크놀러지 개발시에는 DRAM과 로직 부분을 따로 설계하게 되며 동일한 마스크에 다른 칩의 형태로 구현되는 콤보 칩(Combo Chip)의 형태로 실리콘에 구현한다.
통상적으로 DRAM 매크로의 경우는 다층의 폴리(4폴리) 레이어와 소층의 메탈(2메탈) 레이어를 이용하며 로직 부분은 하나의 폴리와 다층의 메탈(4메탈) 레이어를 이용하게 된다.
하지만 MML 제품의 경우 원칩에 메모리와 로직을 같이 구현하게 되어 다층 폴리와 다층 메탈이 적용되게 된다. 제품의 퍼스트 실리콘에서의 필수 확인 과정인 설계 검증과 AC 마진을 체크하기 위해서는 칩 내부의 인터널 프로빙을 통한 포인트별 시그널의 정상 동작 확인 및 시그널의 조합을 위한 적절한 타이밍 마진 여부를 확인하여야만 한다.
하지만 MML 제품에 적용된 DRAM 부분에 대한 이 분석 과정은 DRAM 단독 칩에서처럼 용이하게 진행하기가 힘든 경우가 생긴다.
물론 FA(Failure Analysis)를 감안한 설계를 적용하여 최종 메탈에 DRAM 컨트롤 시그널들을 체크할 수 있도록 프로빙 패드를 외부로 빼어 둘 수 있으나, 이 같은 방법은 많은 경험에 의해 문제 발생 가능 부분을 예측하여 경우의 수를 충분히 줄여야만 불필요한 칩사이즈의 증가를 방지할 수 있다.
그러나 이와 같은 종래 기술의 반도체 소자의 인터널 프로빙 방법은 다음과 같은 문제가 있다.
최종 메탈 라인 형성시에 DRAM의 컨트롤 시그널들을 체크할 수 있도록 외부로 프로빙 패드를 빼어내고 있으나, 이는 불필요하게 칩 사이즈를 증가시키는 요인으로 작용한다.
또한, 컨트롤 시그널과 데이터 시그널의 정상 동작 확인 및 시그널의 조합을 위한 적절한 타이밍 마진 여부를 확인하는 과정에 시간이 많이 소요되고 정확도가 떨어진다.
본 발명은 이와 같은 문제를 해결하기 위하여 최종 메탈 레이어위에 FA를 위한 레이어를 사용하여 양산할 제품의 불필요한 사이즈 증가를 억제하고, 퍼스트 웨이퍼의 테스트후 확인하여야 할 컨트롤 시그널과 데이터 시그널의 인터널 부분을 보다 정확하고 빠르게 확인할 수 있도록한 것이다.
즉, 본 발명은 칩의 인터널 프로빙(internal probing)을 통한 설계 검증 및 제조시의 불량 발생 체크에 소요되는 시간의 단축 및 진행 결과의 정확성을 향상시킬 수 있도록한 반도체 소자의 인터라인 프로빙 방법을 제공하기 위한 것이다.
도 1a내지 도 1f는 본 발명의 불량 분석 콘택을 이용한 반도체 소자의 인터라인 프로빙을 위한 공정 단면도
도 2a내지 도 2i는 본 발명의 불량 분석층을 이용한 반도체 소자의 인터라인 프로빙을 위한 공정 단면도
*도면의 주요 부분에 대한 부호의 설명*
11. 기판 12. 언더 메탈 라인
13. 제 1 인터메탈 산화막 14. 파이널 메탈 라인
15. 제 2 인터메탈 산화막 16. 포토레지스트 패턴
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 인터라인 프로빙 방법은 칩의 설계 검증에 필요한 인터널 포인트들을 정한후 라인에 홀드해 둔 웨이퍼들을 불량 분석 콘택 및 불량 분석층을 이용할 것인지 분류하는 단계;불량 분석 콘택을 이용한 반도체 소자의 인터라인 프로빙을 위하여, 기판상에 형성된 언더 메탈 라인과 전면에 형성된 제 1 인터메탈 산화막 그리고 제 1 인터메탈 산화막상에 형성된 파이널 메탈라인을 포함하는 홀드 웨이퍼상에 제 2 인터메탈 산화막을 형성하는 단계;상기 언더 메탈라인의 콘택을 위한 콘택 영역과 언더 메탈라인 노출 영역을 정의하는 단계;상기 제 1,2 인터메탈 산화막을 선택적으로 식각하여 콘택 영역과 노출 영역을 오픈시켜 패드 형성 영역, 언더 메탈 라인의 회로 수정 작업중의 커팅 영역, 다른 라인과의 연결 영역을 갖도록 하는 단계를 포함하는 것을 특징으로 한다.
이하에서 본 발명에 따른 반도체 소자의 인터라인 프로빙 방법에 관하여 상세히 설명하면 다음과 같다.
도 1a내지 도 1f는 본 발명의 불량 분석 콘택을 이용한 반도체 소자의 인터라인 프로빙을 위한 공정 단면도이다.
본 발명은 MML 제품의 퍼스트 실리콘에서의 DRAM 칩의 인터널 프로빙을 통한 설계 검증 및 제조시의 불량 발생을 체크시 소요되는 시간의 단축 및 진행 결과의 정확성을 향상시키는 방법에 관한 것이다.
단독 칩과는 달리 MML 제품의 성격상 파이널 메탈 레이어에 DRAM에 관련된 인터널 포인트에 대한 시그널 측정 및 분석을 위한 시그널 라인이나 패드들이 존재하지 않는 경우가 많은데 이때 추가로 FA 레이어를 이용하여 최종 메탈의 인터널 프로빙을 쉽고 정확하게 진행할 수 있도록 한 것이다.
또한, 파이널 메탈이 아닌 한 단계 밑에 존재하는 메탈 라인의 측정을 위해서 FA 콘택을 형성후에 FAB-out하여 FIB 장비를 이용하여 증착(deposition)을 하면 파이널 메탈이 아닌 메탈 라인의 인터널 시그널을 측정할 수 있으며 언더 메탈의 수정 작업도 가능하게 된다.
본 발명에 적용되는 방식은 불량 분석층(FA layer)을 적용하는 방식과 불량 분석 콘택(FA contact)을 적용하는 방식이 있다.
먼저, 불량 분석층을 적용하는 방식은 최종 메탈 라인중 컨트롤 시그널이나 데이터 시그널의 측정을 메탈 라인으로 측정하고자 할 경우에 적용하게 된다.
이 두가지 방법 모두 최종 메탈 에치를 실시한 웨이퍼를 이 방법을 적용한 분석을 위해서는 라인에 홀드해 두어야 하고 이렇게 홀드를 해 둔 이외의 fab-out된 웨이퍼들은 테스트 및 그 결과에 따른 분석 작업을 진행한다.
분석작업 진행시 칩의 설계 검증이나 AC 마진 체크를 하기 위해서 필요한 인터널 포인트들을 정한다.
모든 포인트들이 정해지면 최종 메탈라인에 관한 것과 그 아랫단의 메탈라인에 관한 것을 나눈다.
이렇게 FA 콘택을 이용할 포인트들과 FA 레이어를 이용할 포인트들이 정해지게 되면 라인에 홀드해 둔 웨이퍼들을 포인트의 수나 분석 내용의 가중치에 따라서 그 수를 나누어 이용한다.
FA 콘택 형성은 다시 그 용도에 따라서 단지 언더 레이어의 메탈에 연결만을 위한 콘택을 형성하는 부분과 FAB-out 후 FIB 장비를 이용한 커팅(cutting)과 증착(deposition)에 의해 메탈라인의 수정을 가능하게 하도록 메탈라인이 드러나도록 회로 수정을 할 부분의 IMO(inter metal oxide)를 제거하는 부분으로 나눌 수 있다.
불량 분석 콘택을 이용한 반도체 소자의 인터라인 프로빙을 위한 공정은 먼저, 도 1a에서와 같이, 최종 메탈 에치후 홀드해 둔 상태의 웨이퍼를 나타낸 것으로 공정 순서는 기판(11)상에 언더 메탈 라인(12)을 형성하고 전면에 제 1 인터메탈 산화막(inter metal oxide;IMO)(13)을 형성한다.
그리고 상기 제 1 인터메탈 산화막(13)상에 파이널 메탈라인(14)을 형성한다.
이어, 도 1b에서와 같이, 파이널 메탈라인(14)상에 제 2 인터메탈 산화막(15)을 형성한다.
이와 같이 최종 메탈위에 제 2 인터메탈 산화막(15)을 형성하는 이유는 최종 메탈라인이 차지하는 면적의 손해없이 언더 메탈의 측정하고자 하는 라인들을 모두 뽑아서 패드에 연결시켜 주기 위함이다.
그리고 도 1c에서와 같이, 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 언더 메탈라인(12)의 콘택을 위한 콘택 영역과 언더 메탈라인 노출 영역을 정의하는 포토레지스트 패턴(16)을 형성한다.
이어, 도 1d에서와 같이, 상기 포토레지스트 패턴(16)을 이용하여 제 1,2 인터메탈 산화막(13)(15)을 선택적으로 식각하여 콘택 영역과 노출 영역을 오픈시킨다.
그리고 도 1e에서와 같이, 상기 포토레지스트 패턴(16)을 제거하고 FA 콘택을 이용한 웨이퍼들은 FAB-out한다.
이와 같이 FAB-out된 웨이퍼들은 도 1f의 (가) 부분에서와 같이 언더 메탈 라인의 측정 영역은 FIB 장비를 이용하여 W(텅스턴) 증착으로 PAD를 형성하고, 언더 메탈 라인의 회로 수정 작업중 커팅은 (나)부분에서 진행하고 다른 라인과의 연결은 (다)부분에서 진행한다.
이와 같은 공정으로 최종 메탈이 아닌 언더 메탈에 대한 인터 메탈라인의 측정과 회로의 수정이 빠르고 정확하게 가능하게 된다.
그리고 불량 분석층을 이용한 반도체 소자의 인터라인 프로빙을 위한 공정은 다음과 같다.
도 2a내지 도 2i는 본 발명의 불량 분석층을 이용한 반도체 소자의 인터라인 프로빙을 위한 공정 단면도이다.
도 2a에서와 같이, 최종 메탈 에치후 홀드해 둔 상태의 웨이퍼를 나타낸 것으로 공정 순서는 기판(21)상에 언더 메탈 라인(22)을 형성하고 전면에 제 1 인터메탈 산화막(inter metal oxide;IMO)(23)을 형성한다.
그리고 상기 제 1 인터메탈 산화막(23)상에 파이널 메탈라인(24)을 형성한다.
이어, 도 2b에서와 같이, 파이널 메탈라인(24)상에 제 2 인터메탈 산화막(25)을 형성한다.
이와 같이 최종 메탈위에 제 2 인터메탈 산화막(25)을 형성하는 이유는 최종 메탈라인이 차지하는 면적의 손해없이 언더 메탈의 측정하고자 하는 라인들을 모두 뽑아서 패드에 연결시켜 주기 위함이다.
그리고 도 2c에서와 같이, 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 언더 메탈라인(22)의 콘택을 위한 콘택 영역을 정의하는 제 1 포토레지스트 패턴(26)을 형성한다.
이어, 도 2d에서와 같이, 상기 제 1 포토레지스트 패턴(26)을 이용하여 제 2 인터메탈 산화막(25)을 선택적으로 식각하여 파이널 메탈라인(24)을 선택적으로 노출시킨다.
그리고 도 2e에서와 같이, 상기 제 1 포토레지스트 패턴(26)을 제거하고 도 2f에서와 같이, 패드 형성용 금속층(27)을 증착한다.
이어, 도 2g에서와 같이, 상기 패드 형성용 금속층(27)상에 제 2 포토레지스트 패턴(28)을 형성하고 도 2h에서와 같이, 상기 제 2 포토레지스트 패턴(28)을 마스크로 이용하여 상기 패드 형성용 금속층(27)을 선택적으로 식각하여 패드(27a)를 형성한다.
그리고 도 2i에서와 같이, 상기 제 2 포토레지스트 패턴(28)을 제거한후FAB-out한다.
MML 제품의 개발 단계에서 DRAM과 로직의 메탈 레이어 수 차이로 인해 DRAM 칩 내부의 특정 포인트에서의 DRAM 동작 시의 시그널을 파악하거나 불량 분석을 진행하기가 용이하지 않으며 또한 어렵게 진행하더라도 피코 프로버(pico prober)를 이용한 시그널 측정에서의 오차로 인하여 시간과 정확성의 손실을 초래한다.
본 발명에서는 FA(Failure Analysis) 콘택과 FA 레이어를 이용하는 방법에서는 인터 메탈 라인의 측정을 노말 프로버로 진행할 수 있어 분석 시간을 줄이며 정확성를 높일 수 있고, 최종 메탈이 아닌 언더 메탈의 수정과 측정도 가능하게 된다.
MML 제품에 적용되는 메모리의 부분이 SRAM이나 플래쉬라 하더라도 MS4380과 같은 장비를 (칩의 동작을 반복하며 인터널 프로빙이 가능한) 이용한 분석을 진행할 경우에는 적용이 가능하며 MML 제품이 아니라 단품 DRAM의 경우라도 페리 지역과 코어부분에 적용한 최종 메탈 레이어의 차이가 MML 제품과 같이 차이가 날 경우에도 적용이 가능하다.
이와 같은 본 발명에 따른 반도체 소자의 인터라인 프로빙 방법은 다음과 같은 효과가 있다.
본 발명은 MML 제품의 퍼스트 실리콘에서의 DRAM 칩의 인터널 프로빙을 통한 설계 검증 및 제조시의 불량 발생을 체크시 소요되는 시간의 단축 및 진행 결과의정확성을 향상시킬 수 있다.
또한 최종 메탈이 아닌 한 단계 밑에 존재하는 메탈 라인의 측정을 위해서 FA 콘택을 형성후에 FAB-out하여 FIB 장비를 이용하여 증착을 하기 때문에 최종 메탈이 아닌 메탈라인의 인터널 시그널을 측정할 수 있으며 언더 메탈의 수정 작업도 가능하게 된다.

Claims (3)

  1. 칩의 설계 검증에 필요한 인터널 포인트들을 정한후 라인에 홀드해 둔 웨이퍼들을 불량 분석 콘택 및 불량 분석층을 이용할 것인지 분류하는 단계;
    불량 분석 콘택을 이용한 반도체 소자의 인터라인 프로빙을 위하여,
    기판상에 형성된 언더 메탈 라인과 전면에 형성된 제 1 인터메탈 산화막 그리고 제 1 인터메탈 산화막상에 형성된 파이널 메탈라인을 포함하는 홀드 웨이퍼상에 제 2 인터메탈 산화막을 형성하는 단계;
    상기 언더 메탈라인의 콘택을 위한 콘택 영역과 언더 메탈라인 노출 영역을 정의하는 단계;
    상기 제 1,2 인터메탈 산화막을 선택적으로 식각하여 콘택 영역과 노출 영역을 오픈시켜 패드 형성 영역, 언더 메탈 라인의 회로 수정 작업중의 커팅 영역, 다른 라인과의 연결 영역을 갖도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 인터라인 프로빙 방법.
  2. 칩의 설계 검증에 필요한 인터널 포인트들을 정한후 라인에 홀드해 둔 웨이퍼들을 불량 분석 콘택 및 불량 분석층을 이용할 것인지 분류하는 단계;
    불량 분석층을 이용한 반도체 소자의 인터라인 프로빙을 위하여,
    기판상에 형성된 언더 메탈 라인과 전면에 형성된 제 1 인터메탈 산화막 그리고 제 1 인터메탈 산화막상에 형성된 파이널 메탈라인을 포함하는 홀드 웨이퍼상에 제 2 인터메탈 산화막을 형성하는 단계;
    상기 언더 메탈라인의 콘택을 위한 콘택 영역을 정의하는 단계;
    상기 제 2 인터메탈 산화막을 선택적으로 식각하여 파이널 메탈라인을 선택적으로 노출시키는 단계;
    전면에 패드 형성용 금속층을 증착하고 선택적으로 식각하여 패드를 형성한후 FAB-out하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 인터라인 프로빙 방법.
  3. 제 2 항에 있어서, 패드 형성용 금속층을 W으로 형성하는 것을 특징으로 하는 반도체 소자의 인터라인 프로빙 방법.
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